Изобретение относитс к автомати и вычислительной технике и может бы использовано, в частности, в устрой ствах проверки точности преобразова ни угол - код. Известен умножитель частоты, содержащий входной формирователь импу сов, блок управлени , первый и втор делители частоты, схему сравнени , первый, второй и третий счетчики, триггер, элементы И, ИЛИ 1J. Недостатком умножител вл етс отсутствие промежуточного блока пам ти кода умножени , в результате чего происходит потер информации об изменении частоты входного сигна ла. Наиболее близким к предлагаемому вл етс цифровой умножитель частоты следовани импульсов, содержащий генератор опорной частоты, делитель частоты, первый, второй и третий счетчики, регистр,, дешифратор нул , cxeiviy сравнени , формирователь импульсов и первый и второй элементы И, причем выход генератора опорной частоты соединен с входом делител частоты, пр мые разр дные выходы третьего счетчика соединены с входами дешифратора нул , выход которого соединён с первым входом первого элемента И, а выход формировател . импульсов соединен со вторым входом первого элемента И . Недостатком данного умножител вл етс недостаточно высока точт ность преобразовани , поскольку коррекци выходных сигналов осуществл етс лишь в первых у периодах выходного сигнала и - погрешность измерени входного сигнала). Кроме того,1в св зи с неравномерностью кор рекции, образуетс фазовый сдвиг выходного сигнала относительно входного внутри периода выходного сигнала . Целью изобретени вл етс повышение точности умножени частоты Поставленна цель достигаетс тем что в цифровой умножитель частоты следовани импульсов, содержащий генератор опорной частоты, делитель частоты, первый, второй и третий счетчики, регистр, дешифратор нул , схему сравнени , формирователь импульсов и первый и второй элементы И причем выход генератора опорной частоты соединен с входом делител частоты, пр мые разр дные выходы тре тьего счетчика соединены с входами дешифратора нул , выход которого сое динен с первым входом первого элемента И,а Ьнход формировател им-. пульсов соединен со вторым входом первого элемента И, введены второй формирователь импульсов,второй регист второй дешифратор, нул , триггер и эл мент ИЛИ, причем входом цифрового умножител вл етс вход второго формировател импульсов, выход которого соединен с входами начальной установки делител частоты, первого и третьего счетчиков, с входами разрешени записи первого и второго регистров и с первым входом элемента ИЛИ, выход целого числа делител частоты соединен со счетным входом первого счетчика, разр дные выходы которого соответственно соединены с разр дными входами первого регистра, выходы остатка делител частоты соответственно соединены с разр дными входами второго регистра, разр дные выходы первого регистра соединены соответственно с установочными входами второго счетчика, разр дные выходы которого соответственно соединены с входами второго дешифратора нул , выход второго дешифратора нул соединен со входом первого формировател импульсов, выход первого элемента И соединен со вторым входом элемента ИЛИ, выход которого соединен с входом разрешени .записи второго счетчика, со счетным входом третьего счетчика, с входом синхронизации схемы сравнени и вл етс выходом цифрового умножител , разр дные выходы второго регистра соответственно соединены с 1...К-ым разр дами первой группы входов схемы сравнени , и инверсные разр дные выходы третьего счетчика соответст- венно соединены с К...1-ым разр дами второй группы входов схемы сравнени , выход которой соединен с входом установки в ноль триггера, вход установки в единицу триггера соединен с первым входом второго элемента И и с выходом генератора опорной частоты , пр мой выход триггера соединен со вторым входом второго элемента И, выход которого соединен со счетньом входом второго счетчика. На фиг.1 изображена структурна схема цифрового умножител частоты следовани импульсов на фиг.2 пример выполнени схемы сравнени . Цифровой умножитель частоты следовани импульсов содержит генератор 1 опорной частоты, делитель 2 .частоты, первый счетчик 3 (импульсов ) , первый регистр 4, второй счетчик 5 (импульсов , первый дешифратор б нул , первый формирователь 7 импульсов, первый элемент И 8, второй дешифратор 9 нул , третий счетчик 10 импульсов .схему 11 сравнени ,, второй регистр 12, триггер 13, второй элемент И 14, элемент ИЛИ 15 и второй формирователь 16 импульсов, причем выход генератора 1 опорной частоты соединен с первым входом второго элемента И 14, с входом установки в единицу триггера 13 и с входом делител 2 частоты, входом умножител вл етс вход второго формировател 16 импульсов, выход которого соединен с входами начально установки делител 2 частоты и перво го и. третьего счетчиков 3 и 10 импул сов, с входами разрешени записи пер вого и второго регистров 4,12 и с пе вым входом элемента ИЛИ 15, выход которого вл етс выходом умножител Выход целого числа делител 2 час тоты соединен со счетным входом первого счетчика 3 импульсов, разр дные выходы которого соответственно соединены с-разр дными входами первого регистра 4, разр дные выходы первого регистра 4 соответственно соединены с установочными входами второго счет чика 5 импульсов, разр дные выходы которого соответственно соединены с входами первого дешифратора б нул , выход первого дешифратора б нул через первый формирователь 7 импульсов соединен со вторым входом первог элемента И 8, выход которого соедине со вторым входом элемента ИЛИ 15, вы ходы остатка делител 2 частоты соот ветственно соединены с разр дными входами второго регистра 12, разр дные выходы которого соответственно соединены с 1...к-ым разр дами перво группы входов схемы 11 сравнени , пр мые и инверсные разр дные выходы третьего счётчика 10 импульсов соответственно соединены с К..,1-ым разр дами .второй группы входов схемы 11 сравнени , выход которой соединен с входомустановки в ноль триггера 13, пр мой выход триггера 13 соединен со вторым входом второго элемента И 14, выход которого соединен со счетным входом второго счетчика Б импульсов, пр мые выходы третьего счетчика 10 импульсов соответственно соединены с входами второго дешифратора 9 нул , выход которого соединен с первым входом первого элемента И 8, выход элемента ИЛИ 15 соединен с входом разрешени записи второго счетчика 5 импульсов, со счетным входом третьего счетчика 10 импульсов и с входом синхронизации схемы 11 сравнени . Схема 11 сравнени может, например; содержать К элементов И 17 (по числу разр дов) и многовходовой эле lyieHT ИЛИ 18, причем первые входы К элементов И объединены и соединены С входом синхронизации, вторые входы К элементов И вл ютс первой группой входов схемы 11 сравнени , третьи входы К элементов И вл ютс инверсными разр дами второй группы вхо дов схемы 11 сравнени , остальные j5-l), входы $-го элемента И (..K вл ютс пр мыми К... -ыми разр дам второй группы входов схемы 11 сравнени , где t K-S+2. Выходы К элемен- тов И соединенысоответственно, с К входами многовходовогсг элемента ИЛИ, выход которого вл етс выходом схемы 11 сравнени . Умножитель работает следующим образом . На входную шину поступает перио- дический входной сигнал, из которого вторым формирователем 16 импульсов формируютс узкие управл ющие импульсы , обеспечивающие синхронизацию-работы делител 2 частоты,счетчиков 3 и 10 импульсов, регистров 4 и 12. Сигнал генератора 1 опорной частоты через делитель 2 частоты поступает на вход счетчика 3 импульсов, в . котором формируетс код, пропорциональный периоду входного сигнала. Этот код записываетс в регистр 4 и хранитс там в течение периода входного сигнала. В счетчик 5 импульсов записываетс код предыдущего периода умножаемой частоты, хранившейс в регистре 4. Дл обеспечени надежной работы умножител предпочтительно применение реверсивного счетчика 5 импульсов и дешифратора 6 нул . В этом случае код, переписанный из регистра 4, считываетс до нул при пометим сигналов генератора 1 опорной частоты, поступающих через элемент И 14 на вычитающий вход счетчика 5, дешифратор б нул формирует сигнал разрешени записи и далее процесс повтор етс . Так как на счетчик 3 импульсов поступает сигнал с частотой в Ы раз меньшей, чем частоты генератора 1 опорной частоты, то на выходе умножител формируютс импульсы, период следовани которых в Н раз меньше периода входного сигнала, частота которого подлежитумножению, т.е. коэффициент умножени К умножител определ етс коэффициентом делени делител 2 частоты. I , По окончании периода входного сигнала в делителе 2 частоты формируетс код, пропорциональный ошибке измерени Vi периода входного сигнала счетчиком 3 импульсов. Этот код записываетс в регистр 12. Входным сигналом счетчик 10 импульсов устанавливаетс в исходное состо ние, а затем считает выходные импульсы устройства. Формирующийс в счетч.ике 10 К-разр дный код по параллельным шинам подаетс на вторую группу входов схемы 11 сравнени , на первую группу входов которого поступает К-разр дный код с регистра 12. На выходе схемы 11 сравнени формируетс узкий импульс в момент совпадени К-го разр да регистра 12 и 1-го разр да счетчика 10 импульсов или {K-i;-.ro и , или (К-2;-гго и 3-г разр дов и т.д. Этот импульс устанавливает триггер 13 в нулевое состо ние, запреща прохс кдение импульсов через элемент И 14 на вход счетчика 5 импуль сов. По заднему фронту следующего импульса генератора 1 опорной часто ты триггер 13 устанавливаетс в еди ничное состо ние, обеспечива прохождение остальных импульсов на сче чик -5 импульсов. Таким образом, коррекци периода выходного сигнала осуществл етс путем запрета прохождени одного импульса генератора 1 опорной часто через элемент И 14 на счетчик 5 импульсов , т.е. путем, увеличени соот ствующего периода выходного сигнала на один импульс опорной частоты. Пр этом коррекци ос1пцествл етс в периодах выходного сигнала за период входного сигнала. Причем, если коэф фициент умножени Н 2 и погрешност измерени периода входного сигнала (остаточный код в делителе 2 частоты Иг Во В,)-2 4-...,- 2 +..., , где К - целое число, В г значение i-го разр да двоичного числа, то осуществл етс коррекци каждого 4-го периода, начина с -го/ где N N Ьуп i; тгО-.Дкн). Например, если в делителе 2 частоты сформировалс код погрешности, равный половине дискрета его выходной частоты (),что соответствует установке старшего разр да делител 2 частоты, например, в состо ние логической единицы () то импульсы со схемы 11 сравнени будут поступат на Tpiierrep 13 каждый второй период вьа1ходного сигнала, начина с 1-го. Таким образом, за период выходного сигнала будет скорректировано Nji Iпериодов выходного сигнала. i: При V)l () будет скорректиро .ван один период выходного сигнала с номером /г; при - два периода с номерами ЗК }при и-.з - три периода с номерами N|4 Nl,. 4-и т.д : Таким образом, в цифровом умножителе частоты следовани импульсов осуществл етс равномерна коррекци периодов выходного сигнала за первый и последующие периоды входного сигнала. При этом в любой точке периода входного сигнала обеспечиваетс отклонение реального выходного сигнала устройства от идеального преобразовани .не более, чем на один дискрет-сигнала генератора опорной частоты. Синхронизаци выходного и входного сигналов, обеспечивающа исключение фазового набега, осуществл етс при помощи дешифратора 9 нул , элемента И 8 и элемента ИЛИ 15. Дешифратор 9 нул выдел ет на счётчике 10 импульсов комбинацию (u-lj состо ний, запрещает- прохождение.сигнала с дешиФратора б нул через элементы И 8, ИЛИ 15 на выход умножител . При этом умножитель устанавливаетс в режим ожидани очередного входного импульса. Очередной N-й импульс через элемент ИЛИ 15 поступает на выход умножител и одновременно ла счетный вход счетчика 10 импульсов. Счетчик 10 измен ет свое состо ние и дешифратор 9 снимает Запрет с элемента И 8, разреша прохождение импульсов с первого формировател импульсов через элемент ИЛИ 15 на выход умножител . При отсутствии входного сигнала счетчик 10 импульсов сосчитывает (N-1) импульс и с дешифратора 9 на элемент И 8 Поступает сигнал запрета прохождени импульсов с первого формировател 7 импульсов. Сигнал на выходе умножител будет отсутствовать до поступлени входного сигнала. Осуществление коррекции периодов выходного сигнала равномерно за весь цикл преобразовани частоты при одновременном исключении фазового сдвига выходного сигнала относительно входного позвол ет существенно повысить точность преобразовани . При этом в любой тфчке периода входного сигнала обеспечиваетс отклонение реального вйходного сигнала умножител от идеального преобразовани не более, чем на один дискрет сигнала генератора 1 опорной частоты.
С Вц BK BK-I BK-I Вк-гВц-г - Вг В,
Фиъ.1