SU1751811A1 - Устройство дл записи информации в оперативную пам ть - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в системах сбора и хранени  информации Цель изобретени  - повышение достоверности работы устройства при записи упор доченных последовательностей кодов Устройство содержит блок 1 оперативной пам ти, счетчик 2, распределитель 3, генератор 4, элементы ИЛИ 5, И 6, 7, триггер 8 блок 9 посто нной пам ти, регистр 10, элементы И 11, 12, триггер 13, распределитель 14, элементы И 15, 16, триггер 17. Режим л. 25

Description

(Л

С

vi ел

00

контрол  устанавливает триггер 17, управл ющий элементами И 6, 15, 16, Байты информации последовательности поступают в блок 1, регистр 10 и адресные входы блока 9. В регистре 10 хранитс  код предыдущего байта информации и подаетс  на другие входы адреса блока 9. Блок 9 запрограммирован таким образом, что в  чейки, адресуемые кодами предыдущих и последующих байтов последовательности, записаны сигналы Лог,1. Сигналы сопровождени  информации включают распределитель 14, который организует циклы обращени  к блоку 9. При правильной очередности кодов последовательности из блока 9 считываетс 

Изобретение относитс  к вычислительной технике и может быть использовано в системах сб,ора и хранени  информации.

Известно буферное запоминающее устройство , содержащее регистр, блок пам ти, триггеры, счетчики, генератор импульсов, распределитель, элементы И.

Однако в известром устройстве в режиме записи информации не обеспечиваетс  контроль принимаемой информации, что снижает достоверность работы устройства.

Наиболее близким к предлагаемому  вл етс  устройство дл  записи информации в оперативную пам ть, содержащее генератор импульсов, распределитель, регистры, счетчики, элементы И, ИЛИ, триггер, блок пам ти, формирователь импульсов, блок ввода Недостаток этого устройства заключаетс  в том, что при записи в оперативную пам ть упор дочени  последовательностей кодов, например, формализованных массивов , наборов микрокоманд дл  выполнени  стандартных операций и т.п. не обеспечиваетс  контроль очередности этих кодов, что снижает достоверность хранимой в пам ти информации, а последующее считывание неправильных последовательностей из пам ти приводит к срыву технологических процессов.

Целью изобретени   вл етс  повышение достоверности при записи упор доченной последоеательности кодов.

Поставленна  цель достигаетс  тем, что в устройство дл  записи информации в оперативную пам ть, содержащее блок оперативной пам ти, адресные входы которого соединены с выходами счетчика, регистр, первый распределитель, тактовый вход которого соединен с выходом генератора импульсов , первый триггер, первый и второй элементы И, элемент ИЛИ, введены блок посто нной пам ти, второй распределисигнал Лог.1, триггер 8 устанавливаетс  в единичное состо ние, запускаетс  распределитель 3, организующий цикл записи инфор- мации в блок 1 оперативной пам ти. Адресаци   чеек блока 1 обеспечиваетс  счетчиком 2, При нарушении очередности кодов упор доченной последовательности из блока 9 считываютс  сигналы Лог.О, которые устанавливают триггер 8 в нулевое положение, и через элемент И 7 выдаетс  сигнал ошибки. В режимах считывани  информации и записи произвольных массивов в блок 1 оперативной пам ти включаетс  распределитель 3. 3 ил , 1 табл.

тель, второй и третий триггеры, с третьего по шестой элементы И, причем информационные входы устройства соединены с информационными входами блока оперативной

пам ти, первыми адресными входами блока посто нной пам ти и информационными входами регистра, выходы которого соединены с вторыми адресными входами блока посто нной пам ти, выход которого соединен с информационным входом первого триггера, инверсный выход которого соединен с первым входом первого элемента И, пр мой выход - с первыми входами второго и третьего элементов И, выход третьего элемента И соединен с первым входом элемента ИЛИ, выход которого соединен с входом сброса первого распределител , первый вход которого соединен с входом выборки блока оперативной пам ти, второй выход - с тактовым входом

счетчика и выходом запроса информации устройства, вход установки режима запись/чтение которого соединен с первым входом четвертого элемента И, выход которого соединен с управл ющим входом запись-чтение блока оперативной пам ти, выходы которого соединены с информационными выходами устройства, вход сигнала сопровождени  информации которого соединён с первыми входами п того и шестого

элементов И, вторые входы которых соединены соответственно с инверсным и пр мым выходами второго триггера, инверсный выход которого соединен с вторым входом четвертого элемента И, выход п того элемента И соединен с вторым входом элемента ИЛИ, вход установки режима контрол  устройства соединен с информационным входом второго триггера, тактовый вход которого соединен с выходом генератора импульсов и тактовым входом второго распределител , вход сброса которого соединен с выходом шестого элемента И, первый и втретий выходы второго распределител  соединены соответственно с единичным входом и входом сброса третьего триггера, выход которого соединен с входом выборки блока посто нной пам ти, второй выход второго распределител  соединен с тактовым входом первого триггера , третий выход - с вторым входом второго элемента И, выход которого соединен с тактовым входом регистра, вход сброса которого объединен с входом сброса счетчика , с тактовым входом третьего триггера, с единичным входом первого триггера и входом начальной установки устройства, выход сигнала ошибки которого соединен с выходом первого элемента И, второй вход которого объединен с вторым входом третьего элемента И и четвертым выходом второго распределител , а вход сброса первого триггера и информационный вход третьего триггера подключены к общей шине питани .

На фиг,1 изображена функциональна  схема устройства; на фиг.2 и 3 - схемы распределителей .

Устройство содержит блок 1 оперативной пам ти, счетчик 2, первый распределитель 3, генератор 4 импульсов, элемент ИЛИ 5, четвертый элемент И 6, первый элемент И 7, первый триггер 8, блок 9 посто нной пам ти, регистр 10, второй элемент И 11, третий элемент И 12, третий тригер 13, второй распределитель 14, п тый элемент И 15, шестой элемент И 16, второй триггер 17, информационный вход 18, вход 19 установки режима запись-чтение, вход 20 сигнала сопровождени  информации, вход 21 установки режима контрол , вход 22 начальной установки, информационный выход 23, выход 24 запроса информации, выход 25 сигнала ошибки.

Распределитель 3 (фиг,2) содержит счетчик 26, дешифратор 27, элементы И 28 и НЕ 29. Распределитель 14 (фиг.З) содержит дешифратор 30, элементы И 31, НЕ 32, счетчик 33. Блок 1 оперативной пам ти может быть выполнен, например, на микросхемах типа 541РУ1, блок 9 посто нной пам ти - на микросхеме 556РТ7, стальные блоки устройства - на микросхемах 564-й серии. Выходы блоков 1 и 9 пам ти св заны с шинами источника питани  через согласующие резисторы.

Входы 20 соединены с входами блока 1 пам ти, адресными входами блока 9 пам ти и регистром 10, подключенным выходами к другим адресным входам блока 9 пам ти. Выход генератора 4 соединен с распределител ми 3 и 14и триггером 17. Входы 19 и 20 соединены соответственно с элементами И

6, 15 и 16. вход 21 - с триггером 17. вход 22 - с входами сброса счетчика 2, регистра 10, та -говым входом триггера 13 и единичным входом триггера 8. Выходы триггера 17 сое- 5 динены с эпементами И 16, 15 и 6. Выходы элементов И 12 и 15 соединены с элементом ИЛИ 5, выходом подключенным к входу сброса распределител  3. Выход элемента И 6 соединен с входом управлени  блока 1

10 пам ти, вход выборки которого соединен с первым выходом распределител  3, второй выход которого соединен с входом счетчика 2 и выходом 24 устройства. Выход элемента И 16 соединен с входом сброса распредели5 тел  14, первый и третий выходы которого соединены с установочными входами триггера 13 и элементом И 11, второй выход - с триггером 8, четвертый выход - с элементами И 7 и 12. Выход триггера 13 соединен с

0 входом выборки блока 9 пам ти, выход которого соединен с триггером 8. Пр мой и инверсный выходы триггеры 8 соединены соответственно с элементами И 7, 11 и 12, Выходы блока 1 пам ти соединены с выхо5 дами 23, выход элемента И 7 - с выходом 25 устройства.

Устройство работает следующим образом .

После включени  питани  запускаетс 

0 генератор 4 импульсов, с выхода которого тактовые импульсы непрерывно подаютс  на счетный вход счетчиков 26 и 33 распределителей 3 и 14. При отсутствии сигналов на входах сброса счетчиков 26 и 33 послед5 ние заполн ютс  тактовыми импульсами до по влени  сигналов на выходах их старших разр дов, которые по управл ющим входам блокируют дальнейший счет импульсов в этих счетчиках. Счетчики 26 и 33 фиксируют0 с  в указанном положении, на выходах распределителей 3 и 14 формируютс  нулевые сигналы. Дл  установки исходного состо ни  устройства по входу 22 подаетс  импульсный сигнал, который устанавливает в

5 нуль счетчик 2, регистр 10, триггер 13 и в единичное состо ние триггер 8. Последний сигналом со своего инверсного выхода закрывает элемент 14 7, сигналом со своего пр мого выхода подготавливает к открыва0 нию элементы И 11 и 12. Дл  приема и записи упор доченной последовательности кодов по входу 21 подаетс  единичный потенциальный сигнал, который поступает на D-вход триггера 17. По фронту тактового

5 импульса генератора 4 триггер 17 устанавливаетс  в единичное состо ние и в дальнейшем сохран ет это состо ние до момента сн ти  сигнала режима контрол  с входа 21. Триггер 17 сигналом со своего инверсного выхода закрывает элементы И 6

и 15, сигналом со своего пр мого выход  подготавливает к открыванию элемент И 16 На выходе элемента И 6 формируетс  нулевой сигнал, соответствующий режиму записи информации в блок 1 оперативной пам ти и поступающий на управл ющий вход запись/чтение блока 1. Байты упор доченной последовательности кодов поступают по входу 18 устройства, импульсы сопровождени  байтов - по входу 20 устройства , Параллельный код каждого байта последовательности удерживаетс  внешним устройством на входах 18 до получени  им сигнала запроса следующего байта, который (запрос) формируетс  на выходе 24 устройства после обработки текущего байта последовательности. Каждый байт последовательности через входы 18 подаетс  на информационные входы блока I оперативной пам ти, на первые адресные входы блока 9 посто нной пам ти и на информационные входы регистра 10. Код, хран щийс  в регистре 10, подаетс  н  вторые адресные входы блока 9 посто нной пам ти, Блок 9 посто нной пам ти предварительно запрограммирован следующим образом. Адреса  чеек блока 9 состо т из двух частей: адресной части А1,  вл ющейс  кодом текущего (последующего ) байта упор доченной последовательности , поступающего по входам 18, и адресной части А2,  вл ющейс  кодом предыдущего байта последовательности, хран щегос  в регистре 10. В указанные  чейки блока 9, т.е. в  чейки, адресуемые упор доченной последовательностью кодов, подлежащей контролю, записываютс  сигналы лог.1. В остальные  чейки, адресуемые неупор доченными другими кодами - лог.О, Например , дл  контролируемой упор доченной последовательности символов B.C.D.E.F адреса А1, А2  чеек, в которые записываютс  сигналы лог.1, формируютс  в соответствии с таблицей.

Дл  первого байта последовательности код в регистре 10 нулевой. Импульс сопровождени  байта через элемент И 16 сбрасывает в нуль счетчик 33 распределител  14. После этого счетчик 33 начинает счет тактовых импульсов генератора 4 и распределитель 14 организует один цикл обработки данного байта. Состо ние счетчика 33 декодируютс  дешифратором 30, выходные сигналы которого через элементы И 31 селектируютс  инверсными тактовыми импульсами с выхода элемента НЕ 32. выходах 1-4 распределител  14 последовательно формируютс  управл ющие импульсы. Импульс с первого выхода устанавливает в единичное состо ние триггер 13, сигнал которого подаетс  на вход выборки блока 9 посто нной пам ти. Если адресные части А1, А2 сформированы правильно, т.е. соответствуют последующему и предыдущему байтам упор доченной последовательности, то на

выходе блока 9 формируетс  единичный сигнал, поступающий на D-вход триггера 8. Длительность этого сигнала равна длительности сигнала выборки триггера 13. По фронту импульса с второго выхода распре0 делител  14 подтверждаетс  единичное состо ние триггера 8. Третий импульс распределител  14 сбрасывает в нуль триггер 13 и через элемент И 11 записывает код текущего байта в регистр 10. Четвертый им5 пульс распределител  14 через элемент И 12, подготовленный триггером 8, и элемент ИЛИ 5 подаетс  на вход сброса счетчика 26 распределител  3 и запускает его. После этого сигнал с выхода старшего разр да

0 счетчика 33 блокирует по управл ющему входу его дальнейший счет и цикл распределител  14 заканчиваетс . Распределитель 3 работает аналогично распределителю 14 и организует цикл обращени  к блоку 1 опе5 ратив:юй пам ти. Импульс с первого выхода распределител  3 подаетс  на вход выборки блока 1, и в  чейку, адресуемую счетчиком 2 (дл  первого байта - код счетчика 2 нулевой), записываетс  байт упор доченной последо0 ватепь;-|ости. Импульс с второго выхода распределител  3 увеличивает на единицу адрес, задаваемый счетчиком 2, и выдаетс  по выходу 24 в виде сигнала запроса следующего байта последовательности. После

5 этого сигнал с выхода старшего разр да счетпика 26 блокирует его дальнейший счет иод цикт работы распределител  3 завершаетс . Получив сигнал запроса, внешнее устройство сбрасывает с входов 18 текущий

0 байт / подает на эти входы следующий байт последовательности с импульсом СОПрО- ВОЖг - ИИЯ

В случае искажени  байтов контролируемо последовательности в результате сбо5 ев, откчэов или при поступлении неупор доченных кодов по входам 18 устройства на адресных входах А1, А2 блока 9 посто нной пам ти устанавливаютс  адреса , в которых записаны сигналы лог.О.

0 При этом в цикле обработки текущего байта последовательности импульс с второго выхода распределител  14 устанавливает триггер 8 в нулевое положение. Триггер 8 закрывает элементы И 12 и 11 и сигналом с

5 инверсного выхода подготавливает к открыванию с емент И 7, Третий импульс распределител  14 блокируетс  через элемент И 11 и запись неправильного кода текущего байта в регистр 10 не производитс . Импульс с Четвертого пыхода распределител  14 через

элемент И 7 и выход 25 выдаетс  во внешнее устройство в виде сигнала ошибки. Получив сигнал ошибки, внешнее устройство повтор ет подачу данного кода по входам 18. В случае сбо  в предыдущем цикле и правильности этого кода в следуюещем цикле данный цикл завершаетс  записью кода в регистр 10 и затем в блоке 1 оперативной пам ти. В случае систематической ошибки данный цикл снова завершаетс  выдачей сигнала ошибки по выходу 25. При получении некоторого порогового числа сигналов ошибки внешнее устройство информирует оператора о необходимости вмешательства .

По окончании записи всей упор доченной последовательности с признаком конца последовательности в блок 1 оперативной пам ти внешнее устройство выдает сигнал начальной установки по входу 22 и устройство устанавливаетс  в исходное состо ние. Дл  считывани  информации из блока 1 оперативной пам ти внешнее устройство снимает сигнал режима контрол  с входа 21 и подает единичный сигнал чтени  по входу 19 устройства. Триггер 17 фронтом тактового импульса устанавливаетс  в нуль, закрывает элемент И 16 и подготавливает к открыванию элементы И 6 и 15. Единичный сигнал с входа 19 через элемент И 6 подаетс  на вход запись/чтение блока 1 оперативной пам ти и устанавливает режим считывани  информации из блока 1. После этого внешнее устройство выдает импульс чтени  по входу 20, который через элементы И 15, ИЛИ 5 запускает распределитель 3, работающий аналогично описанному. Первый импульс распределител  3 подаетс  на вход выборки блока 1 оперативной пам ти, и данные из  чейки, адресуемой счетчиком 2, по выходу 23 поступают во внешнее устройство . Второй импульс распределител  3 модифицирует счетчик 2 адреса и выдает по выходу 24 сигнал запроса следующего импульса чтени  и т.д. После считывани  признака конца последовательности из блока 1 оперативной пам ти внешнее устройство сигналом начальной установки по входу 22 возвращает данное устройство в исходное состо ние.

При необходимости произвести запись в блок 1 оперативной пам ти произвольной, неупор доченной последовательности (текст, и т.п.), внешнее устройство подает на входы 19 и 21 нулевые потенциальные сигналы . При этом также триггер 17 устанавливаетс  в нуль, на выходе элемента И 6 формируетс  нулевой сигнал, соответствующий режиму записи информации в блок 1 оперативной пам ти. Данные поступают по

входу 18, импульсы сопровождени  по входу 20.- Импульсы сопровождени  через эл: менты И 15, или 5 зэпуск ют распределитель 3, организующий циклы записи ин 5 формации аналогично описанному.

В предлагаемом устройстве за счет введени  блока посто нной пам ти, второго распределител , двух триггеров, четырех элементов И обеспечиваетс  контроль оче- 0 редности поступлени  правильных байтов упор доченной последовательности и в случае правильной очередности - запись этой последовательности в блок оперативной пам ти , а в случае нарушени  очередности 5 формирование сигнала ошибки, что повышает достоверность вводимой и выводимой упор доченной информации.

Claims (1)

1. Формула изобретени  Устройство дл  записи информации в

   0 оперативную пам ть, содержащее блок оперативной пам ти, адресные входы которого соединены с выходами счетчика, регистр, первый распределитель, тактовый вход которого соединен с выходом генератора им5 пульсов, первый триггер, первый и второй элементы И, элемент ИЛИ, отличающеес  тем, что, с целью повышени  достоверности в работе устройства при записи упор доченной последовательности кодов, в

   0 него введены блок посто нной пам ти, второй распределитель, второй и третий триггеры , с третьего по шестой элементы И, причем информационные входы блока оперативной пам ти  вл ютс  информацион5 ными входами устройства и соединены с адресными входами первой группы блока посто нной пам ти и информационными входами регистра, выходы которого соединены с адресными входами второй группы

   0 блока посто нной пам ти, выход которого соединен с информационным входом первого триггера, инверсный выход которого соединен с первым входом первого элемента И, пр мой выход первого триггера соеди5 нен с первыми входами второго и третьего элементов И, выход последнего соединен с первым входом элемента ИЛИ, выход которого соединен с входом сброса первого рас- пределител , первый выход которого

   0 соединен с входом выборки блока оперативной пам ти, второй выход - с тактовым входом счетчика и  вл етс  выходом запроса информации устройства, входом задани  режима которого  вл етс  первый вход чет5 вертого элемента И выход которого соединен с входом разрешени  записи-чтени  блока оперативной пам ти, выходы которого  вл ютс  информационными выходами устройства, второй вход четвертого элемента И соединен с первым входом п того злемента И и подключен к инверсному выходу второго триггера, пр мой выход которого соединен с первым входом шестого элемента И, второй вход которого и второй вход п того элемента И объединены и  вл ютс  входом сигнала сопровождени  информации устройства, выход п того элемента И соединен с вторым входом элемента ИЛИ, информационный вход второго триггера  вл етс  входом установки режима контрол  устройства, тактовый вход второго триггера соединен с выходом генератора импульсов и тактовым входом второго распределител , вход сброса которого соединен с выходом шестого элемента И, первый и третий выходы второго распределител  соединены соответственно с единичным входом и входом сброса третьего триггера, выход которого

   Фиг. 2

   соединен с входом выборки блока посто нной пам ти, второй выход второго распределител  соединен с тактовым входом первого триггера, третий выход подключен

   к второму входу второго элемента И, выход которого соединен с тактовым входом регистра , вход сброса которого соединен с входом сброса счетчика, с тактовым входом третьего триггера, единичным входом первого триггера и  вл етс  входом начальной установки устройства, четвертый выход второго распределител  соединен с вторыми входами третьего и первого элементов И, выход первого элемента И  вл етс  выходом сигнала ошибки устройства, вход сброса первого триггера и информационный вход третьего триггера подключены к шине питани .

   4V3