SU1257700A2 - Запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано при построении буферных запоминающих устройств в . системах передави и приема данных. в частности при обработке информа- дии от абонентов в пор дке ее поступлени . Целью изобретени   вл етс  повышение надежности устройства . Введение в устройство реверсивного счетчика, триггера и дополнительного элемента И позвол ет фиксировать заполнение накопител  при записи в него информации, а также подготовить устройство к считыванию информации. При считывании информации из последней  чейки накопител  реверсивный счетчик обнул етс , благодар  чему дальнейша  работа устройства в режиме считывани  становитс  невозможной. Изобретение дополнительное к авт. св. № 1177856, 2 ил. (Л СП -|

Description

i

Изобретение относитс  к вычислительной технике и может быть использовано при построении буферных запоминающих устройств в системах передачи и приема данных, в частности при обработке информации от абоненто в пор дке ее поступлени .

Цель изобретени  - повышение надежности запоминающего устройства.

На фиг. 1 представлена структурна  схема запоминающего устройства; на фиг. 2 временные диаграммы распределени  импульса записи.

Устройство содержит накопитель 1 блок 2 записи, блок 3 считывани , регистр 4 адреса, дешифратор 5 первый блок 6 сравнени , счетчик 1, элементы И 8(- 84 с первого по четвертый , первый 9i и второй 9 элементы ИЛИ, первый 10( и второй lOj элементы НЕ, регистр 11 числа, второй блок 12 сравнени , первый 13( и второй 132 элементы задержки, дополнительный элемент И 14, реверсивный счетчик 15 и триггер 16. i

Устройство работает следующим образом .

Перед работой регистры, счетчики и триггер обнул ютс . При этом элемент И 8 заблокирован сигналом низкого логического уровн  с пр мого выхода триггера 16, в то же врем  сигнал высокого логического уровн  на третьем входе первого элемента И 8( разрешает прохождение синхроимпульса записи. Входна  информаци  параллельным кодом поступает одновременно на информационные входы входного регистра -11 и на входы второго блока 12 сравнени . Второй узел блока 12 сравнени  сравнивает информацию, записанную во входной регистр 11 в предыдущем такте записи с той информацией, котора  по вилась на входах устройства к приходу последующего синхроимпульса записи.

В случае, если к последующему такту записи информаци  на входах устройства изменилась хот  бы в одном разр де своей кодовой комбинации, то высокий логический уровень с выхода второго блока 12 сравнени  разрешает прохождение синхроимпульса записи через первый элемент И 8(, второй эле

мент ИЛИ 9 на счетный вход регистра 4 адреса, который формирует новый адрес дл  записи слова входной информации . Кроме того, синхроимпульс

записи с выхода второго элемента ИЛИ 9 через первый элемент задержки 13| поступает на синхровход блока 2 записи, при этом информаци  с выходов входного регистра переписываетс  в основные, а показани  счетчика 7 - в дополнительные разр ды  чейки накопител  1 . Через первый и второй элементы задержки синхроимпульс записи поступает на вход Сброс счетчика 7, тем самым обнул   его, и на синхро- вход второго регистра 11, при этом информаци , присутствующа  в этот момент на входах устройства, записываетс  в регистр. Дальнейша  запись новых кодовых комбинаций происходит аналогично.

Если же, начина  с какого-то момента времени, входна  информаци  остаетс  неизменной в течение нескольких тактов записи, то по вившись на входах устройства впервые, с приходом очередного синхроимпульса записи она записываетс  во входной регистр 11, после чего второй блок 12 сравнени  сигналом низкого логического уровн  со своего выхода, заблокировав первый элемент И 8 запретит прохождение последующих синхроимпульсов записи на счетный вход регистра 4 адреса и другие узлы Ътройства.

Низкий логический уровень на выходе второго узла сравнени  12 инвертируетс  первым элементом НЕ 10( . Высокий логический уровень с его выхода разблокирует второй элемент И 82 , благодар  чему синхроимпульсы записи через первый элемент ИЛИ 9, поступ т на счетный вход двоичного счетчика 7, который считает количество тактов повтор ющейс  информации.

Как только входна  информаци  изменитс , то к приходу нового син- хроимпульса записи второй блок 12

сравнени , сигналом высокого логического уровн  со своего выхода разрешит прохождение синхроимпульса записи через первый элемент И 8 на узлы устройства, одновременно с этим запретив прохождение синхроимпульса записи на счетный вход счетчика 7, поскольку второй элемент И 8 будет заблокирован сигналом низкого логического уровн  с выхода первого элемента НЕ 10( . С выхода первого элемента И 8, синхроимпульс записи через элемент ИЛИ 9 поступает ift счетный вход регистра 4 адреса, где формируетс  адрес дл  записи повтор ющейс  кодовой комбинации. Кроме этого , через некоторое врем , определ емое первым элементом 13 задержки, ; этот же синхроимпульс поступает на блок 2 записи, при этом информаци  с выхода входного регистра 11 переписываетс  в основные, а показани  счетчика 7 - в дополнительные разр ды  чейки пам ти накопител  1. Задержанный вторым элементом ISg задержки синхроимпульс записи Поступает на вход Сброс двоичного счетчика 7. тем самым обнул   его, и на синхровход записи на входной регистр 11. При этом в регистр записываетс  нова  информаци . .Величину задержки J, и с-2 необходимо выбирать, исход  из

того, что сначала необходимо сформировать адрес, по которому запишетс  информаци , затем после окончани  переходных процессов в регистре адреса , переписать в накопитель, имеющий основные и дополнительные разр ды  чеек пам ти, информацию с входного регистра 11 и двичного счетчика 7, после чего обнулить счетчик и записать во входной регистр новую

информацию.

I

I Если входна  информаци  остаетс 

неизменной столь длительно, что счетчик 7 под воздействием многократных тактов импульсов записи достигает/ своего конечного состо ни  - на вы- ходах всех его разр дов устанавливаютс  высокие логические уровни, то дополнительный элемент И 14 переключаетс  и на его выходе по витс  высо кий логический уровень, который, воз действу  на дополнительный вход и В второго блока 12 сравнени , вызывает по вление на его выходе сигнала высокого логического уровн . Сигнал высокого логического уровн  с выхода вто рого блока 12 сравнени  блокирует второй элемент И 82 и разблокирует первый элемент И 8i , в результате чего последующий синхроимпульс записи через первый элемент И 8, , второй элемент ИЛИ Qj поступает на счетный вход регистра 4 адреса, который формирует новый адрес дл  записи слова входной информации. Кроме того, с выхода второго элемента ИЛИ Э син- хроимпульс записи через первый элемент 13) задержки поступает на синхровход блока 2 записи, при этом

; 0

5

0

5

0

0 5 5

информаци  с выходов входного регистра 11 переписываетс  в основные разр ды  чейки накопител , а показани  счетчика 7 (единицы во всех разр - дах) - в дополнительные.

Через первый 13 и второй 13 элементы синхроимпульс записи поступает на вход Сброс счетчика 7, обнул   его, и на синхровход регистра 11, при этом информаци , присутствующа  в этот момент на входах устройства, запишетс  в регистр.

Дальнейша  запись последующих кодовых комбинаций происходит аналогично .

Каждый синхроимпульс записи, поступивший на регистр 4 адреса, поступает также на первый вход +1 реверсивного счетчика 15, увеличива  тем самым его содержимое на единицу. При заполнении всех  чеек накопител , что соответствует достижению счетчиком 15 своего конечного состо ни , сигнал с первого выхода реверсивного счетчика, воздейству  на S-вход триггера 16 вызывает его переключение , в результате чего на инверсном выходе триггера устанавлив аетс  уровень логического нул , а на пр мом - уровень логической единицы, блокиру  тем самым первый элемент И 8, и разблокиру  четвертый элемент И 84, подготавлива  устройство к работе -в режиме считывани . На этом работа устройства в режиме записи заканчиваетс  .

Считывание информации из устройства производитс  следующим образом.

При считывании информации из внешнего устройства на шину считывани  поступают синхроимпульсы, каждый из которых соответствует одному такту выходной информации. Считывание информации производитс  по заднему фронту импульса считывани . Если в дополнительных разр дах накопител  1 записаны нули, т.е. информаци  не повтор лась, то на.выходе первого узла 6 сравнени  по витс  сигнал высокого логического уровн  (счетчик 7 перед работой обнул етс ), разреша  прохождение синхроимпульсов считывани  через четвертый элемент И 8 на второй вход -1 реверсивного счетчика 15 и второй элемент ИЛИ 92 , а через последний на счетньй вход регистра 4 адреса, который по переднему фронту импульса считыва

5

ни  формирует адрес  чейки накопитл . В каждом такте считываетс  информаци  из следующей по пор дку  чейки пам ти накопител  1.

Если в очередной  чейке в дополнительных разр дах записано какое- либо значение, то на выходе первог узла 6 сравнени  по витс  низкий логический уровень, четвертьй элемент И 84 будет заблокирован, импульсы считывани  -не смогут поступать на счетньш вход регистра 4 адреса . Низкий логический уровень с выхода второго узла 6 сравнени  инвертируетс  вторым элементом НЕ 10, разблокиру  тем самым третий элемент И 8, через который импульсы считывани  поступают на первый элемент ИЛИ 9,, ас него - на счетный вход счетчика 7. Счет тактов схроимпульсов считывани  будет продолжатьс  до момента совпадени  знчени  счетчика 7 со значением, запсанным в дополнительных разр дах . чейки пам ти накопител  1. При совпадении работа продолжаетс , ка было описано, сигнал с выхода вторго элемента ИЛИ 9, сбросит показан счетчика 7.

Каждый синхроимпульс считывани  поступа  на второй вход -1 реверсивного счетчика 15, уменьшает его содержимое на единицу. При считывании информации из последней  чейки накопител  счетчик 15 обнул етс  (низкие логические уровни на выход всех разр дов счетчика) в результа

0

5

0

5

0

5

чего на втором выходе реверсивного счетчика 15 - В по вл етс  сигнал, пе- переключающий триггер 16 в нулевое состо ние, при этом на инверсном выходе триггера устанавливаетс  единичный логический уровень, а на пр мом нулевой. При этом четвертый элемент И 8д блокируетс  сигналом низкого логического уровн , благодар  чему дальнейша  работа устройства в режиме считывани  становитс  невозможна. Одновременно с этим высокий логический уровень с инверсного выхода триггера 16, поступает на третий вход первого элемента И 8 , тем самым подготавлива  устройство к записи.

Claims (1)

1. Формула изобретени 

   Запоминающее устройство по авт. св. № 1177856, отличающеес  тем, что, с целью повышени  надежности устройства, оно содержит реверсивньй счетчик, триггер и дополнительный элемент И, входы которого подключены к выходам счетчика , выход дополнительного элемента И соединен с входом второго блока сравнени , первый выход реверсивного счетчика подключен к S-входу триггера , R-вход которого соединен с вторым выходом реверсивного счетчика, инверсный и пр мой выходы триггера соединены соответственно с третьими входами первого и четвертого элементов И, выходы которых подключены к первому и второму входам реверсивного счетчика.

   Cu xpecu9ffeff CVUff eoMu

   Ct/ffxpactifffojr Записи

   (pue.2

   Составитель 0. Кулаков Редактор Ю. Середа Техред Л.Олейник Корректор Г. Решетник

   Заказ 4964/50 Тираж 671Подписное .

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   t