SU1251128A1 - Устройство дл контрол программ - Google Patents

Abstract

Изобретение относитс  к вычис-: лительной технике и может быть использовано в аппаратных и гибридных мониторах дл  организации контрол  и отладки программ. Цель изобретени  - повьшение полноты, контрол  программ. Цель достигаетс  тем, что в устройство, содержащее два блока пам ти, регистр адреса, счетчик адреса, первый блок сравнени  и первьш блок синхронизации, введены три счетчика, восемь триггеров , четыре элемента И, элемент задержки, элемент 2И-ИЛИ, элемент ИЛИ, элемент ИЛИ-НЕ, два дешифратора , второй блок сравнени  и второй блок синхронизации. Устройство может быть использовано в аппаратных и гибридных мониторах дл  проверки полноты использовани  программами  чеек пам ти и проверки реализации переходов по .командам условного перехода . 2 ил. i (Л N5 СЛ 1C 00

Description

1

Изобретение относитс  к вычислительной технике и может быть исполь зовано в аппаратных и гибридных мониторах дл  организации контрол  и отладки программ.

Целью изобретени   вл етс  повышение полноты надежности контрол  программ.

На чертеже приведена функциональна  схема устройства,

Устройство содержит счетчик зоны , первый 2 и второй 3 блоки пам ти , счетчик 4 заполнени , счетчик 5 переходов, восемь триггеров 6-13, второй 14 и первый 15 блоки синхро- низации, четыре элемента И 16-19, регистр 20 адреса, элемент 21 задержки , два блока сравнени  22 и 23 счетчик 24 адреса, элемент 2И-1-ШИ 25, первьй 26 и второй 27 дешифрато- ры, элемент 28 ИЛИ, элемент ИЛИ-НЕ 29, выход 30 устройства Окончание контрол  группу входов номера зоны 31 устройства, вход 32 признака Номер зоны устройства, группу входов адреса 33 устройства, вход 34 признака Адрес устройства, группу входов данных 35 устройства, вход 36 признака Команда устройства, выход 37 устройства Окончание контрол ,

Счетчик зоны имеет t разр дов и делит адресное пространство на 2 зон по 2 слов в каждом (, где m - количество разр дов в адресной константе процессора). Он пред- назначен дл  хранени  очередного номера зоны (старших Е разр дов адресных констант процессора), которую необходимо проконтролировать.

Блок 2 пам ти имеет емкость 2 бит, его  чейки адресуютс  младшими К-разр дами адресной константы процессора , принадлежащей к зоне, определ емой счетчиком 1 зоны. Он предназначен дл  фиксации факта обращени  по каждому адресу, принадлежаще .му к выбранной зоне, при этом в  чей ки блока 2 пам ти, адресуемые младшими k -разр дами этих адресов, зано ситс  признак.

Счетчик 4 заполнени  имеет fe; разр дов и подсчитьшает число  чеек блока 2 пам ти, заполненных признаком. Наличие в счетчике 3 заполнени  k - разр дного кода 1... 1 указывает на то, что программа обратилась по всем адресам, вход щим в выбранную зону.

5

0

s 0 5 0

5

5

282

Блок 3 пам ти имеет емкость 2 бит, его  чейки адресуютс  младшими k-разр дами адресной константы процессора , принадлежащей к зоне, определ емой счетчиком 1 зоны. Он предназначен дл  фиксации факта, что команда условного перехода не была реализована ни разу за все врем  выполнени  программы. При этом в  чейки блока 3 пам ти, адресуемые младшими 1 -разр дами адресов, по которым наход тс  нереализованные команды условного перехода, записьтаетс  1,

Счетчик 5 переходов имеет р разр дов и считает число нереализованных команд условного перехода. Наличие в счетчике 5 переходов р-разр дного кода 0..,0 при коде 1 . , , 1 в счетчике 3 заполнени  свидетельствует о том, что все команды условного перехода, расположенные в выбранной зоне, были реализованы, В этом случае в процессор поступает сигнал 30 Полное прохождение зоны и в счетчик 1 зоны прибавл етс  1. Количество разр дов счетчика 5 переходов определ етс  из соотношени  pslog d, где d - максимально возможное количество команд условного перехода, содержащихс  в зоне объемом 2 слов и не реализованных за первый прогон программы.

Устройство работает следующим об- разом,

В исходном состо нии (цепи установки узлов устройства в исходное состо ние не показаны) все счетчики,  чейки .блоков пам ти, регистр, триггеры , за исключением триггера 6, установлены в О, Триггер 6 находитс  в состо нии 1. Второй блок 14 синхронизации находитс  в состо нии ожидани  сигнала с выхода элемента 16 И, а первый блок 15 синхронизации - в состо нии ожидани  сигнала с входа 36 признака Команда устройства.

При необходимости проконтролировать программы, расположенные в оп- ределенной зоне, номер этой зоны за- сьтаетс  на счетчик 1 зоны. Дл  этого с группы входов номера зоны 31 устройства на группу информационных входов счетчика 1 зоны подаетс  нужный номер зоны. Этот номер записьша- етс  на счетчик 1 зоны сигналом, приход щим с входа 32 признака Номер зоны устройства на вход записи счетчика 1 зоны.

312

Проверка полноты использовани  программы  чеек пам ти с командами и данными осуществл етс  следующим образом.

Адреса команд и данных выполн в- мых программ поступают на группу информации входов регистра 20 адреса и записываютс  в него сигналом с входа 34 признака Адрес устройства , Проход щим на вход записи ре- гистра 20 адреса. Кроме того, сигнал с входа 34 признака Адрес устройства поступает на вход элемента 21 задержки. Младшие k разр дов регистра 20 адреса поступают на группу ад- ресных входов блока 2 пам ти. Старшие Е разр дов адреса с регистра 20 адреса поступают на вторую группу входов блока 22 сравнени , на первую группу входов которого приходит - разр дный номер зоны с группы информационных выходов счетчика 1 зоны. Если старшие g разр дов регистра 20 адреса совпадают с номером зоны, записанным на счетчике 1 зоны, то на выходе блока 22 сравнени  по вл етс  1, поступающа  на первый вход элемента И 16 и открывающа  его. На второй вход элемента И 16 приходит сигнал с выхода элемента 21 задерж- ки, задержанный на врем  срабатьгоа- ни  регистра 20 адреса и блока 22 сравнени . На выходе элемента И 16 по вл етс  сигнал, который поступает на вход блока 14 синхронизации и запускает его.

На первом выходе блока 14 синхронизации по вл етс  сигнал, который поступает на вход считывани  блока 2 пам ти. С выхода блока 2 пам ти информаци , считанна  из  чейки, адресом которой  вл етс  содержимое младших k разр дов регистра 20 адреса , поступает на информационный вход триггера 7.

Сигнал с второго выхода блока 14 синхронизации поступает на вход записи триггера 7 и записьшает на него информацию, считанную из блока 2 пам ти .

Сигнал с третьего выхода блока 14 синхронизации поступает на вход записи блока 2 пам ти и записывает в ранее считанную  чейку информацию, ко- тора  поступает на информационный вход блока 2 пам ти с пр мого выхода триггера 6.

s o 5 0 5 0

5

0

5

284

Пр мой выход трип ера 6 соединен с четвертым входом элемента 2И-ИЛИ 25, а его инверсный выход - с BTOPMNT входом элемента 2И-ИЛИ 25. Пр мой выход триггера 7 соединен с первым входом элемента 2И-ИЛИ 25, а его инверсный выход - с третьим входом элемента 2И-1-ШИ 25. На выходе элемента 2И-1-ШИ 25 1 по вл етс  только в том случае, если триггеры 6 и 7 наход тс  в противофазе. Таким образом наличие 1 на выходе элемента 2И-ИЛИ 25 указьшает на то, что программа обратилась по адресу, хран щемус  на 20 адреса первый раз. При последующих обращени х программы по этому адресу содержимое триггеров 6 и 7 будет совпадать и, следовательно, на выходе элемента 2И-ИЛИ 25 будет О. Кроме того, сигнал с третьего выхода блока 14 синхронизации поступает на первый элемент И 17, второй вход которого сое- динен с выходом элемента 2И-ИЛИ 25. Если на выходе элемента 2И-РШИ 25 1, то на выходе элемента И 17 по вл етс  сигнал, который поступает . на вход +1 счетчика 4 заполнени  и добавл ет к его содержимому 1,

Когда программа обратитс  по всем адресам, принадлежащим к зоне, номер которой хранитс  на счетчике 1 зоны, на счетчике 4 заполнени  по витс  k разр дный код ...1. Этот код поступает на группу входов элемента И 18, и на выходе которого, по вл етс  сигнал , который поступает на установочный вход триггера 8. С выхода триггера 8 1 поступает на первый вход элемента И 19 и на вход сброса счетчика 4 заполнени , поддержива  его в нулевом состо нии до момента прихода 1 на второй вход элемента И 19. Таким образом, наличие 1 на выходе триггера 8 указывает на то, что программа использовала адреса всех  чеек пам ти зоны, номер которой указан на счетчике 1 зоны. На второй вход элемента И 19 приходит 1, если все команды условного перехода, расположенные в выбранной счетчиком 1 зоне, реализованы.

Проверка реализации команд условного перехода осуществл етс  следую щим образом.

- После того как процессор передаст в пам ть адрес команды, на группе в ходов данных 35 по витс  считанна 

информаци , / И разр дов которой, отведенных в командах условного перехода под код операции, поступают на информационные входы дешифратора 26, Если эта информаци  соответствует кодам операций команд условного перехода и на управл ющий вход дешифратора 26 с выхода блока 22 сравнени  приходит 1  чейка, из которой считана информаци , принадлежит к выбранной счетчиком 1 зоне, то на выходе дешифратора 26 по вл етс  1 При этом ка Bxpfls 36 признака Команда устройства по вл етс  сигнал, постзгпавощий на вход запуска блока 15 синхронизации и запускающий его. Сигнал с первого выхода блока 15 поступает на входы записи триггеров 9 и 0. На триггер 9 записьшаетс  информаци , приход ща  на его информационный вход с выхода дешифратора 26, На триггер 10 записываетс  информаци , поступающа  на его инфор- мационный вход с выхода блока 23 сравн ени . На выходе блока 23 сравнени  вырабатываетс  I, если содержимое регистра 20 адресаj поступающее на его первую группу входов, совпадает с содержимым счетчика 24 адреса, поступающим на его вторую группу входов. При этом регистр 20 . адреса хранит адрес текугдей команды, а счетчик 24 адреса - увеличенный. на 1 адрес предьздущей команды, который был сформирован в предыдущем цикле работы блока 15 синхронизации. Таким образом на триггер.10 записываетс  1, если выполн ютс  команды с последовательными адресами,

Сигнал с второго блока 15 синхронизации поступает на вход -1 счетчика 24 адреса и вычитает из его содержимого 1. Таким образом, на счетчике 24 адреса формируетс  адрес предьщущей команды, младнше k -разр дов которого поступают на группу .адресных входов блока 3 пам ти.

Сигнал с третьего выхода блока 15 синхронизации поступает на-вход считывани  блока 3 пам тИа выход которого соединен с информационным входо триггера II.

Сигнал с четвертого выхода блока I5 синхронизации поступает на вход записи триггера I1 и записьюает на него информацию, считанную из блока 3 пам ти.

j 0 5 0 5 0 0

5

5

5

0

Сигнал с п того выхода блока 15 синхронизации поступает на управл ющий вход дешифратора 27, информационные входы которого соединены с вы-, ходами триггеров 10-13, Дешифратор 27 вырабатьшает сигнал на первом выходе, если триггеры 10, 12 и 13 наход тс  в единичном состо нии, а

.триггер 11 - в нулевом. На втором выходе дешифратора 27 сигнал по вл етс , если триггеры 10 и 13 наход тс  в нулев.ом состо нии, а триггеры I 1 и 12 - в единичном. Единичное состо ние триггера 10 указывает на то, что выполн ютс  команды с последовательными адресами. Единичное состо ние триггера П указьгоает на то, что условный переход по предыдущей команде не бьш реализован ни разу. Единичное состо ние триггера 12 указывает на то, что предыдуща  команда была ко мандой условного перехода, извлечен ной из зоны, выбранной счетчиком i, Единичное состо ние триггера |3 ука- зьшает на то, что предьщуща  команда была использована программой впервые . Первый и второй выходы дешифратора 27 соединены соответственно с первым и вторым входами элемента ИЛИ 28 и входами +Г и -1 счетчика 5 переходов, По вление сигнала на одном из выходов дешифратора 27 вызывает по вление сигнала на выходе элемента ИЛИ 28, Который -поступает на вход записи блока 3 пам ти и запи- сьшает в  чейку, адресуемую младшими k-разр дами адреса предьщущей команды , информацию с выхода триггера 10, Кроме того, по вление сигнала на первом или втором выходе дешифратора 27 вызывает соответственно увеличение или уменьшение на I содержимого счетчика 5 перехода. Таким образом, При по влении команды условного перехода устройство реагирует изменением содержимого счетчика 5 переходов и

/соответствующей  чейки блока 3 пам ти только на две ситуации. Перва  ситуаци  : команда условного перехода ис- пользуетс  впервые и переход по ней не реализуетс , при этом содержимое счетчика 5 переходов увеличиваетс  на .и в соответствующую  чейку блока 3 пам ти записьгоаетс  втора  ситуаци : команда условного

перехода используетс  вторично, а переход по ней реализуетс  BnepuSj

712

при этом содержимое счетчика 5 переходов уменьшаетс  на и в соответ ствующую  чейку блока 3 пам ти за- письшаетс  О.

Содержимое счетчика 5 переходов показывает, сколько использованных команд условного перехода, извлеченных из выбранной счетчиком 1 зоны пам ти процессора, не были на текущий момент времени ни разу реализо- ваны. Эти команды зафиксированы в блоке 3 пам ти записью 1 в  чейки , адресуемые младшими k -разр дами адресов, по которым эти команды наход тс  в пам ти процессора, Инфор- маци  с выходов счетчика 5 переходов поступает на входы элемента ИЛИ-НЕ 29, выход которого соединен с вторым входом элемента И 19. На выходе элемента ИЛИ-НЕ 29 по вл ет с  1, если на его входы приходит код 00...О, При этом, если на первый вход элемента И 19 приходит 1, то на его выходе по вл етс  сигнал, который поступает на выход сигнала 30 Полное прохождение зоны уст-. ройства, вход сброса триггера 8, вход записи триггера 6 и вход +1 счетчика -1 зоны, Содер- жимое счетчика 1 зоны увеличи- ваетс  на 1, т.е. увеличиваетс  номер зоны. Триггер 6 измен ет свое состо ние на противоположное, так как его информационньй вход и инверсный выход соединены между собой. Триггер 8 сбрасьгоаетс  и разрешает счетчику 4 заполнени  считать импульсы , приход щие на его вход +1. Так как состо ние триггера 6 противоположно состо нию  чеек в блоке 2 пам  ти, последний готов к контролю полноты использовани  адресов новой зоны пам ти. Таким образом, происходит автоматическа  смена номера зоны пам ти. Признаком того, что все программы , расположенные в адресном пространстве процессора, проконтролированы ,  вл етс  сигйал с выхода переполнени  счетчика 1 зоны, поступающий на выход сигнала 37 Полное прохождение всех зон устройства.

Сигнал с седьмого выхода блока 15 синхронизации поступает на входы записи счетчика 24 адреса и тригге- ров 12 и 13. На триггер 12 перепись - ваетс  состо ние триггера 9, а на триггер 13 записьгоаетс  информаци , приход ща  на его информационный

288

вход с выхода элемента 2И-ИЛИ 25. Таким образом, триггеры 12 и 13 готов тс  к следующему циклу работы блока 15 управлени . На счетчик 24 адреса записьгоаетс  информаци , приход ща  на его информационные входы с выходов регистра 20 адреса.

Сигнал с шестого выхода блока 5 синхронизации поступает на вход счетчика 24 адреса и увеличивает его содержимое на 1, Таким образом, счетчик 24 адреса готовитс  к следующему циклу работы блока I5 синхронизации .

Предлагаемое устройство позвол ет фиксировать каждый адрес, используемый программой, а также фиксировать адреса команд условного перехода, переход по которым не был реализован ни разу. Признаком того, что программы , содержащиес  в выбранной зоне , проконтролированы,  вл етс  по вление сигнала Окончание контрол  на выходе 30 устройства. Признаком того, что проконтролированы все программы , расположенные в адресном пространстве процессора,  вл етс  по вление сигнала Полное прохождение всех зон на выходе 37 устройства. Непо вление сигнала Полное прохождение зоны через отрезок времени, величина которого определ етс  разработчиком программ,  вл етс  признако того, что программы содержащиес  в выбранной зоне, либо не использовал все адреса зоны, либо не реализовали все команды условного перехода, расположенные в зоне. Дл  вы влени  конкретных причин отсутстви  сигнала Полное прохождение зоны содержимое пам ти устройства известным способом может быть выведено на печать.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  программ, содержащее первый и второй блоки пам ти , регистр адреса, счетчик адреса первый блок сравнени  и первый блок синхронизации, причем группа информационных выходов регистра адреса соединена с первой группой информа- ционньк входов первого блока сравнени , группа информационных выходов счетчика адреса соединена с второй группой информационных входов первого блока сравнени , отличающеес  тем, что, с целью повы- шени  полноты контрол  программ, в

   9

   устройство введены счетчик зоны, счетчик заполнени , счетчик переходов , восемь триггеров, четыре элемента И, элемент задержки, элемент 2И-ИЛИ, элемент ИЛИ, элемент ИЛИ-ИЕ, первый и второй дешифраторы, второй блок сравнени  и второй блок синхронизации , причём входы номера зоны устройства и признака номера зоны устройства соединены соответственно с информационными входами и входом зоны счетчика зоны, информационный выход и выход переполнени  которого соединены соответственно с первой группой информационных выходов второ го блока сравнени  и выходом окончани  контрол устройства, входы данных , признака команды и адресные входы устройства соединены соответственно с информационными входами первого дешифратора, с входом запуска первого блока синхронизации, с информационным входом регистра адреса , вход признака адреса устройства соединен с входом записи реги- стра адреса и через элемент задержки - с первым входом первого элемента И, выход которого соединен с входом запуска второго блока синхронизации , группа информационных выхо- доз регистра адреса соединена с информационным входом счетчика адресаj выходы старших и младших разр дов регистра адреса соединены соответ- ственно с вторыми информационными входами второго блока сравнени  и адресными входами.первого блока пам ти , выход второго блока сравнени  соединен с входом опроса первого дешифратора и вторым входом первого элемента И, пр мой выход первого триггера соединен с информационным входом первого блока пам ти и первым входом элемента 2И-ИЛИ, первьш и второй тактовый выходы второго блока синхронизации соединены соответственно с входом считывани  первого блока пам ти и входом записи второго триггера, пр мой и инверсный выходы которого соединены соответственно с вторым и третьиц входами элемента 2И-ИЛИ, третий выход первого блок:а синхронизации соединен с первым входом второго элемента И и с входом записи первого блока пам ти, инфор- мационный выход которого соединен с информационным входом второго триггера, инверсный выход первого

   2810

   триггера соединен с информационным входом первого триггера и четвертым входом элемента 2И-ИЛИ, выход которого соединен с вторым входом второго элемента Pi, выход которого динен с счетным входом счетчика заполнени , информационный выход счетчика заполнени  соединен с входом третьего элемента И, выход которого соединен с единичным входом третьего триггера, пр мой выход третьего триггера соединен с первым входом четвертог элемента И и входом сброса счетчика заполнени , выход элемента ИЛИ-НЕ соединен с вторым входом четвертого элемента И, выход которого  вл етс  выходом окончани  контрол  зоны устройства и соединен с нулевыми входами третьего триггера, входом записи первого триггера и счетным входом счетчика зон, первый выход первого блока синхронизации соединен с входами записи четвертого и п того триггеров , второй, третий, четвертый, п ты и шестой выходы первого блока синхронизации соединены соответственно с входом вычитани  единицы счетчика адреса,с входом считывани  второго блока пам ти, с входом записи шестого триггера, с входом опроса второго дешифратора и с входом 4i счетчика адреса, выход младших разр дов которого соединен с адресными входами второго блока пам ти, седьмой выход первого блока синхронизации соединен с входом записи счетчика адреса, седьмого и восьмого триггеров, выход парвогб дешифратора соединен с информационным входом четвертого триггера выход которого соединен с информационным входом седьмого триггера, выход первого блока сравнени  соединен с информационным входом п того триггера , выход которого соединен с входом данных второго блока пам ти, выход элемента 2И-ИЛИ соединен с информационным входом восьмого триггера, выходы п того, шестого, седьмого и восьмого триггеров соединены соответственно с первым, вторым, третьим и четвертым информационными входами второго дешифратора, первый выход второго дешифратора соединен с входом + счетчика переходов и с первым входом элемента ИЛИ, второй выход второго дешифратора соединен с вторым входом элемента ИЛИ и с входом - счетчика переходов, выход которого соединен с входом элемента ИЛИ-НЕ

   3132

   36

   35

   Составитель И. Сигалов Редактор К. Волощук Техред О.Сопко Корректор м. Демчик

   Заказ 4414/48 Тираж 671Подписное

   ВНИШИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб,,д.4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна ,