SU1471225A1 - Резервированное оперативное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в высоконадежных вычислительных средствах. Цель изобретени  - повышение надежности устройства. Поставленна  цель достигаетс  тем, что устройство содержит четвертый и п тый регистры 21,20, второй, третий и четвертый коммутаторы 16-18, второй мажоритарный элемент 24, элемент ИЛИ-НЕ 7, инверторы 32,33, элементы 34-36 задержки, первые и вторые элементы И 30,31 с соответствующими св з ми. Мажоритарный элемент 24 позвол ет осуществл ть дополнительную проверку информации, хран щейс  в накопител х 10-12. На входы элемента 24 поразр дно поступает информаци  с выходов накопителей 10-12. В случае ошибки в одном из накопителей 10-12 элемент 24 выдает на выходе информацию, поступившую с накопителей 10-12. 4 ил.

Description

1

Изобретение относитс  к цифровой вычислительной технике и может быть использовано в высоконадежных вы- числительных средствах. ,

Цель изобретени  - повышение надежности устройства.

На фиг.1 приведена структурна  схема устройства; на фиг.2 - функциональна  схема блока управлени ; на фиг.З - временна  диаграмма работы устройства в режиме исправлени  одиночных ошибок; на фиг.4 - временна  диаграмма работы устройства в мажоритарном режиме.

Устройство содержит первый per . гистр 1, адресные входы 2 устройства , блок 3 управлени  режимом, вто fftie выходы 4 первого регистра 1, второй регистр 5, информационные входы 6 устройства, элемент ИЛИ-НЕ. 7, выход 8 элемента ШШ-НЕ 7, блок 9 кодировани , накопители 10-12 данных , накопители 13 корректирующих кодов, выходы 14 выбора накопител  блока 3 управлени  режимом, п тый и четвертый регистры 20 и 21, третьи входы 22 четвертого регистра 21, мажоритарные элементы 23 и 24, третий регистр 25, блок 26 сравнени , дешифратор 27, блок 28 коррекции, выходы 29 устройства, первые и вторые элементы И 30 и 31, инверторы 32 и 33, элементы 34-36 задержки, вход 37 выборки устройства.

Коммутаторы 15 и 17 состо т из элементов И 38-43, инверторов 44-46.

Блок 3 управлени  режимом состоит из элементов И 47-62, инверторов 63-75.

Устройство работает следующим образом .

Адрес поступает на вход 2 регистра 1, информаци  . поступает на вход 6 регистра 5, а выдаетс  на выходе 29. Режим записи или считывани  задаетс  подачей на первый вход 37 блока 3 соответственно единичного или нулевого уровн . Управление режимом резервировани  осуществл етс  выработкой элементом ИЛИ-НЕ 7 сигнала нулевого или единичного уровн  из кода двух старших разр дов . адреса, который поступает с вторых выходов регистра 1 и по выходу 8 передаетс  на второй вход блока 3. При наличии на этом входе сигнала нулевого уровн  устройство работает в режиме исправлени  одиночных ошибок, при. наличии сигнала единичного уровн  устройство работает в режиме мажоритарного резервировани . Кроме того, код двух старших разр дов адреса поступает также на входы группы блока 3, причем он означает но- йер накопител , к которому происходит обращение по записи или считывании . В режиме мажоритарной обработки этот код равен. 00, обращение происходит ко всем четырем накопител м 10-13.

В режиме исправлени  одиночных ошибок (фиг.З) дл  кодировани  информации используетс  код Хемминга с кодовым рассто нием 4. Режим записи информации рассмотрим на примере обращени  к первому накопителю 10. 1 Младшие разр ды кода адреса поступают с первых выходов регистра 1 на адресные входы накопителей 10 и 13, переведенные в режим записи управл ющим сигналом записи с одного из выходов блока 3 по разр дам выхода

14, выбира  ссответствующие  чейки пам ти (сигналы записи или считывани  на накопители 10-13 в блоке 3 формиру Ьтс  с учетом кода двух старших разр дов адреса, в данном примере , и сигналами управлени  режимом работы и записи-считьгоани  устройства).

Кромр того, сформированный в блоке 3 сигнал записи с других выходов блока 3 по разр дам входов 22 поступает на вход первого элемента 34 задержки . Сигнал единичного уровн  (записи ) , кроме поступлени  на вход 37 блока 3, поступает на управл ющие входы трех групп разр дов регистра 20, открыва  их информационные входы На данные входы поступает контрольна  информаци  (представл юща  собой корректирующие коды Хемминга дл  данных, записанных по поступившему адресу дл  каждого из трех накопителей 10-12), считываема  с выхода накопител  13 через вторые элементы И 31, включенные в работу сигналом единичного уровн  с входа 37 управлени  записью-считыванием. Таким образом, во все три группы разр дов регистра 20 записываетс  контрольна  информаци j причем в первую группу разр дов записываетс  корректирующий код Хемминга дл  первого 10J во вторую группу код Хемминга дл  второго 11 и в. третью группу - код Хемминга дл  третьего 12 накопителей. После этой, записи на управл ющий вход первой группы разр дов регистра 20 поступает по разр дам входов 22 сигнал записи с выхода первого элемента 34 задержки открыва  его информационный вход.

Блок 3 формирует управл ющий сигнал , который по выходу |9 открывает вход четвертого кo iмyтaтopa 18 и выход второго коммутатора 16. Одновременно данные с регистра 5 поступают на информационный вход первого накопител  10 и на вход четвертого коммутатора 18, с выхода, которого они поступают на блок 9 кодировани  в котором формируетс  корректирующий код Хемминга. Сформированный контрольньй код поступает через выход второго коммутатора 16 на вход первой группы разр дов регистра 20, в которой данный код записыватес  вместо корректирующего кода Хемминга , содержащегос  в первой груп

0

5

0

5

0

5

0

5

пе разр дов. Полученна  контрольна  информаци  с выхода регистра 20 (с выходов его всех трех групп разр дов) поступает на информационный вход накопител  13 и записываетс  в него.

Таким образом, по выбранному адресу в первый накопитель 10 записываютс  поступивпгие данные, а в накопитель 13 записываетс  контрольна  информаци  t,

В режиме считывани  дл  первого ;накогштел  10 устройство работает следующим образом.

НЗ вход 37 блока 3 поступает нулевой уровень. Этот уровень прекра- :щает работу элемента И 31 и инвертиру сь на инверторах 32 и 33 уже в виде единичного уровн , включает в работу элементы И 30, а также поступает на управл ющие входы трех групп разр дов регистра 21, открыва  их информационные входы. Младшие разр ды кода адреса поступают на адресные входы накопителей 10 и 13, переведенные в режим считывани  управл кицим сигналом считыва ни  с одного из выходов блока 3 по разр дам выхода 14, выбира  соответствующие  чейки пам ти, - роме того, данный сигнал считывани  поступает по разр дам входов 22 на вход первого элемента 34 задержки. Одновременно блок 3 формирует управл ющий сигнал , который открывает по выходу 19 вход четвертого коммутатора 18 и выход второго коммутатора 16. Сформированный на выходе элемента ИЛИ-НЕ. 7 сигнал управлени  режимом работы устройства поступает (кроме поступле ни  его на вход блока 3) на первый 15 и третий 17 коммутаторы, где, инвертиру сь на первом 44, втором 45 и третьем 46 инверторах, включает в работу первый 38, третий 40 и п тый 42 элементы И.

По сигналу считьюани  с выхода накопител  10 данные считываютс  на первый ко Е- утатор 15, где через элементы И 38 поступают на регистр 25 с выхода которого данные поступают на входы блока 28 и на вход четвертого коммутатора 18, с выхода которого данные поступают на блок 9 кодировани , где формируетс  по ним код Хемминга. Одновременно по сигналу считывани  с выхода накопител  13 контрольна  информаци  чепез элемент И 30 поступает на регистр 21 и записываетс  в нем во все его три группы разр дов. На вход первой группы разр дов регистра 21 поступает по разр дам входов 22 сигнал с выхода первого элемента 34 задержки По данному сигналу происходит считьша- ние контрольной информации (представ™ л ющей собой корректирующий код Хем- минга дл  первого накопител  10) с выхода первой группы разр дов регистра 21 на вход третьего коммутатора 17, где через элемент И 38 поступает на вход второго элемента 35 задержки . С выхода блока 9 кодировани  вновь сформированный корректирующий код Хемминга поступает на вход второго Коммутатора 16, с выхода которого он передаетс  на вход блока 26 сравнени . Одновременно на вход блока 26 сравнени  поступает корректирующий код Хемминга, сформированный . при записи данных, с выхода второго эле10

15

20

Кроме того, данные сигналы записи по разр дам входов 22 поступают на вход первого элемента 34 задержки . Блок 3 также формирует управл ющий сигнал, который по выходу 19 открывает вход четвертого коммутатора 18 и выход второго коммутатора 16i Младшие разр ды адреса поступают на адресные входы всех четырех накопителей 10-13, по которому выбираютс  соответствующие  чейки пам ти. По поступившему адресу с выхода накопител  13 считываетс  контрольна  информаци , котора  через элементы И 31 записываете в регистр 20, С выходов первого элемента 34 задержки по разр дам входов 22 поступают сигналы записи на все управл ющие входы трех групп разр дов регистра 20j, открыва  их информационные входы. Одновременно прин тые на регистр 5 данные .посту- |Пают на информационные входы накопи30

35

40

мента 35 задержки, В блоке 26 сравне- 25 телей 10-12 и через вход четвертого ни  происходит сравнение двух корректирующих кодов Хеммингаг вновь сформированного кода и кода, сформированного в режиме записи. Если коды оказались разными, то формируетс  сигнал несравнени , который через дешифратор 27 поступает на вход блока 28 и указывает местоположение (разр д) ошибки в считываег-аж дан- ных. После исправлени  найденной ошибки в данных, т.е. инвертирование соответствующего разр да, данные поступают на выход 29. В том случае, если сравниваемые коды одинаковы , т.е. ошибка не обнаружена, данные выдаютс  с выхода 29 блока 28.

В режиме мажоритарного резервировани  (фиг.4) устройство работает следук цим образом.

При записи на второй вход блока 3 поступает сигнал утфавлени  режимом работы устройства единичного уровн  (код двух старших разр дов адреса 00), Едкничньй уровень поступает на вход 7 блока 3, на управл ющие входы трех групп разр дов регистра 20, открыва  их информационные входы, и на элементы И 31, включа  их в работу. Элементы И 30 прекращают работу. Блок 3 вырабатывает .сигналы записи и по разр дам выхода 14 переводит в режим записи накопители 10-13.

коммутатора 18 в блок 9 кодировани , в котором формируетс  контрольный код, который через выход второго коммутатора 16 записываетс  в три группы разр дов регистра 20, причем в каждую группу разр дов будет записан одинаковый контрольный код. Контрольна  s-шформаци  с выхода регистра 20 поступает на информационный вход накопител  13. .

. Таким образом, поступившие данные записаны в каждый накопитель 10-12, а контрольный код,сформированный по ним, записываетс  (одинаковый дл  трех накопителей 10-12) в накопитель 13,

В режиме считывани  на вход 37 блока 3 поступает нулевой уровень. Кроме того, данный сигнал, инвертиру сь на инверторах 32 и 33 уже в единичном уровне, включает в,работу элементы И 30 (прекраща  работу элементов И 31), а также поступает на управл ющие входы трех групп разр дов регистра 21, открыва  их информационные входы. В первом 15 и третьем 17 коммутаторах единичным (сигналом) уровнем сигнала режима работы устройства включаютс  в работу второй 39, четвертый 41 и шестой 5 43 элементы И. Элементы И 38, 40 и 42 соответственно закрыты. Блок 3 на одних выходах формирует сигнал . управлени , который по выходу 19 от

45

50

5

0

Кроме того, данные сигналы записи по разр дам входов 22 поступают на вход первого элемента 34 задержки . Блок 3 также формирует управл ющий сигнал, который по выходу 19 открывает вход четвертого коммутатора 18 и выход второго коммутатора 16i Младшие разр ды адреса поступают на адресные входы всех четырех накопителей 10-13, по которому выбираютс  соответствующие  чейки пам ти. По поступившему адресу с выхода накопител  13 считываетс  контрольна  информаци , котора  через элементы И 31 записываете в регистр 20, С выходов первого элемента 34 задержки по разр дам входов 22 поступают сигналы записи на все управл ющие входы трех групп разр дов регистра 20j, открыва  их информационные входы. Одновременно прин тые на регистр 5 данные .посту- |Пают на информационные входы накопи0

5

0

5 телей 10-12 и через вход четвертого

коммутатора 18 в блок 9 кодировани , в котором формируетс  контрольный код, который через выход второго коммутатора 16 записываетс  в три группы разр дов регистра 20, причем в каждую группу разр дов будет записан одинаковый контрольный код. Контрольна  s-шформаци  с выхода регистра 20 поступает на информационный вход накопител  13. .

. Таким образом, поступившие данные записаны в каждый накопитель 10-12, а контрольный код,сформированный по ним, записываетс  (одинаковый дл  трех накопителей 10-12) в накопитель 13,

В режиме считывани  на вход 37 блока 3 поступает нулевой уровень. Кроме того, данный сигнал, инвертиру сь на инверторах 32 и 33 уже в единичном уровне, включает в,работу элементы И 30 (прекраща  работу элементов И 31), а также поступает на управл ющие входы трех групп разр дов регистра 21, открыва  их информационные входы. В первом 15 и третьем 17 коммутаторах единичным (сигналом) уровнем сигнала режима работы устройства включаютс  в работу второй 39, четвертый 41 и шестой 5 43 элементы И. Элементы И 38, 40 и 42 соответственно закрыты. Блок 3 на одних выходах формирует сигнал . управлени , который по выходу 19 от5

0

крывает вход четвертого коммутатора 18 и выход второго коммутатора 16. На других выходах блок 3 формирует сигналы считывани , которые по разр дам входов 22 поступают .на вход первого элемента 34 задержки, а так же по разр дам выхода 14 перевод т в режим считьюани  все четыре накопител  10-13. Данные и контрольна  информаци  считываютс  с их выходов по поступившему с регистра 1 коду младших разр дов адреса.

Данные считываютс  с трех накопителей 10-12 и поступают через второй 39, четвертый 41 и шестой 43 элементы И первого коммутатора 15 на входы первого мажоритарного элемента 23, в котором происходит поразр дна  мажоритарна  обработка.

С выхода первого мажоритарного элемента 23 данные поступают через регистр 25 на входы блока 28, а также дл  повторного формировани  контрольного кода через входы четвертого коммутатора 18 на блок 9 кодировани  ,Одновременно контрольна  информаци  считываетс  с выхода накопител  13 и через элементы И 30 записываетс  в три группы разр дов регистра 21,, По сигналам считьшани  с выхода первого элемента 34 задержки по разр дам входов 22 контрольна  информаци  с выходов трех групп разр дов регистра 21 через второй 39, четвертый 41 и шестой 43 . элементы И поступает на входы второго мажоритарного элемента 24, в котором осуществл етс  поразр дна  мажоритарна  обработка. С выхода второго мажоритарного элемента 24 контрольный код поступает на вход третьего элемента 36 задержки. Вновь сформированный контрольный код с выхода блока 9 кодировани  через выход второго коммутатора 16 поступает на вход блока 26 сравнени , в котором происходит сравнение этого кода с контрольным кодом, одновременно поступившим с выхода третьего элемента 36 задержки, т.е. контрольным кодом, сформированным при записи . Если контрольные коды равны, то данные выдаютс  с выхода 29 блока

28без изменений. Если контрольные коды не равны, то данные на выход

29выдаютс  после исправлени  в соответствующем разр де ошибок.

Таким образом, при работе в режиме исправлени  одиночных ошибок в одном цикле записи или считывани  обращение происходит к одной  чейке пам ти одного из накопителей 10 - 12 и к одной  чейке пам ти накопител  13. При этом контрольный код формируетс  по данным, поступающим

Q в накопитель, в который осуществл етс  запись. В режиме мажоритарного резервировани  при записи и считывании обращение производитс  одновременно к трем  чейкам пам ти, име5 и тот же код младших разр дов адреса. При этом эффективна  емкость пам ти в режиме мажоритарного резервировани  в три раза меньше , чем в режиме исправлени  одиночQ ных ошибок.

Claims (1)

1. Формула изобретени  Резервированное оперативное запоминающее устройство, содержащее блок

   5 кодировани , накопители данных,

   накопитель корректирующих кодов, три регистра, блок управлени  режимом, первый коммутатор, первый мажоритарный элемент, блок коррекции, дешифР ратор, блок сравнени , ад гсные входы накопителей данных, накопители , корректирующих кодов соединены с соответствующими выходами первой группы первого регистра, входы которого  вл ютс  адресными входами устрой5 ства, информационные входы накопителей данных соединены с соответствующими выходами второго регистра, входы которого  вл ютс  информационными входами устройства, входы выборки накопителей данных и накопител  корректируюпщх кодов соединены с соответствующими выходами блока управлени  режимом, первый информационный вход которого  вл етс  входом

   выборки устройства, информационные входы группы блока управлени  режимом соединены с соответствующими выходами второй группы первого регистра , выходы накопителей данных со0 -единены с соответствующими информационными входами первого коммутатора , выходы первой группы которого соединены с соответствующими входами первой группы третьего регистра,

   5 а выходы второй группы первого коммутатора - с соответствующими входами первого мажоритарного элемента, выходы которого соединены с соот0

   914

   ветствующими входами второй группы третьего регистра, выход которого соединен с информационным входом бло ка коррекции, входы управлени  коррекцией которого соединены с соответствующими выходами дешифратора, входы которого соединены с cooTBeTd ствующими выходами блока сравнени ,

   выходы блока коррекции  вл ютс  вы-

   ходами устройства, отличаю.- щ е е с   тем, что, с целью повышени  надежности, оно содержит чет- вер-плй.и п тый регистры, второй,третий и четвертый коммутаторы, второй мажоритарный элемент, элемент ИЛИ-НБ два инвертора, три элемента задержки , первые и вторые элементы И,, первые входы которых соединены с соот- ветствуюпщми выходами накопител  кор . ректирующих кодов, вторые входы соединены с выходом и входом первого инвертора соответственно, вход которого соединен с первым информационны входом блока управлени  режимом и с входом второго инвертора, выход которого соединен с входами первой группы четвертого регистрав вторые входы которого соединены с выходами первых элементов И, входы третьей группы четвертого регистра соединены с соответств5тощими выходами первого элемента задержки и с соответствующими входами первой группы п того регистра, входы второй группы которого соединены с входом .Ьервого инвертора,, входы третьей группы с выходами первой группы второго коммутатора , входы четвертой группы - с соответствующими выходами вторых элементов И, выходы п того регистра соединены с соответствуницими информационными входами накопител  коректирующих кодов, вход управлени  коммутацией первого коммутатора со

   единен с входом управлени  ко&®4ута-

   5 Q 5 Q

   AVi

   5

   0

   10

   цией третьего коммутатора, с вторым информационным входом блока управлени  режимом и с выходом элемента ИЛИ-НЕ, входы которого соединены с соответствующими выходами второй группы первого регистра, выходы второй группы первого коммутатора соединены с соответствующими информационными входами первой группы четвертого коммутатора, информационные входы второй группы которого соединены с соответствующими выходами второго регистра, а информа- щюнные входы третьей группьг - с соответствующими выходами первого мажоритарного элемента, входы уп равлени  коммутацией четвертого ком мутатора соединены с соответствующими входами управлени  коммутацией второго коммутатог а и с выходами .выборки коммутаторов блока управлени  , выходы задани  режима которого (соединены с соответ- ствуюарми входами первого элемента задержки, выходы четвертого коммутатора соединены с соответствуюврочи входами блока кодировани , выходы которого соединены с соответству- кйдими информационными входами второго коммутатора, вторые выходы которого соединены с соответствующими входами первой группы блока сравнени , входы второй и третьей групп которого соединены с соответствующими выходами второго и третьего элементов задержки соответственно, входы второго элемента задержки соединены с соответствующими выходами первой группы третьего коммутатора, выходы второй группы которого соединены с соответствующими входами второго мажоритарного элемента, выходы которого соединены с соответству™ шщими входами третьего элемента задержки .

   ШЛ

   РигЛ