SU1741175A1 - Ассоциативное запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к технике хранени  информации. Оно позвол ет ассоциировать пары двоичных кодов. Устройство содержит матрицу блоков оперативной пам ти , логические элементы И на выходе устройства , входы каждого из которых соединены с выходами блоков оперативной пам ти соответствующих им строк матрицы, и блок формировани  псевдослучайных адресов , входы которого  вл ютс  входами опроса устройства, а выходы через мультиплексоры соединены с адресными входами блока оперативной пам ти, соответствующего каждому выходу столбца матрицы. Устройство имеет высокое быстродействие и допускает использование микросхем высокой степени интеграции, Устройство может быть использовано в ЭВМ, информационных , управл ющих и распознающих системах , системах искусственного интеллекта. 1 ил. Ё

Description

Изобретение относитс  к технике хранени  информации и может быть использовано в вычислительных, управл ющих, информационных системах и распознающих устройствах дл  ассоциировани  пар двоичных кодов.

Известно ассоциативное запоминающее устройство содержащее матрицу адрес- ных запоминающих модулей, причем адресные входы модулей, вход щих в отдельную строку матрицы, параллельно соединены с выходами соответствующего этой строке дешифратора, входы которого соединены с соответствующими этому дешифратору выходами регистра опроса, а одноименные разр дные выходы микросхем , вход щих в отдельный столбец матрицы , соединены с соответствующим номеру разр да детектором.

Недостатком этого устройства  вл етс  его сложность. В нем должно использоватьс  N детекторов и N/n микросхем пам ти (где N - число записываемых ассоциаций, п - число разр дных выходов одной микросхемы пам ти). Дл  большинства выпускаемых микросхем пам ти . Если же , то оно не велико. Поэтому при большом N будет велико число детекторов и число микросхем пам ти.

Кроме того, необходимо отслеживать свободные  чейки ассоциативной пам ти и формировать сигналы, выдел ющие  чейки. При большом числе адресных входов микросхем неэффективно используетс  их емкость .

Известно также ассоциативное запоминающее устройство, аналогичное по конструкции вышеописанному, в котором регистр опроса дополнен регистром-счетчиком, указывающим номер ассоциации, записываемой в определенном разр де запоминающих модулей, что позвол ет

2

V

сл

уменьшить избыточность при использовании микросхем с большим числом разр дных входов.

Этому устройству присущи те же недостатки , что и вышеописанному устройству.

Кроме того, в нем усложнены процедуры записи и считывани  и снижено быстродействие вследствие необходимости перебора состо ний дополнительного регистра при опросе.

Наиболее близким к изобретению  вл етс  устройство, содержащее регистр опроса и матрицу модулей оперативной пам ти, разр дные шины которых подключены к входам логических схем И, а адресные входы подключены к выходам блока преобразо- зани  кода опроса, содержащего сумматоры по модулю два.

Недостатки известного устройства - сложность при изготовлении его из серийно выпускаемых интегральных микросхем и низкое быстродействие. При большой емкости в устройстве должно использоватьс  большое количество детекторов и микросхем пам ти и не могут использоватьс  микросхемы с большим числом адресных шин, поскольку модули пам ти не содержат встроенных дешифраторов. Необходимо также отслеживать свободные  чейки и формировать сигналы, выдел ющие  чейки. При записи ассоциации адреса перебираютс  последовате го нужны специал При считывании последовательно перебираютс  разр дные шины модулей оперативьно (дл  обеспечени  че- ные схемы управлени ).

ной пам ти. Кром

того, данное устройство

 вл етс  лишь накэпителем признаков. Дл  построени  функционально законченного

ЗУ нужно дополт

ть его информационным

накопителем.

Цель изобрете ни  - упрощение ассоциативного запоминающего устройства и повышение его быстэодействи .

Указанна  це/

ь достигаетс  тем, что в

устройство введены мультиплексоры по

числу столбцов м

трицы блоков оперативной пам ти, а блек формировани  псевдослучайных адресо формирователей

iвыполнен в виде группы псевдослучайных кодов,

причем входы формирователей псевдослучайных кодов под

ключены к входам опроса

устройства, а выходы соединены с информаЦИОННЫМИ ВХОДЭМ1

первой группы соответствующих мультиплексоров, информационные входы второй гругпы и управл ющий вход

которых  вл ютс 

соответственно адресными входами и вхоцом выбора режима устройства , адре

;ные входы блоков

оперативной пам ти каждого столбца накопител  подключен

,i к выходам соответствующего мультиплексора, входы выборки блоков оперативной пам ти каждого столбца накопител   вл ютс  соответствующим информационным входом устройства, инфор- мационныевходы и входы

записи/считывани  блоков оперативной пам ти  вл ютс  соответственно установочным входом и входом записи/считывани  устройства.

0 На чертеже приведена схема устройства .

Устройство содержит матрицу 1 блоков 2 оперативной пам ти с встроенными дешифраторами . Каждый информационный

5 вход 3 устройства соединен с входами выбора микросхемы блоков 2 оперативной пам ти соответствующей ему строки матрицы 1. Выходы блоков 2 оперативной пам ти строки матрицы 1 соединены с входами соответ0 ствующего строке элемента И 4. Выходы элементов И 4  вл ютс  выходами устройства . Бло. 5 формировани  псевдослучайных адресов состоит из однотипных формирователей 6 псевдослучайных кодов, одноимен5 ные группы входов которых соединены параллельно и составл ют часть входов 7 опроса устройства. Выходы блоков 6 формировани  псевдослучайных кодов соединены с первыми входами группы двухвходовых

0 мультиплексоров 8, выходы которых соединены с входами дешифраторов блоков 2 оперативной пам ти, соответствующих группам мультиплексоров 8 столбцов матрицы 1. Разр дные входы всех блоков опе5 ративной пам ти объединены в один общий вход 9,  вл ющийс  установочным входом устройства. Входы Запись/считывание блоков 2 оперативной пам ти объединены в один общий вход 10,  вл ющийс  входом

0 записи/считывани  устройства. Вторые входы групп мультиплексоров 8 соединены параллельно и точки соединени   вл ютс  адресным входом 11. Входы управлени  всех групп мультиплексоров объединены в

5 один общий вход 12.

Число столбцов матрицы 1 блоков 2 оперативной пам ти зависит от заданной веро тности ошибки и отношени  числа записанных ассоциаций к емкости блока 2

0 оперативной пам ти и определ етс  специальным расчетом.

Устройство функционирует следующим образом.

Перед началом записи ассоциаций в мо5 дули блоков 2 оперативной пам ти занос т нули. Дл  этого на вход 9 подают О, на вход 10 сигнал записи, на все входы 3 сигналы, разрешающие доступ к блокам 2, на вход 12 - сигнал, обеспечивающей соединение адресною входа 11 с ВУ групп мультиплексоров 8, после чего на адресный вход 11 в автоматическом режиме подают адресные коды, причем перебираютс  все адреса. При записи ассоциаций на вход 10 подают сигнал записи, на вход 9 - 1, на вход 12 - сигнал, обеспечивающий соединение выходов формирователей 6 псевдослучайных кодов с адресными входами блоков 2 оперативной пам ти, на входы 3 - информа- ционный код, на входы 7 опроса - код-признак . По адресам, выдаваемым блоком 5 формировани  псевдослучайных адресов; осуществл етс  запись единиц в тех блоках 2 оперативной пам ти, на которые поступа- ют единицы с входов. Содержимое остальных блоков 2 оперативной пам ти остаетс  без изменени . Вес ассоциации записываютс  одинаковым образом.

При опросе на входы 7 опроса подают код-признак и производитс  считывание из блоков 2 оперативной пам ти. На выходах логических элементов И 4 возникает код, ассоциированный с признаком (в пренебрежении малой веро тностью случайной ошибки).

Положительный эффект от использовани  изобретени  заключаетс  в повышении быстродействи  и расширении функциональных возможностей систем.

Claims (1)

1. Формула изобретени 

   Ассоциативное запоминающее устройство , содержащее накопитель, организованный в виде матрицы блоков оперативной пам ти, группу элементов И, входы каждого

   из которых соединены с выходами блоков оперативной пам ти соответствующей строки накопител , выходы элементов И группы  вл ютс  информационными выходами устройства, блок формировани  псевдослучайных адресов, входы которого  вл ютс  входами опроса устройства, отличающеес  тем, что, с целью упрощени  и повышени  быстродействи  устройства, в него введены мультиплексоры по числу столбцов матрицы блоков оперативной пам ти , а блок формировани  псевдослучайных адресов выполнен в виде группы формирователей псевдослучайных кодов, причем входы формирователей псевдослучайных кодов подключены к входам опроса устройства, а выходы соединены с информационными входами первой группы соответствующихмультиплексоров , информационные входы второй группы и управл ющий вход которых  вл ютс  соответственно адресными входами и входом выбора режима устройства, адресные входы блоков оперативной пам ти каждого столбца накопител  подключены к выходам соответствующего мультиплексора, входы выборки блоков оперативной пам ти каждой строки накопител   вл ютс  соответствующим информационным входом устройства, информационные входы и входы записи-считывани  блоков оперативной пам ти  вл ютс  соответственно установочным входом и входом записи-считывани  устройства.