SU1075311A1 - Устройство управлени дл доменной пам ти - Google Patents

Устройство управлени дл доменной пам ти Download PDF

Info

Publication number
SU1075311A1
SU1075311A1 SU823527863A SU3527863A SU1075311A1 SU 1075311 A1 SU1075311 A1 SU 1075311A1 SU 823527863 A SU823527863 A SU 823527863A SU 3527863 A SU3527863 A SU 3527863A SU 1075311 A1 SU1075311 A1 SU 1075311A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
information
outputs
inputs
Prior art date
Application number
SU823527863A
Other languages
English (en)
Inventor
Виктор Павлович Андреев
Александр Михайлович Иванов
Людмила Владимировна Рощина
Владислав Иванович Косов
Анатолий Иванович Савельев
Виктор Петрович Потапов
Ирина Александровна Плаксина
Original Assignee
Московский Ордена Трудового Красного Знамени Текстильный Институт Им.А.Н.Косыгина
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Московский Ордена Трудового Красного Знамени Текстильный Институт Им.А.Н.Косыгина filed Critical Московский Ордена Трудового Красного Знамени Текстильный Институт Им.А.Н.Косыгина
Priority to SU823527863A priority Critical patent/SU1075311A1/ru
Application granted granted Critical
Publication of SU1075311A1 publication Critical patent/SU1075311A1/ru

Links

Landscapes

  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ ДОМЕННОЙ ПАМЯТИ, содержащее блок записи, выходы которого соединены с входами кольцевых инфосмационных регистров, блок считывани , входы которого соединены с выходами кольцевых информационных регистров, адресный накопитель, вход которого подключен к шине тактовых импульсов, элементы И и числовой регистр, параллельные входы и выходы которого  вл ютс  соответственно входами и выходами устройства, отличающеес  тем, что, с целью упрощени  устройства, первый вход первого элемента И подключен к шине тактовых импульсов, второй вход - к выходу адресного накопител , а выход - к управл ющему входу числового регистра , первый вход второго элемента И подключен к выходу блока считывани , второй вход соединен с шиной сигнала разрешени  считывани , а выход под- § ключей к инфО5 лационному входу чис (Л лового регистра, первый вход третьего элемента И подключен к информационному выходу числового регистра, второй вход - к шине сигнала разрешени  записи, а выход - к входу блока записи.

Description

ч1
СП
со Изобретение относитс  к вычислительной технике и может быть исполь зовано при построении запоминающих устройств с последовательно-параллельной организацией пам ти на кольцевых сдвигающих регистрах, например , с использованием цилиндрических магнитных доменов. Известен блок управлени  дл  зап минающего устройства с последовател ным доступом,содержащий .логические элементы,соединенные с кольцевыми сдвигающими регистрами и позвол ющи выбрать режим работы устройства:запись новой информации или регенерац информации, считываемой с выходов сдвигаквдих регистров,  вл ющихс  выходами запоминакадего устройства l Недостатком этого блока управлени   вд етс  отсутствие возможности быстрого (в так;те работы устройства и.склмченн,  дефектных кольце вых сдви гающих регистров при наличии послед них в запоминающем устройстве. Наиболее близким техническим решением к изобретению  вл етс  устро ство управлени  дл  запоминающего устройства, содержащее генератор им пульсов, соединенный с тактовыми входами кольцевых сдвигающих регист ров и счетчиком, блоки записи и счи тывани , элементы И по количеству запоминающих  чеек кольцевых сдвигающих регистров, дешифратор и сумматор 2 . Недостатком известного устройств  вл етс  отсутствие элементов и бло ков, а также св зей, позвол ющих локализовать дефектные кольцевые сдвигающие регистры в считываемых массивах информации и автоматически (в такте работы устройства) исключить их, производ  сжатие всей считанной информации, и,наоборот, обеспечить запись информации в годные сдвигакнцие регистры. Отсутствие синхронизации процессов записи и считывани  с синхронным исключением дефектных кольцевых сдвигающих регистров приводит к увеличениюколичества разр дов выходного числового регистра. Целью изобретени   вл етс  упрощение устройства управлени  дл  доменной пам ти. Поставленна  цель достигаетс  тем, что в устройстве управлени  дл доменной пам ти, содержащем блок записи , выходы которого соединены с ВХОДЕ1МИ кольцевых информационных ре гистров, блок считывани , входы которого соединены с выходами кольцевых информационных регистров, гщресный накопитель, вход которого подключен к шине тактовых импульсов элементы И и числовой регистр, пара лельные входы и выходы которого  вл ютс  соответственно входами и выходами устройства, первый вход первого элe.eнтa И подключен к шине тактовых импульсов,второй вход подключен к выходу адресного накопител ,а выход подключен к управл ющему входу числового регистра, первый вход второго элемента И подключен к выходу блока считывани , второй вход соединен с шиной сигнала разрешени  считывани , а выход подключен к информационному входу числового регистра , первый вход третьего элемента И подключен к информационному выходу числового регистра, второй вход подключен к шине сигнала разрешени  записи, а выход подключен ко входу блока записи. На чертеже изображена блок-схема предложенного устройства управлени  дл  доменной памЖти. Устройство управлени  дл  доменной пам ти содержит блок 1 записи, выходы которого соединены со входами 2 кольцевых информационных регистров 3, блок 4 считывани , входы которого соединены с выходами регистров 3, адресный накопитель 5 дл  хранени  карты годности, вход которого подключен к шине 6 тактовых импульсов , числовой регистр 7, параллельные входы и выходы которого  вл ютс , соответственно, входами и выходами устройства и подключены к информационным шинам 8, первый элемент Из, первый вход 10 которого соединен с шиной 6 тактовых импульсов, второй вход 11 подключен к выходу адресного накопител  5, а выход подключен к управл ющему входу 12 чис:лового регистра 7, информационный вход которого 13 соединен с выходом второго элемента И 14, первый вход 15которого подключен к выходу блока 4 считывани , а второй его вход 16- к шине 17 сигнала разрешени  считывани . Информационный выход числового регистра 7 подключен к первому входу 18 третьего элемента И 19, второй вход которого 20 подключен к шине 21 сигнала разрешени  записи. Устройство управлени  дл  доменной пам ти работает следующим образом . Перед началом работы соответствующие блоки (блок 1 записи, блок 4 считывани , адресный накопитель 5, числовой регистр 7) устанавливаютс  в исходное состо ние (блоки, обеспечиваихцие установку в исходное состо ние не показаны) . При этом в адресном накопителе 5 хранитс  информаци  о годныос или дефектных кольцевых информационных регистрах 3. Годному регистру 3 соответствует в адресном накопителе 5 1, дефектному регистру 3 соответствует в адресном накопителе 5 О. В режиме записи в числовой регис 7 параллельно по информационным шинам 8 эап1}сываетс  кодова  информаци , а на второй вход 20 третьего элемента И 19 подаетс  разрешающий потенциал с шины 21 сигнала разреше НИН записи. В регистрах 2 и блоке 1 записи информаци  сдвигаетс  каждый такт на одну позицию. Тактовые импульсы 6 поступают в адресный накопитель 5, вызыва  по в ление на его выходе потенциала годности или дефектности О того регистра 3, в который производитс  запись информации в данном та те. Этот потенциал поступает на вхо 11 первого элемента И 9, на первый вход 10 которого поступают тактовые импульсы 6. Если регистр 3, в который в данном такте производитс  запись Годен, то с выхода первого элемента И 9 на вход 12 числового р гистра 7 поступит сдвигающий импуль заставл   сдвинутьс  кодовую комбинацию в числовом регистре 7 на одну позицию (разр д). Если регистр 3, в который производитс  запись в дан ном такте, дефектен, то на втором входе 11 первого элемента И 9 отсут ствует сигнал годности, и на выходе этого элемента сигнала не будет и, следовательно, сдвига кодовой комби нации в числовом регистре 7 не произойдет . Таким образом, кодова  комбинаци , записанна  ранее в числовой регистр 7, поступает последовательным кодом в блок 1 записи в разреженном виде разр д за разр дом чере третий элемент И 19. В результате., Е блоке 1 записи происходит удлинение кодовой комбинации за счет включени позиций, соответствующих дефектным регистрам 3, а информаци  в блоке 1 записи сдвигаетс  каждым тактовым импульсом. В результате разр ды, предназначенные к записи в кольцевы информационные регистры 3 кодовой комбинации, оказываютс  размещенным в блоке 1 записи как раз против год ных регистров 4. При поступлении сигнала записи (не показан) на блок 1 записи произойдет запись кодовой комбинации в кольцевые информационные регистры 3. В режиме считывани  по сигналу считывани  информаци  с регистров 3 считываетс  параллельным кодом в блок 4 считывани . На второй вход 16 второго элемен та И 14 поступает разрешающий потен циал с шины 17 сигнала разрешени  считывани , а на первый вход 15 кодова  информаци  с выхода блока 4 считывани . В регистрах 2 и блоке 4 считывани  информаци  сдвигаетс  каждый такт на одну позицию. Тактовые импульсы 6 поступают в адресный накопитель 5, вызыва  по вление на его выходе потенциала годности i или дефектности О того регистра 3, из которого производитс  считывание информации в данном такте. Этот потенциал поступает на второй вход 11 первого элемента И 9, на первый вход 10 которого поступают тактовые импульсы с шины 6. При наличии годного регистра 3 с выхода первого элемента И 9 на вход 12 числового регистра 7 поступит сдвигающий импульс , сдвига  информацию, записан- ную в блоке 4 считывани , в числовой регистр 7 на одну позицию (разр д) .. Если на втором входе 11 первого элемента И 9 отсутствует сигнал годности ,то с приходом тактового импульса с шины 6 на первый вход 10 первого элемента И 9,на выходе этого элемента импульса не будет, а, следовательно, ввода нового разр да считываемой кодовой комбинации в числовой регистр 7 не произойдет. Таким образом, кодова  информаци , считываема  с блока 4 считывани  и поступающа  через второй элемент И 14 на информационный вход 13 числового регистра 7, вводитс  в него и сдвигаетс  разр д за разр дом с приходом сигнала сдвига на управл ющий вход 12. При этом в числовом регистре 7 происходит как бы сжатие кодовой информации за счет исключени  разр дов, соответствующих дефектным регистрам 3, вследствие того, что информаци  с выхода блока 4 считывани  поступает каждый такт независимо , от годности или дефектности соответствующего регистра 3, а сдвиг этой информации в числовой регистр 7 через второй элемент И 14 производитс , только в случае прихода импульса сдвига на вход 12 числового регистра 7, т.е. только в том случае, если эта информаци  соответствует годному регистру 3. После окончани  считывани  полного слова информации на числовой регистр 7 она выводитс  параллельным кодом на информационные шины 8. Таким образом, предложенное устройство управлени  дл  доменной пам ти позвол ет автоматически исключать дефектные кольцевые и информационные регистры как в режиме записи , так и в режиме считывани , что позвол ет значительно сократить ко- . личество разр дов числового регистра 7 , разр дность которого равна количеству годных кольцевых регистров 3, а не общему их количеству. При применении предложенного устройства дл  управлени  запоминающим устройством на цилиндрических магнитных доменах, например на микросборках емкостью 256К бит информации группы В, в которой при общем количестве кольцевых информационных регистров , равном 282, гарантируетс  130 годных (или группы В, где при
том же общем количестве регистров гарантируетс  только 64 годных), количество сэкономленных разр дов числового регистра равно 152 (или 218 дл  группы В).

Claims (1)

  1. УСТРОЙСТВО УПРАВЛЕНИЯ ДЛЯ ДОМЕННОЙ ПАМЯТИ, содержащее блок записи, выходы которого соединены с входами кольцевых информационных регистров, блок считывания, входы которого соединены с выходами коль- цевых информационных регистров, адресный накопитель, вход которого подключен к шине тактовых импульсов, элементы И и числовой регистр, параллельные входы и выходы которого являются соответственно входами и выходами устройства, отличающееся тем, что, с целью упрощения устройства, первый вход первого элемента И подключен к шине тактовых импульсов, второй вход - к выходу адресного накопителя, а выход - к управляющему входу числового регистра, первый вход второго элемента И подключен к выходу блока считывания, второй вход соединен с шиной сигнала разрешения считывания, а выход подключей к информационному входу числового регистра, первый вход третьего элемента И подключен к информационному выходу числового регистра, второй вход - к шине сигнала разрешения записи, а выход - к входу блока записи.
SU823527863A 1982-12-24 1982-12-24 Устройство управлени дл доменной пам ти SU1075311A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823527863A SU1075311A1 (ru) 1982-12-24 1982-12-24 Устройство управлени дл доменной пам ти

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823527863A SU1075311A1 (ru) 1982-12-24 1982-12-24 Устройство управлени дл доменной пам ти

Publications (1)

Publication Number Publication Date
SU1075311A1 true SU1075311A1 (ru) 1984-02-23

Family

ID=21041170

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823527863A SU1075311A1 (ru) 1982-12-24 1982-12-24 Устройство управлени дл доменной пам ти

Country Status (1)

Country Link
SU (1) SU1075311A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Шигин А.Г. и Дерюгин А.А. Цифровые вычислительные машины. М., Энерги , 1975, с. 261. 2. Авторское свидетельство СССР 519761, кл. G 11 С 19/00, 1974 (прототип). *

Similar Documents

Publication Publication Date Title
FR2487548A1 (fr) Systeme de memoire avec dispositif de diagnostic
US3913075A (en) Associative memory
GB1119428A (en) Memory system
SU1075311A1 (ru) Устройство управлени дл доменной пам ти
SU1529289A1 (ru) Устройство дл подмены информации в посто нной пам ти
SU496604A1 (ru) Запоминающее устройство
SU1711229A1 (ru) Запоминающее устройство
SU1257700A2 (ru) Запоминающее устройство
SU1352496A1 (ru) Устройство сопр жени процессора с пам тью
SU1388957A1 (ru) Устройство дл контрол многоразр дных блоков пам ти
SU1065886A1 (ru) Динамическое запоминающее устройство
SU1481780A1 (ru) Двухканальное устройство дл сопр жени двух электронно-вычислительных машин
SU1183986A1 (ru) Устройство дл оперативного контрол в системах автоматизированного управлени
SU842977A1 (ru) Запоминающее устройство с автономнымКОНТРОлЕМ
SU1010653A1 (ru) Запоминающее устройство
US3889110A (en) Data storing system having single storage device
SU1509871A1 (ru) Устройство дл сортировки информации
SU903983A1 (ru) Ассоциативна запоминающа матрица
SU746488A1 (ru) Устройство дл сопр жени
SU1437920A1 (ru) Ассоциативное запоминающее устройство
SU407395A1 (ru)
SU1163358A1 (ru) Буферное запоминающее устройство
SU949720A1 (ru) Устройство дл контрол записи информации в блоках пам ти
SU429467A1 (ru) Л\агазинное запоминающее устройство
SU1410053A1 (ru) Устройство дл асинхронной ассоциативной загрузки многопроцессорной вычислительной системы