SU1065886A1 - Динамическое запоминающее устройство - Google Patents

Abstract

ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители, коммутаторы, регистр числа, регистр запросов, блок управлени  и регистр адреса, выходы которого подключены соответственно к первым входам накопителей, коммутаторов и блока управлени , первый и второй выходы которого соединены соответственно с первым входом регистра запросов и вторыми входами коммутаторов, выходы которых подключены к вторым входам накопителей, треть  входы и выходы которых соединены соответственно с третьим выходом блока управлени  и входами регистра числа, выходы которых  вл ютс  информационными выходами устройства , информационными входами которого  вл ютс  четвертые входы накопителей. отличающеес  тем, что, с целью уменьшени  потребл емой устройством мощности, в него введены элемент ИЛИ, перва  и втора  группы элементов И, группа элементов ИЛИ, первый и второй блоки приоритета, выходы которых подключены соответственно к второму входу блока управлени  и первым входом элементов И второй группы, выходы которых соединены с первыми вводами элементов ИЛИ группы и вторым входом регистра запросов, выход которого подключен к входам элемента ИЛИ и первым входам элементов И первой группы, выходы которых соединены с первым входом второго блока приоритета, выход которого подключен к третьим входам коммутаторов и п тым входам накопителей, шестые входы которых соединены с выходами элементов ИЛИ группы, выход элемента ИЛИ подклюсл чен к первому входу первого блока приоритета , второй, третий и четвертый входы которого соединены соответственно с третьим входом, четвертым и п тым выходами блока управлени , четвертый вход и выходы с шестого по дев тый которого подключены соответственно к выходу элемента ИЛИ и вторым входам элементов И групп, второго блока приоритета и элементов ИЛИ группы. О5 ел оо ас 05

Description

Изобретение относитс  к вычислительной технике и может быть исгюльзопано R У)перативных запоминающих устройствах (ОЗУ), fiocTpoennbix на no ynpOBOAHHKOfibix Ьинамических запомииаюи И-,узлах.

Известно динамическое запоминающее устройство, содержащее блок начальной установки, элементы пам ти, дешифратор, регистр строк, элементы И, ИЛИ, И-ИЛИ, шифратор, счетчик адреса, блок запуска счетчика, коммутатор адреса и блок коммутации запроса. Г егенера 1и .  чеек па-, м ти в данном устройстве производитс  построчно в режиме записи-считывани  1.

Однако при страничной организации пам ти объем оборудовани  указанного устройства увеличиваетс  пропорционально количеству страниц пам ти. Кроме того, при отсутствии обращени  хот  бы по одному адресу накопител  запоминающего устройства необходимо провести одновре.менно регенерацию всего объема пам ти, что приводит к резкому увеличению потребл емой устройством мощности.

Наиболее близким к предлагаемому  вл етс  динамическое запоминающее устройство , содержащее блок управлени , схему модификации адреса, схемы выборки адреса, регистры, схему считывани , накопители и счетчик адреса регенерации.

При необходимости провести регенерацию устройство управлени  устанавливает триггеры регистра запросов в единичное состо ние, причем каждому триггеру соответствует определенный накопитель.

Адрес регенерации определ етс  по содержимому счетчика адреса регенерации. Если внешнее устройство осуществл ет обращение к одной части запоминающего устройства , то в другой части в это врем  происходит регенераци , liocjie осуществлени  регенерации регистр сбрасываетс  в начальное состо ние 2J.

Недостатком известного устройства  вл етс  также значительное увеличение потребл емой устройством при регенерации.

Цель изобретени  -- уменьщение мощности , потребл емо динамическим запомкнаю1цим устройством.

Поставленна  цель достигаетс  тем, что в динамическое запоминающее устройстгзо, содержащее накопители, коммутаторы, регистр числа, регистр запросов, блок управлени  и регистр адреса, выходы которого подключены соответственно к первым вхо дан накопителей, коммутаторов и блока управлени , первый и второй выходы которого соединенр) соответственно с первым входом регистра 3aii)f)Cf)B и вторыми входами коммутаторов, вы.ходы которых подключень; К вторым входам накопителей, третьи п.чоды и выходы которых соединены соогвеивенно с третьим выходом блока упр;18ле НИИ и входами регистра числа, выходы которых  вл ютс  информационными выходами устройства, информационными входами которого  вл ютс  четвертые входы накопителей , введены элемент И.ЧИ, перва  н втора  гругшы элементов И, группа элементов ИЛИ, первый и второй блоки приоритета , выходы которых подключены соответственно к второму входу блока управле0 ни  и нервы.м входам элементов И второй группы, выходы которых соединены с первыми входами элементов ИЛИ rpyniibi и вторым входом регистра запросов, выход которого подключен к входам элемента

j ИЛИ и первым входам элементов И первой группы, выходы которых соединены с перBbfM входом второго блока приоритета, выход которого подключе) к третьим входам коммутаторов и п тым входам накопителей, п«стые входы которых соединены с выхода0 ми элементов ИЛИ группы, выход элемента ИЛИ подключен к первому входу первого блока приоритета, второй, третий и четвертый входы которого соединены соответственно с третьим входом, четвертым и п , тым выходами блока управлени , четвертый вход н вь 1ходы с шестого по дев тый которого подключены соответственно к выходу элемента ИЛИ и вторым входам элементов И групгг, второго блока приоритета и элементов ИЛИ группы.

0 На фиг. приведена структурна  схема динамического запоминаюп1,его устройства; на фиг. 2 - структурна  схема ва|) блока синхронизации, вход щего п блок управлени .

Устройство (фиг. 1) содержит накопи .5 тели 1, одни из входов которых  вл ютс  )шфор.мационными входами 2 уст)ойства, регистр 3 числа, выходы которого  вл ютс  инфopмaц. выходами 4 устройства, коммутаторы 5, регистр 6 адреса с входами 7,

блок 8 управлени , первый 9 и второй 10 блоки пр 1Оритета, регистр I I запросов, элемент ИЛИ 12, первую 13 и 14 группы элементов И и группу 15 элементов ИЛИ. Блок 8 управлени  (фиг. I) содержит генератор 16 импульсов, счетчик 17 импульf сов, первый дешифратор 18, счетчик 19 адреса регенерации, блок 20 синхронизации, дополнительный элемент ИЛИ 21 и второй дешифратор 22. Блок 8 имеет вхо.ць 23-27 соответственно с первого по п тый и выходы 28-37 соответственно с первого по дес тый .

Блок 20 синхронизации (фиг. 2) содержит распределитель 38 импульсов, третий дешифратор 39, триггеры 40 и 41. элементы И 42 и 43 и. эле.менты И-HI: 44 и 45.

5 Рассмотрим два режима рабогы устройства: режим записи-считывани  данных при отсутствии регенерации и рел(и.1 заннсисчитыв ни  при наличии регенерации. В первом режиме работы код адреса  чейки, к которой нeoбxoди fo обратитьс  в режиме записи, выставл етс  на входах 7, а данные - на входах 2. На входе 27 выставл етс  код операции (запись-считывание), а на вход 25 блока 8 управлени  подаетс  сигнал запроса от внешнего устройства на обращение к устройству. Сигнал запроса поступает на один из входов элемента ИЛИ 21, на выходе которого формируетс  сигнал единичного уровн , поступающий на вход блока 20. При наличии всех единиц на входах элемента И-НЕ 44 на его выходе формируетс  сигнал нулевого уровн , поступающий на информационный D-вход распределител  38. Под первый же тактовый импульс, поступающий на его тактовый С-вход, состо ние D-входа распределител  переписываетс  на его первый выход, т.е. на его первом выходе формируетс  сигнал, нулевого уровн . Однако благодар  наличию обратной св зи между выходами распределител  38 и входами элемента И-НЕ 44 на выходе элемента И-НЕ 44 формируетс  сигнал единичного уровн . Под следующий тактовый импульс, воздействующий на С-вход распределител  38, состо ние его первого выхода перезаписываетс  на его второй выход, а на первом выходе состо ние сигнала соответствует единичному уровню. Таким образом, под воздействием тактовых импульсов, формируемых генератором 16, на выходах распределител  38 формируютс  сигналы унитарного позиционного кода, один из которых принимает нулевое значение, т.е. распределитель 38 формирует тактовую сетку частот. Под воздействием первого тактового импульса , поступающего с выхода 32 блока 8 на один из входов первого блока 9 приоритета , осуществл етс  запуск последнего. На выходе блока 9 формируетс  сигнал запроса, поступающий на вход 24 блока 8. Старща  часть кода адреса поступает с выхода регистра б адреса на вход дещифратора 22, который производит выбор соответствующего накопител  1 и на одном из своих выходов формирует сигнал разрешени  единичного уровн , поступающий на вход блока 20. Часть разр дов кода адреса, например младща  часть, поступает с выхода регистра 6 адреса через коммутатор 5 на один из входов накопителей 1, остальна  часть разр дов кода адреса поступает на другие входы накопителей 1. По сигналу обращени , поступающему на входы соответствующего накопител  с выхода одного из элементов ИЛИ 15, осуществл етс  запись данных в один из выбранных накопителей I, адрес которого указан в старщих разр дах кода адреса. Считывание Данных из устройства происходит аналогично. Считанные данные с выхода соответствующего накопител  I записываютс  вэ регистр 3 по сигналу, формируемому блоком 8 управ.лени  на его выходе 37. Декодирование кода операции (записьсчитывание слова, запись-считывание байта ) осуществл етс  с помощью дещифратора 39. Сигнал с его выхода поступает на первый вход элемента И-НЕ 45, на второй вход которого поступает один из тактовых импульсов распределител  38. Во втором ре.жи.ме работы по формированию на выходе счетчика 17 кода начала регенерации на выходе 28 блока 8 формируетс  сигнал, устанавливающий регистр II в единичное состо ние, что соответствует наличию запроса на регенерацию соответствующего накопител  1. Через элемент ИЛИ 12 сигнал запроса на регенерацию поступает на вход блока 9 и на один из входов элемента ИЛИ 21. При отсутствии запроса на запись-считывание данных на входе 25 блоков 8 блок 20 запускаетс  через элемент ИЛИ 21 сигналом запроса на регенерацию. Блок 20 разрешает работу блока 10. Так как каждой странице пам ти отведен определенный приоритет, то дл  определени  страницы с высшим приоритетом сигналы запросов на регенерацию через элементы И 13 поступают на вход блока 10, на выходе которого выдел етс  запрос на регенерацию наиболее приоритетного накопител  1. Данный сигнал подключает выход счетчика 19 через соответствующий коммутатор 5 к наиболее приоритетно.му накопителю 1. После этого на выходе 35 блока 8 формируетс  сигнал обращени  к наиболее приоритетному накопителю 1, который через соответствующие элементы И 14 и ИЛИ 15 поступает на вход соответствующего накопител  1. Этим же сигналом обращени  с выхода элемента И 14 триггер регистра i1 запросов сбрасываетс  в нулевое состо ние. Так как регенераци  прошла не во всех накопител х 1, то на выходе элемента ИЛИ 12 присутствует запрос на регенерацию и поэтому блок 20 осуществл ет второй цикл по регенерации следующего по приоритету накопител  I. Таким образом. регенераци  накопителей 1 в пор дке возрастани  приоритетов продолжаетс  до тех пор, пока все триггеры регистра 11 запросов не установ тс  в нулевое состо ние. При наличии сигнала запроса от внешнего устройства на входе 25 блока 8, например , на запись данных и сигнала регенерации на выходе элемента ИЛИ 12 устройство работает аналогично вышеуказанному . При этом проводитс  регенераци  менее приоритетного накопител  1. Если при следующем обращении запрос на запись данных будет направлен к другому накопителю 1, то одновременно произойдет регенераци  предыдущего накопител  1. Таким образом, при наличии сигнала обращени  на запись данных в один из накопителей или их считывание одновременно происходит и последовательна  регенераци  остаЛЬных накопителей 1. Если запрос на обращение на записьсчитывание данных формируетс  посто нно к одному из накопителей I, то после проведени  регенерации в остальных накопител л i п ,.и г...и-..„,.г. „к.., - л х 1 и по истечении времени, заданного на регенерацию, на выходе дещифратора 18 формируетс  новый сигнал запроса на регенерацию , который поступает на наиболее

7/7Г приоритетный вход блока 9 с выхода 31 блока 8. При этом блок 9 осуществл ет запрет на запись-считывание данных {запрос на регенерацию обладает более высоким приоритетом , чем запрос на запись-считывание) и осуществл етс  регенераци  ос уавщегос  накопител  1. После проведени  цикла регенерации осуществл етс  модификаци  адреса в счетчике 19 и на его выходе устанавливаетс  новый адрес регенерации. Постранична  регенераци  предлагаемого устройства по сравнению с известным позвол ет уменьшить потребл емую устройством мощность, а процесс совмещени  операций записи-считывани  и регенерации позвол ет повысить эффективное быстродействие пам ти.

ffm 76

dZ

2S

J4

OmZI

JS

Jf

0m 2г

27

JO

г

J7

Claims (1)

1. ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопители, коммутаторы, регистр числа, регистр запросов, блок управления и регистр адреса, выходы которого подключены соответственно к первым входам накопителей, коммутаторов и блока управления, первый и второй выходы которого соединены соответственно с первым входом регистра запросов и вторыми входами коммутаторов, выходы которых подключены к вторым входам накопителей, третьи входы и выходы которых соединены соответственно с третьим выходом блока управления и входами регистра числа, выходы которых являются информационными выходами устройства, информационными входами которого являются четвертые входы накопителей, отличающееся тем, что, с целью уменьшения потребляемой устройством мощности, в него введены элемент ИЛИ, первая и вторая группы элементов И, группа элементов ИЛИ, первый и второй блоки приоритета, выходы которых подключены соответственно к второму входу блока управления и первым входом элементов И второй группы, выходы которых соединены с первыми входами элементов ИЛИ группы и вторым входом регистра запросов, выход которого подключен к входам элемента ИЛИ и первым входам элементов И первой группы, выходы которых соединены с первым входом второго блока приоритета, выход которого подключен к третьим входам коммутаторов и пятым входам накопителей, шестые входы которых соединены с выходами элементов ИЛИ группы, выход элемента ИЛИ подключен к первому входу первого блока приоритета, второй, третий и четвертый входы которого соединены соответственно с третьим входом, четвертым и пятым выходами блока управления, четвертый вход и выходы с шестого по девятый которого подключены соответственно к выходу элемента ИЛИ и вторым входам элементов И групп, второго блока приоритета и элементов ИЛИ группы.

   >