SU1277129A1 - Многопроцессорна вычислительна система - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и позвол ет предотвратить выборку одной и той же ветви программы из общей пам ти при использовании распределенной операционной системы в одноуровневой многопроцессорной системе. Дл  этого многопроцессорна  система включает, нар ду с процессорами обработки, оперативным запоминающим устройством, группой устройств ввода-вьшода и арбитром общей шины системы, блок пам ти состо ний процессоров и блок управлени  пам тью состо ний, который содержит регистры данных, адреса, сумS матор, дешифратор, мультиплексор, регистр кода операции, одновибратор и два элемента И. 5 ил.

Description

25

112771

Изобретение относитс  к вычислиельной технике и может быть испольовано при построении многопроцессорых систем.

Целью изобретени   вл етс  повыше- ие производительности обработки за чет возможности применени  распредеенной операционной системы.

На фиг. 1 приведена структурна  хема многопроцессорной вычислитель- О ной системы; на фиг. 2 - пример реаизации процессора обработки; на иг. 3 - функциональна  схема блока управлени  пам тью состо ний; на фиг. 4 - структура кода адреса обра- щени  к блоку управлени  пам тью состо ний; на фиг. 5 - цикл управлени  блоком пам ти состо ний процессоров.

Система содержит (фиг, 1) п процессоров 1 обработки, оперативное за--20 поминающее устройство 2, группу устройств 3 ввода-вывода, блок 4 управлени  пам тью состо ний, блок 5 пам ти состо ний процессоров 1 обработки , арбитр 6 общей шины сиетемы.Каждый процессор 1 может состо ть из микропроцессора 7, внутреннего бло- ка 8 оперативной пам ти и блока 9 ввода-вывода. Все элементы системы соединены посредством общих шин 10 и 11 адреса и данных и общих шин управлени  (не показаны) .Блоки 4и5 св заны шинами 12 и 13 адреса и данных соответственно.

Процессор 1 обработки (фиг. 2) мо- 35 жет содержать микропроцессор 7, внут«. ренний блок 8 оперативной пам ти, блок 9 ввода-вывода, элементы И 14, 15, элемент ИЛИ-НЕ 16, выход 17 которого подключен к входу синхроннаа- ции микропроцессора 7. Блок 9 формирует управл ющие сигналы на обш$5х шинах 18 и 19 записи и считывани  системы . Блок 9 в данном случае выполнен на ключах 20-22 данных, адреса и управлени  соответственно. Микропроцессор 7 формирует на выходах 23 и 24 записи и считывани  соответствующие управл к цие сигналы. Сигнал готовности блока 4 поступает по об- - , -50 щей шине готовности на входы 25 признака готовности всех процессоров 1.

Совокупность элемента ИЖ 26, элементов И 27 и 28 процессора 1 форми- 55 рует сигнал запроса общей шины системы на одноименном выходе 29 процессора 1. На элемент И 30 поступает сигнал разрешени  доступа к общей

30

5

71

О

0

35 -50

55

0

292

шине системы с одноименного входа 31 системы. Позиид ми 32 и 33 обозначены информационный вход-выход и адресный выход микропроцессора 7 соответственно .

Блок 4 управлени  пам тью состо ний (фиг. 3) содержит регистр 34 адреса , регистр 35 данных, сумматор 36, первый элемент И 37, регистр 38 кода операции, одновибратор 39, второй элемент И 40, дешифратор 41 и мультиплексор 42. На вькодах 43 и 44 формируютс  сигналы запи:си, считывани  дл  блока 5, формируемые в соответствии с фиг. 5.

Система работает спецующкм образом .

Обмен информацией внутри каждого процессора 1 между микропроцессором 7 и внутренним блоком 8 выполн етс  традиционным способом. Если микропроцессор 7 выставх{ ет адрес  чейки, расположенной в устройстве 2, или обращаетс  к устройствам 3, из блока 9 вьщаетс  на арбитр 6 запрос на использование общей шины, в ответ на который, в соответствии с приоритетом даннох- о процессора 1, арбитр 6 выдает в этот блок 9 сигнал разрешени  использовать внешние магистрали Получив этот сигнал, блок 9 подключает внутренние шины соответствую - щего процессора 1 к общим шинам 10 и 11, чем обеспечиваетс  обращение процессора 1 к устройствам 2 и 3.

При выполнении операций с состо - ни ми процессор 1 производит опера- ции чтени  информации, не отличающиес  от операций считывани  информации из устройства 2, но выставл ет при этом код адреса, соответствующий  чейке блока 5. Этот адрес инициирует работу блока 4, которьй при этом выставл ет на своих адресных выходах 12 адрес соответствующей  чейки блока 5 и ин|1циирует цикл обращени  в последнем. Содержимое  чейки блока 5 передаетс  в общую шину данных и одновременно поступает на информационный вход блока 4,, который модифицирует эту информацию и передает ее на информационный вход блока 5, обес печива  запись нового состо ни  процессоров в ту же  чейку блока 5, После этого блок 4 готов к вьтолнению следующей операции с состо ни ми.

Процессор 1 работает следующим образом . 1У1икропроцессор 7 взаимодейст31

вуёт с внешними схемами только при обращени х к внутреннему блоку 8, к устройству 2 или к устройствам 3 ввода-вывода . При вс ком обращении на адресных выходах 33 микропроцессор выставл ет код адреса; при чтении информации из внутреннего блока 8 оперативного запоминающего устройства 2, а также при приеме информации из устройств 3 ввода-вывода на выходе 24 устанавливаетс  сигнал, ини-циирующий операцию чтени  в запоминающих устройствах или ввода в устройствах ввода-вывода. При записи микропроцессор 7 выставл ет ин- формацию на своих информационных выходах и на выходе 23 устанавливает сигнал, инициируюгщй цикл записи в блоке 8 и устройстве.2 или вывода информации в устройствах 3 ввода- вывода.

В каждом цикле обращени  микропроцессора 7 старшие разр ды кода, выставленного на его адресных выходах, определ ют режим обращени . Если на этих разр дах выставлен код, устанавливающий уровень Лог. 1 на выходе элемента И 28, производитс  обращение к  чейке внутреннего блока 8 оперативной пам ти. В противном случае обращение производитс  через внешние магистрали.

При обращении к блоку 8 сигнал с

выхода элемента И 28 совместно с сигналом с соответствующего выхода микропроцессора (24 при чтении, 23 при записи) инициирует цикл обращени  во внутреннем блоке 8. Адрес  чейки в блоке 8 определ етс  кодом на млад- ,ших выходах адреса. Информационный обмен между микропроцессором 7 и блоком 8 производитс  через их информационные входы-выходы. Дп  синхрони- зации микропроцессора 7 и блока 8. последний устанавливает на выходе синхронизации сигнал Лог. О в начале обращени  и оставл ет его до тех пор, пока не закончит внутренний цикл обращени , после чего устанавливает на вькоде синхронизации сигнал Лог. 1. Сигнал с выхода синхронизации блока 8 через элемент ИЛИ-НЕ 16 воздействует на вход 17 синхро- низации микропроцессора 7, который приостанавливает обращение к блоку 8 до тех пор, пока на его входе синхронизации не по витс  сигнал Лог. 1.

O 5 0

5 0

5

0 п

294

При обращении микропроцессора 7 к устройствам 2 и 3 сигнал с выхода элемента И 28 блокирует блок 8 и пропускает через элемент И 27 сигнал элемента ИЛИ 26. На входы элемента ИЛИ 26 поступают сигналы чтени  и записи с управл юш;их выходов 23 и 24 микропроцессора 7, на выходе элемента ИЛИ 26 формируетс  обобщенный сигнал обращени , которьш, пройд  через элемент И 27, поступает на вход 29 процессора . Этот же сигнал поступает на вход элемента И 14. До тех пор, пока на вход 31 не поступит уровень Лог. 1, элемент И 30 будет удерживать на выходе уровень Лог. О, и на выходе элемента И 14 будет сигнал Лог. 1, блокирующий через элемент ШШ 16 синхронизирующий вход микропроцессора 7. При поступлении сигнала разреще- ни  по входу 31 на выходе элемента И 30 по вл етс  сигнал Лог. 1. Этот сигнал открывает ключи 20, 21 и 22, пропуска  сигналы с информационных, адресных и управл ющих выходов микропроцессора 7 на соответствующие общие шины. В зависимости от уровн  логического сигнала на выходе 24 микропроцессора 7 ключ 20 передает информацию с общей щины 11 на внутреннюю информационную шину 13 или в противоположном направлении. В то же врем  сигнал с выхода элемента И 27 блокирует элемент И 14 и готовит элемент И 15, на другой вход которого через ключ 22 поступает сигнал готовности с входа 25. В начале обращени  адресованные в данном цикле устройства 2 и 3 устанавливают на шине 25 сигнал уровн  Лог. О и перевод т его в состо ние Лог. 1 тогда, когда устройство, к которому производитс  обращение, оказываетс  готовым к завершению цикла обмена информацией . До тех пор, пока по шине 25 поступает сигнал Лог. О, на выходе элемента И 15 сохран етс  сигнал Лог. 1 и вход синхронизации микропроцессора 7 блокирован. При поступлении по шине 25 сигнала Лог. 1 блокировка входа синхронизации прекращаетс  .

Пусть блок 5 содержит 4к  чеек с разр дностью 2 (соответствует числу состо ний процессора: О - процесс не готов к исполнению, 1 - процесс готов к исполнению, но не исполн ет- | с , 2 - процесс исполн етс , 3 прбцесс выполнен). Тогда формат адреса , выставл емого процессором 1 на шине 10 адреса при обращении к блоку 4, может иметь вид, представленный на фиг. 4. Младшие 12 разр дов задают номер  чейки в блоке 5, средние 2 разр да - код операции, старшие 2 разр да - признак обращени  к блоку 5. Пусть блок 4 вьшолн ет операции. Коду i соответствует операци , добав- л юща  1 к значению состо ни  S, если S i, и не измен юща  значени  состо ни , если S ф i, т.е.

™ -11; . Ms;:

11

Блок 4 работает следующим образом. При обращении к нему процессор 1, получивший доступ к общей шине, выставл ет на магистрали адреса информацию, закодированную согласно фиг. 4, и управл ющий сигнал Чтение на,входе 19 Названный сигнал, совместно с кодом признака обращени  к блоку 5 (старшие разр ды адреса), инициирует блок 4. Поскольку в исходном состо нии на выходе одновибратора 39 - уровень Лог. О, на выходе элемента И 37 по вл етс  сигнал высокого уровн , разрешающий занесение кода адреса  чейки в блоке 5 в регистр 34 адреса, кода операции - в регистр 38, информации с шины 11 данных - в регистр 35, Тот же сигнал поступает на блок 5 по шине 44, иницииру  в последнем операцию чтени . Кроме того, сигнал с выхода элемента И 37 поступает на одновибра- тор 39 и элемент И 40, который вырабатывает сигнал уровн  Лог.О длительностью , определ емой настройкой одновибратора 39. Этот сигнал передаетс  на шину 25 готовности дл  син- хронизации процессора 1, инициировавшего обращение, с блоками 4 и 5. Настройка одновибратора 39 (фиг. 5) выполн етс  таким образом, чтобы на шине 25 по вилс  уровень Лог. 1 не ранее, чем блок 5 выставит информацию на шине 11 данных, и оставалс  столько времени, сколько продолжаетс  цикл записи в блок 5,

5 О

f5

0

5 30 35 40 45 50 55

Адрес  чейки в блоке 5 задаетс  кодом, хранимым в регистре 34 адреса . Информаци , выставленна  блоком 5 на шине 11 данных, поступает на информационные входы регистра 35 ньпх.

При по влении на выходе одновибра- fropa 39 сигнала Лог. 1 на инверсном входе элемента И 37 устанавливаетс  запрещающий сигнал, из-за чего на выходе этого элемента по вл етс  сигнал Лог. О, блокирующий занесе- ние информации в регистры 35, 34 и 38. В то же врем  на выходе 43, управл ющем записью информации в блок 5, по вл етс  сигнал Лог. 1. Информаци , записываема  в блок 5, формируетс  слёдуюпщм образом. Старое значение состо ни , хран щеес  в регистре 35 данных, поступает на входы сумматора 36, вход переноса которого возбуждаетс  выходом мультиплексора 42. Мультиплексор 42 управл етс  кодом , хранимым в регистре 38 кода операции , и его выход повтор ет состо ние того выхода дешифратора 41, номер которого задан кодом операции.

Пусть в регистре 38 хранитс  код 01. Тогда высокий уровень по вл етс  на выходе мультиплексора, только если в регистре 35 данных записан такой же код. При этом на выходе сумматора 36 по вл етс  код, на единицу превьш1ающий код, которьм хранитс  в регистре 35 данных, и значение состо ни  увеличиваетс  на единицу.

Если в регистре 35 данных хранитс  код, отличный от 01 (хранимого в регистре 38 кода операции), на вход переноса сумматора 36 с мультиппек- сора 42 поступает уровень Лог. О и код на выходе сумматора 36 повтор ет код в регистре 35, т.е. значе- ,ние состо ни  не измен етс .

Из сказанного видно, что между считыванием информации из блока 5 процессором 1 и записью в соответствующую  чейку этого блока 5 нового состо ни  к блоку 5 обращени  производитс  не могут, из-за чего в предлагаемой системе исключена конфликтна  ситуаци , когда два процессора выбирают из общей пам ти дл  исполнени  одну и ту же ветвь программы .

Claims (1)

11 Изобретение относитс  к вычислительной технике и может быть использовано при построении многопроцессор ных систем. Целью изобретени   вл етс  повыше ние производительности обработки за счет возможности применени  распреде ленной операционной системы. На фиг. 1 приведена структурна  схема многопроцессорной вычислительной системы; на фиг. 2 - пример реализации процессора обработки; на фиг. 3 - функциональна  схема блока управлени  пам тью состо ний; на фиг. 4 - структура кода адреса обращени  к блоку управлени  пам тью сос то ний; на фиг. 5 - цикл управлени  блоком пам ти состо ний процессоров. Система содержит (фиг, 1) п процессоров 1 обработки, оперативное за поминающее устройство 2, группу устройств 3 ввода-вывода, блок 4 управлени  пам тью состо ний, блок 5 пам  ти состо ний процессоров 1 обработки , арбитр 6 общей шины сиетемы.Каждый процессор 1 может состо ть из микропроцессора 7, внутреннего бло , ка 8 оперативной пам ти и блока 9 ввода-вывода. Все элементы системы соединены посредством общих шин 10 и 11 адреса и данных и общих шин управлени  (не показаны) .Блоки 4и5 св заны шинами 12 и 13 адреса и данных соответственно. Процессор 1 обработки (фиг. 2) может содержать микропроцессор 7, внут ренний блок 8 оперативной пам ти, блок 9 ввода-вывода, элементы И 14, 15, элемент ИЛИ-НЕ 16, выход 17 которого подключен к входу синхроннаации микропроцессора 7. Блок 9 формирует управл ющие сигналы на обш$5х ши нах 18 и 19 записи и считывани  системы . Блок 9 в данном случае выполнен на ключах 20-22 данных, адреса и управлени  соответственно. Микропроцессор 7 формирует на выходах 23 и 24 записи и считывани  соответствующие управл к цие сигналы. Сигнал готовности блока 4 поступает по об- щей шине готовности на входы 25 приз нака готовности всех процессоров 1. Совокупность элемента ИЖ 26, элементов И 27 и 28 процессора 1 формирует сигнал запроса общей шины системы на одноименном выходе 29 процессора 1. На элемент И 30 поступает сигнал разрешени  доступа к общей 92 шине системы с одноименного входа 31 системы. Позиид ми 32 и 33 обозначены информационный вход-выход и адресный выход микропроцессора 7 соответственно . Блок 4 управлени  пам тью состо ний (фиг. 3) содержит регистр 34 адреса , регистр 35 данных, сумматор 36, первый элемент И 37, регистр 38 кода операции, одновибратор 39, второй элемент И 40, дешифратор 41 и мультиплексор 42. На вькодах 43 и 44 формируютс  сигналы запи:си, считывани  дл  блока 5, формируемые в соответствии с фиг. 5. Система работает спецующкм образом . Обмен информацией внутри каждого процессора 1 между микропроцессором 7 и внутренним блоком 8 выполн етс  традиционным способом. Если микропроцессор 7 выставх{ ет адрес  чейки, расположенной в устройстве 2, или обращаетс  к устройствам 3, из блока 9 вьщаетс  на арбитр 6 запрос на использование общей шины, в ответ на который, в соответствии с приоритетом даннох-о процессора 1, арбитр 6 выдает в этот блок 9 сигнал разрешени  использовать внешние магистрали Получив этот сигнал, блок 9 подключает внутренние шины соответствую щего процессора 1 к общим шинам 10 и 11, чем обеспечиваетс  обращение процессора 1 к устройствам 2 и 3. При выполнении операций с состо ни ми процессор 1 производит операции чтени  информации, не отличающиес  от операций считывани  информации из устройства 2, но выставл ет при этом код адреса, соответствующий  чейке блока 5. Этот адрес инициирует работу блока 4, которьй при этом выставл ет на своих адресных выходах 12 адрес соответствующей  чейки блока 5 и ин|1циирует цикл обращени  в последнем. Содержимое  чейки блока 5 передаетс  в общую шину данных и одновременно поступает на информационный вход блока 4,, который модифицирует эту информацию и передает ее на информационный вход блока 5, обес печива  запись нового состо ни  процессоров в ту же  чейку блока 5, После этого блок 4 готов к вьтолнению следующей операции с состо ни ми. Процессор 1 работает следующим образом . 1У1икропроцессор 7 взаимодейст3 вуёт с внешними схемами только при обращени х к внутреннему блоку 8, к устройству 2 или к устройствам 3 вв да-вывода. При вс ком обращении на адресных выходах 33 микропроцессор выставл ет код адреса; при чтении информации из внутреннего блока 8 оперативного запоминающего устройства 2, а также при приеме информации из устройств 3 ввода-вывода на выходе 24 устанавливаетс  сигнал, ини-циирующий операцию чтени  в запоминающих устройствах или ввода в устройствах ввода-вывода. При записи микропроцессор 7 выставл ет информацию на своих информационных вы ходах и на выходе 23 устанавливает сигнал, инициируюгщй цикл записи в блоке 8 и устройстве.2 или вывода информации в устройствах 3 вводавывода . В каждом цикле обращени  микропро цессора 7 старшие разр ды кода, выс тавленного на его адресных выходах, определ ют режим обращени . Если на этих разр дах выставлен код, устанав ливающий уровень Лог. 1 на выходе элемента И 28, производитс  обращение к  чейке внутреннего блока 8 оперативной пам ти. В противном случае обращение производитс  через вне ние магистрали. При обращении к блоку 8 сигнал с выхода элемента И 28 совместно с сиг налом с соответствующего выхода мик ропроцессора (24 при чтении, 23 при записи) инициирует цикл обращени  во внутреннем блоке 8. Адрес  чейки в блоке 8 определ етс  кодом на млад ,ших выходах адреса. Информационный обмен между микропроцессором 7 и бло ком 8 производитс  через их информационные входы-выходы. Дп  синхронизации микропроцессора 7 и блока 8. последний устанавливает на выходе синхронизации сигнал Лог. О в начале обращени  и оставл ет его до тех пор, пока не закончит внутренний цикл обращени , после чего устанавли вает на вькоде синхронизации сигнал Лог. 1. Сигнал с выхода синхронизации блока 8 через элемент ИЛИ-НЕ 16 воздействует на вход 17 синхронизации микропроцессора 7, который приостанавливает обращение к блоку 8 до тех пор, пока на его входе синхро низации не по витс  сигнал Лог. 1 94 При обращении микропроцессора 7 к устройствам 2 и 3 сигнал с выхода элемента И 28 блокирует блок 8 и пропускает через элемент И 27 сигнал элемента ИЛИ 26. На входы элемента ИЛИ 26 поступают сигналы чтени  и записи с управл юш;их выходов 23 и 24 микропроцессора 7, на выходе элемента ИЛИ 26 формируетс  обобщенный сигнал обращени , которьш, пройд  через элемент И 27, поступает на вход 29 процессора . Этот же сигнал поступает на вход элемента И 14. До тех пор, пока на вход 31 не поступит уровень Лог. 1, элемент И 30 будет удерживать на выходе уровень Лог. О, и на выходе элемента И 14 будет сигнал Лог. 1, блокирующий через элемент ШШ 16 синхронизирующий вход микропроцессора 7. При поступлении сигнала разрещени  по входу 31 на выходе элемента И 30 по вл етс  сигнал Лог. 1. Этот сигнал открывает ключи 20, 21 и 22, пропуска  сигналы с информационных, адресных и управл ющих выходов микропроцессора 7 на соответствующие общие шины. В зависимости от уровн  логического сигнала на выходе 24 микропроцессора 7 ключ 20 передает информацию с общей щины 11 на внутреннюю информационную шину 13 или в противоположном направлении. В то же врем  сигнал с выхода элемента И 27 блокирует элемент И 14 и готовит элемент И 15, на другой вход которого через ключ 22 поступает сигнал готовности с входа 25. В начале обращени  адресованные в данном цикле устройства 2 и 3 устанавливают на шине 25 сигнал уровн  Лог. О и перевод т его в состо ние Лог. 1 тогда, когда устройство, к которому производитс  обращение, оказываетс  готовым к завершению цикла обмена информацией . До тех пор, пока по шине 25 поступает сигнал Лог. О, на выходе элемента И 15 сохран етс  сигнал Лог. 1 и вход синхронизации микропроцессора 7 блокирован. При поступлении по шине 25 сигнала Лог. 1 блокировка входа синхронизации прекращаетс  . Пусть блок 5 содержит 4к  чеек с азр дностью 2 (соответствует числу осто ний процессора: О - процесс не готов к исполнению, 1 - процесс готов к исполнению, но не исполн етс , 2 - процесс исполн етс , 3 прбцесс выполнен). Тогда формат адреса , выставл емого процессором 1 на шине 10 адреса при обращении к блоку 4, может иметь вид, представленный на фиг. 4. Младшие 12 разр дов задают номер  чейки в блоке 5, средние 2 разр да - код операции, старшие 2 разр да - признак обращени  к блоку 5. Пусть блок 4 вьшолн ет операции. Коду i соответствует операци , добавл юща  1 к значению состо ни  S, если S i, и не измен юща  значени  состо ни , если S ф i, т.е. ™ -11;. Ms;: Блок 4 работает следующим образом При обращении к нему процессор 1, получивший доступ к общей шине, выставл ет на магистрали адреса информацию закодированную согласно фиг. 4, и управл ющий сигнал Чтение на,входе 19 Названный сигнал, совместно с кодом признака обращени  к блоку 5 (старшие разр ды адреса), инициирует блок 4. Поскольку в исходном состо нии на выходе одновибратора 39 - уровень Лог О, на выходе элемента И 37 по вл етс  сигнал высокого уровн , разрешающий занесение кода адреса  чейки в блоке 5 в регистр 34 адреса, кода операции - в регистр 38, информации с шины 11 данных - в регистр 35, Тот же сигнал поступает на блок 5 по шине 44, иницииру  в последнем операцию чтени . Кроме того, сигнал с выхода элемента И 37 поступает на одновибратор 39 и элемент И 40, который вырабатывает сигнал уровн  Лог.О длительностью , определ емой настройкой одновибратора 39. Этот сигнал передаетс  на шину 25 готовности дл  син хронизации процессора 1, инициировавшего обращение, с блоками 4 и 5. Настройка одновибратора 39 (фиг. 5) выполн етс  таким образом, чтобы на шине 25 по вилс  уровень Лог. 1 не ранее, чем блок 5 выставит информацию на шине 11 данных, и оставалс  столько времени, сколько продолжаетс  цикл записи в блок 5, Адрес  чейки в блоке 5 задаетс  кодом, хранимым в регистре 34 адреса . Информаци , выставленна  блоком 5 на шине 11 данных, поступает на информационные входы регистра 35 ньпх. При по влении на выходе одновибраfropa 39 сигнала Лог. 1 на инверсном входе элемента И 37 устанавливаетс  запрещающий сигнал, из-за чего на выходе этого элемента по вл етс  сигнал Лог. О, блокирующий занесе- ние информации в регистры 35, 34 и 38. В то же врем  на выходе 43, управл ющем записью информации в блок 5, по вл етс  сигнал Лог. 1. Информаци , записываема  в блок 5, формируетс  слёдуюпщм образом. Старое значение состо ни , хран щеес  в регистре 35 данных, поступает на входы сумматора 36, вход переноса которого возбуждаетс  выходом мультиплексора 42. Мультиплексор 42 управл етс  кодом , хранимым в регистре 38 кода операции , и его выход повтор ет состо ние того выхода дешифратора 41, номер которого задан кодом операции. Пусть в регистре 38 хранитс  код 01. Тогда высокий уровень по вл етс  на выходе мультиплексора, только если в регистре 35 данных записан такой же код. При этом на выходе сумматора 36 по вл етс  код, на единицу превьш1ающий код, которьм хранитс  в регистре 35 данных, и значение состо ни  увеличиваетс  на единицу. Если в регистре 35 данных хранитс  код, отличный от 01 (хранимого в регистре 38 кода операции), на вход переноса сумматора 36 с мультиппексора 42 поступает уровень Лог. О и код на выходе сумматора 36 повтор ет код в регистре 35, т.е. значение состо ни  не измен етс . Из сказанного видно, что между считыванием информации из блока 5 процессором 1 и записью в соответствующую  чейку этого блока 5 нового состо ни  к блоку 5 обращени  производитс  не могут, из-за чего в предлагаемой системе исключена конфликтна  ситуаци , когда два процессора выбирают из общей пам ти дл  исполнени  одну и ту же ветвь программы . Формула изобретени  Многопроцессорна  вычислительна  система, содержаща  п процессоров

7

обработки, оперативное запоминающее устройство, арбитр общей шины системы и группу устройств ввода-вывода, информационный вход-выход и вход адреса оперативного запоминающего устройства соединены соответственно через общие шины данных и адреса с информационными входами-выходами и выходами адреса всех процессоров обработки и с информационными входамивыходами и входами адреса всех устройств ввода-вывода соответственно, выход запроса общей шины и вход разрешени  доступа к общей шине i-ro процессора обработки (,...,п) под ключены к входу i-ro разр да входа запросов и выходу i-ro разр да выхода арбитра общей шины системы со ,ответственно, входы записи считывани  оперативного запоминающего устро ства соединены соответственно через общие шины записи, считывани  с входами записи, считывани  всех устройств ввода-вывода и с выходами записи , считывани  всех процессоров об работки соответственно, о т л и ч аю щ а   с   тем, что, с целью повышени  производительности обработки за счет возможности применени  распределенной операционной системы, в нее введены блок пам ти состо ний процессоров обработки и блок управлени  пам тью состо ний, выходы данных , адреса, записи и считьшани  которого подключены к одноименным входам блока пам ти состо ний процессоров обработки, выход которого соединен через общую шину данных с информационными входами-выходами всех процессоров обработки, выходы считывани адреса и соответствующих разр дов информационных входов-выходов которых соединены через общие шины считывани , адреса и данных с входами

29 8

считывани , адреса и признака состо ни  блока управлени  пам тью состо ний соответственно, выход готовности которого подключен через общую ши ну готовности к входам признака готовности всех процессоров обработки, причем блок управлени  пам тью состо ний содержит регистр данных, регист адреса, регистр кода операгщи, сумматор , дешифратор, мультиплексор, элемент И, элемент И-НЕ и одновибратор , информационные входы регистра адреса, регистра кода операции и первый и второй входы первого элемента И образуют вход адреса блока управлени  пам тью состо ний, входы считывани  и признака состо ни  которого соединены с третьим входом элемента И и информационным входом регистра данных соответственно, выход регистра данных соединен с информационными входами дешифратора и сумматора , выход которого  вл етс  выходом данных блока управлени  пам тью состо ний, выход элемента И  вл етс  выходом считывани  блока управлени  пам тью состо ний и соединен с входами синхронизации регистров адреса , данных и кода операции и с первым входом элемента И-НЕ, а через одновибратор - с четвертым инверсным входом элемента И, с вторым инверсным входом элемента И-НЕ и с выходом записи блока управлени  пам тью состо ний, выход готовности которого соединен с выходом элемента И-НЕ, выходы дешифратора и регистра кода операции подключены к информационным и адресным входам мультиплексора соответственно, выход которого подключен к входу переноса сумматора , выход регистра адреса  вл етс  выходом адреса блока управлени  пам тью состо ний.

fut.r

Фиг. г

Фие.

fff.y/foffMt ffcfS nfa e ff ftffftfSffef/rrp a SS

/fae.L

T,

t

Тг

Фи.б