SU1485256A1

SU1485256A1 - Устройство для обмена данными между процессорами

Info

Publication number: SU1485256A1
Application number: SU874318784A
Authority: SU
Inventors: Aleksandr A Menn; Miron M Rudnik; Galina V Sherstyuk; Aleksandr V Sherstyuk
Original assignee: Inst U
Priority date: 1987-10-20
Filing date: 1987-10-20
Publication date: 1989-06-07

Description

Изобретение относится к области вычислительной техники и может быть использовано при создании многопроцессорных вычислительных комплексов с общей памятью. Целью изобретения является повышение производительности многопроцессорного вычисИзобретение относится к области вычислительной техники и может быть использовано в многопроцессорных вычислительных комплексах с общей памятью.

Целью изобретения является повышение производительности многопроцессорного вычислительного комплекса.

На фиг. 1 представлена блок-схема устройства; на фиг. 2 — функциональная схема блока обмена; на фиг. 3 — функциональная схема узла управления буферными регистрами; на фиг. 4 и 5 — временные диаграммы работы узла управления буферными регистрами в режимах записи и чтения.

Устройство содержит (фиг. 1) N однотипных блоков 1.1, ..., 1.К, ..., 1.Ν обмена, каждый из которых связан с соответствующим процессором 2.1, ..., 2.К, ..., 2.Ν по вхо2

лительного комплекса за счет гибкой программируемой синхронизации обмена данными по операциям записи инфорации в ячейки, а также за счет введения гарантированного времени обслуживания обращений со стороны каждого процессора. Устройство содержит N однотипных блоков обмена, хранящих одинаковую инфорацию по идентичным адресам и обслуживающих N процессоров. Новым в устройстве является введение делителя частоты и введение дополнительного элемента памяти в каждом из блоков обмена. Причем адресный вход дополнительного элемента памяти соединен с адресным входом основного элемента памяти, а информационный выход соединен с входом прерываний соответствующего про- _ цессора, что обеспечивает программируе- § мую синхронизацию обмена данными между процессорами. 5 ил.

дам З.К и 4.К записи и чтения, по выходам 5.К и 6.К отклика и прерывания через группу информационных входов (выходов) 7.К.

Все блоки обмена объединяет межмашинная магистраль, при помощи которой первый тактовый вход 8 каждого из них соединен с выходом общего для всех тактового генератора 9. Вторые тактовые входы 10 всех блоков обмена соединены вместе и подключены к выходу делителя 11 частоты, вход которого соединен с выходом тактового генератора 9. Управляющие входы (выходы) 12 всех блоков обмена соединены вместе, образуя сигнальную линию занятости межмашинной магистрали. Группы информационных входов (выходов) 13 всех блоков обмена соединены вместе, образуя шину данных межмашинной магистрали.

ЗЦ .,,,1485256

3

1485256

4

Каждый блок 1 обмена содержит (фиг. 2) элемент И-НЕ 14, элемент И 15, (четырехразрядные) счетчики 16 и 17, триггеры 18—20, шинный формирователь 21, (инвертирующий) шинный формирователь 22 (с открытым коллектором), буферные регистры 23—26, элементы 27 и 28 памяти, узел 29 управления буферными регистрами с входами 30—38 и выходами 39—45 и элемент НЕ 46.

Узел 29 управления буферными регистрами может быть реализован в виде синхронного логического автомата и содержать, например, (фиг. 3) регистры 47 и 48, постоянный запоминающий узел (ПЗУ) 49, старшие разряды адресного входа линиями 50—53 соединены с выходами регистра 47. Позициями 54—62 обозначены выходы ПЗУ 49.

Устройство работает следующим образом.

По требованию каждого из обслуживаемых процессоров 2 может быть выполнена одна из двух основных операций — запись или чтение машинного слова по указанному адресу. Каждая операция записи приводит к пересылке одного машинного слова через межмашинную магистраль в элементы 27 памяти во всех блоках 1 обмена, благодаря чему все эти элементы содержат одинаковую информацию по идентичным адресам. Вследствие этого операция чтения требует участия лишь одного блока обмена — того, который непосредственно связан с процессором 2, выставившим запрос чтения. Кроме того, устройство может возбудить операцию прерывания в любом из подпружиненных к нему процессоров 2 в результате записи машинного слова в ячейку памяти, принадлежащую некоторому множеству, индивидуально задаваемому для каждого из процессоров.

Рассмотрим три режима работы К-го блока 1 обмена: режим 1 — запись машинного слова по инициативе подключенного к блоку процессора; режим 2 — запись машинного слова по инициативе межмашинной магистрали; режим 3 — чтение машинного слова по инициативе процессора.

Режим 1. Сигнал записи по входам 3 от процессора 2. К поступает на вход 37 узла 29. При этом адрес ячейки памяти, в которую будет выполняться запись, сохраняется в регистре 23, а машинное слово записываемых данных сохраняется в регистре 24. Через фиксированный промежуток времени, определяемый· частотой тактового генератора 9, узел 29 выдает в процессор 2. К активный уровень сигнала отклика (выходы 5) и сохраняет его до полного завершения операции записи, блокируя тем самым новое обращение к устройству со стороны этого же процессора. Операция записи считывается полностью завершенной после того, как машинное слово копировано через межмашинную магистраль из регистра 24 данного блока 1 в элементы 27 памяти всех блоков обмена.

В связи с тем, что единственная межмашинная магистраль используется N блоками обмена, должна быть выполнена определенная процедура захвата этой магистрали данным блоком обмена. Для этого узел 29 выдает по выходу 43 на вход элемента И 15 высокий уровень сигнала запроса захвата и удерживает этот сигнал до тех пор, пока магистраль не будет захвачена.

Счетчик 16, запускаемый со стартового значения «К» импульсом с выхода делителя 11 частоты, определяет для каждого блока 1 периодически повторяющийся интервал времени, в течение которого этот блок может захватить межмашинную магистраль. Элемент И-НЕ 14 необходим в этой схеме для того, чтобы исключить ложные срабатывания, вызванные различной задержкой в распространении сигналов тактового генератора 9 и делителя 11. Еслц в момент появления импульса переполнения на выходе счет чика 16 магистраль свободна, о чем должен свидетельствовать высокий уровень сигнала на входе (выходе) 12 блока обмена, то триггер 18 перейдет в состояние «1» и останется в этом состоянии до появления следующего импульса переполнения, после чего вернется в состояние «0». Состояние «1» триггера 18 означает, что данный блок обмена захватил магистраль и будет выполнять через нее копирование машинного слова данных во все элементы 27 памяти во всех блоках обмена.

По значению старшего разряда счетчика 17 все время работы устройства делится на чередующиеся равные периоды: периоды чтения и периоды записи. При нулевом значении этого разряда возможно только чтение информации из элемента 27 памяти в каждом блоке обмена, при единичном значении этого разряда возможна только запись. В' момент перехода этого разряда из «0» в «1» формируется новое состояние триггеров 19 и 20, которое определяет, будет ли выполняться операция записи и, если будет, то станет ли данный блок обмена источником информации на межмашинной магистрали. В соответствии с этим состоянием управляется шинный формирователь 21 по входам задания направления и разрешения передачи.

После того, как магистраль захвачена и это подтверждено состоянием триггеров 19 и 20, узел 29 на выходах 41 и 40 вырабатывает два разнесенных во_} времени строба, поступающих на входы разрешения регистров 23 и 24. В результате на информационные входы (выходы) 13 всех блоков обмена поступает адрес, а затем — данные, предназначенные для записи в элемент 27 памяти в каждом из блоков. Адрес копируется в буферный регистр 25 по тактовому импульсу с

1485256

выхода 44 узла 29 и используется затем для обращения к элементам 27 и 28 памяти.

В момент записи данных в элемент 27 памяти производится считывание информации из элемента 28 памяти. Результат считывания подается на выход 6 прерывания соответствующего процессора 2.К· Таким образом, в зависимости от информации, хранящейся в элементе 28 памяти по указанному адресу, может быть возбуждено прерывание процессора. Это позволяет обнаруживать факт записи данных по определенным адресам, что упрощает и ускоряет процедуры связи между ЭВМ.

Описанный алгоритм функционирования устройства гарантирует ограниченное время выполнения операции записи, которое можно оценить величиной 2.Ν ТТ, где ТТ — длительность цикла для применяемых элементов памяти.

Режим 2. В этом режиме так же, как и в режиме 1, происходит запись информации в элемент 27 памяти в рассматриваемом блоке обмена, однако источником адреса и данных является межмашинная магистраль — группа информационных входов (выходов) 13, а не регистры 23 и 24, как в режиме 1. Режим 2 характеризуется нулевым логическим состоянием триггеров 19 и 20. В соответствии с этим состоянием узел 29 не вырабатывает разрешающие стробы на выходах 40 и 41, а шинный формирователь 21 переключается в режим приема информации с входов (выходов) 13. В остальном работа блока обмена протекает аналогично режиму 1: адрес копируется в регистр 25 и используется для записи данных в элемент 27 памяти при одновременном считывании из элемента 28. Результат считывания подается на выход 6 прерывания процессора 2.К·

Режим 3. Рассмотрим теперь функционирование блока обмена 1.К в режиме считывания машинного слова данных из него процессором 2.К. В этом режиме межмашинная магистраль не используется, что позволяет сократить время выполнения операции.

После того, как на вход 38 узла 29 поступит активный уровень сигнала чтения (линия 4) из соответствующего процессора, а затем произойдет перепад старшего разряда счетчика 16 из уровня «1» в уровень «0», начнется цикл чтения информации из элемента 27 памяти.

По стробам На выходах 41 и 44 выработанным узлом 29 отпирается выход 23 регистра и его содержимое (адрес ячейки памяти) копируется в регистр 25. Затем выходы регистра 23 запираются й происходит считывание информации по указанному адресу из элемента 27 памяти в буферный регистр 26 по стробу на выходе 42. Считанное машинное слово хранится в регистре 26 в течение всего времени, пока активен сигнал чтения,

поступающий из процессора 2.К, и активен сигнал отклика на выходе 39 узла 29.

Время выполнения операции чтения ограничено величиной 2.ТТ.

Состояние узла 29 управления в каждый момент времени характеризуется совокупностью информационных выходов регистров 47 и 48, а также совокупностью логических сигналов на входах 31—36. По каждому положительному перепаду тактового сигнала на входе 30 происходит переход узла управления в новое состояние, вычисляемое ПЗУ 49.

На фиг. 4 и 5 показаны в режимах записи и чтения временные диаграммы следующих сигналов, участвующих в работе узла 29:

Х34 — старший выходной разряд счетчика 17, управляющий чередованием операций чтения и записи;

Х35 — выходной сигнал триггера 19, свидетельствующий о том, что межмашинная магистраль захвачена рассматриваемым блоком обмена;

Х36 — выходной сигнал триггера 20, свидетельствующий о том, что межмашинная магистраль не захвачена ни одним из блоков обмена;

Х39 — отклик на обращение,со стороны процессора 2.К..;

Х40 — строб выдачи данных из регистра 24 в машинную магистраль;

Х41—строб выдачи адреса из регистра 23;

Х42 — чтение из элемента 27 памяти и копирование прочитанного слова в регистр 26;

Х43 — запрос на захват межмашинной магистрали;

Х44 — строб записи адреса в регистр 25; Х45 — сигнал записи данных в элемент 27

памяти;

Х50 — сигнал записи со стороны процессора 2.К.;

Х51 — сигнал чтения со стороны процессора 2.К.;

Х52 — сигнал сопровождения цикла чтения из элемента памяти 27;

Х53 — сигнал завершения текущей операции чтения или записи.

Claims

Формула изобретения

Устройство для обмена данными между процессорами, содержащее N блоков обмена, соединенных первыми тактовыми входами с выходом тактового генератора, причем первые группы информационных входов-выходов N блоков обмена объединены через шину данных межмашинной магистрали, а управляющие входы-выходы объединены через сигнальную линию занятости межмашинной магистрали, входы записи, чтения, выход отклика и вторая группа информационных входов-выходов ϊ-го блока обмена

7

1485256

8

(ί= 1 ,Ν) являются соответствующими входами, выходом и группой входов-выходов устройства для подключения к выходам записи и чтения, входу отклика и группе информационных входов-выходов ί-го процессора, причем каждый блок обмена содержит первый элемент памяти, первый шинный формирователь, группа информационных входов-выходов которого является первой группой информационных входов-выходов блока обмена, второй шинный формирователь и два триггера, отличающееся тем, что, с целью повышения производительности многопроцес сорного комплекса, в него введен делитель частоты, а в каждый блок обмена введены элемент И-НЕ, два счетчика, третий триггер, второй элемент памяти, элемент НЕ, четыре буферных регистра, узел микропрограммного управления буферными регистрами и элемент И, причем выход тактового генератора через делитель частоты соединен с вторыми тактовыми входами N блоков обмена, выходы прерывания которых являются выходами устройства для подключения к входам запроса прерывания соответствующих процессоров, в каждом блоке обмена выход первого счетчика через элемент НЕ соединен с тактовым входом первого триггера, выход которого соединен с информационным входом второго триггера и через второй шинный формирователь — с первым входом элемента И, управляющим входом-выходом блока обмена и информационным входом третьего триггера, выходом подключенного к входу разрешения первого шинного формирователя, группа выходов которого и группы выходов первого и второго буферных регистров соединены с группой входов третьего и четвертого буферных регистров и группой информационных входов-выходов первого элемента памяти, группа адресных входов которого соединена с группой выходов третьего буферного регистра и группой адресных входов второго элемента памяти,

входом чтения соединенного с выходом третьего триггера, а выходом — с выходом прерывания блока обмена, тактовые входы первого и второго счетчиков соединены с первым тактовым входом блока обмена, первым входом элемента И-НЕ и тактовым входом узла микропрограммного управления буферными регистрами, группа входов условий которого подключена с первого по четвертый выходам второго счетчика и выходам второго и третьего триггеров, входы установки которых соединены с входом установки первого счетчика и выходом элемента И-НЕ, вторым входом подключенного к второму тактовому входу блока обмена, с первого по третий выходы, первый и второй входы условий узла микропрограммного управления буферными регистрами соединены соответственно с выходом отклика блока обмена, входами разрешения выдачи первого и второго буферных регистров и входами записи и чтения блока обмена, а четвертый выход узла управления буферными регистрами соединен с входом чтения первого элемента памяти и тактовым входом четвертого буферного регистра, группа выходов которого соединена с группами информационных входов первого и второго буферных регистров и второй группой входов-выходов блока обмена, с пятого по седьмой выходы узла микропрограммного управления буферными регистрами подключены соответственно к второму входу элемента И, тактовому входу третьего буферного регистра и входу записи первого элемента памяти, информационный вход первого триггера соединен с выходом элемента И, группа информационных входов первого счетчика является входом задания порядкового номера блока обмена, тактовые входы второго и третьего триггеров соединены с четвертым выходом второго счетчика, вход управления направлением передачи первого шинного формирователя подключен к выходу второго триггера.

1485256

Фие.1

1485256

Фаг. I

1485256

Фиг. 5

χΙ

Χ34 ί_ I 1 Χ50 __□ I_ Χ35 __I 1 Х3б\ 1 I Χ43· 1 1 Χ53 _1—1__ Л39 _1 1_ Χ41 1_1 1_1 Χ40: 1 □ Χ44 _π__π_ Х^З 1

О 1 2 3 4 5 $ 7 8 9 10 11 1213 14 15 0 / 2

Фиг. 4

1485256

Фиг. 5