SU1405064A1 - Устройство дл сопр жени двух вычислительных машин - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании многомашин- ньт вычислительных систем. Целью изобретени   вл етс  повышение быстродействи . Устройство содержит четыре блока согласовани , блок управлени , шесть коммутаторов, два регистра слова состо ни , четьфе регистра адреса вектора прерьшани , два регистра данных, два счетчика адреса. 2 з.п. ф-лы, 7 ил.

Description

(Л С

4

О

сд

1

Изобретение относитс  к вычислительной технике и может быть использовано при проектировании многомашинных вычислительных систем,

На фиг. приведена схема устройства; на фиг.2 - схема блока управлени ; на фиг.З - схема узла обмена; .на фиг.4 - схема регистра слова состо ни ; на фиг.З - временна  диаграмма режима программного обмена; на фиг,6 - временна  диаграмма в режиме ПДП вывод ; на фиг,7 - временна  диаграмма в режиме ПДП ввод.

Цель изобретени  - повышение быстродействи .

Устройство содержит блоки 1-4 согласовани , коммутаторы 5-10, регистры 11, 12 слова состо ни , регистры 13,и 14 данных, регистры 15-18 адре- сов векторов прерывани , блок 19 управлени , счетчики 20 и 21 адреса, входы и выходы 22-41 блока управлени , магистрали 42 и 43 вычислительных машин,

Блок управлени  (фиг,2) содержит по два регистра 44 прерьшани , дешифратора k 45 сигналов ответа, дешифратора 46 адреса, узла 47 обмена.

Каждьй узел обмена (фиг.З) содер- жит элементы И 48 и 49, элемент ИЛИ 1509 триггер 51 подтверждени  выбора, триггер 52 пр мого доступа к пам тиj регистр 53 пр мого доступа, генератор 54 импульсов, счетчик 55, сдвиговый регистр 56, триггер 57 данных, триггер 58 адреса, элементы И 59-62.

Каждый из регистров слова состо ни  (фиг.4) содержит триггеры разрешени  прерывани  63 и 64, режима пр - мого доступа вывода 65 и ввода 66, инкрементного 67 и декрементного 68 I обращени  гв режиме пр мого доступа, запрета режима пр мого доступа вывода 69 и ввода 70, готовности 71 и тес- та 72,

Устройство может работать с ЭВМ в трех основных рабочих режимах: программном , прерьшани  и пр мого досту

па к пам ти и в режиме тестировани 

Введение в устройство режима пр мого доступа позволит увеличить бы- строДействие обмена информацией между двум  ЭВМ, Введение в устройство счетчика адреса в режиме пр мого доступа позволит увеличить быстродействие обмена массивами данных,

В устройстве с целью улучшени  нагрузочной способности выходы регист

д

5

0 5

о

д

5

0

ров слова состо ни  11 и 12, данных 13 и 14 и адреса 15-18 вектора прерывани , счетчиков 20 и 21 адреса объединены через коммутаторы 5-10 с трем  состо ни ми на вход блоков 2.и 4 согласовани .

В программном режиме обмена информацией между ЭВМ устройство работает следующим образом.

L/ В исходном состо нии триггер 71 готовности регистров 11 и 12 слова состо ни  находитс  в единичном состо нии. Блоки 1-4 согласовани  наход тс  в режиме приема информации с магистралей 42 и 43.

После включени  питани  процессор (или микро-ЭВМ) вырабатывает сигнал МУСТ, который предназначен дл  выполнени  начальной установки всех устройств , подключенных к магистрали, при каждом включении питани . Сигнал МУСИ вырабатываетс  также программно по команде сброса и при пуске программы с пультового терминала. Сигнал МУСТ принимаетс  в устройстве блоком согласовани  (1 или З), а затем через блок 19 управлени  по цеп м 40 или 41, которые содержат одиннадцать сигналов управлени , т.е. цепи 40 и 41 многоразр дные, но условно изображены одной линией, поступает на единичный вход триггера 71 готовности и нулевые входы триггеров 63 и 64 разрешени  прерьшани . После этого триггер 71 готовности устанавливаетс  в единичное исходное состо ние , а триггеры 63 и 64 разрешени  прерывани  устанавливаютс  в исходное нулевое состо ние. На фиг,2 сигнал МУСТ не показан, так как требование приема данного сигнала общее дл  всех устройств, подключенных к магистрали, Если в начале цикла обмена при считывании и последующем анализе слова состо ни  с регистра 11 окажетс , что состо ние триггера 71 - единица, т.е. в регистре 13 данных еще нет слова данных, то ЭВМ-источник информации занесет программным путем слово данных в регистр 13 данных.

После записи информации триггер 71 регистра 11 слова состо ни  переходит в нулевое состо ние Инверсный выход триггера 71 может быть считан со стороны магистрали 43, как один .. из разр дов регистра слова состо ни , После этого ЭВМ-приемник информации

считывает информацию в магистраль 43 из регистра 13 данных.

Инверсный выход триггера 71  вл етс  разр дом РКС соседней ЭВМ как наличи  информации в регистре 13 данных дл  магистрали 43 или регистре 14 данных дл  магистрали 42, Таким образом, в исходном состо нии или после включени  питани , когда еще нет данных в регистрах 13 и 14 данных , в РКС соседней ЭВМ признак наличи  информации в регистрах 13 или 14 находитс  в нулевом состо нии. После записи информации, например, из магистрали 42 в регистр I3 данных ,, по заднему фронту .сигнала ДЗПРД . (запись в регистр данных), который формируетс  на выходе 40 дешифратора 46 блока 19 управлени  и поступает по цепи 40 на вход триггера 71 готовности , триггер 71 переходит в нулевое состо ние. На фиг,4 цепь 40 условно показана одноразр дна , на самом деле дл  триггера 7 она двухразр дна  (сигнал УСТ и ДЗПРД),

Аналогично происходит обмен информации между ЭВМ, если ЭВМ-источник находитс  на магистрали 43, только Б этом случае используетс  per гистр 12 слова состо ни  и регистр 14 данных,

В режиме прерывани  устройство работает следующим образом,

В исходном состо нии триггеры 63 и 64 разрешени  прерьшани  наход тс  в нулевом состо нии. В программном режиме в триггеры 63 и 64 разрешени  прерьтани  регистра 11 слова состо ни  записьшаетс  единица. Сигналы с выходовтриггеров 63 и 64 поступают на входы регистра 44 прерьтани , а после обмена стандартными сигналами регистра 44 с магистралью 42 на втором выходе регистра 44 формируетс  сигнал разрешени  ввода в магистраль 42 адреса вектора прерывани , адрес которого зависит от состо ни  регистров 15 и 17 адреса.

При наличии единицы в триггере 63 или 64 и наличии высокого уровн  сигналов на входе 7 или входе 8 (фиГв2) на первом выходе регистра 44 прерывани  формируетс  сигнал ТПР, поступающий в магистраль 42 по цепи 36. .Далее регистр работает со стандартными сигналами работы процессора в режиме прерьшани , т,е. принимаетс  сигнал разрешени  прерывани  по

0

5

5

0

цепи 34 и вырабатываетс  сигнал 38 разрешени  ввода в магистраль 42 адреса вектора прерывани , который поступает на коммутаторы 7,

Сигналы 26 и 30 поступают на единичные входы регистра 44, объединенные по И, а сигналы 27 и 31 - также на единичные входы и также объединены по И, Это сделано с той целью, чтобы сформировать сигнал требовани  прерывани  при наличии разрешени  прерьшани  на триггере 63 (фиг,4) и наличии высокого уровн  триггера 71 регистра

11,готовности РД (13) к приему данных магистрали 42 в одном случае, и формировани  сигнала требовани  при наличии единицы на триггере 64 и инверсном выходе триггера 71 регистра

12,готовности данных, в РД 14 дл  считывани  в другом случае.

Формирование сигнала разрешени  выдачи вектора прерывани  на втором выходе 38 регистра 44 происходит при наличии сигнала требовани  .прерьшани  (ТПР) и разрешени  прерывани  ППР, которьш поступает на регистр 44 по цепи 34,

В соответствии с выработанным адресом вектора прерывани  ЭВМ вьтолн - ет одну из программ обработки информации . При этом по одному из векторов прерывани  в программе обработки этого прерывани  происходит запись в регистр 13 данных со стороны магистрали 42, по другому вектору происхо.- дит считьюание слова данных из реги- стра 14 данных«

0

Запись информации в регистр 13 по магистрали 42 происходит программно в цикле Запись, т,е. процессор выставл ет адрес регистра 13, про5 граммно доступного на запись с маг гистрали 42, который поступает по пи 32 через блок 2 согласовани  в .блок 19 управлени , и по сигналу синхронизации обмена СС, который посту0 пает по цепи 34 в блок 19 управлени , дешифрует свой адрес, далее машина выставл ет в магистраль 42 данные, которые через блок 2 согласовайи  поступают на информационные входы

g регистра 13, и сигнал синхрон изации записи данных ВЫВ, который через блок 1 согласовани  по цепи 34 поступает в блок 19 управлени , последний вырабатывает сигнал записи дан- ,,

5

входы коммутаторов 6, пи переключает блок 2

ных в регистр 13 данных, который поступает на С-вход регистра по цепи 40, По сигналу ВЫВ блок 19 управлени  вырабатывает сигнал Ответ (со), который по цепи 36 поступает в магистраль 42. По этому сигналу процессор заканчивает цикл обмена.

Чтение информации из регистра 14 данных по магистрали 42 происходит также программно в цикле чтени , т,е процессор выставл ет адрес регистра 14, программно доступного на чтение, с магистрали 42, который поступает по цепи 32 через блок 2 согласовани  в блок 19 управлени , и по сигналу синхронизации обмена СС, который поступает также на блок 19 управлени  по цепи 34 через устройство 1 соглаг совани , дешифрует свой адрес. Далее процессор выставл ет сигнал синхронизации чтени  данных ВВ, которьш поступает на блок I9 управлени  по цепи 34о Последний вырабатьшает сигнал чтени  регистра 14 данных, который поступает по цепи 40 на управл ющие

и по той же це согласовани  на выдачу данных в магистраль 42. По сигналу ВВ блока управлени  сигнал согласовани  поступает в магистраль 42,, По этому сигналу данные из регистра 14 переписываютс  в резидентную пам ть процессора, и цикл обмена заканчиваетс ,

В режиме пр мого доступа к пам ти устройство работает следующим образом

В исходном состо нии триггеры 65 и 66 вывода и ввода пр мого доступа (ВЫВПД и ВВПД) наход тс  в нулевом состо нии, В программном режиме в триггер 65 вывода пр мого доступа регистра 1 1 слова состо ни  заноситс  единица, в счетчик 20 адреса записываетс  адрес  чейки ОЗУ, а в регистр 13 данных - слово данных. Сигналы с выходов триггеров 65 или 66 режима пр мого доступа, триггеров данньк 57 и адреса 58 поступают на вход схемы И 48 узла 47 обмена в режиме пр мого доступа. Если триггер 69 запрета вывода режима пр мого доступа (ЗВЫВ) .регистра 11 слова состо ни  находитс  в нулевом состо нии, на выходе схемы И)Ш 50 формируетс  требование пр мого доступа (ТПД), После этого в магистраль 43 выставл етс  требова

5

0

5

0

5

ние пр мого доступа и ожидаетс  представление пр мого доступа (ППД),

Здесь необходимо сформировать два сигнала требовани  пр мого доступа к пам ти, дл  ввода и вьшода данных из ОЗУ. На выходе элемента И 48 формируетс  сигнал требовани  ПДП дл  вывода данных, а на элементе И 49 - требовани  дл  ввода данных в ОЗУ, далее они объедин ютс  по ИЛИ на элементе 50, с выхода которого сигнал поступает на единичный вход триггера 52 ТПД.

На элементе И 48 сигнал формируетс  при наличии на входе его сигнала ВЫВПД, т.е. высокий уровень триггера 65 регистра 1I, при отсутствии запрета вьшода ЗВЫВ триггера 69 и наличии высокого уровн  сигналов на выходах , триггеров 57 и 58, которые станов тс  при установке данньсс в регистр данных 13 и адреса в счетчик 20 по цепи 40 соответственно, т.е. при этом сформировалс  первый сигнал ТПД, когда есть признак ВЫВПД, нет запрета и присутствует адрес и данные .

На элементе И 49 сигнал формируетс  при наличии на входе его сигнала ВВПД триггера 66, при отсутствии запрета ввода триггера 70, при наличии сигнала на триггер 58, т.е. присутствует адрес обращени  к ОЗУ в счетчике 20. и на четвертый вход эле

0

5

мента И 49 сигнал поступает с триггера 71 дл  того, чтобы запросить режим ПД, в случае если в регистре 14 данных отсутствуют данные, т.е., он готов к приему данных. Люба  из машин не может одновременно заказывать и ввод, и вывод данных, поэтому на вход элемента ИЛИ 50 будут поступать сигналы или с элемента 48, или 49, в зависимости от того, какой режим заказывает ЭВМ,

После прихода представлени  пр мого доступа триггер 52 требовани  сбрасываетс , а триггер 51 подтверж- Q дени  выбора (ПВ) устанавливаетс  в единичное состо ние. Далее начинает работать счетчик 55 и сдвиговый регистр 56, в результате на выходе регистра 53 пр мого доступа формируютс  сигналы синхронизации (СС) и вьшод а

(выв),.

Выходы сдвигового регистра 56 в исходном состо нии наход тс  в единичном состо нии, на первый информа5

ционный вход регистра подан ноль, на остальные - логическа  единица. Как только триггер 51 подтверждени  выбора встает в единицу и разрешит работу счетчика синхронизации и делител  частоты 55 (на вход которого поступает частота с тактового генератора импульсов 54), на выходе последнего по витс  частота, котора  поступает на С-вход регистра 56.

По первому низкому перепаду частоты на выходах регистра 56 перепишутс  входы, т.е. на первом выходе сдвигового регистра 56 по витс  низкий уровень, который, в свою очередь, поступает на единичный вход первого триггера регистра 53, который вырабатывает сигнал синхронизации вьщачи адреса, хран щегос  в счетчике 20, в магистраль 43

По следующему перепаду частоты ноль на первом выходе сдвинетс  на второй выход, который поступает на единичный вход второго триггера регистра 53, при этом сформируетс  сигнал синхронизации обмена СС. Следующие перепад сдвинет ноль с второго выхода на третий, который поступает на единичный вход третьего триггера регистра 53 и на нулевой вход первого триггера.

Таким образом снимают сигнал синхронизации выдачи адреса и вырабатывают сигнал синхронизации выдачи данных , если происходит режим вьшода.

Следующий перепад сдвинет ноль на четвертьй выход, который поступает на единичные входы триггеров ввода и вьшода регистра 53, и в зависи- -мости от того, какой из режимов задай , сформируетс  сигнал либо Ввод либо Вьтод. С приходом сигнала Ответ (со) сброситс  триггер 51 подтверждени  выбора, а последний в свою очередь, поставит в исходное состо ние регистр 53. Слово данных передаетс  из регистра 13 данных в магистраль 43 и по приходу СО от ОЗУ сбрасываетс  триггер 51 подтверждени  выбора. На этом цикл обмена между ЭВМ заканчиваетс .

Таким образом, передача данных из устройства в ЭВМ-приемник осуществл етс  без вмешательства процессора и программы, что значительно повышает быстродействие обмена. Функционирование устройства при передаче данных из магистрали 43 в магистраль

42в режиме пр мого доступа аналогично описанному, только в этом случае

в обмене участвуют триггер 66, ввод пр мого доступа (ВВПД), счетчик 21 адреса и регистр 14 данньЕх и формируетс  сигнал ввода (ВВ ).

При передаче данных из магистрали

43в магистраль 42 в режиме ППД за- даетс  режим Ввод триггером 66

регистра 11, который как раз и. определ ет направление передачи в регистре 53, а требование ИДИ формируетс  уже на элементе И 49.- Элемент И 49 5 стробируетс  выходом 31 от триггера 71 дл  того, чтобы сформировать требование ПДП в случае готовности регистра 14 к приему данных.

Кроме этого, в устройство введены Q триггеры инкрементного (ИНК) 67 и декрементного (ДЕК) 68 обращени  в режиме пр мого доступа. Данные триггеры используютс  при передаче массива информации из одной магистрали в 5 другую. При этом происходит прибавление или вычитание в счетчиках 20 и 21 адреса. Аппаратное увеличение или уменьшение адреса в счетчике адреса позвол ет значительно сократить вре- Q м  при передачах массивов информации из одной магистрали в другую, также не требует дополнительного цикла обмена на занесение нового адреса в счетчики 20 и 21 адреса.

Если установлен какой-то из признаков инкрементный или декрементный, триггера 67 или 68, то при каждом обращении к пам ти в режиме ПДП на выходе элемента 59 или 60 будут фор- д мироватьс  два импульса, которые поступают на счетные входы счетчиков 20 или 21, при этом триггер 58 установки адреса не сбрасываетс , т.е. следующий адрес обращени  к пам ти сформировалс  аппаратно. Это позвол ет при передаче мас сива данных не заносить программно новьй адрес в счетчики, а работать только с данными , что повышает быстродействие.

Введение режима пр мого доступа с инкрементным и декрементным обраще нием в устройство дл  сопр жени  двух магистралей позвол ет значительно .;: увеличить быстродействие многопроцесе сорных систем,

В режиме тестировани  устройство работает следующим образом.

Если выставлен признак тестировани  триггера 72 регистра 11 и задан

5

5

0

5

режим Вывод ПДП, начинает работать |узел обмена в обычном режиме Вывод, Но адрес и данные выдаваемые в магистраль 43, переписьюаютс  в счетчик 121 адреса и регистр 14 данных соот- |ветственно по обратной св зи через |элемент 4 согласовани  по цепи 33, |а сигналы синхронизации записи адре- |са в счетчик и данных в регистр дан- ных формируютс  на элементах 61 и 62, далее они поступают на дешифратор 46 и по цепи 41 на управл ющие входы счетчика и регистра адреса соответственно . Далее их можно сосчитать через магистраль 42 и сравнить с ранее заносимыми .

Ф О р м ула изобретени 

Claims (3)

1 Устройство дл  сопр жени  двух вычислительных машин, содержащее четыре блока согласовани , блок управлени , четыре коммутатора, два регистра слова состо ни , четыре региг стра адреса вектора прерывани , два регистра данных, причем группы информационных входов-выходов первого и второго блоков согласовани  образуют группы входов-выходов устройства дл  подключени  к группам управ- л  ющих входов-выходов первой и второй вычислительных машин соответственно , группы информационных входов- выходов третьего и четвертого- блоков согласовани  образуют группы входов- выходов устройства ДО1Я подключени  |к группам информационных входов-выходов первой и второй вычислительных :Машин соответственно, при этом группы информационных выходов первого и второго блоков согласовани  соединены соответственно с первой и второй группами входов логического услови  блока управлени , первый и второй выходы которого соединены соответственно с управл ющими входами первого и второго коммутаторов, первый и второй информационные входаг которых соединены соответственно с выходами первого, второго, третьего, четвертого регистра адреса вектора прерывани  отличающеес  тем, что, с целью повышени  быстродейст- ВИЯ,.в него введены элемент ИЛИ, первый и второй входы которого соединены с выходами третьего и четвертого элементов И, выход триггера данных соединен с Третьим входом

g

10

20

10

третьего элемента И, четвертый вход которого соединен с четвертым входом четвертого элемента И и выходом триггера адреса, два коммутатора и два счетчика адреса, причем перва  группа выходов блока управлени  соединена с управл ющими входами третьего блока согласовани , третьего и четвертого коммутаторов, с первыми установочными входами первого и второго регистров слова состо ни , с входами записи первого регистра данных и первого счетчика адреса, втора  -группа выходов блока управлени  соединена с управл ющими входами четвертого блока согласовани , п того и шестого коммутаторов, вторыми установочньми входами первого и второго регистров слова состо ни , с входами записи второго регистра данных и второго s, счетчика адреса, информационные выходы первого, третьего и четвертого коммутаторов соединены с группой ин25 формационных входов третьего блока согласовани , группа информационных выходов которого соединена с третьими установочными входами первого и второго регистров слова состо ни , с третьей группой входов логического услови  блока управлени  и информационными в ходами первого регистра данных и первого счетчика адреса, выходы первого регистра данных и первого счетчика соединены с первыми и вторыми информационными входами шестого коммутатора соответственно, информационный выход которого, а также информационные выходы второго

.„ и п того коммутаторов соединены с группой информационных входов четвертого блока согласовани , группа информационных выходов которого соединена с четвертыми установочными входами первого и второго регистров слова состо ни , с четвертой группой входов логического услови  блока управлени  и информационными входами второго регистра данных и второго счетчика адреса, выходы второго регистра данных и второго счетчика адреса соединены с первым и вторым информационными входами четвертого коммутатора соответственно, счетные входы первого и второго счетчиков адрег са соединены с третьим и четвертым выходами блока управлени  соответственно , п та  и шеста  группа входов логического услови  которого соедине30

35

45

50

55

ны с группами выходов первого и второго регистров слова сост о ни  соответственно , треть  группа выходов блока управлени  соединена с группой информационных входов первого блока согласовани  и п тыми установочными входами первого регистра слова состо ни , первый и второй выходы которого соединены с первым и вторым входами логического услови  блока управлени  соответственно, третий вход логического услови  которого соединен с третьим выходом первого регистра слова состо ни , с первым информационным входом третьего коммутатора и первым информационным входом п того коммутатора, четверта  группа выходов блока управлени  соединена с группой информационных входов второго блока согласовани  и п тьм установочным входом второго регистра слова состо ни , первый и второй выходы которого соединены с четвертым и п тым входами логического услови  блока управлени  соответственно, шестой вход логического услови  которого соединен с третьим выходом второго регистра слова состо ни , с вторым информационным входом п того i комйутатора и с вторым информационным входом третьего коммутатора, третий информационный вход которого соединен с четвертым выходом первого регистра слова состо ни  и третьим информационным входом п того коммутатора , четвертый информациоиньй вход которого соединен с четвертым выходом второго рег;истра состо ни  и четвертым информационным входом третьего коммутатора.

2,Устройство по п.1, о т л и - чающеес  тем, что блок управлени  содержит два узла обмена, два регистра прерывани , два дешифратора сигналов ответа, два дешифратора, причем первый, второй, третий, четвертый , п тьш, шесто.й и седьмой информационные входы первого и второго узлов обмена образуют соответственно п тую и шестую группу входов логичес кого услови  блока, первьй, второй, третий, четвертый, п тый выходы первого и второго узлов обмена, первые выходы первого н второго регистров прерывани  и выходы первого и второго дешифраторов сигналов ответа образуют соответственно третью и четвертую группу выходов блока, восьмой.

10

15

20

25

30

35

40

45

50

55

дев тый информационные входы первого и второго узлов обмена, упр.авл ю- щае входы первого и второго дешифраторов сигналов ответа, соединенные соответственно с первыми установочными входами первого и второго регистров прерывани , первые и вторые информационные входы первого и второго дешифраторов сигналов ответа, соединенные соответственно с первыми и вторыми информационными входами первого и второго дешифраторов адреса, третьи информационные входы-первого и второго дешифраторов адреса образуют соотп ветственно первую и вторую группы входов логического услови  блока, груп-- пы выходов первого и второго дешифраторов адреса, соединенные соответственно с группами информационных входов первого и второго узлов обмена, образуют первую и вторую группы выходов блока, группы информационных входов первого и второго дешифраторов адреса образуют соответственно третью и четвертую группы входов логическо - го услови  блока, вторые и третьи установочные входы первого и второго регистров обмена  вл ютс  соответственно первым, вторым, четвертым, п тым входами логического услови  блока, четвертьй установочный вход первого регистра прерьшани  соединен с четвертым установочным входом второго регистра прерывани , с де.с тым информационным входом второго узла обмена и  вл етс  третьим входом логического услови  блока, п тый установочный вход первого регистра прерывани  соединен с п тым установочным входом второго регистра прерывани , с дес тым информационным входом пер- вого узла обмена и  вл етс  шестым входом логического услови  блока, вторые выходы первого и второго регистров прерывани   вл ютс  первым и вторым выходами блока соответственно , шестой и седьмой выходы первого и второго узлов обмена образуют третий и четвертый выходы блока соответственно , при этом в блоке управлени  восьмые выходы первого и второго узлов обмена соединены с четвертыми информационными входами первого и второго дешифраторов адреса соответстг венно, выходы которых соединены с третьими информационными входами первого и второго дешифраторов сигналов отв.ат.а соответственно.

3.Устройство по п.2, о т л и - чающеес  тем, что узел обмена содержит триггер подтверждени  выбора , триггер требовани  пр мого доступа к пам ти, регистр пр мого доступа генератор импульсов, счетчик, сдвиговый регистр, триггер данных, триггер адреса, шесть элементов И, элемент ИЛИ, причем первый вход первого эле- мента И соединен с первым входом второго элемента И и  вл етс  первым информационным входом узла, первый, второй входы третьего, четвертого элементов И, первые входы п того и шестого элементов И  вл ютс  соответственно вторым, четвертым, третьим, п тым, шестым и седьмым информационными входами узла, единичньш вход триггера подтверждени  выбора соединен с нулевым входом триггера требовани  пр мого доступа к пам ти и  вл етс  восьмым информационным входом узла, нулевой вход триггера подтверждени  выбора соединен с вторыми входами п того и шестого элементов И и  вл етс  дев тым информационным входом узла, третий вход четвертого элемента И  вл етс  дес тым информационным входом узла, выход триггера подтверждени  выбора соединен с установочным входом регистра пр мого досту

па, с разрешающим входом счетчика и  вл етс  первым выходом узла, выход триггера требовани  пр мого доступа к пам ти  вл етс  вторым выходом узла, первый выход регистра п того доступа соединен с вторым входом второго элемента И и  вл етс  третьим выходом узла, второй выход регистра п того доступа  вл етс  четвертым выходом узла, третий выход регистра пр мого доступа соединен с вторым входом первого элемента И и  вл етс  п тым выходом узла, выходы шестого и п того элементов И  вл ютс  соответственно шестым и седьмь м выходами узла, выходы первого и второго элементов И  вл ютс  восьмым выходом узла, синхро- входы триггеров данных и адреса образуют группу информационных входов узла, при этом в узле обмена выход генератора импульсов соединен со счетным входом счетчика, выход которого соединен с разрешающим входом тригге- 5 ра подтверждени  выбора и синхровхо- дом сдвигового регистра, выход которого соединен с информационным входом регистра пр мого доступа и с третьими входами п того и шестого элементов И, вход триггера требовани  пр мого доступа к пам ти соединен с выходом элемента.

0

0

22

35

1

351

6x5 П. Bxtf

Ik

Bx.W

вх.5

ЖВх.

Фиг.2

9мЛ

n

r-i