SU1647597A1 - Многопроцессорна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и позвол ет повысить производительность за счет разгрузки системной шины при работе со спусковыми функци ми.Многопроцессорна  система содержит п процессоров 1, п блоков 2 системных операций,п блоков 3 запуска, блок 4 общей пам ти, арбитр 5 системной магистрали, 8- разр дный информационный вход-выход 6 устройства, 16-разр дный адресный вход-выход 7, вход-выход 8 Чтение- запись, вход-выход 9 Обращение к пам ти, выход Обращение к внешнему устройству, первый и второй синхронизирующие входы 11, 12, вход-выход 13 захвата магистрали, вход-выход 14 готовности. 4 ил.

Description

2

4

Ч

СО ч

Изобретение относитс  к вычислительной технике и предназначено дл  создани  децентрализованных высокопроизводительных вычислительных систем .

Целью изобретени   вл етс  повышение производительности устройства за счет уменьшени  интенсивности обращени  процессоров многопроцессорной системы к общей шине при работе со спусковыми функци ми.

На фиг.1 представлена схема многопроцессорной системы; на ф г.2 - схема процессора; на фиг.З - схема блока системных операций;на фиг.4 - схема блока запуска.

Схема многопроцессорной системы (фиг.1) включает п процессоров 1, п блоков 2 системных операций, п блоков 3 запуска, блок 4 общей пам ти, арбитр 5 системной магистрали,8-разр дный информационный вход-выход 6 устройства, 16-разр дный адресный вход-выход 7 устройства, вход-выход 8 Чтение-запись устройства, вход- выход 9 Обращение к пам ти устройства , выход tO Обращение к внешнему устройству, внешние первый и второй синхронизирующие входы устройства 11 и 12, вход-выход 13 захвата магистрали, вход-выход 14 готовности устройства.

Процессор 1 состой из микропроцессора 15, коммутатора 16 данных, коммутатора 17 адреса, коммутаторов 18-20 управлени , триггера 21, элементов И 22-26, элемента ИЛИ 27 и элемента НЕ 28.

Схема блока системных операций (Лиг.З) содержи дешифратор 29, регистр 30 данных, регистр 31 кода спусковой Функции и элемент И 32,

Схема блока 3 запуска (фиг.4) состоит из схемы 33 сравнени , компаратора 34, триггера 35 и элементов И 36 и 37.

Многопроцессорна  система работает следующим образом.

При вс ком обращении, проводимом с целью или приема (выдачи) слова данных от источника (к приемнику ) информации, или приема очередно инструкции (части инструкции), микропроцессор 15 задает на адресном выходе код адреса, на выходе Чтение/запись - сигнал направлени  передачи слова информационным входом- выходом (в микропроцессор при уровне лог.1 и и  микропроцессора при уровне лог.О сигнала), на выходе Обращение к пам ти либо на вы- ходе Обращение к внешнему устройству - сигнал низкого уровн , интерпретирующий код адреса в качестве  чейки пам ти или номера устройства ввода-вывода, а на выходе признака

0 обращени  - сигнал обращени .

Определенные группы кодовых комбинаций , выставл емые на адресном выходе, воздейству  значени ми старших позиций адресного слова на эле5 мент И 26, вызывают по вление на его выходе потенциала низкого либо высокого уровн . Первый из них св зываетс  с доступом к личным ресурсам (не показаны), например, блока

0 пам ти и отдельных регистров. В этом случае обмен информацией выполн етс  традиционным способом.

В цикле обращени  к приемнику (источнику) информации,, который нахо5 дитс  вне процессора, т.е. подключен к входам-выходам 6-9, 13, 14, входам 11, 12 и выходу 10, выставл емый на выходе признак обращени  микропроцессора 15 уровень лог.О вместе с сигQ налом того же уровн  на выходе триггера 21, а также при. наличии высокого потенциала на выходе элемента И 26 установит через элемент И 22 высокий уровень сигнала на выходе за5 проса данного блока процессора 1 .Дл  установлени  св зи процессор ожидает . по вление высокого потенциала на входе разрешени . Этот сигнал, поступающий в соответствии с заданной систе0 мой приоритетов от арбитра 5 системной магистрали, воздействует на первый вход элемента И 24 и при высоком уровне потенциала (соответствует ситуации Обща  информационна  шина

5 свободна) на входе-выходе режима магистраЛи устройства 13, определ ет наличие лог.1 на 1-входе триггера 2t. Нарастание фронта сигнала на синхронизирующем входе 11 укажет

д триггеру 21 переход в состо ние 1, что обусловит прекращение действи  высоких уровней на входе-выходе устройства 13 и на выходе запроса данного блока процессора.

Уровень лог. 1 на пр мом выходе триггера 21 при начальном (нулевом ) состо нии пр мого выхода триггера 35, воздейству  через элемент И 23 на управл ющие входы ком5

мутаторов 17-20 и первый управл ющий вход коммутатора 16 данных, определ ет передачу на вход-выходы устройства 7-9 и выход 10 устройства задающих кодов с выходов микропроцессора 15. При этом наличие лог. 1 (режим чтени ) на втором управл ющем входе коммутатора 16 данных установит содержимое информационного входа-выхода устройства 6 на лини х информационного входа-выхода микропроцессора 15 и, наоборот, при отсутствии последней. Врем  сохранени  указанного состо ни  регулируетс  интервалом наличи  низкого уровн  сигнала готовности на входе-выходе устройства 14.

Высокий уровень сигнала на выходе элемента И 22 как и присутствие низкого уровн  на входе-выходе 14 при- наличии лог. 1 на выходе триггера 21 установит активное состо ние тактового входа микропроцессора 15, которое , будучи восприн тым по ниспадающему фронту сигнала на втором син- хровходе устройства 12 в такте перед реализацией чтени  либо записи, запретит изменение внутреннего состо ни  микропроцессора 15 и сохранит неизменным уровни сигналов на выходах микропроцессора 15.

Окончание цикла обращени  сопровождаетс  нар ду с завершением дей Обращени  к пам ти и Признак обращени  высокие уровни сигналов,на выходах Обращение к внешнему уст- ройству и Чтение-запись1 - низкие , а на адресном выходе - адресный код, старшие позиции которого воздействуют на элемент И 32 и вызывают на его выходе сигнал низкого

УРОВНЯ, что вместе с кодом группы младгаих позиций адресного выхода приведет к активизации первого, а затем и второго выходов дешифратора 29, сигналы которых используютс 

5 как импульсы занесени  информации соответственно в регистры 30 и 31. Значени , записываемые в указанные регистры, определ ютс  состо нием информационного входа-выхода данно-

0 го микропроцессора.

Далее процессором 1 дл  проверки наличи  ожидаемого событи  выполн етс  обращение, реализующее операцию чтени  из области событий. При этом

5 высокими уровн ми сигналов на выходах Чтение/запись и обращение к внешнему устройству и низким на выходе Обращение к пам ти микропроцессора вместе с кодом на адрес0 ном выходе последнего активизируетс  третий выход дешифратора 29, предназначенный дл  указани  режима процедуры Wait. По вление высокого уровн  на указанном выходе дешифратора

стви  сигналов на выходах сн тием ак- 29 определ ет наличие активного сиг тивного сигнала на выходе Признак нала на управл ющем нходе схемы 33 обращени  микропроцессора, вследствие сравнени  и снимает сигнал блокиров- чего триггер 21 возвращаетс  в нулеки на Нулевом входе триггера 35. Так как область событий процедуры

вое состо ние, происходит выключение коммутатора 16 данных, коммутатора 17 адреса и коммутаторов 18-20 управлени , а также через элемент НЕ 28 восстанавливаетс  высокий уровень на входе-выходе режима магистрали устройства 13.

Реализаци  процедуры Wait при рабте со спусковыми функци ми в системе осуществл етс  следующим образом.

Прежде всего блоком процессора 1 программно производитс  последовательна  запись ожидаемого значени  (параметра) спусковой функции в регистр 30 данных и требуемого кода спусковой функции (предполагаетс  использование трех кодовых комбина- , ций, соответствующих операци м сравнени  Больше, Меньше, Равно ) в регистр 31 кода. При этом микропроцессор 15 задает на выходах

29 определ ет наличие активного сиг нала на управл ющем нходе схемы 33 сравнени  и снимает сигнал блокиров-

ки на Нулевом входе триггера 35. Так как область событий процедуры

Wait это часть (заранее определенна ) объема адресного пространства блока 4 общей пам ти, то вхождение в цикл обращени  к ней осуществл етс  так же, как и при обращении к общей

пам ти (устройствам ввода-вывода), описанному выще, т.е. сопровождаетс  формированием на выходе запроса данного блока процессора 1 сигнала требовани  внешней магистрали и в случае

получени  от арбитра 5 разрешающего сигнала через коммутаторы 16-20 внутренн   магистраль подключаетс  к внешней.

Схемой 33 cpaBHt-ни  осуществл етс 

сравнение адресных кодов, наход щихс  на адресном выходе микропроцессора и на адресном входе-выходе устройства 7, а также сравниваютс  состо ни  выхода Обращение к пам ти микропро-

цессора и входа-выхода устройства 9. При совпадении указанных кодов,которое всегда возникает дл  активного (захватившего системную магистраль) процессора, на выходе схемы 33 срав- нени  по вл етс  .активный уровень лог. 1, разрешающий при наличии сигнала готовности на входе-выходе устройства 14 прохождение через элемен- ,„ ты И 36 и 37 синхроимпульсов входа 12 на триггер 35. По нарастающему фронту первого синхроимпульса, по вл ющегос  в такте текущего обращени , в котором информаци , считываема  из адресуемой  чейки блока 4 общей па- v м ти, поступает на информационный вход-выход устройства 6 и одновременно на первую группу входов компара- тора 34, в зависимости от того, совпадает или нет полученное сообщение с ожидаемым (состо ние второй группы входов компаратора 34), триггер 35 по состо нию своего информационного входа, определ емо выходом комJ5

20

25

паратора, или останетс  в прежнем состо нии лог. О (коды совпадают), или переключитс  в противоположное - лог,1 {коды не совпадают).

В первом случае наличие низких уровней на выходе триггера 35 и выходе запроса этого блока процессора совместно с высоким уровнем - указателем источника (приемника) о своей готовности в заданных тактах выполнит выдачу (прием) информационного слова - на входе-выходе устройства 14, определит присутствие лог.О на тактовом входе микропроцессора 15 что разрешит последнему закончить , - данный цикл чтени , завершение рого сопровождаетс  сн тием низкого уровн  на выходе обращени  микропроцессора , влекущего за собой сброс в нулевое состо ние триггера 21, вследствие чего через элемент И 23 выключаютс  коммутаторы 16-20, а через элемент НЕ 28 восстанавливаетс  высокий уровень сигнала на входе-выходе режима магистрали устройства 13 После чего процессор переходит к следующей команде выполн емой про- -, граммы.

Во втором случае наличие лог. Ч на выходе триггера 35 через элемент ИЛИ 27 определит активное состо ние тактового входа микропроцессора 15, которое, будучи восприн тым по ниспадающему фронту синхросигнала на

„

5

0

втором входе текущего такта обращени , запретит изменение.внутреннего состо ни  микропроцессора 15 и сохранит прежние уровни сигналов на выходах . Одновременно через элементы И 23, НЕ 28 допускаетс  формирование извне произвольного сигнала на входе-выходе режима магистрали устройства 13, а воздействие через элемент И 23 низкого уровн  на управл ющие входы коммутаторов t6-20 приведет к закрытию последних. Таким образом, процессор оказываетс  в состо нии ожидани  и находитс  в пассивном режиме слежени  за системной магистралью до тех пор, пока каким- либо процессором системы не будет выполнена запись ожидаемого событи  (константы) в ту  чейку общей пам ти, по адресу которой производитс  операци  чтени  этим ожидающим процессором. При этом соответ „

0

5

0

0

5

ствующий последнему триггер 35 благо- 5 дар  срабатыванию компаратора 34 переключаетс  в нулевое состо ние, что снимает активный уровень на тактовом входе микропроцессора 15   разрешает ожидающему микропроцессору закончить текущий цикл чтени .

Цикл записи блоками процессоров 1 в блок 4 общей пам ти осуществл етс  традиционным способом.

Выше представлено описание реализации процедуры Wait при работе со спусковыми функци ми процессором, получившем при этом разрешение от арбитра 5 системной магистрали.

В многопроцессорных конфигураци х каждый активный функционально однородный элемент - процессор, способный по собственной инициативе и асинхронно в системе выполнить поиск работы, реорганизацию управл ю- 5 ксих таблиц, управл ющей информации и обмен данными с общедоступными запоминающими устройствами, включает указанные функциональные узлы 1-3 и способен при обменах задать состо ние управл ющих системных входов-выходов.

В многопроцессорной системе дл  процедуры Wain реализованы совмещенные обмены типа Чтение-чтение и Чтение-запись. В обоих случа х пассивные процессоры - это процессоры, не завершившие операцию чтени  общей пам ти и наход щиес  в состо нии ожидани  из-за отсутстви  ожидаемого

событи  или из-за ожидани  захвата системной магистрали дл  выполнени  данного обращени . При этом в блоке 2 каждого пассивного процессора на третьем выходе дешифратора 29 сформирован высокий уровень сигнала,  вл ющийс  управл ющим сигналом соответствующей схемы 33 сравнени . В течение времени действи  этого сигнала схемой 33 сравнени  осуществл етс  сравнение кодов управл ющих линий, а также адресных кодов. При совпадении указанных кодов, которое возникает при выполнении активным процессором обмена, аналогично требуемому пассивными процессорами, на выходе схемы 33 сравнени  каждого такого процессора по витс  сигнал высокого уровн . Этот сигнал через эле

мент И 36 воздействует на единичный вход триггера 2t, устанавливает его в состо ние лог. 1 и через элемент И 22 снимает активный сигнал на выходе запроса блока 1 (если он был установлен), а также совместно с сигналом входа-выхода готовности 14 через элемент И 37 определ ет состо ние синхровхода триггера 42. В зависимости от информации, считываемой (совмещенный обмен Чтение-чтение) или записываемой (совмещенный обмен Чтение-запись) активным процессором в каждом пассивном процессоре, участвующем в таком обмене, с помощью триггера 35 в случае отсутстви  ожидаемого событи  осуществл етс  подтверждение ранее установленного состо ни  ожидани  микропроцессора, а в случае по влени  ожидаемого событи  (уровень лог. О на выходе компаратора 34) совместно с низкими уровн ми выхода запроса и входа-выхода 14 готовности устройства обеспечиваетс  отсутствие сигнала актив ного уровн  на тактовом входе микропроцессора , что разрешит последнему закончить текущий цикл чтени .

Claims (1)

1. Формула изобретени  Микропроцессорна  система, содержаща  п процессоров, блок общей пам ти , арбитр системной магистрали, причем информационные входы-выходы всех процессоров соединены с одноименным входом-выходом блока общей пам ти и  вл етс  одноименным входом-выходом устройства, адресный вход-выход которого соединен с адресным вхо0

   5

   0

   0

   5 с

   дом блока пам ти и с адресными выходами всех процессоров, входы-выходы Чтение-запись которых соединены с входом режима блока пам ти и  вл ютс  входом-выходом Чтение-запись устройства , вход-выход Обращение к пам ти которого соединен с одноименным входом блока пам ти и с одноименными входами-выходами всех процессоров , выходы Обращение к внешнему устройству которых объединены и  вл ютс  одноименным выходом устройства , первые и вторые входы синхронизации которого соединены соответственно с первыми и вторыми синхронизирующими пходами всех процессоров , нходы-знходы Чахват магистрали которых соединены и  вл ютс  входом-выходом Захват магистрали устройства, вход-ныход готовности которого соединен с одноименным выхо- ,дом блока пам ти и с одноименным входом всех процессоров, выходы запроса и входы Разрешение на захват магистрали которых соединены соответственно с одноименными входами и выходами арбитра системной магистрали , отличающа с  тем,

   5

   0

   что, с целью увеличени  производительности за счет уменьшени  интенсивности обращени  процессоров многопроцессорной системы к общей шине при работе со спусковыми функци ми, в нее введены п блоков системных операций и п блоков запуска, причем первый, второй и третий управл ющие выходы 1-го процессора (где i 1,...,п) соединены соответственно с управл ющими входами 1-го блока системных операций, адресный вход которого соединен с первым адресным входом 1-го блока запуска и с адресным выходом микропроцессора 1-го процессора , информационный выход которого соединен с информащ-юнным входом 1-го блока системных операций и с вторым адресным входом 1-го блока запуска , входы кода спусковой функции, 0 параметра спусковой функции, признака соединены соответственно с одноименными входами 1-го блока системных операций, выходы совпадени  и ожидани  1-го блока запуска соединены соответственно с одноименными входами 1-го процессора, входы синхронизации Готовности, Кода, Обращение к пам ти и третий адресный вход 1-го блока запуска соединены соответственно с вторым входом внешней синхронизации, с входом-выходом готовности, информационным

   15

   21

   %

   jfrt

   входом-выходом, входом-выходом Обращение к пам ти, с адресным входом-выходом устройства.

   Ј

   -

   30

   U

   в

   16

   -

   -Им |W

   JL

   jfrt

   ч

   -

   Фиг. 2

   L

   ®UeM

   Составитель Г.Смирнова Редактор Н.Гунысо Техред л.ОлийныкКорректор л.Патай

   -н

   JO

   Шиг.З