SU1302287A1 - Устройство дл сопр жени микропроцессора с магистралью - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в мультиплексорных системах , в которых взаимосв зь между устройствами осуществл етс  через интерфейс и 41. Целью изобретени   вл етс  расширение области применени , заключающеес  в запрете зах- вата магистрали при обращении к зан тому ресурсу, и сокращение времени захвата магистрали микропроцессором. Устройство содержит шесть триггеров, четыре элемента И, элемент И-НЕ, элемент И, п ть элементов НЕ, буферный регистр, три элемента ИЛИ. инверсных сигналов, элемент ИЛИ пр мых сигналов, управл емый генератор импульсов , 5 ил. С (5 (Л

Description

Изобретение относитс  к вычисли- тельной технике и может быть использовано в мультипроцессорных системах , в которых взаимосв зь между устройством осуществл етс  через интерфейс И 41.

Целью изобретени   вл етс  р асши- рение области применени , заключающеес  в запрете захвата магистрали при обращении к зан тому ресурсу.

При возможности обращени  к магистрали сокращаетс  врем  захвата магистрали одним микропроцессором jvIyльтипpoцeccopнoй системы.

На фиг. представлена бло-к-схема предлагаемого устройства; на фиг.2 - структурна  схема многопроцессорной системы, в которой используетс  устройство; на фиг.З - блок-схема моду- .д  процессора, в состав которого входит устройство; на фиг.4 и 5 - временные диаграммы циклов чтени  и записи .

Устройство (фиг.О содержит триг- гер 1 запроса магистрали, триггеры 2 и 3 зан тости магистрали, триггер 4 готовности, элемент И 5, элемент НЕ 6, Шину 7 запроса доступа к магистрали , элемент НЕ 8, щину 9 разре шени  доступа . к магистрали, формирователь 10 импульсов, шину 11 зан тости магистрали, элемент И-НЕ 12, входы 13 выбора формирователей управл ющих сигналов, элемент И 14, шину 15 готовности исполнител , элементы НЕ 16 и 17, шину 18 внешнего тактового сигнала, буферный регистр 19, триггер 20 ускоренного отключени , элементы И 2 и 22, первый 23 и тре- тий 24 элементы ИЛИ, шину 25 управлени  формировател ми сигналов адреса и данных, управл емый генератор 26 импульсов, элемент ИЛИ 27 инверсных сигналов, шину 28 чтени  пам ти магистрали, шину 29 записи магистрали в пам ть, ишну 30 ввода магистрали , шину 31 вывода магистрали, шину 32 требовани  доступа к магистрали, шину 33 запрета доступа к магистрали шину 34 приема микропроцессора, вход . ную шину 35 данных магистрали, выходную шину 36 данных магистрали, шину 37 сброса магистрали, шину 38 разрешени  установки, триггер 39 за- н тости, шину 40 синхросигналов микропроцессоров , шину 41 готовности микропроцессора, триггер 42 требовани  ресурса, элемент И 43, второй

элемент ИЛИ 44, элемент НЕ 45, шину 46 зан тости ресурса, четвертый элемент ИЛИ 47, шину 48 установки ресурса и шину 49 сброса ресурса.

Многопроцессорна  система (фиг,2) в которой в качестве магистрали используетс  интерфейс и 41 имеет несколько модулей 50,51 процессора, общее запоминающее устройство ЗУ 52, устройства 53 ввода-вывода. Устройства системы объединены магистралью, содержащей шины 54 адреса, шины 55 данных и шины 56 управл ющих сигналов .

Один из возможных вариантов включени  устройства 57 дл  сопр жени  микропроцессора с магистралью в состав модул  процессора приведен на фиг.З. Блок-схема модул  микропро- цессора содержит центральный процессор 58, шинные формирователи 59 адреса , шинные формирователи 60 данных шинные формирователи 61 управл ющих сигналов, усилитель 62 сигналов, элемент НЕ 63 и элемент ИЛИ 64. Микропроцессор 58 шинами адреса подключен к входам А шинных формирователей 59 адреса, а шинами данных - к входам шинных формирователей 60 данных. Входы 65 и 66 арбитра 67 запросов подключены к лини м запроса на досту к магистрали. Арбитр 67 запросов формирует в ответ на запросы только один из сигналов на выходах 68 и 69

приоритетного разрешени  доступа к магистрали.

В исходном состо нии триггер 20 ускоренного отключени  сброшен нулевым сигналом по шине 32, при этом подготавливаетс  к работе элемент И 22.

Триггер 1 запрета к магистрали устанавливаетс  по фронту такого сигнала по шине 18, проинвертиро- ванного элементом НЕ 16. Сигнал запроса доступа к магистрали с пр мого выхода триггер 1 через элемент НЕ 6 по шине 7 поступает на соответствующий этому процессору один из входов 65(66) арбитра 67 запросов системы (фиг.2). При отсутствии запросов с более высоким приоритетом арбитр 67 запросов вьщает по одному из выходов 68(69) сигнал разрешени  доступа, которьй с шины 9 (фиг.1) через элемент НЕ 8 поступает на вход элемента И 5. Если магистраль свободна, то на шине 11 зан тости имеетс  сигнал пассивного (единичного) уровн , который разрешает элементу И 5 пропускать сигнал запроса с пр мого выхода триггера 1 через элемент И 5 на вход триг- гера 2 зан тости магистрали. Последний устанавливаетс  следующим фронтом тактового сигнала с шины 18 по входу С через элементы НЕ 16 и 17. Установка триггера 2 вызывает форми- рование активного (нулевого) уровн  на шине 11. При этом запрещаетс  установка триггеров зан тости магистрали в остальных устройствах дл  сопр жени  в случае возникновени  сигнала требовани  запроса до завершени  цикла обмена данным процессором и разрешает сигналом по шине 25 прохождение информации через шинные формирователи 59 и 60 соответственно адреса и данных (фиг.З). Выдача управл ющих сигналов на магистраль разрешаетс  элементом И-НЕ 12 через один период внешнего тактового сигнала на шине 18, по которому происходит установка триггера 3 и на обоих входах элемента И-НЕ 12 по вл ютс  сигналы уровн  логической 1. В этот момент на управл ющих шинах 56 магистрали по вл етс  один из сигналов управлени  (запись - ши- на 29, чтение - шина 28, ввод - шина 30, вывод - шина 31), который через элемент 27 формирует сигнал запрета работы генератора тактовых сигналов, и на шине 18 удерживаетс  сигнал еди ничного уровн  до сн ти  сигнала запрета, т.е. до конца сохранени  активного уровн  управл ющего сигнала на одной из шин 56 магистрали.

Дл  случа  выполнени  операции

чтени  из пам ти общее ЗУ 52 в ответ на управл ющий сигнал чтени  по щине 28 выставл ет информацию на шины 55 данных и активный сигнал нулевого -уровн  на шину 15 готовности. По эта му сигналу через элемент И 14 устанавливаетс  триггер 20 ускоренного отключени . Прием сигнала готовности осуществл етс  только тем модулем npbtie ccopa, который получил доступ к магистрали. Дл  остальных модулей процессора многопроцессорной системы прием сигнала готовности запрещен так как триггеры 2 и 3 соответствую- щих им устройств дл  сопр жени  ос- .таютс  сброшенными.

Сигналом с выхода триггера 20 через элемент И 21 происходит защелкивание принимаемой информации с входных шин 35 данных в буферном регистре 19. Выдача прин той информации микропроцессору с выходов регистра 19 осуществл етс  до сн ти  сигнала приема на шине 34 по входу регистра 19. Установка триггера 20 приводит к сбросу- триггеров 1 и 2 по входам сигналом с выхода триггера 20 через один из входов элемента ИЛИ 23. Установленный в исходное положение триггер 1 через элемент 6 снимает активный уровень запроса с шины 7, подключенной по одному из входов 65,66 (фиг.2) к арбитру 67 запросов, а триггер 2 по второму вхо ду элемента И-НЕ 12 запрещает выдачу управл ющего сигнала на одну из шин 56 внешней магистрали системы (фиг.З) После сн ти  управл ющего сигнала с шины 28 с одной из шин 56 генератор Ф9рмирует первый отрицательный фронт тактовой последовательности сигналов на шине 18. По этому фронту сбрасываетс  триггер 3, так как на входе D присутствует сигнал нулевого уровн  с пр мого выхода триггера 2. Сигнал с инверсного выхода триггера 3 запрещает формирование сигнала выборки дл  шинных формирователей адреса и данных на шине 25 элементом ИЛИ 24 и снимает сигнал зан тости магистрали с шины 11 через формирователь 10. С этого момента магистраль системы полностью свободна и может быть использована другими активными устройствами.

Период внешнего тактового сигнала определ етс  требовани ми интерфейса и 41, а также задержками распространени  сигналов запроса доступа к магистрали и схемой арбитра 67 запросов (фиг.2).

Устройство дл  сопр жени  сокращает зан тость магистрали в циклах обмена с устройствами, подключенными к магистрали, и позвол ет запретить захват магистрали тем модул м процес сора, которые должны обратитьс  к за н тому ресурсу. Под ресурсом системы понимаютс  как внешние устройства, так и области общего ЗУ, обращение к которым других процессоров должно быть запрещено на врем , например, изменени  этих областей . Дл  этого магистраль системы дополн етс  шиной 46 зан тости ресурса , а в алгоритм работы отдельных модулей процессоров ввод тс  дополнительные команды. Так, при входа в программу обращани  к ресурсу наобходимо предусмотрать команду установки триггара 42 трабовани  ра- сурса, а при выхода из программы обращани  к расурсу - команду с бро- са триггара А2 требовани  расурса.

Устройство при обращании к расурсу работает следующим образом.

По команда установки триггера трабовани  ресурса триггер 42 пара- ходит в состо ние 2 по S-входу сигналом с шины 48.

В случае, асли триггер .39 зан тости расурса данного устройства сброшен и на шина 46 зан тости расурса присутствует активный вань, что говорит о зан тости ресурса другим модулем, то на входах эламанта ИЛИ 44 присутствуют сигналы «нулевого уровн  и по шине 33 осущаст вл атс  запрат на установку триггера 1 запроса доступа к магистрали данного устройства. Запрат. сохран - атс  до момента сн ти  сигнала активного уровн  с шины 46 зан тости расурса. Сигнал пассивного уровн  на щине 46 по входу элемента ИЛИ 44 разрешает прохождение сигнала доступа к магистрали через эламант И 22 на вход триггара 1, а по входу эламанта И 43 разрешает прохождение сигнала на вход триггера 39 зан тости ресурса. Последний устанавливаетс  по фронту тактового сигнала после по влени  сигнала на выходе элемента И 5, что приводит к формированию на элементе НЕ 45 сигнала активного уровн  на общей шина 46 зан тости расурс, который запрещает доступ к магистрали другим модул м процессоров при обращении к ресурсу, а по входу эламанта ИЛИ 44 с адиничного плеча триггара 39 разрешает прохождение запросов на доступ к магистрали от данного процессора.

Использованиа устройства в режима трабовани  ресурса можно по снить на таком.примере. Пусть в многопроцессорной системе имеетс  р д диспетчеров которыми могут быть модули 50,51 процессоров по продажа билетов, а в общем ЗУ 52 хранитс  информаци  о наличии мает. Каждый диспетчер посла опроса  чайки, в кс торой хранитс  информаци  о наличии свободных мест, должен произвести

022876

модификацию и запись новой информации на место предыдущей. При одновременном запроса насколькик диспатча- ров можат возникну гь .ситуаци , ког5 да в цикла считывание - модификаци  - запись одного процессора между считыванием и записью произошло считывание старой информации другим процессором , что приводит к выдача двух

10 или более билетов на одно место.

Применение триггера трабовани  расурса в данном приаме приводит к дополнению стандартного цикла двум  командами , что позволит устранить

f5 возникновение ошибок.

Claims (1)

1. Формула изобретени 

   Устройство дл  сопр жени  микропроцессора с магистралью, содержащее

   триггер запроса магистрали, два триггара зан тости магистрали, триггер готовности, два элемента И, элемент И-НЕ, четыре элемента.НЕ и формирователь импульсов, причем пр мой выход

   триггера запроса магистрали соединен с первым входом первого элемента И и с входом первого элемента НЕ, выход которого  вл етс  выходом устройства дл  подключени  к шине запроса доступа магистрали, вход второго элемента НЕ  вл етс  входом устройства дл  подключени  к шине разрешени  доступа магистрали, а выход второго элемента НЕ подключен к второму входу первого элемента И, третий вход которого соединен с выходом формироватал  импульсов, выход которого  вл етс  выходом устройства дл  подключени  k шина зан тости магистрали, выход парвого эламанта И подключай к входу установки первого триггера зан тости магистрали , вход сброса которого соадинан с входом сброса триггара запроса магистрали , пр мой выход первого триггера зан тости магистрали подключен к информационному входу второго триггера зан тости магистрали и к первому входу элемента И-НЕ, второй вход

   которого подключен к пр мому выходу второго триггера зан тости магистрали , а выход элемента И-НЕ  вл етс  выходом устройства дл  подключени  к входам разрашани  выдачи управл юЩих сигналов микропроцассора-, выход третьего элемента НЕ соединен с BXO-I дами синхронизации триггера запроса магистрали, второго триггара зан тости магистрали и с входом четвертого

   7

   элемента НЕ, выход которого соедин с входом синхронизации первого тригера зан тости магистрали инверсн выход второго триггера зан тости магистрали подключен к первому инверсному входу второго элемента И, второй вход которого  вл етс  входом устройства дл  подключени  к шине готовности магистрали, вход синхронизации триггера готовности  вл етс  входом устройства дл  подключени  к выходу синхросигналов

   микропроцессора, а выход триггера готовности  вл етс  выходом устройства дл  подключени  к входу готовности микропроцессора, о т л и ч а - ю щ е е с   тем, что, с целью расширени  области применени , в него введены буферный регистр, три элемента И, триггер ускоренного отключени , триггер зан тости ресурса, триггер требовани  ресурса, управл емый генератор импульсов, четыре элемента ИЛИ, элемент НЕ, причем входы данных буферного регистра  вл ютс  входами устройства дл  подключени  к шинам данных магистрали, выходы буферного регистра  вл ютс  выходами устройства дл  подключени  к шинам данных магистрали, вход разрешени  приема буферного регистра соединен с выходом третьего элемента И, первый вход которого соединен с входом чтени  буферного регистра и  вл етс  входом устройства дл  подключени  к выходу приема микропроцессора, вход сброса триггера ускоренного отключени  соединен с первым инверсным входом первого элемента ИЛИ, с первым входом четвертого элемента И и  вл етс  входом устройства дл  подключени  к шине требовани  доступа к магистрали микропроцессора, инверсный выход триггера ускоренного отключени  соединен с информационным входом триггера готовности, с вторыми входами третьего и четвертого элементов Ии с вторым инверсным входом первого элемента ИЛИ, информационный и сбросовый входы триггера, запроса

   магистрали соединены соответственно с выходом четвертого элемента И и инверсным выходом первого элемента ИЛИ, инверсные выходы первого и второго триггеров зан тости магистрали соединены „с инверсными входами треть8

   б

   его элемента ИЛИ, инверсный выход которого соединен с входом формировател  импульсов и  вл етс  выходом устройства дл  подключени  к входам разрешени  выдачи микропроцессора, информационный и синхронизируюпдай входы триггера ускоренного отключени  соединены соответственно с шиной положительного потенциала и с выходом второго элемента И, третий инверсный вход первого элемента ИЛИ соединен с первым инверсным входом четвертого элемента ИЛИ и-  вл етс  входом устройства дл  подключени 

   5 к шине сброса магистрали, выход первого элемента И соединен с первым входом п того элемента И, выход которого подключен к входу установки триггера зан тости ресурса, выход

   0 которого соединен с первым входом второго элемента ИЛИ и с входом п того элемента НЕ, выход которого соединен с вторыми входами п того элемента И, второго элемента ИЛИ и  вл 5 етс  выходом устройства дл  подключени  к шине зан тости ресурса магистрали , пр мой вход триггера требовани  ресурса  вл етс  входом устройства дл  подключени  к шине установки

   0 требовани  ресурса магистрали, тре- тий вход п того элемента И соединен с пр мым выходом триггера требовани  ресурса, инверсный выход которого соединен с третьим входом второго

   5 элемента ИЛИ и с входом разрешени 

   сброса триггера зан тости ресурса,

   синхронизируюший и сбросовый входы

   которого соединены соответственно

   ,с выходом четвертого элемента НЕ и

   0 с. инверсным выходом четвертого элемента ИЛИ, второй инверсный вход которого  вл етс  входом устройства дл  подключени  к шине сброса требовани  ресурса магистрали, выход вто5 рого элемента ИЛИ соединен с третьим входом четвертого элемента И инверсный выход четвертого элемента ИЛИ соединен с инверсным входом триггера требовани  ресурса, вход управ0 л емого генератора импульсов  вл етс  входом устройства дл  подключени  к шине режимных сигналов iaгиcтpaли, выход управл емого генератора импульсов соединен с входом третьего

   5 элемента НЕ и  вл етс  тактовым выходом устройства.

   (риг-З

   Ю

   f

   rs

   Фиг.

   Фиг. 5

   Редактор И.Николайчук

   Составитель Г.Стернин Техред Л.Олейник

   Заказ 1217У48Тираж 673Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д.4/5

   -

   Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4

   Корректор А.Ильин