SU1608665A1 - Арбитр системной шины - Google Patents
Арбитр системной шины Download PDFInfo
- Publication number
- SU1608665A1 SU1608665A1 SU884629005A SU4629005A SU1608665A1 SU 1608665 A1 SU1608665 A1 SU 1608665A1 SU 884629005 A SU884629005 A SU 884629005A SU 4629005 A SU4629005 A SU 4629005A SU 1608665 A1 SU1608665 A1 SU 1608665A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- decoder
- register
- Prior art date
Links
Landscapes
- Bus Control (AREA)
Abstract
Изобретение может быть использовано при построении многопроцессорных систем сбора и обработки информации в вычислительных комплексах, где требуетс арбитраж устройств, имеющих доступ к системной шине. Цель изобретени - расширение области применени за счет принудительного сброса активного элемента системы, дольше допустимого зан вшего системную шину. Арбитр содержит блок 1 приоритетного прерывани , дешифратор 2, триггер 4, регистр 3, обеспечивающий фиксацию кода текущего запроса прерывани , счетчик 9, элементы И 5, 6, 8, 10 и элемент НЕ 7. 1 ил.
Description
Изобретение относится к вычислительной технике и может найти применение в многопроцессорных вычислительных' системах, в которых обмен информацией $ организован с помощью общей магистрали.
Целью изобретения является расширение области применения устройства за счет принудительного сброса актив- эд ного элемента системы, дольше допустимого занявшего системную шину.
На чертеже изображена функциональная схема арбитра.
Арбитр содержит блок 1 приоритет- эд ного прерывания (БПП), дешифратор 2, регистр 3, триггер 4, элементы И 5 и 6, элемент НЕ 7, элемент И 8, счетчик 9, элемент И 10, вход 11 запуска устройства, вход 12 опроса устройст- 20 ва, тактовый вход 13 устройства, запросные входы 14 устройства, группу информационных выходов 15 устройства, группу сигнальных выходов 16 устройства. 25
Арбитр работает следующим образом.
Запросы на занятие магистрали, поступающие на входы 14, обеспечивают выделение в двоичном виде кода прерывания с наивысшим приоритетом и под- эд готавливают через регистр 3 выделение сигнала разрешения занятия системной шины с соответствующего выхода дешифратора 2. Открывание дешифратора 2 осуществляется сигналом с выхода БПП ^5 1 и с выхода триггера 4,- который переводится в рабочее состояние сигналом с выхода БПП 1, свидетельствующим об обслуживании запроса. В исходное состояние триггер 4 перево- дд дится сигналом с входа 11 устройства, высокий уровень которого свидетельствует об освобождении системной шины. При этом может быть обслужен запрос с любым уровнем приоритета, д^ поскольку сигнал с входа 11 устройства поступает на соответствующий вход БПП 1. Запись кода прерывания в регистр 3 осуществляется сборкой i сигнала с входа 11 и сигнала с выхода $θ элемента И 5, на входы которого поступает сигнал с выхода БПП 1 и сигнала 12,представляющего собой системную частоту. Как только БПП 1 воспринял запрос и на соответствующем выходе 15 дешифратора 2 вьщелился сигнал разрешения занятия системной шины, уровень сигнала с входа 11 становится нулевым, что означает занятость системной шины, и создается возможность для обеспечения счета счетчика 9 от сигнала 13 через элемент И 8. Если в течение заданного промежутка времени системная шина не будет освобождена, т.е. на входе 11 не будет нулевого сигнала, то с выхода счетчика 9 будет выдан сигнал, который обеспечит открытие через элемент И 10 дешифратора 2 и выделение нулевого сигнала с соответствующего выхода 16 в соответствии с номером запроса, который занял шину. Адрес сигнала 16 при этом создается совокупностью 3-х выходов БПП 1 и сигнала с выхода триггера 4. Этим обеспечивается принудительный сброс активного элемента, более допустимого занявшего системную шину.
Claims (1)
- Формула изобретенияАрбитр системной шины,содержащий блок приоритетного прерывания, дешифратор, триггер, три элемента И и элемент НЕ, причем входы запросов с арбитра соединены с информационными входами блока приоритетных прерываний, первая и вторая группы выходов дешифратора являются соответственно группой выходов разрешения занятия ί системной шины и группой адресных выходов арбитра, выход разрешения прерывания блока приоритетного прерывания соединен с первым входом управления дешифратора, выход триггера соединен с первым входом первого элемента И, отличающийся тем, что,, с целью расширения области применения арбитра за счет принудительного сброса активного элемента системы, дольше допустимого занявшего системную шину, в него введены регистр, счетчик и четвертый элемент И, причем выход прерывания блока приоритетного прерывания соединен с первым входом второго элемента И и с тактовым входом триггера,второй вход второго элемента И соединен с входом опроса устройства, выход второго элемента И соединен с входом записи блока приоритетного прерывания и первым входом третьего элемента И, вход запуска блока приоритетного прерывания соединен с входом запуска арбитра, с вторым входом третьего элемента И, с информационным входом триггера, с входом сброса счетчика и через элемент ра, вани ния ных соед гист го э соед И, вНЕ - с единичным входом триггегруппа выходов вьщачи кода преры[я блока приоритетного прерывасоединена с группой информационвходов регистра, выход триггера щнен с информационным входом ре•ра и с первым входом четверто'Лемента И, вход записи регистра ;инен с выходом ыходы регистра1608665 * мационными входами дешифратора, второй вход четвертого элемента И соединен с тактовым входом арбитра,выход четвертого элемента И соединен со счетным входом счетчика, реполнения которого соединен с рым входом первого элемента И, ход которого соединен с вторым дом управления дешифратора.I
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884629005A SU1608665A1 (ru) | 1988-12-30 | 1988-12-30 | Арбитр системной шины |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU884629005A SU1608665A1 (ru) | 1988-12-30 | 1988-12-30 | Арбитр системной шины |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1608665A1 true SU1608665A1 (ru) | 1990-11-23 |
Family
ID=21419056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU884629005A SU1608665A1 (ru) | 1988-12-30 | 1988-12-30 | Арбитр системной шины |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1608665A1 (ru) |
-
1988
- 1988-12-30 SU SU884629005A patent/SU1608665A1/ru active
Non-Patent Citations (1)
Title |
---|
1 4629005/24-24 30.12.88 23.11.90. Бкш. № 43 I.M.Владимирский, С.А„Галанцев .Журкина 681.325(088.8) Авторское свидетельство СССР № 1242949, кл. G 06 F 9/46, 1984. Микропроцессорные средства и систеУ1ы. 1986, № 6, с.10, 11,рис.5. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4449183A (en) | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems | |
US4959781A (en) | System for assigning interrupts to least busy processor that already loaded same class of interrupt routines | |
US4797815A (en) | Interleaved synchronous bus access protocol for a shared memory multi-processor system | |
EP0581335B1 (en) | Data processing system having units competing for access to shared resources and arbitration unit responsive to the status of the shared resources | |
US4831523A (en) | Multiple DMA controller chip sequencer | |
EP0382469B1 (en) | Arbitration of bus access in digital computers | |
US5884095A (en) | Direct memory access controller having programmable timing | |
US6356963B1 (en) | Long latency interrupt handling and input/output write posting | |
WO1992003793A1 (en) | Interrupt control for multiprocessor computer system | |
JPH11513150A (ja) | Pci間ブリッジを統合する入出力プロセッサ用アーキテクチャ | |
JPS63244158A (ja) | コンピュータ・システム | |
KR960038633A (ko) | 버스중재시스템, 버스중재회로, 버스중재방법 및 데이타 전송방법 | |
CA2067602C (en) | Personal computer with anticipatory memory control signalling | |
KR960042385A (ko) | 엘알유(lru)에 의한 중재기 | |
US4604685A (en) | Two stage selection based on time of arrival and predetermined priority in a bus priority resolver | |
US5933616A (en) | Multiple bus system bus arbitration according to type of transaction requested and the availability status of the data buffer between the buses | |
US6279066B1 (en) | System for negotiating access to a shared resource by arbitration logic in a shared resource negotiator | |
SU1608665A1 (ru) | Арбитр системной шины | |
US5557756A (en) | Chained arbitration | |
CA2145553A1 (en) | Multi-Processor System Including Priority Arbitrator for Arbitrating Request Issued from Processors | |
US5872937A (en) | System for optimizing bus arbitration latency and method therefor | |
EP0533429B1 (en) | Computer bus control system | |
JPH0330175B2 (ru) | ||
JPH081632B2 (ja) | 共有バスを有するデータ処理システムおよびその優先度決定回路 | |
CA1299295C (en) | Dma access arbitration device in which cpu can arbitrate on behalfof attachment having no arbiter |