KR960038633A - 버스중재시스템, 버스중재회로, 버스중재방법 및 데이타 전송방법 - Google Patents

버스중재시스템, 버스중재회로, 버스중재방법 및 데이타 전송방법 Download PDF

Info

Publication number
KR960038633A
KR960038633A KR1019960009660A KR19960009660A KR960038633A KR 960038633 A KR960038633 A KR 960038633A KR 1019960009660 A KR1019960009660 A KR 1019960009660A KR 19960009660 A KR19960009660 A KR 19960009660A KR 960038633 A KR960038633 A KR 960038633A
Authority
KR
South Korea
Prior art keywords
bus
master
slave
transaction
signal
Prior art date
Application number
KR1019960009660A
Other languages
English (en)
Other versions
KR0167818B1 (ko
Inventor
에프. 부리 베카라
이. 쿨만 찰스
제이. 로만 테렌스
더블유. 송거 닐
Original Assignee
윌리엄 티. 엘리스
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 티. 엘리스, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 윌리엄 티. 엘리스
Publication of KR960038633A publication Critical patent/KR960038633A/ko
Application granted granted Critical
Publication of KR0167818B1 publication Critical patent/KR0167818B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)

Abstract

분할 트랜잭션 버그 프로토콜(split transaction bus protocols)을 인에이블하는 중재에 대한 배치 및 방법은 슬레이브(slave)를 제공하여 요구된 트랜잭션을 종료시키도록 슬레이브가 준비되지 않은 경우 마스크 레지스터(mask register)내의 마스크 비트(mask bit)를 세트하는 마스크 신호를 단정한다. 요구 마스터(requesting master)는 마스크 비트가 레지스터내에서 세트되는 동안 버스로부터 분리되어 재중재(re-arbitrating)가 방지된다. 슬레이브가 트랜잭션을 종료시키도록 준비되어 있을 경우, 해제 마스터 신호(release master signal)가 단정되어 쉬프트 레지스터(shift register)내의 비트가 리세트되도록 한다. 그리고 나서 이 요구 마스터는 버스 이용을 재중재하여 트랜잭션을 종료시킬 수 있다. 버스의 이용가능한 대역폭이 증가되는데 그 이유는 다른 마스터가 제1요구 마스터와의 트랜잭션을 종료시키도록 준비될 때까지 중재하는 버스를 이용한다.

Description

버스중재시스템, 버스중재회로, 버스중재방법 및 데이타 전송방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 중재 메카니즘 및 방법을 이용하고, 중앙 중재 장치를 포함하는 시스템을 나타내는 블럭도, 제2도는 제1도와 유사하나, MASTER-ID 버스를 이용하지 않는 실시예를 나타내는 블럭도, 제3도는 본 발명의 중재 방법의 예시적인 실시예를 예시하는 흐름도.

Claims (44)

  1. 버스(a bus)와; 상기 버스에 접속되어, 상기 버스에 대해 중재를 요구하고 상기 버스에 승인(gant)되자마자 트랜잭션(a transaction)을 개시하기 위한 로직(logic)을 구비하는 다수의 마스터(a plurality of masters)와; 상기 버스에 접속되어, 슬레이브(slaves)중 적어도 하나는 상기 트랜잭션을 종료시키도록 상기 슬레이브의 용이성(readiness)을 표시하기 위한 로직을 구비하는 다수의 슬레이브(a plurality of slaves); 및 상기 트랜잭션이 요구되었던 슬레이브가 상기 트랜잭션을 종료시키도록 준비되지 않은 경우 마스터를 상기 버스로부터 분리하는 로직과, 상기 슬레이브가 상기 트랜잭션을 종료시키도록 준비가 될 때까지 상기 마스터가 상기 버스에 대해 재중재(re-arbtrate)하는 것을 방지하는 로직을 구비하는 중재자(an arbiter)를 포함하는 버스 중재 시스템
  2. 제1항에 있어서, 상기 트랜잭션을 종료시키도록 상기 슬레이브의 용이성을 표시하기 위한 로직은, 상기 슬레이브가 요구 마스터(a requesting master)와의 트랜잭션을 종료시키도록 준비되지 않음을 표시하는 제1신호(a first signal)가 생성되는 시점에서 상기 중재자에 접속된 제1출력(a first output); 및 상기 슬레이브가 상기 요구 마스터와의 트랜잭션을 종료시키도록 준비되어 있음을 표시하는 제2신호(a second signal)가 생성되는 시점에서 상기 중재자의 접속된 제2출력(a second output)을 포함하는 버스 중재 시스템
  3. 제2항에 있어서, 상기 중재자는 상기 제1신호에 응답하여 상기 요구 마스터를 식별하는 마스크 표시기(a mask indicator)를 세트하는 마스크된 마스터 레지스터(a masked master register)와; 상기 마스크된 마스터 레지스터가 상기 요구 마스터의 상기 마스크 표시기를 구비하는 한 상기 요구 마스터가 버스에 대해 재중재하는 것을 방지하고, 상기 마스크된 마스터 레지스터가 상기 요구 마스터의 상기 마스크 표시기를 구비하지 않는 경우 상기 요구 마스터가 버스에 대해 재중재하도록 허용하기 위한 로직과; 상기 제2신호의 수신에 응답하여 상기 마스크된 마스터 레지스터로부터 상기 요구 마스터의 상기 마스크 표시기를 리세트(reset)하기 위한 로직을 포함하는 버스 중재 시스템
  4. 제2항에 있어서, 상기 슬레이브와 상기 중재 수단사이에 접속된 마스터 식별 버스(a master identification bus)를 더 구비하여, 상기 슬레이브는 상기 중재 수단에 대해 상기 요구 마스터를 식별하는 신호가 생성되는 시점에서, 상기 마스터 식별 버스에 접속된 제3출력(a third output)을 포함하는 버스 중재 시스템
  5. 제1항에 있어서, 상기 버스는 접속된 트랜잭션 버스(a connected transaction bus)인 버스 중재 시스템
  6. 제5항에 있어서, 상기 접속된 트랜잭션 버스는 주변 소자 인터페이스(a peripheral component interface; PCI) 버스인 버스 중재 시스템
  7. 제1항에 있어서, 상기 중재자는 상기 마스터가 버스에 대해 재중재하도록 허용되는 경우 상기 버스에 대해 재중재하는 것을 방지하였던 마스터에 최고 우선순위(a highest priority)를 할당하기 위한 로직을 포함하는 버스 중재 시스템
  8. 제1항에 있어서, 상기 중재자는 상기 슬레이브중 임의의 한 슬레이브가 상기 제2신호를 생성할 때마다 상기 마스크 표시기가 세트되었던 모든 마스터에 대해 상기 마스크 표시기를 총체적으로 리세트하기 위한 로직을 포함하는 버스 중재 시스템
  9. 제8항에 있어서, 상기 중재자는 상기 마스크 표시기가 리세트되었던 각각의 마스터에 대응하는 일시적 표시기(a temporary indicator)를 세트하는 일시적 마스크 레지스터(a temporary mask register)와; 고 우선순위(higher priority)마스터의 각각이 버스에 우위를 가질 때까지 마스크 표시기가 모든 다른 마스터상에서의 중재를 위해 상기 고 우선순위로 리세트되었던 마스터 각각을 일시적으로 할당하기 위한 로직으로서, 각각의 일시적 표시기는 대응하는 버스에 우위를 가지는 고 우선순위 마스터가 버스에 리세트되는 상기 로직을 포함하는 버스 중재 시스템
  10. 다수의 마스터 및 적어도 하나의 슬레이브가 접속되는 버스에 대한 중재 회로(an arbitration circuit)에 있어서, 버스를 요구하는 상기 마스터들간을 중재하고 상기 중재의 위닝 마스터(a winning master)에 버스를 승인하기 위한 중재 로직(arbitration logic)과; 트랜잭션을 종료시킬 수 없는 상기 위닝 마스터에 의해 트랜잭션이 요구되는 슬레이브에 응답하여 상기 위닝 마스터를 버스로부터 분리하기 위한 로직; 및 상기 슬레이브가 상기 트랜잭션을 종료시킬 수 없는 한 상기 요구 마스터가 버스에 대해 재중재하는 것을 방지하기 위한 로직을 포함하는 버스 중재 회로
  11. 제10항에 있어서, 상기 중재 로직은 상기 마스터로부터 중재 요구를 수신하는 입력(an input)을 포함하는 버스 중재 회로
  12. 제10항에 있어서, 상기 분리하는 로직은, 상기 슬레이브가 요구 마스터와의 트랜잭션을 종료시키도록 준비되어 있지 않음을, 표시하는 트랜잭션이 요구되는 슬레이브로부터 제1신호를 수신하는 입력과, 상기 제1신호에 응답하여 상기 요구 마스터의 표시기를 세트하는 마스크된 마스터 레지스터를 포함하는 버스 중재 회로
  13. 제12항에 있어서, 상기 방지하는 로직은 상기 마스크된 마스터 레지스터에 접속되고 상기 요구 마스터와의 트랜잭션을 종료시키도록 상기 슬레이브가 준비가 되어 있음을 표시하는 슬레이브로부터 제2신호를 수신하는 입력을 구비하고, 상기 마스크된 마스터 레지스터는 상기 제2신호의 수신에 응답하여 상기 요구 마스터의 표시기를 리세트하는 버스 중재 회로
  14. 제12항에 있어서, 상기 마스크된 마스터 레지스터는 상기 요구 마스터의 식별자(identifier)를 포함하고, 상기 방지하는 로직은 상기 마스크된 마스터 레지스터가 상기 요구 마스터의 표시기를 구비하지 않는 경우 상기 요구 마스터가 버스에 대해 재중재하도록 허용하기 위한 로직을 포함하는 버스 중재 회로
  15. 제14항에 있어서, 마스터 식별 버스를 통해 상기 슬레이브로부터 마스터 식별 신호를 수신하기 위한 마스터 식별 버스 입력(a master identification bus input)을 더 포함하는 버스 중재 회로
  16. 버스에 대해 중재하기 위한 방법에 있어서, 마스터가 중재에 우위를 가지는 경우 버스에 대해 중재하는 상기 버스를 상기 마스터에 승인하는 단계와; 버스상에서 슬레이브와의 트랜잭션을 위해 버스상의 요구를 마스터에 의해 다정하는 단계와; 상기 슬레이브가 트랜잭션을 종료시키도록 준비가 되어 있지않음을 표시하는 제1신호를 상기 슬레이브에 의해 단정하고 상기 마스터를 재시도(retry)하는 단계와; 상기 슬레이브가 상기 트랜잭션을 종료시키도록 준비가 되어 있지 않다는 상기 제1신호를 상기 슬레이브가 단정하는 경우 상기 마스터가 버스에 대해 재중재하는 것을 방지하고, 다른 마스터가 버스에 대해 재중재하도록 허용하는 단계와; 상기 슬레이브가 트랜잭션을 종료시키도록 준비가 된 경우 상기 슬레이브가 트랜잭션을 종료시키도록 준비가 되어 있음을 표시하는 제2신호를 상기 슬레이브에 의해 단정하는 단계와; 상기 슬레이브가 상기 제2신호를 단정하는 경우 상기 마스트가 버스에 대해 재중재하도록 허용하고, 상기 마스터가 중재에 우위를 가지는 경우 상기 마스터에 버스를 승인하는 단계를 포함하는 버스 중재 방법
  17. 제16항에 있어서, 상기 제1신호는 마스크 마스터 신호(a mask master signal)를 구비하여, 상기 마스터가 버스에 대해 재중재하는 것을 방지하는 단계는, 버스에 대해 재중재하는 것이 방지되는 마스터를 식별하는 마스크 표시기를 세팅하는 단계를 포함하는 버스 중재 방법
  18. 제17항에 있어서, 상기 제2신호는 마스크 해제 신호(a mask release signal)를 구비하여, 상기 마스터가 재중재하도록 허용하는 단계는, 마스크 표시기를 리세팅하는 단계를 포함하는 버스 중재 방법
  19. 제18항에 있어서, 상기 마스크 표시기가 상기 제1 및 제2신호에 따라 세트되고 리세트되는 중앙 중재 회로(a central arbitrarion circuit)에서 마스크 레지스터(a mask register)내의 버스에 접속된 마스터의 각각에 대해 상기 마스크 표시기를 저장하는 단계를 더 포함하는 버스 중재 방법
  20. 제19항에 있어서, 상기 버스는 접속된 트랜잭션 버스(a connected transaction bus)인 버스 중재 방법
  21. 제20항에 있어서, 상기 접속된 트랜잭션 버스는 주변 소자 인처페이스(peripheral component interface; PCI) 버스인 버스 중재 방법
  22. 제18항에 있어서, 상기 마스터에서 상기 마스크 레지스터내의 버스에 접속된 상기 마스터의 각각에 대해 상기 마스크 표시기를 저장하는 단계로서, 상기 마스터는 버스에 대해 분산된 중재(a distributed arbitration)를 수행하고, 상기 마스크 표시기는 상기 제1 및 제2신호에 따라 세트되로 리세트되는 상기 저장 단계를 더 포함하는 버스 중재 방법
  23. 제17항에 있어서, 상기 제1 및 제2신호는 트랜잭션에 대해 요구를 단정했던 특정의 마스터를 표시하는 마스터 식별 신호를 더 포함하는 버스 중재 방법
  24. 제23항에 있어서, 상기 마스터가 버스에 대해 재중재하도록 허용되는 경우 버스에 대해 재중재하는 것이 방지되었던 마스터에 최고 우선순위(a highest priority)를 할당하는 단계를 더 포함하는 버스 중재 방법
  25. 제24항에 있어서, 상기 할당 단계는 상기 슬레이브가 상기 제2신호를 단정하는 경우 상기 마스터 식별 신호에 식별된 상기 마스터의 마스크 식별자를 리세팅하는 단계를 포함하는 버스 중재 방법
  26. 제25항에 있어서, 다수의 슬레이브가 각종 마스터로부터의 요구에 관계된 제2신호를 단정하고, 상기 제2신호가 단정되는 순서로 상기 제2신호로 식별된 이들 마스터에 재중재를 위한 최고 우선순위를 할당하는 단계를 더 포함하는 버스 중재 방법
  27. 제16항에 있어서, 상기 마스터가 버스에 대해 재중재하도록 허용되는 경우 버스에 대해 재중재하는 것이 방지되었던 마스터에 최고 우선순위를 할당하는 단계를 포함하는 버스 중재 방법
  28. 제17항에 있어서, 다수의 마스터 및 슬레이브가 버스에 접속되어, 개별적인 마스터에 대한 상기 마스크 표시기가 개별적인 마스터를 수반하는 트랜잭션을 위해 상기 제1신호의 단정에 따라 개별적으로 세트되는 중앙 중재 회로에서 마스크 레지스터내의 버스에 접속된 마스터의 각각에 대해 마스크 표시기를 저장하고, 임의의 슬레이브가 상기 제2신호를 단정할 때마다 상기 마스크 표시기가 세트되었던 모든 마스터에 대해 상기 마스크 표시기를 총체적으로 리세팅하는 단계를 더 포함하는 버스 중재 방법
  29. 제28항에 있어서, 상기 마스크 식별자가 리세트되었던 마스터의 리스트(a list of master)를 저장하는 단계와; 상기 마스크 식별자가 다른 모든 마스터를 통해 우선순위로 리세트되었던 마스터의 각각을 할당하는 단계와; 우선순위로 할당되었던 마스터들간에 중재하는 단계와; 위닝 마스터에 버스를 승인하는 단계 및; 우선순위로 할당되었던 마스터의 각각이 버스에 승인된 후 모든 마스터들간에 중재를 재개시(resume)하는 단계를 더 포함하는 버스 중재 방법
  30. 버스를 통해 데이타를 전송하는 방법에 있어서, 마스터가 중재에 우위를 가지는 경우, 버스에 대해 중재하는 상기 마스터를 상기 버스에 승인하는 단계와; 슬레이브로부터 버스상의 데이타 전송을 위해 버스상의 요구를 상기 마스터에 의해 단정하는 단계와; 상기 슬레이브가 트랜잭션을 종료시키도록 준비되어 있지 않음을 표시하는 제1신호를 상기 슬레이브에 의해 단정하고, 상기 마스터를 재시도하는 단계와; 상기 슬레이브가 트랜잭션을 종료시키도록 준비가 되어 있지 않다는 신호를 상기 슬레이브가 단정하는 경우 상기 마스터가 버스에 대해 재중재하는 것을 방지하고, 다른 마스터가 버스에 대해 중재하도록 허용하는 단계와; 상기 슬레이브가 트랜잭션을 종료시키도록 준비가 된 경우 상기 슬레이브가 트랜잭션을 종료시키도록 준비가 되어 있음을 표시하는 제2신호를 상기 슬레이브에 의해 단정하는 단계와; 상기 마스터가 중재에 우위를 가지는 경우 상기 마스터가 버스에 대해 재중재하도록 허용하고 상기 마스터에 버스를 승인하는 단계와; 상기 슬레이브로부터 버스를 통한 데이타 전송을 위해 버스상의 요구를 상기 마스터에 의해 재단정(re-assert)하는 단계; 및 상기 슬레이브로부터 상기 마스터로 버스를 통해 요구된 데이타를 전송하는 단계를 포함하는 데이타 전송 방법
  31. 제30항에 있어서, 상기 제1신호는 마스크 마스터 신호를 구비하여, 상기 마스터가 버스에 대해 재중재하는 것을 방지하는 단계는, 버스에 대해 재중재하는 것이 방지되는 마스터를 식별하는 마스크 표시기를 세팅하는 단계를 포함하는 데이타 전송 방법
  32. 제31항에 있어서, 상기 제2신호는 마스크 해제 신호를 구비하여, 상기 마스터가 재중재하도록 허용하는 단계는, 마스크 표시기를 리세팅하는 단계를 포함하는 데이타 전송 방법
  33. 제32항에 있어서, 상기 마스크 표시기가 상기 제1 및 제2신호에 따라 세트되고 리세트되는 중앙 중재 회로에서 마스크 레지스터내의 버스에 접속된 마스터의 각각에 대해 상기 마스크 표시기를 저장하는 단계를 더 포함하는 데이타 전송 방법
  34. 제33항에 있어서, 상기 버스는 접속된 트랜잭션 버스인 데이타 전송 방법
  35. 제34항에 있어서, 상기 접속된 트랜잭션 버스는 주변 소자 인터페이스 버스인 데이타 전송 방법
  36. 제35항에 있어서, 상기 마스터에서 상기 마스크 레지스터내의 버스에 접속된 상기 마스터의 각각에 대해 상기 마스크 표시기를 저장하는 단계로서, 상기 마스터는 버스에 대해 분산된 중재를 수행하고, 상기 마스크 표시기는 상기 제1 및 제2신호에 따라 세트되고 리세트되는 상기 저장단계를 더 포함하는 데이타 전송 방법
  37. 제31항에 있어서, 상기 제1 및 제2신호는 트랜잭션에 대해 요구를 단정했던 특정의 마스터를 표시하는 마스터 식별 신호를 더 포함하는 데이타 전송 방법
  38. 제37항에 있어서, 상기 마스터가 버스에 대해 재중재하도록 허용되는 경우 버스에 대해 재중재하는 것이 방지되었던 마스터에 최고 우선순위를 할당하는 단계를 더 포함하는 데이타 전송 방법
  39. 제38항에 있어서, 상기 할당 단계는 상기 슬레이브가 상기 제2신호를 단정하는 경우 상기 마스터 식별 신호에 의해 식별된 상기 마스터의 마스크 식별자를 리세팅하는 단계를 포함하는 데이타 전송 방법
  40. 제39항에 있어서, 다수의 슬레이브가 각종 마스터로부터의 요구에 관계된 제2신호를 단정하고, 상기 제2신호가 단정되는 순서로 상기 제2신호로 식별된 이들 마스터에 재중재를 위한 최고 우선순위를 할당하는 단계를 더 포함하는 데이타 전송 방법
  41. 제30항에 있어서, 상기 마스터가 버스에 대해 재중재하도록 허용되는 경우 버스에 대해 재중재하는 것이 방지되었던 마스터에 최고 우선순위를 할당하는 단체를 더 포함하는 데이타 전송 방법
  42. 제31항에 있어서, 다수의 마스터 및 슬레이브가 버스에 접속되어, 개별적인 마스터에 대한 상기 마스크 표시기가 개별적인 마스터를 수반하는 트랜잭션을 위해 상기 제1신호의 단정에 따라 개별적으로 세트되는 중앙 중재 회로에서 마스크 레지스터내의 버스에 접속된 마스터의 각각에 대해 마스크 표시기를 저장하고, 임의의 슬레이브가 상기 제2신호를 단정할 때마다 상기 마스크 표시기가 세트되었던 모든 마스터에 대해 상기 마스크 표시기를 총체적으로 리세팅하는 단계를 더 포함하는 데이타 전송 방법
  43. 제42항에 있어서, 상기 마스크 식별자가 리세트되었던 마스터의 리스트를 저장하는 단계와; 상기 마스크 식별자가 다른 모든 마스터를 통해 우선순위로 리세트되었던 마스터의 각각을 할당하는 단계와; 우선순위로 할당되었던 마스터들간에 중재하는 단계와; 위닝 마스터에 버스를 승인하는 단계 및; 우선순위로 할당되었던 마스터의 각각이 버스에 승인된 후 모든 마스터들간에 중재를 재개시하는 단계를 더 포함하는 데이타 전송 방법
  44. 버스에 대해 중재하는 방법에 있어서, 버스를 요구하는 마스터들간에 중재하고, 상기 마스터중 하나에 버스를 승인하는 단계로서, 상기 마스터는 슬레이브와의 트랜잭션을 요구하는 상기 단계와; 상기 슬레이브가 트랜잭션을 종료시키도록 준비가 되지 않은 경우 상기 마스터를 재시도하는 단계와; 상기 슬레이브가 트랜잭션을 종료시키도록 준비가 될 때까지 상기 마스터가 버스에 대해 재중재하는 것을 방지하는 단계와; 상기 슬레이브가 트랜잭션을 종료시키도록 준비가 된 경우 상기 마스터가 버스에 대해 재중재하도록 허용하는 단계를 포함하는 버스 중재 방법.
KR1019960009660A 1995-04-13 1996-03-30 버스 중재 시스템, 버스 중재 회로, 버스 중재 방법 및 데이타 전송 방법 KR0167818B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/421,114 US5621897A (en) 1995-04-13 1995-04-13 Method and apparatus for arbitrating for a bus to enable split transaction bus protocols
US08/421,114 1995-04-13
US8/421,114 1995-04-13

Publications (2)

Publication Number Publication Date
KR960038633A true KR960038633A (ko) 1996-11-21
KR0167818B1 KR0167818B1 (ko) 1999-01-15

Family

ID=23669216

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960009660A KR0167818B1 (ko) 1995-04-13 1996-03-30 버스 중재 시스템, 버스 중재 회로, 버스 중재 방법 및 데이타 전송 방법

Country Status (4)

Country Link
US (1) US5621897A (ko)
EP (1) EP0737924A3 (ko)
JP (1) JPH08297632A (ko)
KR (1) KR0167818B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650423B1 (ko) * 2003-08-29 2006-11-29 인터내셔널 비지네스 머신즈 코포레이션 데이터 전송율을 조정하는 장치 및 방법

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5793994A (en) * 1996-01-31 1998-08-11 3Com Corporation Synchronous event posting by a high throughput bus
US5805837A (en) * 1996-03-21 1998-09-08 International Business Machines Corporation Method for optimizing reissue commands in master-slave processing systems
US5928346A (en) * 1996-09-11 1999-07-27 Hewlett-Packard Company Method for enhanced peripheral component interconnect bus split data transfer
US5982672A (en) * 1996-10-18 1999-11-09 Samsung Electronics Co., Ltd. Simultaneous data transfer through read and write buffers of a DMA controller
US6119188A (en) * 1997-05-27 2000-09-12 Fusion Micromedia Corp. Priority allocation in a bus interconnected discrete and/or integrated digital multi-module system
US6073199A (en) * 1997-10-06 2000-06-06 Cisco Technology, Inc. History-based bus arbitration with hidden re-arbitration during wait cycles
JPH11122285A (ja) * 1997-10-16 1999-04-30 Fujitsu Ltd Lan電話交換装置及びシステム
US6032178A (en) * 1998-01-12 2000-02-29 Siemens Aktiengesellschaft Method and arrangement for data transmission between units on a bus system selectively transmitting data in one of a first and a second data transmission configurations
JP2000040061A (ja) * 1998-05-20 2000-02-08 Oki Data Corp バス使用権調停システム
US6324622B1 (en) 1998-08-24 2001-11-27 International Business Machines Corporation 6XX bus with exclusive intervention
US20030110317A1 (en) * 1998-11-03 2003-06-12 Jasmin Ajanovic Method and apparatus for an improved interface between a memory control hub and an input/output control hub
US6145039A (en) * 1998-11-03 2000-11-07 Intel Corporation Method and apparatus for an improved interface between computer components
US6189061B1 (en) 1999-02-01 2001-02-13 Motorola, Inc. Multi-master bus system performing atomic transactions and method of operating same
US6732208B1 (en) * 1999-02-25 2004-05-04 Mips Technologies, Inc. Low latency system bus interface for multi-master processing environments
US6581141B1 (en) * 1999-05-18 2003-06-17 International Business Machines Corporation Toggle for split transaction mode of PCI-X bridge buffer
US6792495B1 (en) * 1999-07-27 2004-09-14 Intel Corporation Transaction scheduling for a bus system
US6704822B1 (en) * 1999-10-01 2004-03-09 Sun Microsystems, Inc. Arbitration protocol for a shared data cache
US6374317B1 (en) 1999-10-07 2002-04-16 Intel Corporation Method and apparatus for initializing a computer interface
US6636912B2 (en) * 1999-10-07 2003-10-21 Intel Corporation Method and apparatus for mode selection in a computer system
US6516375B1 (en) 1999-11-03 2003-02-04 Intel Corporation Peripheral component interconnect (PCI) configuration emulation for hub interface
US7039047B1 (en) 1999-11-03 2006-05-02 Intel Corporation Virtual wire signaling
KR100708096B1 (ko) * 2000-07-21 2007-04-16 삼성전자주식회사 버스 시스템 및 그 실행 순서 조정방법
KR100644596B1 (ko) 2000-07-27 2006-11-10 삼성전자주식회사 버스 시스템 및 그 버스 중재방법
US7028124B2 (en) * 2001-09-26 2006-04-11 Intel Corporation Method and apparatus for dual queue head processing of interrupt endpoints
US7174401B2 (en) * 2002-02-28 2007-02-06 Lsi Logic Corporation Look ahead split release for a data bus
JP2003281080A (ja) * 2002-03-20 2003-10-03 Matsushita Electric Ind Co Ltd データ転送制御装置
US6948019B2 (en) * 2002-04-30 2005-09-20 Lsi Logic Corporation Apparatus for arbitrating non-queued split master devices on a data bus
KR20050003069A (ko) * 2003-06-30 2005-01-10 주식회사 대우일렉트로닉스 마이크로 컨트롤러의 버스 인터페이스
US7254658B2 (en) * 2004-06-08 2007-08-07 Arm Limited Write transaction interleaving
US8732368B1 (en) * 2005-02-17 2014-05-20 Hewlett-Packard Development Company, L.P. Control system for resource selection between or among conjoined-cores
US7487267B2 (en) * 2006-02-03 2009-02-03 International Business Machines Corporation Method and apparatus for managing dependencies between split transaction queues
JP5565204B2 (ja) * 2010-08-23 2014-08-06 株式会社リコー データ転送装置、データ転送方法およびプログラム、ならびに、画像形成装置
JP5625766B2 (ja) * 2010-11-08 2014-11-19 ソニー株式会社 アービトレーション回路、および、その制御方法
US10558604B2 (en) 2017-12-20 2020-02-11 Qualcomm Incorporated Communication interface transaction security
US11144358B1 (en) 2018-12-06 2021-10-12 Pure Storage, Inc. Asynchronous arbitration of shared resources
US10599601B1 (en) 2019-01-16 2020-03-24 Qorvo Us, Inc. Single-wire bus (SuBUS) slave circuit and related apparatus
US11119958B2 (en) * 2019-04-18 2021-09-14 Qorvo Us, Inc. Hybrid bus apparatus
US11226924B2 (en) 2019-04-24 2022-01-18 Qorvo Us, Inc. Single-wire bus apparatus supporting slave-initiated operation in a master circuit
US10983942B1 (en) 2019-12-11 2021-04-20 Qorvo Us, Inc. Multi-master hybrid bus apparatus
US11409677B2 (en) 2020-11-11 2022-08-09 Qorvo Us, Inc. Bus slave circuit and related single-wire bus apparatus
US11489695B2 (en) 2020-11-24 2022-11-01 Qorvo Us, Inc. Full-duplex communications over a single-wire bus
US11706048B1 (en) 2021-12-16 2023-07-18 Qorvo Us, Inc. Multi-protocol bus circuit

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789926A (en) * 1985-08-06 1988-12-06 International Business Machines Corporation Digital data processing arbitration system
US4785394A (en) * 1986-09-19 1988-11-15 Datapoint Corporation Fair arbitration technique for a split transaction bus in a multiprocessor computer system
US5257356A (en) * 1991-05-28 1993-10-26 Hewlett-Packard Company Method of reducing wasted bus bandwidth due to slow responding slaves in a multiprocessor computer system
US5469435A (en) * 1994-01-25 1995-11-21 Apple Computer, Inc. Bus deadlock avoidance during master split-transactions

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650423B1 (ko) * 2003-08-29 2006-11-29 인터내셔널 비지네스 머신즈 코포레이션 데이터 전송율을 조정하는 장치 및 방법

Also Published As

Publication number Publication date
EP0737924A3 (en) 2001-09-05
EP0737924A2 (en) 1996-10-16
KR0167818B1 (ko) 1999-01-15
US5621897A (en) 1997-04-15
JPH08297632A (ja) 1996-11-12

Similar Documents

Publication Publication Date Title
KR960038633A (ko) 버스중재시스템, 버스중재회로, 버스중재방법 및 데이타 전송방법
US5555383A (en) Peripheral component interconnect bus system having latency and shadow timers
US7412550B2 (en) Bus system with protocol conversion for arbitrating bus occupation and method thereof
EP0396228A2 (en) Bus interrupt subsystem apparatus
EP0537899A1 (en) Bus arbitration architecture incorporating deadlock detection and masking
US5469435A (en) Bus deadlock avoidance during master split-transactions
US10437773B2 (en) SPI devices with multi-master capabilities
US7174401B2 (en) Look ahead split release for a data bus
US6697904B1 (en) Preventing starvation of agents on a bus bridge
US5968144A (en) System for supporting DMA I/O device using PCI bus and PCI-PCI bridge comprising programmable DMA controller for request arbitration and storing data transfer information
JPS6048791B2 (ja) アクセス制御装置
KR960042385A (ko) 엘알유(lru)에 의한 중재기
TWI750386B (zh) 匯流排系統
CN113886054B (zh) 一种中断处理装置、芯片和电子设备
CN113867802B (zh) 一种中断分发装置、芯片和电子设备
US6745273B1 (en) Automatic deadlock prevention via arbitration switching
US6948019B2 (en) Apparatus for arbitrating non-queued split master devices on a data bus
US5872937A (en) System for optimizing bus arbitration latency and method therefor
US6625678B1 (en) Livelock avoidance method
US6938113B2 (en) Apparatus for flushing slave transactions from resetting masters of a data bus
JPS6155704B2 (ko)
GB2230166A (en) Resource control allocation
JPH11203253A (ja) 共有資源排他アクセス制御方式
JP3050131B2 (ja) アービトレーション方式
JP2000259555A (ja) バスアービトレーション制御装置およびバスシステム

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20010714

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee