JP2000040061A - バス使用権調停システム - Google Patents

Abstract

(57)【要約】 【解決手段】 クロック信号に同期してカウント値を繰
り返し更新するカウンタ６１と、バスマスタ間のバス使
用権の優先順位を入れ換えるための４組の優先順位情報
をカウンタ６１の各カウント値のそれぞれに対応させて
記憶し、これらの４組の優先順位情報の中からバス使用
権の調停に使用する１組の優先順位情報をクロック毎に
切り換えて選択する優先順位情報記憶部６２とを設け
る。 【効果】 複数のバスマスタ間の優先順位を所定の時間
毎に入れ換え、特定のバスマスタにバスが占有されすぎ
るのを防止することができ、バス使用権の公平性を容易
に実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のバスマスタ
のそれぞれから要求されたバス使用権をバスコントロー
ラにより調停するバス使用権調停システムに関する。

【０００２】

【従来の技術】従来、ＣＰＵ（central processing uni
t）、ＤＭＡ（direct memory access）コントローラ等
の複数のバスマスタがバスを共有するシステムとして、
これらのバスマスタのそれぞれから要求されたバス使用
権をバスコントローラにより調停するバス使用権調停シ
ステムが知られている。各バスマスタには、予めバス使
用権の優先順位が割り当てられている。バスコントロー
ラは、複数のバスマスタから同時にバス使用権が要求さ
れると、それぞれの優先順位を比較して優先順位の高い
バスマスタから順にバス使用権を承諾していた。

【０００３】

【発明が解決しようとする課題】ところで、従来の技術
には、次のような解決すべき課題があった。優先順位の
高いバスマスタから連続してバス使用権が要求される
と、優先順位の低いバスマスタは後回しにされ、優先順
位の高いバスマスタにバス使用権が承諾される。このた
め、優先順位の高いバスマスタにバスが占有されすぎ、
優先順位の低いバスマスタがバス使用権を取得するのに
時間がかかってしまう場合があった。したがって、各バ
スマスタが取得するバス使用権の公平性に欠けるといっ
た問題があった。

【０００４】

【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉バス使用権の要求信号を出力する複数のバス
マスタと、上記複数のバスマスタのそれぞれの要求信号
を受け、これらの要求信号に基づく上記複数のバスマス
タ間のバス使用権を調停するバスコントローラとを備
え、上記バスコントローラは、上記複数のバスマスタ間
のバス使用権の優先順位の情報であり、それぞれ異なる
順位付けをした複数組の優先順位情報を記憶する優先順
位情報記憶部と、上記優先順位情報記憶部に記憶された
複数組の優先順位情報のうちバス使用権の調停に使用す
る何れか１組の優先順位情報を所定の時間毎に切り換え
て選択する優先順位情報切換選択部とを有することを特
徴とするバス使用権調停システム。

【０００５】〈構成２〉バス使用権の要求信号を出力す
る複数のバスマスタと、上記複数のバスマスタのそれぞ
れの要求信号を受け、これらの要求信号に基づく上記複
数のバスマスタ間のバス使用権を調停するバスコントロ
ーラとを備え、上記バスコントローラは、上記複数のバ
スマスタ間のバス使用権の優先順位の情報であり、それ
ぞれ異なる順位付けをした複数組の優先順位情報を予め
記憶する優先順位情報記憶部と、上記優先順位情報記憶
部に記憶された複数組の優先順位情報のうちバス使用権
の調停に使用する何れか１組の優先順位情報を、何れか
のバスマスタにバス使用権が承諾される毎に切り換えて
選択する優先順位情報切換選択部とを有することを特徴
とするバス使用権調停システム。

【０００６】〈構成３〉バス使用権の要求信号を出力す
る複数のバスマスタと、上記複数のバスマスタのそれぞ
れの要求信号を受け、これらの要求信号に基づく上記複
数のバスマスタ間のバス使用権を調停するバスコントロ
ーラとを備え、上記バスコントローラは、上記複数のバ
スマスタ間のバス使用権の優先順位の情報であり、それ
ぞれ異なる順位付けをした複数組の優先順位情報と、上
記複数組の優先順位情報の中から所定の組数の優先順位
情報をそれぞれ異なる組合せにより取り出すための複数
の組合せ情報とを対応付けて記憶する第１の優先順位情
報記憶部と、上記第１の優先順位情報記憶部に記憶され
た複数の組合せ情報のうち１つの組合せ情報を選択する
組合せ情報選択部と、上記組合せ情報選択部により選択
された組合せ情報の上記所定の組数の優先順位情報を上
記第１の優先順位情報記憶部から読み出し、読み出され
た上記所定の組数の優先順位情報を記憶する第２の優先
順位情報記憶部と、上記第２の優先順位情報記憶部に記
憶された上記所定の組数の優先順位情報のうちバス使用
権の調停に使用する何れか１組の優先順位情報を所定の
時間毎に切り換えて選択する優先順位情報切換選択部と
を有することを特徴とするバス使用権調停システム。

【０００７】〈構成４〉バス使用権の要求信号を出力す
る複数のバスマスタと、上記複数のバスマスタのそれぞ
れの要求信号を受け、これらの要求信号に基づく上記複
数のバスマスタ間のバス使用権を調停するバスコントロ
ーラとを備え、上記バスコントローラは、上記複数のバ
スマスタ間のバス使用権の優先順位の情報であり、それ
ぞれ異なる順位付けをした複数組の優先順位情報と、上
記複数組の優先順位情報の中から所定の組数の優先順位
情報をそれぞれ異なる組合せにより取り出すための複数
の組合せ情報とを対応付けて記憶する第１の優先順位情
報記憶部と、上記第１の優先順位情報記憶部に記憶され
た複数の組合せ情報のうち１つの組合せ情報を選択する
組合せ情報選択部と、上記組合せ情報選択部により選択
された組合せ情報の上記所定の組数の優先順位情報を上
記第１の優先順位情報記憶部から読み出し、読み出され
た上記所定の組数の優先順位情報を記憶する第２の優先
順位情報記憶部と、上記第２の優先順位情報記憶部に記
憶された上記所定の組数の優先順位情報のうちバス使用
権の調停に使用する何れか１組の優先順位情報を、何れ
かのバスマスタにバス使用権が承諾される毎に切り換え
て選択する優先順位情報切換選択部とを有することを特
徴とするバス使用権調停システム。

【０００８】〈構成５〉バス使用権の要求信号を出力す
る複数のバスマスタと、上記複数のバスマスタのそれぞ
れの要求信号を受け、これらの要求信号に基づく上記複
数のバスマスタ間のバス使用権を調停するバスコントロ
ーラと、上記複数のバスマスタのうち少なくとも１つの
バスマスタに対応して設けられ、上記バスコントローラ
により、上記少なくとも１つのバスマスタにバス使用権
が承諾されたとき、バス使用権が承諾された当該バスマ
スタから出力される要求信号が上記バスコントローラに
入力されるのを一時的にマスクする要求信号マスク部と
を備えたことを特徴とするバス使用権調停システム。

【０００９】〈構成６〉バス使用権の要求信号を出力す
る複数のバスマスタと、上記複数のバスマスタのそれぞ
れの要求信号を受け、これらの要求信号に基づく上記複
数のバスマスタ間のバス使用権を調停するバスコントロ
ーラと、上記複数のバスマスタのうち少なくとも１つの
バスマスタに対応して設けられ、上記バスコントローラ
により、同一のバスマスタにバス使用権が承諾された回
数をカウントするカウンタと、上記カウンタによりカウ
ントされる同一のバスマスタの上記回数が所定値に達し
たとき、当該バスマスタから出力される要求信号が上記
バスコントローラに入力されるのを一時的にマスクする
要求信号マスク部とを備えたことを特徴とするバス使用
権調停システム。

【００１０】〈構成７〉複数のグループに分けて設けら
れ、バス使用権の要求信号を出力する複数のバスマスタ
と、上記複数のバスマスタのそれぞれのバス使用権の要
求信号を受け、これらの要求信号に基づく上記複数のバ
スマスタ間のバス使用権を調停するバスコントローラ
と、上記複数のグループのうち少なくとも１つのグルー
プに対応して設けられ、上記バスコントローラにより、
上記少なくとも１のグループ内の何れか１つのバスマス
タにバス使用権が承諾されたとき、バス使用権が承諾さ
れた当該バスマスタが含まれるグループ内の全てのバス
マスタにより出力される要求信号が上記バスコントロー
ラに入力されるのを一時的にマスクする要求信号マスク
部とを備えたことを特徴とするバス使用権調停システ
ム。

【００１１】〈構成８〉複数のグループに分けて設けら
れ、バス使用権の要求信号を出力する複数のバスマスタ
と、上記複数のバスマスタのそれぞれのバス使用権の要
求信号を受け、これらの要求信号に基づく上記複数のバ
スマスタ間のバス使用権を調停するバスコントローラ
と、上記複数のグループのうち少なくとも１つのグルー
プに対応して設けられ、上記バスコントローラにより、
同一グループ内のバスマスタにバス使用権が承諾された
回数をカウントするカウンタと、上記カウンタによりカ
ウントされる何れか１つのグループの上記回数が所定値
に達したとき、当該グループ内の全てのバスマスタによ
り出力される要求信号が上記バスコントローラに入力さ
れるのを一時的にマスクする要求信号マスク部とを備え
たことを特徴とするバス使用権調停システム。

【００１２】〈構成９〉ＣＰＵを含む複数のバスマスタ
からそれぞれ出力されるバス使用権の要求信号に基づ
き、これら複数のバスマスタ間のバス使用権を調停する
バス使用権調停システムにおいて、カウントスタート信
号を受け取ってから所定の時間経過後にオーバーフロー
フラグを送出するカウンタと、上記ＣＰＵへの割り込み
信号が入力された時点で、上記カウントスタート信号を
出力し、上記オーバーフローフラグを受け取るまでに上
記ＣＰＵ以外のバスマスタからのバス使用要求を無効と
するアービタ制御回路を備えたことを特徴とするバス使
用権調停システム。

【００１３】〈構成１０〉複数のバスマスタからそれぞ
れ出力されるバス使用権の要求信号に基づき、これら複
数のバスマスタ間のバス使用権を調停するバス使用権調
停システムにおいて、カウントイネーブル信号を受け取
ってから所定の時間経過後にオーバーフローフラグを送
出するカウンタと、上記複数のバスマスタのうち、特定
のバスマスタからのバス使用要求があった場合にカウン
トイネーブル信号を送出し、上記カウンタより、オーバ
ーフローフラグを受け取った場合は、上記特定のバスマ
スタの調停の優先順位を高くするアービタ制御回路を備
えたことを特徴とするバス使用権調停システム。

【００１４】〈構成１１〉複数のバスマスタからそれぞ
れ出力されるバス使用権の要求信号に基づき、これら複
数のバスマスタ間のバス使用権を調停するバス使用権調
停システムにおいて、予め決められた値のカウントを行
い、この決められた値をカウントするとオーバーフロー
フラグを送出し、クリア信号を入力すると、上記オーバ
ーフローフラグをクリアするカウンタと、上記オーバー
フローフラグを受け取った場合は、上記複数のバスマス
タのうち、特定のバスマスタからのバス使用の優先順位
を高くし、特定のバスマスタのバス使用が実行された場
合は、特定のバスマスタからのバス使用要求を無効にす
ると共に、上記カウンタに対して上記クリア信号を出力
するアービタ制御回路を備えたことを特徴とするバス使
用権調停システム。

【００１５】〈構成１２〉複数のバスマスタからそれぞ
れ出力されるバス使用権の要求信号に基づき、これら複
数のバスマスタ間のバス使用権を調停するバス使用権調
停システムにおいて、上記複数のバスマスタに対応して
複数設けられ、各バスマスタのバス使用要求があった場
合にカウントを開始するカウンタと、調停を行う際に、
上記複数のカウンタのカウント値を比較し、最も値の大
きいカウンタに対応したバスマスタからのバス使用要求
に対してバス使用権を与えるアービタ制御回路を備えた
ことを特徴とするバス使用権調停システム。

【００１６】〈構成１３〉ＣＰＵを含む複数のバスマス
タからそれぞれ出力されるバス使用権の要求信号に基づ
き、これら複数のバスマスタ間のバス使用権を調停する
バス使用権調停システムにおいて、上記ＣＰＵによって
指令され、上記複数のバスマスタのうち、特定のバスマ
スタが行う所定の処理が起動した時点から、当該所定の
処理が終了した時点までの期間を示す期間信号を出力す
る期間信号発生部と、上記期間信号が入力される間は、
上記ＣＰＵからのバス使用要求を無効とするアービタ制
御回路とを備えたことを特徴とするバス使用権調停シス
テム。

【００１７】〈構成１４〉ＣＰＵを含む複数のバスマス
タからそれぞれ出力されるバス使用権の要求信号に基づ
き、これら複数のバスマスタ間のバス使用権を調停する
バス使用権調停システムにおいて、上記ＣＰＵによって
指令され、上記複数のバスマスタのうち、特定のバスマ
スタが行う所定の処理が起動した時点から、所定の処理
が終了した時点までの期間を示す期間信号を出力する期
間信号発生部と、上記ＣＰＵへの割り込み信号が入力さ
れた場合は、割り込みフラグを出力する割り込みフラグ
発生部と、上記期間信号が入力され、かつ、上記割り込
みフラグが入力されない間は、上記ＣＰＵからのバス使
用要求を無効とし、上記期間信号が入力されないか、ま
たは、割り込みフラグが入力されている場合は、上記Ｃ
ＰＵに対するバス使用要求の無効処理を解除するアービ
タ制御回路とを備えたことを特徴とするバス使用権調停
システム。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 《具体例１》 〈構成〉図１は本発明に係る具体例１のバス使用権調停
システムのバスコントローラの構成を示す図であり、図
２は本発明に係る具体例１のバス使用権調停システムの
構成を示す図である。図１を説明する前に、バス使用権
調停システムの構成を図２を用いて説明する。

【００１９】図２に示すように、バス使用権調停システ
ムは、ＣＰＵ（central processingunit）１、ＤＭＡ
（direct memory access）コントローラ２〜４、バスコ
ントローラ５および記憶装置６〜８を備えている。記憶
装置６〜８は、共通のバス４０を介してバスコントロー
ラ５に接続されている。バス４０は、アドレスバス４０
ａおよびデータバス４０ｂを含む。記憶装置６は、チッ
プセレクト信号線５１を介してバスコントローラ５に接
続され、記憶装置７は、チップセレクト信号線５２を介
してバスコントローラ５に接続され、記憶装置８は、チ
ップセレクト信号線５３を介してバスコントローラ５に
接続されている。

【００２０】ＣＰＵ１は、要求信号線１１、承諾信号線
２１およびバス３１を介してバスコントローラ５に接続
されている。バス３１は、アドレスバス３１ａおよびデ
ータバス３１ｂを含む。ＤＭＡコントローラ２は、要求
信号線１２、承諾信号線２２およびバス３２を介してバ
スコントローラ５に接続されている。バス３２は、アド
レスバス３２ａおよびデータバス３２ｂを含む。ＤＭＡ
コントローラ３は、要求信号線１３、承諾信号線２３お
よびバス３３を介してバスコントローラ５に接続されて
いる。バス３３は、アドレスバス３３ａおよびデータバ
ス３３ｂを含む。ＤＭＡコントローラ４は、要求信号線
１４、承諾信号線２４およびバス３４を介してバスコン
トローラ５に接続されている。バス３４は、アドレスバ
ス３４ａおよびデータバス３４ｂを含む。

【００２１】ＣＰＵ１、ＤＭＡコントローラ２、ＤＭＡ
コントローラ３およびＤＭＡコントローラ４は、ともに
バスマスタであり、それぞれバス４０の使用権を要求す
る要求信号をバスコントローラ５に出力する。ＣＰＵ１
は、要求信号線１１に要求信号CPUREQPを出力する。Ｄ
ＭＡコントローラ２は、要求信号線１２に要求信号DMAR
EQ2Pを出力する。ＤＭＡコントローラ３は、要求信号線
１３に要求信号DMAREQ3Pを出力する。ＤＭＡコントロー
ラ４は、要求信号線１２に要求信号DMAREQ4Pを出力す
る。

【００２２】バスコントローラ５は、ＣＰＵ１、ＤＭＡ
コントローラ２、ＤＭＡコントローラ３およびＤＭＡコ
ントローラ４のそれぞれの要求信号に基づくバス使用権
を調停し、ＣＰＵ１、ＤＭＡコントローラ２、ＤＭＡコ
ントローラ３およびＤＭＡコントローラ４のそれぞれに
バス使用権を承諾する承諾信号を出力する。バスコント
ローラ５は、承諾信号線２１を通してＣＰＵ１に承諾信
号CPUACKPを出力し、承諾信号線２２を通してＤＭＡコ
ントローラ２に承諾信号DMACK2Pを出力し、承諾信号線
２３を通してＤＭＡコントローラ３に承諾信号DMACK3P
を出力し、承諾信号線２４を通してＤＭＡコントローラ
４に承諾信号DMACK4Pを出力する。

【００２３】バスコントローラ５は、ＣＰＵ１、ＤＭＡ
コントローラ２、ＤＭＡコントローラ３およびＤＭＡコ
ントローラ４のうち、承諾信号を出力したバスマスタの
アドレス信号に基づいて記憶装置４〜６のうち何れか１
つの記憶装置を選択し、選択された記憶装置にチップセ
レクト信号を出力する。バスコントローラ５は、チップ
セレクト信号線５１を通して記憶装置６にチップセレク
ト信号CS0Nを出力し、チップセレクト信号線５２を通し
て記憶装置７にチップセレクト信号CS1Nを出力し、チッ
プセレクト信号線５３を通して記憶装置８にチップセレ
クト信号CS2Nを出力する。

【００２４】図１は図２に示されたバスコントローラ５
の構成を示す図である。図１に示すように、バスコント
ローラ５は、カウンタ６１、優先順位情報記憶部６２、
バス使用権調停部６３、メモリコントローラ６４、デコ
ーダ６５、セレクタ６６およびセレクタ６７を備える。

【００２５】カウンタ６１には、システムクロック信号
ＣＬＫが入力される。カウンタ６１は、入力される信号
ＣＬＫのパルスの立上がりに同期して２ビットのカウン
ト値を０、１、２、３の順に繰り返し切り換える。

【００２６】優先順位情報記憶部６２は、ＣＰＵ１、Ｄ
ＭＡコントローラ２、ＤＭＡコントローラ３およびＤＭ
Ａコントローラ４の間のバス４０の使用権の優先順位を
表す情報であり、それぞれ異なる順位付けをした４組の
優先順位情報を予め記憶する。４組の優先順位情報は、
それぞれカウンタ６１のカウント値０、１、２、３に対
応する。以下、具体例１において、カウント値０に対応
する優先順位情報を優先順位情報Ａ、カウント値１に対
応する優先順位情報を優先順位情報Ｂ、カウント値２に
対応する優先順位情報を優先順位情報Ｃ、カウント値３
に対応する優先順位情報を優先順位情報Ｄという。優先
順位情報記憶部６２は、４組の優先順位情報のうち、カ
ウンタ６１のカウント値に対応する１組の優先順位情報
を、バス使用権の調停に使用する優先順位情報としてバ
ス使用権調停部６３に出力する。

【００２７】図３は優先順位情報記憶部６２に記憶され
た優先順位情報の説明図である。図３に示すように、カ
ウンタ６１のカウント値０、１、２および３のそれぞれ
に対応して優先順位情報Ａ、Ｂ、ＣおよびＤが記憶され
る。優先順位情報Ａ、Ｂ、ＣおよびＤは、それぞれ８ビ
ットのデータにより構成される。８ビットのデータに
は、その最上位ビットから２ビット毎にＣＰＵ１、ＤＭ
Ａコントローラ２、ＤＭＡコントローラ３およびＤＭＡ
コントローラ４の優先順位が割り当てられている。

【００２８】すなわち、ＣＰＵ１の優先順位は、Ｐ
［７：６］の値、ＤＭＡコントローラ２の優先順位は、
Ｐ［５：４］の値、ＤＭＡコントローラ３の優先順位
は、Ｐ［３：２］の値、ＤＭＡコントローラ４の優先順
位は、Ｐ［１：０］の値で表される。ここで、Ｐ［７：
６］は、８ＳＢ（8th significant bit）から７ＳＢま
での２ビットを、Ｐ［５：４］は、６ＳＢから５ＳＢま
での２ビットを、Ｐ［３：２］は、４ＳＢから３ＳＢま
での２ビットを、Ｐ［１：０］は、２ＳＢ（second sig
nificant bit）から１ＳＢ（first significant bit）
までの２ビットを意味する。

【００２９】優先順位は、値が小さいほど高く、値が大
きいほど低い。優先順位情報Ａは、ＣＰＵ１、ＤＭＡコ
ントローラ４、ＤＭＡコントローラ３、ＤＭＡコントロ
ーラ２の順に優先順位が高い。優先順位情報Ｂは、ＤＭ
Ａコントローラ２、ＣＰＵ１、ＤＭＡコントローラ４、
ＤＭＡコントローラ３の順に優先順位が高い。優先順位
情報Ｃは、ＤＭＡコントローラ３、ＤＭＡコントローラ
２、ＣＰＵ１、ＤＭＡコントローラ４の順に優先順位が
高い。優先順位情報Ｄは、ＤＭＡコントローラ４、ＤＭ
Ａコントローラ３、ＤＭＡコントローラ２、ＣＰＵ１の
順に優先順位が高い。

【００３０】優先順位情報Ａ、Ｂ、ＣおよびＤは、カウ
ンタ６１のカウント値が切り換えられる毎に、最も優先
順位が低かったバスマスタの優先順位を最も高くし、他
のバスマスタの優先順位を順繰りに１つずつ低くするよ
うに設定されている。これにより、ＣＰＵ１、ＤＭＡコ
ントローラ２、ＤＭＡコントローラ３およびＤＭＡコン
トローラ４は、互いの要求信号の発生確率が等しけれ
ば、同じ確率でバス使用権を取得することが期待され
る。

【００３１】なお、優先順位情報記憶部６２に記憶する
優先順位情報の組数は少なくとも２つあればよく、任意
である。また、優先順位情報の内容も任意である。例え
ば、４つのバスマスタのうち、２つのバスマスタの優先
順位を切り換える、あるいは３つのバスマスタの優先順
位を切り換えるようにしてもよい。また、カウンタ６１
のカウント値は、１クロック毎に限らず、任意のクロッ
ク毎に切り換えるように構成してもよい。

【００３２】図１に戻り、バス使用権調停部６３は、Ｃ
ＰＵ１の要求信号CPUREQP、ＤＭＡコントローラ２の要
求信号DMAREQ2P、ＤＭＡコントローラ３の要求信号DMAR
EQ3PおよびＤＭＡコントローラ４の要求信号DMAREQ4Pを
入力し、メモリコントローラ６４にバス使用権を要求す
る要求信号BUSREQPを出力する。図４はバス使用権調停
部６３に入出力される要求信号の説明図である。バス使
用権調停部６３は、要求信号CPUREQP、DMAREQ2P、DMARE
Q3PおよびDMAREQ4Pのうち少なくとも１つの要求信号が
アサートされたとき、要求信号BUSREQPをアサートす
る。

【００３３】メモリコントローラ６４は、バス使用権調
停部６３の要求信号BUSREQPが入力されたとき、１回の
アクセス毎に、調停タイミング信号ARBTIMPをバス使用
権調停部６３に出力するとともに、バス使用権を承諾す
る承諾信号BUSACKPをデコーダ６５に出力する。具体的
には、メモリコントローラ６４は、要求信号BUSREQPが
アサートされたとき、１回のアクセス毎に、調停タイミ
ング信号ARBTIMPをアサートし、次のクロックで、調停
タイミング信号ARBTIMPをネゲートするとともに、承諾
信号BUSACKPをアサートする。

【００３４】バス使用権調停部６３は、優先順位情報記
憶部６２から出力された優先順位情報を入力する。バス
使用権調停部６３は、メモリコントローラ６４の調停タ
イミング信号ARBTIMPがアサートされたとき、入力され
た要求信号に対するバス使用権を、入力された優先順位
情報に基づいて調停する。

【００３５】具体的には、バス使用権調停部６３は、Ｃ
ＰＵ１の要求信号CPUREQP、ＤＭＡコントローラ２の要
求信号DMAREQ2P、ＤＭＡコントローラ３の要求信号DMAR
EQ3PおよびＤＭＡコントローラ４の要求信号DMAREQ4Pの
状態（アサート状態またはネゲート状態）を検出する。
バス使用権調停部６３は、検出された要求信号CPUREQ
P、DMAREQ2P、DMAREQ3PおよびDMAREQ4Pの状態に応じ
て、８ビットの優先順位情報Ｐ［７：０］内の優先順位
を比較し、バス使用権の調停結果であり、バス使用権を
承諾すべきバスマスタを選択するセレクト信号SELをデ
コーダ６５、セレクタ６６およびセレクタ６７に出力す
る。

【００３６】バス使用権調停部６３は、バス使用権の調
停の結果、ＣＰＵ１を選択するときには、セレクト信号
SELとして［００］を、ＤＭＡコントローラ２を選択す
るときには、セレクト信号SELとして［０１］を、ＤＭ
Ａコントローラ３を選択するときには、セレクト信号SE
Lとして［１０］を、ＤＭＡコントローラ４を選択する
ときには、セレクト信号SELとして［１１］を出力す
る。

【００３７】図５はバス使用権調停部６３のバス使用権
調停方法の説明図である。ＮＯ１〜ＮＯ３３は、バス使
用権の調停結果を、要求信号CPUREQP、DMAREQ2P、DMARE
Q3PおよびDMAREQ4Pの状態、並びに、優先順位の比較結
果により場合分けしたものである。

【００３８】ＮＯ１〜ＮＯ４は、それぞれ要求信号CPUR
EQP、DMAREQ2P、DMAREQ3PおよびDMAREQ4Pの中のいずれ
か１つのみがアサートされた場合の調停結果である。バ
ス使用権調停部６３は、これらの場合には、それぞれ優
先順位情報とは無関係にＣＰＵ１、ＤＭＡコントローラ
２、ＤＭＡコントローラ３およびＤＭＡコントローラ４
を選択し、それぞれセレクト信号SELとして［００］、
［０１］、［１０］および［１１］を出力する。

【００３９】ＮＯ５〜ＮＯ１６は、要求信号CPUREQP、D
MAREQ2P、DMAREQ3PおよびDMAREQ4Pのうち、２つの要求
信号がアサートされた場合の調停結果である。ＮＯ１７
〜ＮＯ２８は、要求信号CPUREQP、DMAREQ2P、DMAREQ3P
およびDMAREQ4Pのうち、３つの要求信号がアサートされ
た場合の調停結果である。ＮＯ２９〜ＮＯ３２は、要求
信号CPUREQP、DMAREQ2P、DMAREQ3PおよびDMAREQ4Pの全
ての要求信号がアサートされた場合の調停結果である。

【００４０】例えば、ＮＯ５およびＮＯ６は、要求信号
CPUREQPおよびDMAREQ2Pがアサートされた場合の調停結
果である。バス使用権調停部６３は、優先順位情報のＰ
［７：０］のうちＣＰＵ１に対応するＰ［７：６］の値
とＤＭＡコントローラ２に対応するＰ［５：４］の値と
を比較する。バス使用権調停部６３は、 Ｐ［７：６］≦Ｐ［５：４］ のときには、ＮＯ５に示されるように、セレクト信号SE
Lとして［００］を出力し、 Ｐ［７：６］＞Ｐ［５：４］ のときには、ＮＯ６に示されるように、セレクト信号SE
Lとして［０１］を出力する。

【００４１】すなわち、バス使用権調停部６３は、優先
順位情報のうち、要求信号がアサートされたバスマスタ
の優先順位を比較し、その比較結果に該当するＮＯのセ
レクト信号SELを出力する。バス使用権調停部６３は、
ＮＯ３３に示されるように、調停タイミング信号ARBTIM
Pがネゲートされたときには、セレクト信号SELの値をそ
のまま保持する。

【００４２】なお、調停タイミング信号ARBTIMPのネゲ
ートタイミングに同期してセレクト信号SELの値を保持
する代わりに、承諾信号BUSACKPのアサートタイミング
に同期してセレクト信号SELの値を保持するようにバス
使用権調停部６３を構成してもよい。また、出力すべき
セレクト信号SELの値を保持する代わりに、入力される
優先順位情報を保持するようにバス使用権調停部６３を
構成してもよい。

【００４３】図６はデコーダ６５の説明図、図７はセレ
クタ６６の説明図、図８はセレクタ６７の説明図であ
る。デコーダ６５は、バス使用権調停部６３から出力さ
れたセレクト信号SELの値に応じて、承諾信号線２１〜
２４のうち何れか１つの承諾信号線を選択し、選択され
た承諾信号線を通してメモリコントローラ６４から出力
された承諾信号BUSACKPを出力する。

【００４４】図６に示すように、デコーダ６５は、セレ
クト信号SELの値が［００］のとき、承諾信号線２１を
選択し、承諾信号BUSACKPをＣＰＵ１の承諾信号CPUACKP
として出力する。デコーダ６５は、セレクト信号SELの
値が［０１］のとき、承諾信号線２２を選択し、承諾信
号BUSACKPをＤＭＡコントローラ２の承諾信号DMACK2Pと
して出力する。デコーダ６５は、セレクト信号SELの値
が［１０］のとき、承諾信号線２３を選択し、承諾信号
BUSACKPをＤＭＡコントローラ３の承諾信号DMACK3Pとし
て出力する。デコーダ６５は、セレクト信号SELの値が
［１１］のとき、承諾信号線２４を選択し、承諾信号BU
SACKPをＤＭＡコントローラ４の承諾信号DMACK4Pとして
出力する。

【００４５】セレクタ６６は、バス使用権調停部６３か
ら出力されたセレクト信号SELの値に応じて、アドレス
バス３１ａ、３２ａ、３３ａおよび３４ａのうち何れか
１つのアドレスバスを選択し、選択されたアドレスバス
を通して入力されたアドレス信号をメモリコントローラ
６４に出力する。

【００４６】図７に示すように、セレクタ６６は、セレ
クト信号SELの値が［００］のとき、アドレスバス３１
ａを選択し、ＣＰＵ１から出力されたアドレス信号CPUA
DRPをメモリコントローラ６４に出力する。セレクタ６
６は、セレクト信号SELの値が［０１］のとき、アドレ
スバス３２ａを選択し、ＤＭＡコントローラ２から出力
されたアドレス信号DMADR2Pをメモリコントローラ６４
に出力する。セレクタ６６は、セレクト信号SELの値が
［１０］のとき、アドレスバス３３ａを選択し、ＤＭＡ
コントローラ３から出力されたアドレス信号DMADR3Pを
メモリコントローラ６４に出力する。セレクタ６６は、
セレクト信号SELの値が［１０］のとき、アドレスバス
３４ａを選択し、ＤＭＡコントローラ４から出力された
アドレス信号DMADR4Pをメモリコントローラ６４に出力
する。

【００４７】セレクタ６７は、バス使用権調停部６３か
ら出力されたセレクト信号SELの値に応じて、データバ
ス３１ｂ、３２ｂ、３３ｂおよび３４ｂのうち何れか１
つのデータバスを選択し、選択されたデータバスを通し
て入力されたデータ信号をメモリコントローラ６４に出
力する。

【００４８】図８に示すように、セレクタ６７は、セレ
クト信号SELの値が［００］のとき、データバス３１ｂ
を選択し、ＣＰＵ１から出力されたデータ信号CPUWTDTP
をメモリコントローラ６４に出力する。セレクタ６７
は、セレクト信号SELの値が［０１］のとき、データバ
ス３２ｂを選択し、ＤＭＡコントローラ２から出力され
たデータ信号DMAWTDT2Pをメモリコントローラ６４に出
力する。セレクタ６７は、セレクト信号SELの値が［１
０］のとき、データバス３３ｂを選択し、ＤＭＡコント
ローラ３から出力されたデータ信号DMAWTDT3Pをメモリ
コントローラ６４に出力する。セレクタ６７は、セレク
ト信号SELの値が［１０］のとき、データバス３４ｂを
選択し、ＤＭＡコントローラ４から出力されたデータ信
号DMADRP4をメモリコントローラ６４に出力する。

【００４９】メモリコントローラ６４は、記憶装置６〜
８のうち、入力されたアドレス信号に該当する記憶装置
を選択し、選択された記憶装置にチップセレクト信号を
出力する。メモリコントローラ６４は、記憶装置６を選
択するとき、チップセレクト信号CS0Nをアサートし、記
憶装置７を選択するとき、チップセレクト信号CS1Nをア
サートし、記憶装置８を選択するとき、チップセレクト
信号CS2Nをアサートする。

【００５０】〈動作〉図９は具体例１のバス使用権調停
システムの動作を示すタイムチャートである。サイクル
２において、ＣＰＵ１の要求信号CPUREQP、ＤＭＡコン
トローラ２の要求信号DMAREQ2P、ＤＭＡコントローラ３
の要求信号DMAREQ3PおよびＤＭＡコントローラ４の要求
信号DMAREQ4Pが同時にアサートされる。バスコントロー
ラ５のバス使用権調停部６３では、要求信号BUSREQPが
アサートされる。メモリコントローラ６４では、要求信
号BUSREQPのアサートに応じて調停タイミング信号ARBTI
MPがアサートされる。バス使用権調停部６３では、調停
タイミング信号ARBTIMPのアサートに応じてバス使用権
の調停が行われる。

【００５１】このとき、カウンタ６１のカウント値は１
のため、優先順位情報記憶部６２により優先順位情報Ｂ
がバス使用権調停部６３に出力される。バス使用権調停
部６３では、要求信号CPUREQP、DMAREQ2P、DMAREQ3Pお
よびDMAREQ4Pがアサートされているので、優先順位情報
ＢのＰ［７：６］の値１、Ｐ［５：４］の値０、Ｐ
［３：２］の値３、Ｐ［１：０］の値２が比較される。
この結果、図５のＮＯ３０に該当するセレクト信号SEL
として［０１］がデコーダ６５、セレクタ６６およびセ
レクタ６７に出力される。

【００５２】デコーダ６５では、承諾信号線２２が選択
される。セレクタ６６では、アドレスバス３２ａが選択
され、ＤＭＡコントローラ２のアドレス信号DMADR2Pが
メモリコントローラ６４に出力される。セレクタ６７で
は、データバス３２ｂが選択され、ＤＭＡコントローラ
２のデータ信号DMAWTDT2Pがメモリコントローラ６４に
出力される。

【００５３】サイクル３において、メモリコントローラ
６４では、調停タイミング信号ARBTIMPがネゲートさ
れ、この結果、バス使用権調停部６３では、セレクト信
号SELが［０１］に保持される。同時に、メモリコント
ローラ６４では、承諾信号BUSACKPがアサートされ、デ
コーダ６５により選択されている承諾信号線２２の承諾
信号DMACK2Pがアサートされる。この結果、ＤＭＡコン
トローラ２にバス使用権が承諾され、アクセスが開始さ
れた旨が通知される。

【００５４】同時に、メモリコントローラ６４では、入
力されたアドレス信号DMADR2Pおよびデータ信号DMAWTDT
2Pに基づいて記憶装置６〜８に対するアクセスが開始さ
れる。このとき、入力されたアドレス信号DMADR2Pに基
づいてチップセレクト信号CS0N〜CS2Nのうちの何れかの
信号がアサートされ、記憶装置が選択される。サイクル
４において、ＤＭＡコントローラ２では、入力された承
諾信号DMACK2Pに応じて要求信号DMAREQ2Pがネゲートさ
れる。

【００５５】サイクル７において、メモリコントローラ
６４では、ＤＭＡコントローラ２のアクセス動作が終了
すると、承諾信号BUSACKPがネゲートされ、デコーダ６
５により選択されている承諾信号線２２の承諾信号DMAC
K2Pがネゲートされる。この結果、ＤＭＡコントローラ
２にアクセスが終了した旨が通知される。同時に、メモ
リコントローラ６４では、要求信号CPUREQP、DMAREQ3P
およびDMAREQ4Pがアサートされているため、次のアクセ
スのための調停タイミング信号ARBTIMPがアサートされ
る。

【００５６】このとき、カウンタ６１のカウント値は２
のため、優先順位情報記憶部６２により優先順位情報Ｃ
がバス使用権調停部６３に出力される。バス使用権調停
部６３では、CPUREQP、DMAREQ3PおよびDMAREQ4Pがアサ
ートされているので、優先順位情報ＣのうちＰ［７：
６］の値２、Ｐ［３：２］の値０およびＰ［１：０］の
値３が比較される。この結果、図５のＮＯ２４に該当す
るセレクト信号SELとして［１０］がデコーダ６５、セ
レクタ６６およびセレクタ６７に出力される。

【００５７】デコーダ６５では、承諾信号線２３が選択
される。セレクタ６６では、アドレスバス３３ａが選択
され、ＤＭＡコントローラ３のアドレス信号DMADR3Pが
メモリコントローラ６４に出力される。セレクタ６７で
は、データバス３３ｂが選択され、ＤＭＡコントローラ
３のデータ信号DMAWTDT2Pがメモリコントローラ６４に
出力される。

【００５８】サイクル８において、メモリコントローラ
６４では、調停タイミング信号ARBTIMPがネゲートさ
れ、この結果、バス使用権調停部６３では、セレクト信
号SELが［１０］に保持される。同時に、メモリコント
ローラ６４では、承諾信号BUSACKPがアサートされ、デ
コーダ６５により選択されている承諾信号線２３の承諾
信号DMACK3Pがアサートされる。この結果、ＤＭＡコン
トローラ３にバス使用権が承諾され、アクセスが開始さ
れた旨が通知される。

【００５９】同時に、メモリコントローラ６４では、入
力されたアドレス信号DMADR3Pおよびデータ信号DMAWTDT
3Pに基づいて記憶装置６〜８に対するアクセスが開始さ
れる。このとき、入力されたアドレス信号DMADR3Pに基
づいてチップセレクト信号CS0N、CS1NおよびCS2Nのうち
何れかの信号がアサートされ、記憶装置が選択される。
サイクル９において、ＤＭＡコントローラ３では、入力
された承諾信号DMACK3Pに応じて要求信号DMAREQ3Pがネ
ゲートされる。

【００６０】サイクル１１において、メモリコントロー
ラ６４では、ＤＭＡコントローラ３のアクセス動作が終
了すると、承諾信号BUSACKPがネゲートされ、デコーダ
６５により選択されている承諾信号線２３の承諾信号DM
ACK3Pがネゲートされる。この結果、ＤＭＡコントロー
ラ３にアクセスが終了した旨が通知される。同時に、メ
モリコントローラ６４では、ＣＰＵ１の要求信号CPUREQ
PおよびＤＭＡコントローラ４の要求信号DMAREQ4Pがア
サートされているため、次のアクセスのための調停タイ
ミング信号ARBTIMPをアサートする。

【００６１】以降、同様に、ＣＰＵ１の要求信号CPUREQ
P、ＤＭＡコントローラ２の要求信号DMAREQ2P、ＤＭＡ
コントローラ３の要求信号DMAREQ3PおよびＤＭＡコント
ローラ４の要求信号DMAREQ4Pのうち少なくとも１つの要
求信号がアサートされると、バス使用権調停部６３によ
り要求信号BUSREQPがメモリコントローラ６４に出力さ
れる。メモリコントローラ６４では、調停タイミング信
号ARBTIMPがバス使用権調停部６３に出力され、承諾信
号BUSACKPがデコーダ６５に出力される。

【００６２】一方、優先順位情報記憶部６２では、カウ
ンタ６１のカウント値に対応する１組の優先順位情報が
バス使用権調停部６３に出力される。バス使用権調停部
６３では、調停タイミング信号ARBTIMPのアサートタイ
ミングに同期して出力された優先順位情報のうちアサー
トされている要求信号に対応する優先順位が比較され、
この比較結果に基づいてセレクト信号SELが出力され
る。デコーダ６５、セレクタ６６およびセレクタ６７で
は、それぞれバス使用権を承諾すべきバスマスタの承諾
信号線、アドレスバスおよびデータバスが選択され、選
択されたバスマスタのアクセスが開始される。

【００６３】〈効果〉以上のように、具体例１によれ
ば、システムクロック信号ＣＬＫに同期してカウント値
を繰り返し更新するカウンタ６１と、ＣＰＵ１、ＤＭＡ
コントローラ２、ＤＭＡコントローラ３およびＤＭＡコ
ントローラ４間の優先順位を入れ換えるための４組の優
先順位情報を、カウンタ６１の各カウント値のそれぞれ
に対応させて記憶し、これら４組の優先順位情報の中か
らバス使用権の調停に使用する１組の優先順位情報をク
ロック毎に切り換えて選択する優先順位情報記憶部６２
とを設ける。そして、バス使用権調停部６３により、優
先順位情報記憶部６２により切り換えられて選択された
１組の優先順位情報に基づいてＣＰＵ１、ＤＭＡコント
ローラ２、ＤＭＡコントローラ３およびＤＭＡコントロ
ーラ４のそれぞれの要求信号に基づくバス使用権を調停
する。

【００６４】このため、複数のバスマスタ間の優先順位
を所定の時間毎に入れ換えることができるので、特定の
バスマスタにバスが占有されすぎるのを防止することが
できる。したがって、バス使用権の公平性を容易に実現
することができる。

【００６５】また、優先順位情報Ａ、Ｂ、ＣおよびＤ
を、カウンタ６１のカウント値が切り換えられる毎に、
最も優先順位が低かったバスマスタの優先順位を最も高
くし、他のバスマスタの優先順位を順繰りに１つずつ低
くするように設定している。すなわち、優先順位情報
Ａ、Ｂ、ＣおよびＤを、ＣＰＵ１、ＤＭＡコントローラ
２、ＤＭＡコントローラ３およびＤＭＡコントローラ４
の優先順位が確率的に同等となるように設定している。
したがって、各バスマスタは、それぞれの要求信号の発
生頻度が等しければ、同じ確率で優先的にバス使用権を
取得することができる。言い換えれば、各バスマスタ
は、それぞれの要求信号の発生確率に応じて優先的にバ
ス使用権を取得することができる。

【００６６】前述のように、優先順位情報の組数は、任
意であり、その内容も任意である。したがって、各バス
マスタがバス使用権を優先的に取得する確率を好適に設
定することができる。

【００６７】《具体例２》 〈構成〉本発明に係る具体例２のバス使用権調停システ
ムは、図１に示された具体例１のバス使用権調停システ
ムのバスコントローラ５を、図１０に示されるバスコン
トローラ１００に置き換えたものである。

【００６８】図１０はバスコントローラ１００の構成を
示すブロック図である。図１０に示すように、カウンタ
６１には、システムクロック信号ＣＬＫが入力されると
ともに、メモリコントローラ６４の調停タイミング信号
ARBTIMPが入力される。カウンタ６１は、入力された調
停タイミング信号ARBTIMPの立ち下がりに同期してカウ
ント値を更新する。

【００６９】すなわち、具体例２のバスコントローラ１
０５は、調停タイミング信号ARBTIMPに同期して、バス
使用権の調停が行われる毎に、カウンタ６１のカウント
値を切り換えるようにしたものである。なお、他の部分
は、具体例１のバスコントローラ５の各部と同様の構成
であり、同一符号を付し、その説明を省略する。

【００７０】〈動作〉図１１は具体例２のバス使用権調
停システムの動作を示すタイムチャートである。サイク
ル２において、ＣＰＵ１の要求信号CPUREQP、ＤＭＡコ
ントローラ２の要求信号DMAREQ2P、ＤＭＡコントローラ
３の要求信号DMAREQ3PおよびＤＭＡコントローラ４の要
求信号DMAREQ4Pが同時にアサートされる。バス使用権調
停部６３では、要求信号BUSREQPがアサートされ、これ
に応じて、メモリコントローラ６４では、調停タイミン
グ信号ARBTIMPがアサートされる。バス使用権調停部６
３では、調停タイミング信号ARBTIMPがアサートされる
と、バス使用権の調停が行われる。

【００７１】このとき、カウンタ６１のカウント値は０
のため、優先順位情報記憶部６２により優先順位情報Ａ
がバス使用権調停部６３に出力される。バス使用権調停
部６３では、要求信号CPUREQP、DMAREQ2P、DMAREQ3Pお
よびDMAREQ4Pがアサートされているので、優先順位情報
ＢのＰ［７：６］の値０、Ｐ［５：４］の値３、Ｐ
［３：２］の値２、Ｐ［１：０］の値１が比較される。
この結果、図５のＮＯ２９に該当するセレクト信号SEL
として［００］がデコーダ６５、セレクタ６６およびセ
レクタ６７に出力される。

【００７２】デコーダ６５では、承諾信号線２１が選択
される。セレクタ６６では、アドレスバス３１ａが選択
され、アドレス信号CPUADRPがメモリコントローラ６４
に出力される。セレクタ６７では、データバス３１ｂが
選択され、データ信号CPUWTDTPがメモリコントローラ６
４に出力される。

【００７３】サイクル３において、メモリコントローラ
６４では、調停タイミング信号ARBTIMPがネゲートさ
れ、この結果、カウンタ６１では、カウント値が１に切
り換えられ、バス使用権調停部６３では、セレクト信号
SELが［００］に保持される。同時に、メモリコントロ
ーラ６４では、承諾信号BUSACKPがアサートされ、承諾
信号CPUACKPがアサートされる。この結果、ＣＰＵ１に
バス使用権が承諾され、アクセスが開始された旨が通知
される。同時に、メモリコントローラ６４では、入力さ
れたアドレス信号CPUADRPおよびデータ信号CPUWTDTPに
基づいて記憶装置６〜８に対するアクセスが開始され
る。

【００７４】サイクル７において、メモリコントローラ
６４では、ＣＰＵ１のアクセス動作が終了すると、承諾
信号BUSACKPがネゲートされ、承諾信号CPUACKPがネゲー
トされる。この結果、ＣＰＵ１にアクセスが終了した旨
が通知される。同時に、メモリコントローラ６４では、
要求信号DMAREQ2P、DMAREQ3PおよびDMAREQ4Pがアサート
されているため、次のアクセスのための調停タイミング
信号ARBTIMPをアサートする。

【００７５】このとき、カウンタ６１のカウント値は１
のため、優先順位情報記憶部６２により優先順位情報Ｂ
がバス使用権調停部６３に出力される。バス使用権調停
部６３では、要求信号DMAREQ2P、DMAREQ3PおよびDMAREQ
4Pがアサートされているので、優先順位情報ＢのうちＰ
［５：４］の値０、Ｐ［３：２］の値３およびＰ［１：
０］の値２が比較される。この結果、図５のＮＯ２６に
該当するセレクト信号SELとして［０１］がデコーダ６
５、セレクタ６６およびセレクタ６７に出力される。

【００７６】デコーダ６５では、承諾信号線２１が選択
される。セレクタ６６では、アドレスバス３２ａが選択
され、アドレス信号DMADR2Pがメモリコントローラ６４
に出力される。セレクタ６７では、データバス３２ｂが
選択され、データ信号DMAWTDT2Pがメモリコントローラ
６４に出力される。

【００７７】サイクル８において、メモリコントローラ
６４では、調停タイミング信号ARBTIMPがネゲートさ
れ、この結果、カウンタ６１では、カウント値が２に切
り換えられ、バス使用権調停部６３では、セレクト信号
SELが［００］に保持される。同時に、メモリコントロ
ーラ６４では、承諾信号BUSACKPがアサートされ、デコ
ーダ６５により選択されている承諾信号DMACK2Pがアサ
ートされる。この結果、ＤＭＡコントローラ２にバス使
用権が承諾され、アクセスが開始された旨が通知され
る。同時に、メモリコントローラ６４では、入力された
アドレス信号DMADR2Pおよびデータ信号DMAWTDT2Pに基づ
いて記憶装置６〜８に対するアクセスが開始される。

【００７８】サイクル１１において、メモリコントロー
ラ６４では、ＤＭＡコントローラ２のアクセス動作が終
了すると、承諾信号BUSACKPがネゲートされ、デコーダ
６５により選択されている承諾信号DMACK2Pがネゲート
される。この結果、ＤＭＡコントローラ２にアクセスが
終了した旨が通知される。同時に、メモリコントローラ
６４では、要求信号DMAREQ3PおよびDMAREQ4Pがアサート
されているため、次のアクセスのための調停タイミング
信号ARBTIMPをアサートする。

【００７９】以降、同様に、要求信号CPUREQP、DMAREQ2
P、DMAREQ3PおよびDMAREQ4Pのうち少なくとも１つの要
求信号がアサートされると、バス使用権調停部６３によ
り要求信号BUSREQPがメモリコントローラ６４に出力さ
れる。メモリコントローラ６４では、調停タイミング信
号ARBTIMPがバス使用権調停部６３に出力され、承諾信
号BUSACKPがデコーダ６５に出力される。

【００８０】一方、優先順位情報記憶部６２では、カウ
ンタ６１のカウント値に対応する１組の優先順位情報が
バス使用権調停部６３に出力され、バス使用権調停部６
３では、入力された優先順位情報に基づいてバス使用権
の調停が行われ、バス使用権が承諾されたバスマスタの
アクセスが開始される。カウンタ６１では、調停タイミ
ング信号ARBTIMPがネゲートされると、カウント値が更
新される。

【００８１】〈効果〉以上のように、具体例２によれ
ば、調停タイミング信号ARBTIMPに同期して、バス使用
権の調停が行われる毎に、カウンタ６１のカウント値を
切り換える。したがって、優先順位情報記憶部６２に記
憶された複数組の優先順位情報の中からバス使用権の調
停に使用する１組の優先順位情報を順番に切り換えて選
択することができるので、各バスマスタがバス使用権を
優先的に取得する確率を容易に設定することができる。

【００８２】《具体例３》 〈構成〉本発明に係る具体例３のバス使用権調停システ
ムは、図１０に示された具体例２のバス使用権調停シス
テムのバスコントローラ１００を、図１２に示されるバ
スコントローラ１０１に置き換えたものである。図１２
はバスコントローラ１０１の構成を示すブロック図であ
る。図１２に示すように、バスコントローラ１０１は、
図１０に示されたバスコントローラ１００に優先順位情
報書換部７０を加えたものである。なお、バスコントロ
ーラ１００の各部と同様の構成には、同一符号を付し、
その説明を省略する。

【００８３】優先順位情報書換部７０は、優先順位情報
記憶部７１、組合せ情報記憶部７２および組合せ情報選
択部７３を備える。優先順位情報記憶部７１は、優先順
位情報記憶部６２に記憶される複数組の優先順位情報を
記憶するものであり、例えば、優先順位情報Ａ、Ｂ、
Ｃ、Ｄ、Ｅ、Ｆ、ＧおよびＨの８組の優先順位情報を記
憶する。組合せ情報記憶部７２は、優先順位情報記憶部
７１に記憶された８組の優先順位情報の中から、優先順
位情報記憶部６２に記憶される４組の優先順位情報を、
それぞれ異なる組合せにより取り出すための複数の組合
せ情報を記憶する。

【００８４】図１３は組合せ情報記憶部７２の組合せ情
報の説明図である。図１３に示すように、組合せ情報記
憶部７２は、組合せ０〜４の５つの組合せ情報を記憶す
る。組合せ情報は、４組の優先順位情報が記憶されてい
る優先順位情報記憶部７１のアドレスを、カウンタ６１
のカウント値０〜３に対応させて割り当てたものであ
る。組合せ０には、カウント値０〜３のそれぞれに優先
順位情報Ａが割り当てられている。この場合、優先順位
情報は１組であるので、優先順位は固定されることにな
る。

【００８５】組合せ１には、カウント値０〜３のそれぞ
れに優先順位情報Ａ、Ｂ、ＣおよびＤが割り当てられて
いる。組合せ２には、カウント値０〜３のそれぞれに優
先順位情報Ａ、Ｂ、ＡおよびＢが割り当てられている。
組合せ３には、カウント値０〜３のそれぞれに優先順位
情報Ｅ、Ｆ、ＧおよびＨが割り当てられている。組合せ
３には、カウント値０〜３のそれぞれに優先順位情報
Ｅ、Ｆ、ＥおよびＦが割り当てられている。このよう
に、組合せは、同じ１組の優先順位情報を重複して組み
合わせてもよく、それぞれ異なる４組の優先順位情報を
組み合わせてもよい。また、組合せ情報の数は、少なく
とも２つあればよく、任意である。

【００８６】組合せ情報選択部７３には、組合せ情報記
憶部７２に記憶された組合せ０〜４の組合せ情報のうち
何れか１つの組合せ情報を選択するためのセレクト信号
が入力される。組合せ情報選択部７３は、入力されたセ
レクト信号に該当する組合せ情報を組合せ情報記憶部７
２から読み出し、４組の優先順位情報のアドレスを特定
して優先順位情報記憶部７１から読み出し、優先順位情
報記憶部６２に記憶する。

【００８７】〈動作〉組合せ情報選択部７３では、セレ
クト信号が入力されると、該当する組合せ情報が組合せ
情報記憶部７２から読み出され、４組の優先順位情報が
特定される。そして、組合せ情報選択部７３では、特定
された４組の優先順位情報が優先順位情報記憶部７１か
ら読み出され、優先順位情報記憶部６２に記憶される。
優先順位情報記憶部６２に記憶される４組の優先順位情
報は、組合せ情報選択部７３に入力されるセレクト信号
が変化する毎に、随時、書き換えられる。

【００８８】〈効果〉以上のように、具体例３によれ
ば、組合せ情報選択部７３により、入力されたセレクト
信号に対応する１つの組合せ情報を、組合せ情報記憶部
７２に記憶された複数の組合せ情報の中から選択し、選
択された組合せ情報により特定された４組の優先順位情
報を優先順位情報記憶部７１から読み出し、優先順位情
報記憶部６２に記憶する。したがって、システムで取り
扱うデータの性質や動作モード等に応じて、最適な組合
せの優先順位情報を選択することができる。

【００８９】なお、優先順位情報記憶部７１および組合
せ情報記憶部７２の代わりに、各組合せに対し、それぞ
れ４組の優先順位情報を記憶しておき、セレクト信号に
該当する４組の優先順位情報を直接、読み出すように構
成してもよい。また、具体例３では、具体例２のバスコ
ントローラ１００に優先順位情報書換部７０を加え、バ
スコントローラ１０１を構成しているが、具体例１のバ
スコントローラ５に優先順位情報書換部７０を加えて
も、同様の効果が得られる。

【００９０】《具体例４》 〈構成〉図１４は本発明に係る具体例４のバス使用権調
停システムの構成を示す図である。また、図１５はバス
使用権の優先順位の説明図である。図１４に示すよう
に、このバス使用権調停システムは、図１に示された具
体例１のバス使用権調停システムのバスコントローラ５
をバスコントローラ１０２に置き換え、さらに、ＤＭＡ
コントローラ２の要求信号DMAREQ2Pを一時的にマスクす
る要求信号マスク部８２、ＤＭＡコントローラ３の要求
信号DMAREQ3Pを一時的にマスクする要求信号マスク部８
３およびＤＭＡコントローラ４の要求信号DMAREQ4Pを一
時的にマスクする要求信号マスク部８４を設けたもので
ある。

【００９１】図１５に示すように、ＣＰＵ１、ＤＭＡコ
ントローラ２、ＤＭＡコントローラ３およびＤＭＡコン
トローラ４には、それぞれバス使用権の優先順位４、
１、２および３が割り当てられている。バスコントロー
ラ１０２は、これらの優先順位に従って、これらのバス
マスタ間のバス使用権を調停する。

【００９２】要求信号マスク部８２、８３および８４
は、同様の構成であるので、要求信号マスク部８２につ
いて説明する。要求信号マスク部８２は、ＤＭＡコント
ローラ２の要求信号DMAREQ2Pに応じてバスコントローラ
５により承諾信号DMACK2Pが出力されたとき、ＤＭＡコ
ントローラ２の要求信号DMAREQ2Pを一定時間マスクす
る。ここで、マスクするとは、ＤＭＡコントローラ２の
要求信号DMAREQ2Pがバスコントローラ５に認識されない
ようにすることを意味し、例えば、ＤＭＡコントローラ
２の要求信号DMAREQ2Pがバスコントローラ１０２に入力
されるのを遮断する、あるいは、ＤＭＡコントローラ２
の要求信号DMAREQ2Pを無効にすることを意味する。

【００９３】図１６は要求信号マスク部８２の入出力端
を示す図である。図１６に示すように、要求信号マスク
部８２は、入力端CLK、REQP、ACKP、WTDT1PおよびWR1
P、並びに、出力端MREQPを有する。入力端CLKには、シ
ステムクロック信号ＣＬＫが入力される。入力端REQPに
は、ＤＭＡコントローラ２の要求信号DMAREQ2Pが入力さ
れ、入力端ACKPには、バスコントローラ１０２の承諾信
号DMACK2Pが入力される。入力端WTDT1Pには、要求信号D
MAREQ2Pをマスクする時間を設定するためのライトデー
タWD1が入力される。入力端WR1Pには、ライトストロー
ブ信号WST1が入力される。出力端MREQPからは、要求信
号DMAREQ2Pが出力される。ライトデータWD1およびライ
トストローブ信号WST1は、図示しない制御部から出力さ
れる。

【００９４】図１７は要求信号マスク部８２の構成を示
すブロック図である。図１７に示すように、入力端CLK
は、Ｄフリップフロップ１１１、Ｊ−Ｋフリップフロッ
プ１１５およびカウンタ１１７に接続されている。入力
端REQPは、ＡＮＤ回路１２３の一方の入力端に接続され
ている。出力端MREQPは、ＡＮＤ回路１２３の出力端に
接続されている。ＡＮＤ回路１２３のもう一方の入力端
には、ＮＡＮＤ回路１１６の出力端が接続されている。

【００９５】ＡＮＤ回路１２３は、一方の入力端を通し
てＤＭＡコントローラ２の要求信号DMAREQ2Pを入力し、
もう一方の端子を通してＮＡＮＤ回路１１６から出力さ
れるMASK信号を入力し、入力された要求信号DMAREQ2Pと
MASK信号との論理積を求める。すなわち、ＡＮＤ回路１
２３は、MASK信号が「１」のとき、要求信号DMAREQ2Pを
出力端を通して出力し、MASK信号が「０」のとき、要求
信号DMAREQ2Pをマスクする。

【００９６】入力端ACKPは、Ｄフリップフロップ１１１
の入力端Ｄ、ＡＮＤ回路１１２の一方の入力端および反
転回路１１３の入力端に接続されている。反転回路１１
３は、入力端を通して入力された承諾信号DMACK2Pを反
転し、ACKINV信号として出力端を通してＡＮＤ回路１１
４に出力する。Ｄフリップフロップ１１１は、入力端Ｄ
を通して入力された承諾信号DMACK2Pを１クロック分遅
延させて反転し、DOUT信号として出力端ＱＮを通してＡ
ＮＤ回路１１２に出力する。

【００９７】ＡＮＤ回路１１２は、一方の入力端を通し
て入力された承諾信号DMACK2Pともう一方の入力端を通
して入力されたDOUT信号との論理積を求め、DIF信号と
して出力端を通してＪ−Ｋフリップフロップ１１５に出
力する。Ｊ−Ｋフリップフロップ１１５は、入力端Ｊを
通してＡＮＤ回路１１２のDIF信号を入力し、入力端Ｋ
を通して後述するALL0検出回路１２１のAZ1信号を入力
し、出力端Ｑを通してJKOUT信号をＡＮＤ回路１１４お
よびＮＡＮＤ回路１１６に出力する。ＡＮＤ回路１１４
は、一方の入力端を通して入力されたACKINV信号と、も
う一方の入力端を通して入力されたJKOUT信号との論理
積を求め、COEN信号として出力端を通してカウンタ１１
７に出力する。

【００９８】入力端WTDT1Pは、ラッチ回路１１８の入力
端Ｄに接続されている。入力端WR1Pは、ラッチ回路１１
８の入力端ＥＮおよび反転回路１１９の入力端に接続さ
れている。ラッチ回路１１８は、入力されるライトスト
ローブ信号WST1が「０」にアサートされたとき、ライト
データWD1をラッチし、カウンタ１１７に出力する。

【００９９】反転回路１１９は、入力端を通して入力さ
れたライトストローブ信号WST1を反転し、反転されたWS
TINV1信号をＯＲ回路１２０に出力する。ＯＲ回路１２
０は、一方の入力端を通して反転回路１１９のWSTINV1
信号を入力し、もう一方の入力端を通して後述するALL0
検出回路１２１のAZ1信号を入力する。ＯＲ回路１２０
は、入力されたWSTINV1信号とAZ1信号との論理和を求
め、LOAD1信号として出力端を通してカウンタ１１７に
出力する。

【０１００】カウンタ１１７は、入力端Ｄを通してラッ
チ回路１１８にラッチされたライトデータWD1を入力
し、入力端LDPを通してＯＲ回路１２０のLOAD1信号を入
力し、入力端ENを通してＡＮＤ回路１１４のCOEN信号を
入力する。カウンタ１１７は、入力されるLOAD1信号が
「１」にアサートされたとき、ラッチ回路１１８にラッ
チされたライトデータWD1をロードし、カウント値Ｃ１
としてセットする。カウンタ１１７は、入力されるCOEN
信号が「１」にアサート状態のとき、次のクロックに同
期してカウント値Ｃ１を「１」ディクリメントする。カ
ウンタ１１７は、カウント値Ｃ１をALL0検出回路１２１
に出力する。カウンタ１１７は、LOAD1信号およびCOEN
信号が同時にアサートされたときには、LOAD1信号に従
う。

【０１０１】ALL0検出回路１２１は、入力されたカウン
ト値Ｃ１が「０」でないときには「０」を表し、入力さ
れたカウント値Ｃ１が「０」のときには「１」を表すAZ
1信号をＪ−Ｋフリップフロップ１１５、反転回路１２
２およびＯＲ回路１２０に出力する。反転回路１２２
は、入力されたAZ1信号を反転し、AZINV1信号としてＮ
ＡＮＤ回路１１６に出力する。

【０１０２】ＮＡＮＤ回路１１６は、一方の入力端を通
して入力されたJKOUT信号と、もう一方の入力端を通し
て入力されたAZINV1信号との否定積を求め、MASK信号と
してＡＮＤ回路１２３に出力する。MASK信号が「０」と
なり、ＡＮＤ回路１２３により要求信号DMAREQ2Pがマス
クされるのは、反転回路１２２のAZINV1信号が「１」、
すなわちALL0検出回路１２１のAZ1信号が「０」であ
り、かつ、Ｊ−Ｋフリップフロップ１１５のJKOUT信号
が「１」となったときである。

【０１０３】〈動作〉図１８は具体例４のバス使用権調
停システムの動作を示すタイムチャートである。図１８
において、REQPは、要求信号マスク部８２に入力される
ＤＭＡコントローラ２の要求信号DMAREQ2Pを表し、MREQ
Pは、要求信号マスク部８２から出力される要求信号DMA
REQ2Pを表す。

【０１０４】初期状態では、ＤＭＡコントローラ２の要
求信号DMAREQ2Pは「０」にネゲートされており、バスコ
ントローラ１０２の承諾信号DMACK2Pも「０」にネゲー
トされている。要求信号マスク部８２では、ＡＮＤ回路
１１２からDIF信号「０」が出力され、Ｊ−Ｋフリップ
フロップ１１５からJKOUT信号「０」が出力される。こ
の結果、ＮＡＮＤ回路１１６からMASK信号「１」が出力
される。ＡＮＤ回路１２３では、入力端REQPを通して入
力された要求信号DMACKP2がそのまま出力端MREQPを通し
て出力される。

【０１０５】サイクル１において、図示しない制御部に
より値「５」のライトデータWD1が出力される。要求信
号マスク部８２では、ライトデータWD1「５」が入力端W
TDT1Pを通して入力される。同時に、図示しない制御部
によりライトストローブ信号WST1が「０」にアサートさ
れる。要求信号マスク部８２では、ライトストローブ信
号WST1「０」が入力端WR1Nを通して入力される。

【０１０６】ラッチ回路１１８では、ライトストローブ
信号WST1「０」が入力されると、入力端Ｄのライトデー
タWD1「５」がラッチされて出力される。反転回路１１
９では、ライトストローブ信号WST1「０」が入力されて
反転され、WSTINV1信号「１」が出力される。ＯＲ回路
１２０では、LOAD1信号「１」が出力される。

【０１０７】サイクル２において、カウンタ１１７で
は、サイクル１でLOAD1信号「１」が入力されたので、
ラッチ回路１１８にラッチされたライトデータWD1
「５」がロードされ、カウント値Ｃ１「５」がセットさ
れる。この結果、ALL0検出回路１２１では、AZ1信号
「０」が出力される。Ｊ−Ｋフリップフロップ１１５で
は、入力端Ｊを通してDIF信号「０」が入力され、入力
端Ｋを通してAZ1信号「０」が入力されるので、JKOUT信
号「０」が出力される。

【０１０８】同時に、ＤＭＡコントローラ２により要求
信号DMAREQ2Pがアサートされる。要求信号マスク部８２
では、ＡＮＤ回路１２３にMASK信号「１」が入力される
ので、入力端REQPを通して入力された要求信号DMAREQ2P
がそのまま出力端MREQPを通して出力される。同時に、
図示しない制御部によりライトストローブ信号WST1が
「１」にネゲートされる。反転回路１１９では、ライト
ストローブ信号WST1「１」が入力されて反転され、WSTI
NV1信号「０」が出力される。ＯＲ回路１２０では、WST
INV1信号「０」と、AZ1信号「０」とが入力されるの
で、LOAD1信号「０」が出力される。

【０１０９】サイクル３において、バスコントローラ１
０２により承諾信号DMACK2Pが「１」にアサートされ
る。ＤＭＡコントローラ２では、この承諾信号DMACK2P
「１」が入力され、アクセスの開始が認識される。要求
信号マスク部８２では、承諾信号DMACK2P「１」が入力
端REQPを通して入力される。

【０１１０】反転回路１１３では、承諾信号DMACK2P
「１」が入力されるので、ACKINV1信号「０」が出力さ
れる。ＡＮＤ回路１１４では、COEN信号「０」が出力さ
れる。カウンタ１１７では、カウント値Ｃ１が「５」が
出力され、ALL0検出回路１２１では、AZ1信号「０」が
出力される。反転回路１２２では、AZINV1信号「１」が
出力される。同時に、Ｄフリップフロップ１１１では、
サイクル２における承諾信号DMACK2P「０」が１クロッ
ク遅延されて反転されるので、DOUT信号「１」が引き続
き出力される。ＡＮＤ回路１１２では、承諾信号DMACK2
P「１」とDOUT信号が「１」とが入力されるので、DIF信
号「１」が出力される。

【０１１１】サイクル４において、Ｊ−Ｋフリップフロ
ップ１１５では、サイクル３で、入力端Ｊを通してDIF
信号「１」が入力され、入力端Ｋを通してAZ1信号
「０」が入力されたので、JKOUT信号「１」が出力され
る。ＮＡＮＤ回路１１６では、JKOUT信号「１」とAZINV
1信号「１」とが入力されるので、MASK信号「０」が出
力される。この結果、ＡＮＤ回路１２３により要求信号
DMAREQ2Pがマスクされる。なお、ＡＮＤ回路１１４で
は、ACKINV信号「０」が入力され、JKOUT信号「１」が
入力されるので、COEN信号「０」が出力される。

【０１１２】同時に、Ｄフリップフロップ１１１では、
サイクル３で入力された承諾信号DMACK2P「１」が１ク
ロック遅延されて反転され、DOUT信号「０」が出力され
る。ＡＮＤ回路１１２では、承諾信号DMACK2P「１」とD
OUT信号が「０」とが入力されるので、DIF信号「０」が
出力される。

【０１１３】サイクル６において、ＤＭＡコントローラ
２のアクセスが終了し、バスコントローラ１０２の承諾
信号DMACK2Pが「０」にネゲートされる。ＤＭＡコント
ローラ２では、次のアクセスのための要求信号DMAREQ2P
「１」が引き続き出力される。要求信号マスク部８２で
は、承諾信号DMACK2P「０」が入力端REQPを通して入力
される。

【０１１４】反転回路１１３では、承諾信号DMACK2P
「０」が入力されるので、ACKINV信号「１」が出力され
る。ＡＮＤ回路１１４では、ACKINV信号「１」と、JKOU
T信号「１」とが入力されるので、COEN信号「１」が出
力される。カウンタ１１７では、COEN信号「１」が入力
され、カウント値Ｃ１を「１」ディクリメントする旨が
認識される。カウンタ１１７では、カウント値Ｃ１
「５」が出力される。ALL0検出回路１２１では、AZ1信
号「０」が出力される。反転回路１２２では、AZINV1信
号「１」が出力される。

【０１１５】同時に、Ｄフリップフロップ１１１では、
承諾信号DMACK2P「０」が１クロック遅延されて反転さ
れるので、DOUT信号「０」が引き続き出力される。ＡＮ
Ｄ回路１１２では、承諾信号DMACK2P「０」とDOUT信号
が「０」とが入力されるので、DIF信号「０」が出力さ
れる。Ｊ−Ｋフリップフロップ１１５では、入力端Ｊを
通してDIF信号「０」が入力され、入力端Ｋを通してAZ1
信号「０」が入力されるので、継続してJKOUT信号
「１」が出力される。ＮＡＮＤ回路１１６では、JKOUT
信号「１」が入力され、AZINV1信号「１」が入力される
ので、MASK信号「０」が出力される。この結果、ＡＮＤ
回路１２３による要求信号DMAREQ2Pのマスクが継続され
る。

【０１１６】サイクル７〜１０において、ＡＮＤ回路１
１４では、COEN信号「１」が出力される。カウンタ１１
７では、カウント値Ｃ１がそれぞれのクロックに同期し
て「１」ずつディクリメントされる。

【０１１７】サイクル１１において、カウンタ１１７で
は、カウント値ＣＯが「０」にディクリメントされ、AL
L0検出回路１２１では、AZ1信号「１」が出力される。
反転回路１２２では、AZINV1信号「０」が出力される。
ＮＡＮＤ回路１１６では、MASK信号「１」が出力され
る。この結果、ＡＮＤ回路１２３では、要求信号DMAREQ
2Pのマスクが解除される。要求信号DMAREQ2Pは、出力端
MREQPを通してそのまま出力される。Ｊ−Ｋフリップフ
ロップ１１５では、入力端Ｊを通してDIF信号「０」が
入力され、入力端Ｋを通してAZ1信号「１」が入力され
る。ＯＲ回路１２０では、WSTINV1信号「０」と、AZ1信
号「１」とが入力されるので、LOAD1信号「１」が出力
される。

【０１１８】サイクル１２において、カウンタ１１７で
は、サイクル１１でLOAD1信号「１」が入力されたの
で、ラッチ回路１１８によりラッチされているライトデ
ータWD1「５」が再びロードされ、カウント値Ｃ１
「５」がセットされる。この結果、ALL0検出回路１２１
では、AZ1信号「０」が出力される。反転回路１２２で
は、AZINV1信号「１」が出力される。

【０１１９】同時に、Ｊ−Ｋフリップフロップ１１５で
は、サイクル１１で、入力端Ｊを通してDIF信号「０」
が入力され、入力端Ｋを通してAZ1信号「１」が入力さ
れたので、JKOUT信号「０」が出力される。ＡＮＤ回路
１１４では、ACKINV信号「１」とJKOUT信号「０」とが
入力されるので、COEN信号「０」が出力される。ＮＡＮ
Ｄ回路１１６では、JKOUT信号「０」とAZINV1信号
「１」とが入力されるので、MASK信号「１」が出力され
る。この結果、ＡＮＤ回路１２３では、入力端REQPを通
して入力された要求信号DMAREQ2Pが継続して出力端MREQ
Pを通して出力される。

【０１２０】このように、カウンタ１１７では、カウン
ト値Ｃ１が「５」にセットされる。バスコントローラ１
０２の承諾信号DMACK2Pが入力されると、ＤＭＡコント
ローラ２の次のアクセスのための要求信号DMAREQ2Pがマ
スクされる。ＤＭＡコントローラ２のアクセスが終了
し、承諾信号DMACK2Pがネゲートされると、カウンタ１
１７のカウント値Ｃ１がクロック信号に同期して「１」
ずつディクリメントされる。カウント値Ｃ１が「０」に
ディクリメントされると、次のアクセスのための要求信
号DMAREQ2Pのマスクが解除される。カウンタ１１７のカ
ウント値Ｃ１が再び「５」にセットされる。

【０１２１】〈効果〉以上のように、具体例４によれ
ば、ＤＭＡコントローラ２、３および４のそれぞれに対
応して、要求信号マスク部８２、８３および８４を設け
る。要求信号マスク部８２、８３および８４は、バスコ
ントローラ１０２のそれぞれの承諾信号が入力されたと
き、それぞれＤＭＡコントローラ２、３および４の要求
信号を一定時間マスクする。

【０１２２】このため、優先順位が高い特定のバスマス
タにバス使用権が連続して承諾されるのを防止し、その
バスマスタにバスが占有されすぎるのを防止することが
できる。したがって、バス使用権の公平性を容易に実現
することができる。

【０１２３】また、図示しない制御部から出力されたカ
ウント値Ｃ１をカウンタ１１７にロードして、要求信号
をマスクする時間を設定するように要求信号マスク部８
２、８３および８４を構成している。したがって、要求
信号マスク部８２、８３および８４のそれぞれに最適な
マスク時間を設定することができる。また、同一の要求
信号マスク部でも、システム内の各部の負荷状況等に応
じて任意のタイミングで最適なマスク時間を設定するこ
とができる。

【０１２４】なお、具体例４では、ＤＭＡコントローラ
２、３および４のそれぞれに対応して、要求信号マスク
部８２、８３および８４を設けるように構成している
が、要求信号マスク部８２は、例えば、全てのバスマス
タのそれぞれに対応して設けてもよく、１つのバスマス
タにのみ対応して設けてもよい。要求信号マスク部８２
が設けられるバスマスタの優先順位が高いほど、他のバ
スマスタにバス使用権が承諾される機会が増加し、バス
使用権の公平性を容易に実現することができる。また、
具体例１〜３のバス使用権調停システムにも、要求信号
マスク部を適用することができるのはいうまでもない。

【０１２５】《具体例５》 〈構成〉図１９は具体例５のバス使用権調停システムの
要求信号マスク部８５の入出力端を示す図であり、図２
０は要求信号マスク部８５の構成を示すブロック図であ
る。具体例５のバス使用権調停システムは、図１４に示
された具体例４のバス使用権調停システムの要求信号マ
スク部８２、８３および８４を、それぞれ要求信号マス
ク部８５に置き換えたものである。要求信号マスク部８
５は、承諾信号が入力された回数をカウントし、カウン
トされた回数が所定値に達したとき、要求信号をマスク
する。言い換えれば、要求信号マスク部８５は、承諾信
号が所定の回数入力される毎に要求信号を一定時間マス
クする。

【０１２６】図１９に示すように、要求信号マスク部８
５には、図１６に示された要求信号マスク部８２の入出
力端に加え、入力端WTDT2PおよびWR2Pが設けられてい
る。入力端WTDT2Pには、承諾信号DMACK2Pが入力された
回数をカウントするためのライトデータWD2が入力され
る。入力端WR2Pには、ライトストローブ信号WST2が入力
される。ライトデータWD2およびライトストローブ信号W
ST2は、図示しない制御部から出力される。

【０１２７】図２０に示すように、要求信号マスク部８
５は、図１７に示された要求信号マスク部８２に、承諾
信号が入力された回数をカウントするための回路１３０
を加えたものである。なお、要求信号マスク部８２の各
部と同様の構成には、同一符号を付し、その説明を省略
する。

【０１２８】ＡＮＤ回路１１２の出力端は、ＡＮＤ回路
１３１の一方の入力端に接続されている。ＡＮＤ回路１
３１は、一方の入力端を通してＡＮＤ回路１１２のDIF
信号を入力し、もう一方の入力端を通して後述するALL0
検出回路１３４のAZ2信号を入力する。ＡＮＤ回路１３
１は、入力されたDIF信号とAZ2信号との論理積を求め、
INTV信号としてＪ−Ｋフリップフロップ１１５およびＯ
Ｒ回路１３６に出力する。Ｊ−Ｋフリップフロップ１１
５は、入力端Ｊを通してINTV信号を入力する。

【０１２９】入力端CLKは、カウンタ１３３にも接続さ
れている。入力端WTDT2Pは、ラッチ回路１３２の入力端
Ｄに接続されている。入力端WR2Pは、ラッチ回路１３２
の入力端ＥＮおよび反転回路１３５の入力端に接続され
ている。ラッチ回路１３２は、入力端ＥＮを通してライ
トストローブ信号WST2を入力し、入力端Ｄを通してライ
トデータWD2を入力する。ラッチ回路１３２は、入力さ
れるライトストローブ信号WST2が「０」にアサートされ
たとき、ライトデータWD2をラッチし、カウンタ１３３
に出力する。

【０１３０】反転回路１３５は、入力端を通して入力さ
れたライトストローブ信号WST2を反転し、WSTINV2信号
としてＯＲ回路１３６に出力する。ＯＲ回路１３６は、
一方の入力端を通して反転回路１３５のWSTINV2信号を
入力し、もう一方の入力端を通してＡＮＤ回路１３１の
INTV信号を入力する。ＯＲ回路１３６は、入力されたWS
TINV2信号とINTV信号との論理和を求め、LOAD2信号とし
てカウンタ１３３に出力する。

【０１３１】カウンタ１３３は、入力端Ｄを通してラッ
チ回路１３２にラッチされたライトデータWD2を入力
し、入力端LDPを通してＯＲ回路１２０のLOAD2信号を入
力し、入力端ENを通してＡＮＤ回路１１２のDIF信号を
入力する。カウンタ１３３は、入力されるLOAD2信号が
「１」にアサートされたとき、ラッチ回路１１８にラッ
チされたライトデータWD2をロードし、カウント値Ｃ２
としてセットする。カウンタ１３３は、入力端ENを通し
て入力されるDIF信号が「１」にアサート状態のとき、
次のクロックに同期してカウント値Ｃ２を「１」ディク
リメントする。カウンタ１３３は、カウント値Ｃ２をAL
L0検出回路１３４に出力する。カウンタ１３３は、LOAD
2信号およびDIF信号が同時にアサートされたときには、
LOAD2信号に従う。

【０１３２】ALL0検出回路１２１は、入力されたカウン
ト値Ｃ２が「０」でないときには「０」を表し、入力さ
れたカウント値Ｃ２が「０」のときには「１」を表すAZ
2信号をＡＮＤ回路１３１に出力する。

【０１３３】〈動作〉図２１は具体例５のバス使用権調
停システムの動作を示すタイムチャートである。ここで
は、ＤＭＡコントローラ２の要求信号DMAREQ2Pをマスク
する要求信号マスク部８５を例に説明する。

【０１３４】初期状態では、ＤＭＡコントローラ２の要
求信号DMAREQ2Pは「０」にネゲートされており、バスコ
ントローラ１０２の承諾信号DMACK2Pも「０」にネゲー
トされている。要求信号マスク部８５では、ＡＮＤ回路
１１２からDIF信号「０」が出力され、ＡＮＤ回路１３
１からINTV信号「０」が出力され、Ｊ−Ｋフリップフロ
ップ１１５からJKOUT信号「０」が出力される。この結
果、ＮＡＮＤ回路１１６からMASK信号「１」が出力され
る。ＡＮＤ回路１２３では、入力端REQPを通して入力さ
れた要求信号DMAREQ2Pがそのまま出力端MREQPを通して
出力される。

【０１３５】サイクル１において、図示しない制御部か
ら値「５」のライトデータWD1が出力される。要求信号
マスク部８５では、ライトデータWD1「５」が入力端WTD
T1Pを通して入力される。同時に、図示しない制御部に
よりライトストローブ信号WST1が「０」にアサートされ
る。要求信号マスク部８５では、ライトストローブ信号
WST1「０」が入力端WR1Nを通して入力される。

【０１３６】同時に、図示しない制御部から値「２」の
ライトデータWD2が出力される。要求信号マスク部８５
では、ライトデータWD2「２」が入力端WTDT2Pを通して
入力される。同時に、図示しない制御部によりライトス
トローブ信号WST2が「０」にアサートされる。要求信号
マスク部８５では、ライトストローブ信号WST2「０」が
入力端WR2Nを通して入力される。

【０１３７】ラッチ回路１１８では、ライトストローブ
信号WST1「０」が入力されると、入力端Ｄのライトデー
タWD1「５」がラッチされて出力される。反転回路１１
９では、ライトストローブ信号WST1「０」が入力されて
反転され、WSTINV1信号「１」が出力される。ＯＲ回路
１２０では、LOAD1信号「１」が出力される。

【０１３８】ラッチ回路１３２では、ライトストローブ
信号WST2「０」が入力されると、入力端Ｄのライトデー
タWD2「２」がラッチされて出力される。反転回路１３
５では、ライトストローブ信号WST2「０」が入力されて
反転され、WSTINV2信号「１」が出力される。ＯＲ回路
１３６では、LOAD2信号「１」が出力される。

【０１３９】サイクル２において、カウンタ１１７で
は、サイクル１でLOAD1信号「１」が入力されたので、
ラッチ回路１１８にラッチされたライトデータWD1
「５」がロードされ、カウント値Ｃ１「５」がセットさ
れる。この結果、ALL0検出回路１２１では、AZ1信号
「０」が出力される。Ｊ−Ｋフリップフロップ１１５で
は、入力端Ｊを通してINTV信号「０」が入力され、入力
端Ｋを通してAZ1信号「０」が入力されるので、JKOUT信
号「０」が出力される。

【０１４０】同時に、カウンタ１３３では、サイクル１
でLOAD2信号「１」が入力されたので、ラッチ回路１３
２にラッチされたライトデータWD2「２」がロードさ
れ、カウント値Ｃ２「２」がセットされる。この結果、
ALL0検出回路１３４では、AZ2信号「０」が出力され
る。

【０１４１】同時に、ＤＭＡコントローラ２により要求
信号DMAREQ2Pがアサートされる。要求信号マスク部８５
では、ＡＮＤ回路１２３にMASK信号「１」が入力される
ので、入力端REQPを通して入力された要求信号DMAREQ2P
がそのまま出力端MREQPを通して出力される。

【０１４２】同時に、図示しない制御部によりライトス
トローブ信号WST1が「１」にネゲートされる。反転回路
１１９では、ライトストローブ信号WST1「１」が入力さ
れて反転され、WSTINV1信号「０」が出力される。ＯＲ
回路１２０では、WSTINV1信号「０」と、AZ1信号「０」
とが入力されるので、LOAD1信号「０」が出力される。

【０１４３】同時に、図示しない制御部によりライトス
トローブ信号WST2が「１」にネゲートされる。反転回路
１３５では、ライトストローブ信号WST2「１」が入力さ
れて反転され、WSTINV2信号「０」が出力される。ＯＲ
回路１３６では、WSTINV2信号「０」と、INTV信号
「０」とが入力されるので、LOAD2信号「０」が出力さ
れる。

【０１４４】サイクル３において、バスコントローラ１
０２により承諾信号DMACK2Pが「１」にアサートされ
る。ＤＭＡコントローラ２では、この承諾信号DMACK2P
「１」が入力され、アクセスの開始が認識される。要求
信号マスク部８５では、承諾信号DMACK2P「１」が入力
端REQPを通して入力される。

【０１４５】反転回路１１３では、承諾信号DMACK2P
「１」が入力されるので、ACKINV1信号「０」が出力さ
れる。ＡＮＤ回路１１４では、COEN信号「０」が出力さ
れる。カウンタ１１７では、カウント値Ｃ１が「５」が
出力され、ALL0検出回路１２１では、AZ1信号「０」が
出力される。反転回路１２２では、AZINV1信号「１」が
出力される。

【０１４６】Ｄフリップフロップ１１１では、承諾信号
DMACK2P「１」が１クロック遅延されて反転されるの
で、DOUT信号「１」が引き続き出力される。ＡＮＤ回路
１１２では、承諾信号DMACK2P「１」とDOUT信号が
「１」とが入力されるので、DIF信号「１」が出力され
る。カウンタ１３３では、DIF信号「１」が入力され、
カウント値Ｃ２を「１」ディクリメントする旨が認識さ
れる。カウンタ１３３では、カウント値Ｃ２「２」が出
力される。ALL0検出回路１３４では、AZ2信号「０」が
出力される。ＡＮＤ回路１３１では、DIF信号「１」とA
Z2信号「０」とが入力されるので、INTV信号「０」が出
力される。

【０１４７】サイクル４において、Ｊ−Ｋフリップフロ
ップ１１５では、サイクル３で、入力端Ｊを通してINTV
信号「０」が入力され、入力端Ｋを通してAZ1信号
「０」が入力されたので、引き続きJKOUT信号「０」が
出力される。ＮＡＮＤ回路１１６では、JKOUT信号
「０」が入力され、AZINV1信号「１」が入力されるの
で、MASK信号「１」が出力される。この結果、入力端RE
QPを通して入力される要求信号は、継続してＡＮＤ回路
１２３を通過し、出力端MREQPを通して出力される。な
お、ＡＮＤ回路１１４では、ACKINV信号「０」が入力さ
れ、JKOUT信号「０」が入力されるので、COEN信号
「０」が出力される。

【０１４８】同時に、Ｄフリップフロップ１１１では、
サイクル３で入力された承諾信号DMACK2P「１」が１ク
ロック遅延されて反転され、DOUT信号「０」が出力され
る。ＡＮＤ回路１１２では、承諾信号DMACK2P「１」とD
OUT信号が「０」とが入力されるので、DIF信号「０」が
出力される。ＡＮＤ回路１３１では、INTV信号「０」が
出力される。同時に、カウンタ１３３では、サイクル３
でDIF信号「１」が入力されたので、カウント値Ｃ２が
「１」にディクリメントされる。ALL0検出回路１３４で
は、AZ2信号「０」が出力される。

【０１４９】サイクル６において、ＤＭＡコントローラ
２のアクセスが終了し、バスコントローラ１０２の承諾
信号DMACK2Pが「０」にネゲートされる。ＤＭＡコント
ローラ２では、次のアクセスのための要求信号DMAREQ2P
「１」が引き続き出力される。要求信号マスク部８５で
は、承諾信号DMACK2P「０」が入力端REQPを通して入力
される。

【０１５０】サイクル７において、バスコントローラ１
０２により承諾信号DMACK2Pが「１」にアサートされ
る。ＤＭＡコントローラ２では、この承諾信号DMACK2P
「１」が入力され、アクセスの開始が認識される。要求
信号マスク部８５では、承諾信号DMACK2P「１」が入力
端REQPを通して入力される。

【０１５１】反転回路１１３では、承諾信号DMACK2P
「１」が入力されるので、ACKINV1信号「０」が出力さ
れる。同時に、Ｄフリップフロップ１１１では、サイク
ル６における承諾信号DMACK2P「０」が１クロック遅延
されて反転されるので、DOUT信号「１」が出力される。
ＡＮＤ回路１１２では、承諾信号DMACK2P「１」とDOUT
信号が「１」とが入力されるので、DIF信号「１」が出
力される。

【０１５２】サイクル８において、カウンタ１３３で
は、サイクル７でDIF信号「１」が入力されたので、カ
ウント値Ｃ２が「０」にディクリメントされる。ALL0検
出回路１３４では、AZ2信号「１」が出力される。ＡＮ
Ｄ回路１１２では、承諾信号DMACK2P「１」とDOUT信号
「０」とが入力されるので、DIF信号「０」が出力され
る。ＡＮＤ回路１３１では、DIF信号「０」とAZ2信号
「１」とが入力されるので、INTV信号「０」が出力され
る。

【０１５３】サイクル１０において、ＤＭＡコントロー
ラ２のアクセスが終了し、バスコントローラ１０２の承
諾信号DMACK2Pが「０」にネゲートされる。ＤＭＡコン
トローラ２では、次のアクセスのための要求信号DMAREQ
2P「１」が引き続き出力される。要求信号マスク部８５
では、承諾信号DMACK2P「０」が入力端REQPを通して入
力される。

【０１５４】サイクル１１において、バスコントローラ
１０２により承諾信号DMACK2Pが「１」にアサートされ
る。ＤＭＡコントローラ２では、この承諾信号DMACK2P
「１」が入力され、アクセスの開始が認識される。要求
信号マスク部８５では、承諾信号DMACK2P「１」が入力
端REQPを通して入力される。

【０１５５】反転回路１１３では、承諾信号DMACK2P
「１」が入力されるので、ACKINV1信号「０」が出力さ
れる。同時に、Ｄフリップフロップ１１１では、サイク
ル９における承諾信号DMACK2P「０」が１クロック遅延
されて反転されるので、DOUT信号「１」が出力される。
ＡＮＤ回路１１２では、承諾信号DMACK2P「１」とDOUT
信号が「１」とが入力されるので、DIF信号「１」が出
力される。

【０１５６】ＡＮＤ回路１３１では、DIF信号「１」とA
Z2信号「１」とが入力されるので、INTV信号「１」が出
力される。Ｊ−Ｋフリップフロップ１１５では、入力端
Ｊを通してINTV信号「１」が入力され、入力端Ｋを通し
てAZ1信号「０」が入力される。ＯＲ回路１３６では、I
NTV信号「１」が入力されるので、LOAD2信号「１」が出
力される。

【０１５７】サイクル１２において、Ｊ−Ｋフリップフ
ロップ１１５では、サイクル１１で、入力端Ｊを通して
INTV信号「１」が入力され、入力端Ｋを通してAZ1信号
「０」が入力されたので、JKOUT信号「１」が出力され
る。ＮＡＮＤ回路１１６では、JKOUT信号「１」とAZINV
1信号「１」とが入力されるので、MASK信号「０」が出
力される。この結果、ＡＮＤ回路１２３により要求信号
DMAREQ2Pがマスクされる。なお、ＡＮＤ回路１１４で
は、ACKINV信号「０」とJKOUT信号「１」とが入力され
るので、COEN信号「０」が出力される。

【０１５８】同時に、ＡＮＤ回路１１２では、DIF信号
「０」が出力され、ＡＮＤ回路１３１では、INTV信号
「０」が出力される。Ｊ−Ｋフリップフロップ１１５で
は、入力端Ｊを通してINTV信号「０」が入力され、入力
端Ｋを通してAZ1信号「０」が入力される。同時に、Ｏ
Ｒ回路１３６では、サイクル１１で、LOAD2信号「１」
が入力されたので、ラッチ回路１３２にラッチされたラ
イトデータWD2「２」が再びロードされ、カウント値Ｃ
２「２」がセットされる。この結果、ALL0検出回路１３
４では、AZ2信号「０」が出力される。

【０１５９】サイクル１３において、Ｊ−Ｋフリップフ
ロップ１１５では、サイクル１２で、入力端Ｊを通して
INTV信号「０」が入力され、入力端Ｋを通してAZ1信号
「０」が入力されたので、JKOUT信号「１」が継続して
出力される。

【０１６０】サイクル１４において、ＤＭＡコントロー
ラ２のアクセスが終了し、バスコントローラ１０２の承
諾信号DMACK2Pが「０」にネゲートされる。ＤＭＡコン
トローラ２では、次のアクセスのための要求信号DMAREQ
2P「１」が引き続き出力される。要求信号マスク部８５
では、承諾信号DMACK2P「０」が入力端REQPを通して入
力される。

【０１６１】反転回路１１３では、承諾信号DMACK2P
「０」が入力されるので、ACKINV信号「１」が出力され
る。ＡＮＤ回路１１４では、ACKINV信号「１」と、JKOU
T信号「１」とが入力されるので、COEN信号「１」が出
力される。カウンタ１１７では、COEN信号「１」が入力
され、カウント値Ｃ１を「１」ディクリメントする旨が
認識される。カウンタ１１７では、カウント値Ｃ１
「５」が出力される。ALL0検出回路１２１では、AZ1信
号「０」が出力される。反転回路１２２では、AZINV1信
号「１」が出力される。

【０１６２】同時に、Ｄフリップフロップ１１１では、
承諾信号DMACK2P「０」が１クロック遅延されて反転さ
れるので、DOUT信号「０」が引き続き出力される。ＡＮ
Ｄ回路１１２では、承諾信号DMACK2P「０」とDOUT信号
が「０」とが入力されるので、DIF信号「０」が出力さ
れる。ＡＮＤ回路１３１では、DIF信号「０」が入力さ
れるので、INTV信号「０」が出力される。Ｊ−Ｋフリッ
プフロップ１１５では、入力端Ｊを通してINTV信号
「０」が入力され、入力端Ｋを通してAZ1信号「０」が
入力されるので、継続してJKOUT信号「１」が出力され
る。ＮＡＮＤ回路１１６では、JKOUT信号「１」が入力
され、AZINV1信号「１」が入力されるので、MASK信号
「０」が出力される。この結果、ＡＮＤ回路１２３によ
る要求信号DMAREQ2Pのマスクが継続される。

【０１６３】サイクル１５〜１８において、ＡＮＤ回路
１１４では、COEN信号「１」が出力される。カウンタ１
１７では、カウント値Ｃ１がそれぞれのクロックに同期
して「１」ずつディクリメントされる。

【０１６４】サイクル１９において、カウンタ１１７で
は、カウント値Ｃ１が「０」にディクリメントされ、AL
L0検出回路１２１では、AZ1信号「１」が出力される。
反転回路１２２では、AZINV1信号「０」が出力される。
この結果、ＮＡＮＤ回路１１６では、MASK信号「１」が
出力される。ＡＮＤ回路１２３では、要求信号DMAREQ2P
のマスクが解除され、入力端REQPを通して入力された要
求信号DMAREQ2Pが出力端MREQPを通してそのまま出力さ
れる。Ｊ−Ｋフリップフロップ１１５では、入力端Ｊを
通してINTV信号「０」が入力され、入力端Ｋを通してAZ
1信号「１」が入力される。ＯＲ回路１２０では、WSTIN
V1信号「０」と、AZ1信号「１」とが入力されるので、L
OAD1信号「１」が出力される。

【０１６５】サイクル２０において、カウンタ１１７で
は、サイクル１１でLOAD1信号「１」が入力されたの
で、ラッチ回路１１８によりラッチされているライトデ
ータWD1「５」が再びロードされ、カウント値Ｃ１
「５」がセットされる。この結果、ALL0検出回路１２１
では、AZ1信号「０」が出力される。反転回路１２２で
は、AZINV1信号「１」が出力される。

【０１６６】同時に、Ｊ−Ｋフリップフロップ１１５で
は、サイクル１１で、入力端Ｊを通してINTV信号「０」
が入力され、入力端Ｋを通してAZ1信号「１」が入力さ
れたので、JKOUT信号「０」が出力される。ＡＮＤ回路
１１４では、ACKINV信号「１」とJKOUT信号「０」とが
入力されるので、COEN信号「０」が出力される。ＮＡＮ
Ｄ回路１１６では、JKOUT信号「０」とAZINV1信号
「１」とが入力されるので、MASK信号「１」が出力され
る。この結果、ＡＮＤ回路１２３では、入力端REQPを通
して入力された要求信号DMAREQ2Pが継続して出力端MREQ
Pを通して出力される。

【０１６７】このように、カウンタ１１７では、カウン
ト値Ｃ１が「５」にセットされ、カウンタ１３３では、
カウント値Ｃ２が「２」がセットされる。カウンタ１３
３では、承諾信号DMACK2Pが入力される毎にカウント値
Ｃ２が１ずつディクリメントされる。カウント値Ｃ２が
「０」にディクリメントされた後、承諾信号が入力され
ると、ＤＭＡコントローラ２の次のアクセスのための要
求信号DMAREQ2Pがマスクされる。また、カウンタ１３３
のカウント値Ｃ２が再び「２」にセットされる。

【０１６８】ＤＭＡコントローラ２のアクセスが終了
し、承諾信号DMACK2Pがネゲートされると、カウンタ１
１７のカウント値Ｃ１がクロック信号に同期して１ずつ
ディクリメントされる。カウント値Ｃ１が「０」にディ
クリメントされると、次のアクセスのための要求信号DM
AREQ2Pのマスクが解除される。カウンタ１１７のカウン
ト値Ｃ１が再び「５」にセットされる。

【０１６９】〈効果〉以上のように、具体例５によれ
ば、ＤＭＡコントローラ２〜４のそれぞれに対応して、
要求信号マスク部８５を設ける。要求信号マスク部８５
では、承諾信号が入力された回数をカウントし、カウン
ト値が所定値に達すると、次のアクセスのための要求信
号を一定時間マスクする。

【０１７０】したがって、要求信号マスク部８５によ
り、所定のアクセス回数毎に当該バスマスタの要求信号
をマスクすることができるので、優先順位が高い特定の
バスマスタにバス使用権が連続して承諾されるのを適時
に防止し、そのバスマスタにバスが占有されすぎるのを
防止することができる。

【０１７１】また、図示しない制御部から出力されたカ
ウント値Ｃ２をカウンタ１３３にロードして、要求信号
をマスクするためのアクセス回数を設定するように要求
信号マスク部８５を構成している。したがって、各要求
信号マスク部８５のそれぞれに最適なアクセス回数を設
定することができる。また、同一の要求信号マスク部８
５でも、システム内の各部の負荷状況等に応じて任意の
タイミングで最適なアクセス回数を設定することができ
る。

【０１７２】《具体例６》 〈構成〉図２２は本発明に係る具体例６のバス使用権調
停システムの構成を示すブロック図である。図２２に示
すように、このバス使用権調停システムは、図１４に示
された具体例４のバス使用権調停システムの要求信号マ
スク部８２、８３および８４を、ＯＲ回路９１、ＡＮＤ
回路９２、９３および９４、並びに、要求信号マスク部
８６に置き換えたものである。なお、図１４に示された
具体例４のバス使用権調停システムの各部と同様の構成
には、同一符号を付し、その説明を省略する。

【０１７３】ＤＭＡコントローラ２の要求信号DMAREQ2P
は、ＡＮＤ回路９２の一方の入力端に入力される。ＤＭ
Ａコントローラ３の要求信号DMAREQ3Pは、ＡＮＤ回路９
３の一方の入力端に入力される。ＤＭＡコントローラ４
の要求信号DMAREQ4Pは、ＡＮＤ回路９４の一方の入力端
に入力される。ＡＮＤ回路９２、９３および９４のそれ
ぞれのもう一方の入力端は、要求信号マスク部８６の出
力端に共通に接続されている。ＡＮＤ回路９２、９３お
よび９４のそれぞれの出力端は、バスコントローラ１０
２に接続されている。

【０１７４】バスコントローラ１０２の承諾信号DMACK2
P、DMACK3PおよびDMACK4Pは、それぞれＯＲ回路９１の
入力端に入力される。ＯＲ回路９１は、これらの承諾信
号の論理和を求め、要求信号マスク部８６に出力する。

【０１７５】要求信号マスク部８６は、承諾信号DMACK2
P、DMACK3PおよびDMACK4Pのうち何れかの承諾信号が要
求信号マスク部８６を介して入力されたとき、要求信号
DMAREQ2P、DMAREQ3PおよびDMAREQ4Pを同時に一定時間マ
スクする信号を、ＡＮＤ回路９２、９３および９４に出
力する。

【０１７６】図２３は要求信号マスク部８６の構成を示
すブロック図である。図２３に示すように、要求信号マ
スク部８６は、図１７に示された要求信号マスク部８２
からＡＮＤ回路１２３を除いたものである。ＮＡＮＤ回
路１１６から出力されるMASK信号は出力端MASKNを通し
て、ＡＮＤ回路９２、９３および９４に出力される。Ａ
ＮＤ回路９２、９３および９４は、図１７に示されたＡ
ＮＤ回路１２３に相当する。

【０１７７】すなわち、具体例６のバス使用権調停シス
テムは、ＤＭＡコントローラ２〜４を１つのグループと
し、グループ内の何れかのバスマスタにバス使用権が承
諾されたとき、グループ内の全てのＤＭＡコントローラ
の要求信号を同時に一定時間マスクするようにしたもの
である。

【０１７８】〈動作〉図２４は具体例６のバス使用権調
停システムの動作を示すタイムチャートである。ここ
で、要求信号マスク部８６内の各部の動作は、具体例４
の要求信号マスク部８２の各部と同様であり、詳細な説
明を省略する。

【０１７９】サイクル２において、ＣＰＵ１の要求信号
CPUREQP、ＤＭＡコントローラ２のDMAREQ2PおよびＤＭ
Ａコントローラ３のDMAREQ4Pが同時にアサートされる。
サイクル３において、バスコントローラ１０２では、Ｄ
ＭＡコントローラ２がＤＭＡコントローラ３およびＣＰ
Ｕ１より優先順位が高いので、ＤＭＡコントローラ２に
バス使用権が承諾され、承諾信号DMACK2Pがアサートさ
れる。ＤＭＡコントローラ２では、承諾信号DMACK2P
「１」が入力され、アクセスの開始が認識される。同時
に、ＯＲ回路９１では、承諾信号DMACK2P「１」が入力
され、論理和「１」が出力される。要求信号マスク部８
６では、論理和「１」が入力端ACKPを通して入力され
る。

【０１８０】サイクル４において、ＮＡＮＤ回路１１６
からMASK信号「０」が出力され、ＡＮＤ回路９２では、
要求信号DMAREQ2Pが、ＡＮＤ回路９３では、要求信号DM
AREQ3Pが、ＡＮＤ回路９４では、要求信号DMAREQ4Pがそ
れぞれマスクされる。なお、ＤＭＡコントローラ２で
は、承諾信号DMACK2Pがアサートされたので、要求信号D
MAREQ2Pがネゲートされる。

【０１８１】サイクル６において、ＤＭＡコントローラ
２のアクセスが終了したため、サイクル７において、バ
スコントローラ１０２により次のアクセスに対するバス
使用権の調停が行われる。このとき、ＤＭＡコントロー
ラ３の要求信号DMAREQ3Pは、要求信号マスク部８６およ
びＡＮＤ回路９３によりマスクされているので、バスコ
ントローラ１０２には、ＣＰＵ１の要求信号CPUREQPの
みが入力される。この結果、バスコントローラ１０２で
は、ＣＰＵ１にバス使用権が承諾され、承諾信号CPUACK
Pがアサートされる。ＣＰＵ１では、承諾信号CPUACKP
「１」が入力され、アクセスの開始が認識される。

【０１８２】サイクル１１において、ＣＰＵ１のアクセ
スが終了し、承諾信号CPUACKPがアサートされる。ＣＰ
Ｕ１では、次のアクセスのための要求信号CPUREQPがア
サートされる。同時に、ＮＡＮＤ回路１１６からMASK信
号「１」が出力され、ＡＮＤ回路９２では、要求信号DM
AREQ2Pの、ＡＮＤ回路９３では、要求信号DMAREQ3Pの、
ＡＮＤ回路９４では、要求信号DMAREQ4Pのマスクがそれ
ぞれ解除される。

【０１８３】サイクル１２において、バスコントローラ
１０２により次のアクセスに対するバス使用権の調停が
行われる。バスコントローラ１０２では、ＤＭＡコント
ローラ３がＣＰＵ１より優先順位が高いので、ＤＭＡコ
ントローラ３にバス使用権が承諾され、承諾信号DMACK3
Pがアサートされる。ＤＭＡコントローラ２では、承諾
信号DMACK2P「１」が入力され、アクセスの開始が認識
される。同時に、ＯＲ回路９１では、承諾信号DMACK2P
「１」が入力され、論理和「１」が出力される。要求信
号マスク部８６では、論理和「１」が入力端ACKPを通し
て入力される。

【０１８４】サイクル１４において、ＮＡＮＤ回路１１
６からMASK信号「０」が出力され、ＡＮＤ回路９２で
は、要求信号DMAREQ2Pが、ＡＮＤ回路９３では、要求信
号DMAREQ3Pが、ＡＮＤ回路９４では、要求信号DMAREQ4P
が再びマスクされる。この結果、次のアクセスのバス使
用権がＣＰＵ１に与えられる。

【０１８５】〈効果〉以上のように、具体例６によれ
ば、ＤＭＡコントローラ２〜４を１つのグループとし、
グループ内の何れかのバスマスタにバス使用権が承諾さ
れたとき、グループ内の全てのＤＭＡコントローラの要
求信号を同時に一定時間マスクする。このため、ＣＰＵ
１の優先順位が低いにも拘わらず、ＤＭＡコントローラ
２〜４のそれぞれの要求信号を同時にマスクすること
で、ＤＭＡコントローラ２〜４によりバスが占有されす
ぎるのを防止し、ＣＰＵ１の優先順位を実質的に高くす
ることができる。

【０１８６】なお、具体例６では、ＤＭＡコントローラ
２〜４を１つのグループとして構成しているが、グルー
プ分けの構成は任意である。例えば、ＤＭＡコントロー
ラ２単体を１つのグループとし、ＤＭＡコントローラ３
および４をもう１つのグループとしてもよい。この場
合、各グループ毎に最適なマスク時間を設定することが
できる。

【０１８７】また、具体例４では、それぞれに要求信号
マスク部８２〜８４を設けたのに対し、具体例６では、
要求信号マスク部８６により、ＤＭＡコントローラ２〜
４の要求信号を同時にマスクするように構成している。
したがって、大局的に各グループ毎のバス使用権の優先
順位を設定することができる。また、要求信号をマスク
するための回路の規模を小さくすることができる。

【０１８８】《具体例７》 〈構成〉図２５は具体例７のバス使用権調停システムの
要求信号マスク部８７の構成を示す図である。具体例７
のバス使用権調停システムは、図２２に示された具体例
６のバス使用権調停システムの要求信号マスク部８６を
要求信号マスク部８７に置き換えたものである。図２５
に示すように、要求信号マスク部８７は、図２３に示さ
れた要求信号マスク部８６に、図２０に示された回路１
３０を加えたものである。すなわち、要求信号マスク部
８７は、承諾信号が所定の回数入力される毎に要求信号
を一定時間マスクするMASK信号を出力する。

【０１８９】〈動作〉バスコントローラ１０２によりＤ
ＭＡコントローラ２〜４の何れかにバス使用権が承諾さ
れると、要求信号マスク部８７では、カウンタ１３３に
よりカウント値Ｃ２が１ディクリメントされる。そし
て、要求信号マスク部８７では、カウンタ１３３のカウ
ント値Ｃ２が「０」にディクリメントされると、ＮＡＮ
Ｄ回路１１６からMASK信号「０」が出力される。ＡＮＤ
回路９２では、要求信号DMAREQ2Pが、ＡＮＤ回路９３で
は、要求信号DMAREQ3Pが、ＡＮＤ回路９４では、要求信
号DMAREQ4Pがマスクされる。この結果、次のアクセスの
バス使用権がＣＰＵ１に与えられる。

【０１９０】〈効果〉以上のように、具体例７によれ
ば、要求信号マスク部８７により、ＤＭＡコントローラ
２〜４の何れかに承諾信号が入力された回数をカウント
し、カウント値が所定値に達すると、ＤＭＡコントロー
ラ２〜４の要求信号を同時に一定時間マスクする。した
がって、要求信号マスク部８７により、所定のアクセス
回数毎に当該グループ内の全てのバスマスタの要求信号
をマスクすることができるので、グループ内のバスマス
タにバス使用権が連続して承諾されるのを適時に防止
し、そのグループのバスマスタにバスが占有されすぎる
のを防止することができる。

【０１９１】《具体例８》 〈構成〉図２６は、具体例８のバス使用権調停システム
の構成図である。本発明に係る具体例８のバス使用権調
停システムは、ＣＰＵ１への割り込み信号に基づいて各
バスマスタの調停を行うようにしたものである。

【０１９２】図２６に示すように、具体例８のバス使用
権調停システムは、バスコントローラ１０３に、ＣＰＵ
１への割り込み信号１０（CPUINTN）が入力されるよう
構成されている。即ち、割り込み信号１０は、図示しな
い処理回路からＣＰＵ１に出力される割り込み信号であ
り、ＣＰＵ１は割り込み信号１０がアサートされたこと
を検出すると、それまで実行していた処理を中断し、割
り込み処理プログラムを実行する。また、割り込み信号
１０はＣＰＵ１に入力されると同時にバスコントローラ
１０３にも入力されるよう構成されている。

【０１９３】他の各構成は、図２に示した具体例１の構
成と同様であるため、対応する部分に同一符号を付して
その説明を省略する。

【０１９４】図２７は、具体例８におけるバスコントロ
ーラ１０３の構成図である。図２７に示すように、バス
使用権調停部１０４には、割り込み信号１０が入力され
るよう構成されている。また、メモリコントローラ６４
から承諾信号BUSACKPが、デコーダ６５と共に、バス使
用権調停部１０４に入力されるよう構成されている。そ
の他の構成は、図１に示した具体例１の構成と同様であ
るため、対応する部分に同一符号を付してその説明は省
略する。

【０１９５】図２８は、バス使用権調停部１０４の構成
図である。図２８に示すように、バス使用権調停部１０
４は、割り込み信号保持回路２００、ラッチ回路２０
１、カウンタ２０２、アービタ制御回路２０３からな
る。

【０１９６】割り込み信号保持回路２００は、割り込み
信号１０を入力し、割り込み信号１０を検出し保持する
回路であって、割り込みフラグ２０４を出力する。ま
た、割り込み信号保持回路２００は、図示しないクリア
信号により、保持している割り込みフラグ２０４をクリ
アするよう構成されている。

【０１９７】アービタ制御回路２０３は、割り込みフラ
グ２０４、バスの使用を要求するＣＰＵ１、ＤＭＡコン
トローラ２，３，４がそれぞれ出力するバス使用要求信
号CPUREQP、DMAREQ2P，DMAREQ3P，DMAREQ4Pを入力し、
メモリコントローラ６４に対し、バス使用要求信号BUSR
EQPを出力すると共に、デコーダ６５およびセレクタ６
６，６７に対し、セレクト信号SELを出力する。また、
アービタ制御回路２０３は、カウンタ２０２にカウント
スタート信号２０５を出力し、カウンタ２０２からカウ
ント中を示すカウント中信号２０６を入力し、また、メ
モリコントローラ６４からバスアクノリッジ信号（承諾
信号）BUSACKPを入力するよう構成されている。

【０１９８】ラッチ回路２０１は、ＣＰＵ１から前もっ
て所定の値が設定されている。カウンタ２０２は、ラッ
チ回路２０１に保持されている値をロード値として入力
し、アービタ制御回路２０３が出力するカウントスター
ト信号２０５を入力し、クロック２０７に同期してカウ
ント動作を行い、カウント中を示すカウント中信号２０
６を出力するよう構成されている。

【０１９９】〈動作〉先ず、デコーダ６５、セレクタ６
６，６７の動作は、具体例１における図６〜８を参照し
て説明した通りであるため、ここでの説明は省略する。

【０２００】図２９は、アービタ制御回路２０３の動作
を示すフローチャートである。装置が動作する状態にあ
る時（ステップＳ１）、ＤＭＡコントローラ２，３，４
が要求するバス使用要求信号に対するバスアクノリッジ
信号があるかどうかを判断し、無い場合には上記バスア
クノリッジ信号があるまでウェイトし（ステップＳ
２）、ある場合には割り込みフラグ２０４があるかどう
かを判別し、割り込みフラグ２０４がアサートされてい
ない場合にはステップＳ２に戻り、割り込みフラグ２０
４がアサートされている場合にはステップＳ４に進む。

【０２０１】ステップＳ４では、DMAREQ2P，DMAREQ3P，
DMAREQ4Pのバス使用要求信号をマスクし、ディスイネー
ブルにし、ステップＳ６ではカウンタ２０２のカウント
動作をスタートさせる。

【０２０２】ステップＳ７ではカウンタ２０２が、前記
所定の値をカウント終了したかどうか判別し、カウント
動作が終了するまでウェイトし、所定の値のカウント動
作が終了するとステップＳ８に進み、ステップＳ４でマ
スクしたＤＭＡリクエストのマスクを解除しイネーブル
にし、ＤＭＡリクエストに対するバスのサービスを再開
し、ステップＳ２に戻る。

【０２０３】図３０は、割り込み動作を説明するフロー
チャートである。ＣＰＵ１に接続された割り込み信号１
０がアサートされた場合に（ステップＳ１０）、ＣＰＵ
１は、割り込み信号１０に応じた処理を行い（ステップ
Ｓ１１）、所定の割り込み処理が終了した後、割り込み
信号保持回路２００が保持している割り込みフラグ２０
４をクリアし（ステップＳ１２）、割り込み処理から抜
ける（ステップＳ１３）。

【０２０４】図３１および図３２は、具体例８の動作を
説明するためのタイムチャートである。このタイムチャ
ートにおけるサイクルは、クロック２０７の１周期に対
し便宜的に番号を付与したものである。

【０２０５】サイクル２において、ＣＰＵ１、ＤＭＡコ
ントローラ２〜４が同時にバス使用要求信号CPUREQP，D
MAREQ2P，DMAREQ3P，DMAREQ4Pをアサートし、アービタ
制御回路２０３は、予め設定された優先順位に従って最
も優先順位の高いバスマスタを選択する。

【０２０６】ここで、優先順位が、ＤＭＡコントローラ
２、３、４、ＣＰＵ１の順であったとすると、最も優先
順位の高いＤＭＡコントローラ２を選択し、セレクト信
号SELに［０１］を出力すると共に、メモリコントロー
ラ６４に対し、バス使用要求信号BUSREQPをアサートす
る。

【０２０７】セレクタ６６は、ＤＭＡコントローラ２が
出力するアドレスDMADR2PをアドレスADRに出力する。メ
モリコントローラ６４は、バス使用要求信号BUSREQPが
アサートされたことを検出し、アドレスADRで指定され
る記憶装置に対し、メモリアクセスサイクルを開始する
と共に、バス使用要求信号BUSREQPに対し、メモリアク
セスサイクルを開始したことを示すバスアクノリッジ信
号BUSACKPをサイクル３でアサートする。デコーダ６５
は、セレクト信号SELが［０１］に設定されているの
で、バスアクノリッジ信号BUSACKPを、DMACK2Pに出力す
る。

【０２０８】ＤＭＡコントローラ２は、DMACK2Pがアサ
ートされたことを検出すると、バス使用要求信号DMAREQ
2Pをネゲートする（サイクル４）。メモリコントローラ
６４はＤＭＡコントローラ２から要求されたメモリアク
セスサイクルを終了するとバスアクノリッジ信号BUSACK
Pをネゲートする（サイクル５）。

【０２０９】バス使用権調停部１０４は、サイクル５に
おいてＤＭＡコントローラ２〜４からのバス使用要求信
号に対するバスアクノリッジ信号を検出し（ステップＳ
２）、割り込みフラグ２０４がアサートされているか判
断するが（ステップＳ３）、割り込みフラグ２０４がア
サートされていないのでステップＳ２に戻る。

【０２１０】サイクル６において、バス使用権調停部１
０４は、ＣＰＵ１、ＤＭＡコントローラ３，４からのバ
ス使用要求を検出し、優先順位の最も高いＤＭＡコント
ローラ３からのバス使用要求信号を選択し、セレクト信
号SELを［１０］に設定する。以下同様にサイクル７か
らサイクル９までＤＭＡコントローラ３の要求するメモ
リアクセスサイクルが行われる。

【０２１１】サイクル１０において、バス使用権調停部
１０４は、ＣＰＵ１、ＤＭＡコントローラ４からのバス
使用要求を検出し、優先順位の高いＤＭＡコントローラ
４からのバス使用要求を選択し、セレクト信号SELを
［１１］に設定する。以下同様にサイクル１１からサイ
クル１３まで、ＤＭＡコントローラ４の要求するメモリ
アクセスが行われる。

【０２１２】サイクル１２において、ＤＭＡコントロー
ラ２からのバス使用要求信号DMAREQ2Pがアサートされ
る。

【０２１３】サイクル１４において、バス使用権調停部
１０４は、ＣＰＵ１、ＤＭＡコントローラ２、ＤＭＡコ
ントローラ４からのバス使用要求信号を検出し、優先順
位の高いＤＭＡコントローラ２からのバス使用要求を選
択し、セレクト信号SELを［０１］に設定する。以下同
様にサイクル１５からサイクル１７までＤＭＡコントロ
ーラ２が要求するメモリアクセスサイクルが行われる。

【０２１４】サイクル１８において、バス使用権調停部
１０４は、サイクル１４と同様の動作を行い、サイクル
１９からサイクル２１までＤＭＡコントローラ２から要
求されるメモリアクセスサイクルを行う。

【０２１５】サイクル２０において、図示しない装置か
ら割り込み信号１０がアサートされ、割り込み信号保持
回路２００は割り込みフラグ２０４をアサートする。バ
ス使用権調停部１０４は、サイクル２１において、ＤＭ
Ａコントローラからのバス使用要求信号に対するバスア
クノリッジ信号BUSACKPがアサートされていることを検
出し（ステップＳ２）、割り込みフラグ２０４がアサー
トされていることを検出し（ステップＳ３）、サイクル
２２において、ＤＭＡコントローラからのバス使用要求
信号をマスクする（ステップＳ４）と同時に、カウンタ
スタート信号２０５をアサートする（ステップＳ６）。

【０２１６】カウントスタート信号２０５を入力したカ
ウンタ２０２は、カウント中を示すカウント中信号２０
６をアサートすると共に、カウント動作を開始する。図
３１および図３２においては、ラッチ回路２０１に
「５」が保持されており、値「５」がカウンタ２０２に
ロードされた場合を示す。カウンタ２０２はサイクルが
進む度にカウント値を一つずつディクリメントし、サイ
クル２４ではカウント値は「４」になり、サイクル２５
ではカウント値は「３」になる。

【０２１７】バス使用権調停部１０４は、サイクル２２
において、ＤＭＡコントローラ２〜４からのバス使用要
求信号がマスクされているので、ＣＰＵ１からのバス使
用要求信号のみを検出し、セレクト信号SELを［００］
に設定する。サイクル２３からサイクル２５において、
メモリコントローラ６４はＣＰＵ１が要求するメモリア
クセスサイクルを行う。

【０２１８】サイクル２６において、カウンタ２０２の
値は「２」であり、カウント動作は引き続き行われてお
り、ＤＭＡコントローラからのバス使用要求信号はマス
クされたままであるため、ＣＰＵ１からのバス使用要求
信号CPUREQPのみがバス使用権調停部１０４において検
出される。

【０２１９】バス使用権調停部１０４は、セレクト信号
SELを［００］に設定し、メモリコントローラ６４はＣ
ＰＵ１が要求するメモリアクセスを、サイクル２７から
サイクル２９において行う。

【０２２０】カウンタ２０２はカウント動作を引き続き
行い、サイクル２８においてカウント値が「０」にな
り、カウント動作を停止し、カウント中信号２０６をサ
イクル２９においてネゲートする。

【０２２１】アービタ制御回路２０３はカウント中信号
２０６がネゲートされたことを検出すると（ステップＳ
７）、マスクしていたＤＭＡコントローラからのバス使
用要求信号をイネーブルにし（ステップＳ８）、ステッ
プＳ２に戻る。

【０２２２】サイクル３０において、アービタ制御回路
２０３は、ＣＰＵ１からのバス使用要求信号CPUREQP
と、ＤＭＡコントローラ２からのバス使用要求信号DMAR
EQ2Pを検出し、優先順位の高いＤＭＡコントローラ２か
らのバス使用要求を行うため、セレクト信号SELを［０
１］に設定する。

【０２２３】メモリコントローラ６４は、サイクル３１
からサイクル３４まで、ＤＭＡコントローラ２が要求す
るメモリアクセスサイクルを行う。

【０２２４】サイクル３４において、バス使用権調停部
１０４は、ＤＭＡコントローラ２に対するバスアクノリ
ッジ信号を検出し（ステップＳ２）、割り込みフラグ２
０４がアサートされていることを検出し（ステップＳ
３）、ＤＭＡコントローラからのバス要求信号をマスク
し、サイクル３５においてカウントスタート信号をアサ
ートし、カウンタ２０２はカウント中信号２０６をアサ
ートする。

【０２２５】バス使用権調停部１０４は、サイクル３５
において、ＣＰＵ１からのバス使用要求信号のみを検出
し、セレクト信号SELを［００］に設定し、メモリコン
トローラ６４は、サイクル３６からサイクル３８におい
て、ＣＰＵ１が要求するメモリアクセスを行う。

【０２２６】同様に、アービタ制御回路２０３は、サイ
クル３９においてＣＰＵ１からのバス使用要求信号を検
出し、メモリコントローラ６４はＣＰＵ１が要求するメ
モリアクセスをサイクル４０から４２において行う。

【０２２７】カウンタ２０２はカウント動作を継続して
サイクル毎に行い、サイクル４１においてカウント値は
「０」になり、サイクル４２においてカウント中信号２
０６をネゲートする。

【０２２８】また、図示しない装置は、割り込み信号１
０をサイクル４３においてネゲートするが、割り込み信
号保持回路２００は、割り込みフラグ２０４を保持し続
ける。

【０２２９】以下同様にサイクル４４からサイクル４６
はＤＭＡコントローラ２が要求するメモリアクセスサイ
クルが行われ、サイクル４８からサイクル５０、および
サイクル５２からサイクル５４はＣＰＵ１が要求するメ
モリアクセスサイクルが行われる。また、カウンタ２０
２はサイクル５４において、カウント中信号２０６をネ
ゲートする。

【０２３０】ＣＰＵ１は割り込み処理（ステップＳ１
１）が終了したことに伴い、割り込みフラグ２０４をサ
イクル５５においてクリアする。

【０２３１】サイクル５５以降のサイクルにおいて、カ
ウント中信号２０６はネゲートされており、また、割り
込みフラグ２０４もクリアされているため、アービタ制
御回路２０３はＣＰＵ１からのバス使用要求信号CPUREQ
PとＤＭＡコントローラ２からのバス使用要求信号DMARE
Q2Pを検出するが、優先順位の高いＤＭＡコントローラ
２からのバス使用要求信号に対応してセレクト信号SEL
を［０１］に設定し、メモリコントローラ６４はＤＭＡ
コントローラ２が要求するメモリアクセスを行う。

【０２３２】〈効果〉以上のように、具体例８によれば
共通のバスを使用する複数の装置からのバス使用要求の
アービトレイションを行う際に以下の効果がある。

【０２３３】割り込み信号がアサートされ、ＣＰＵが
優先的にメモリアクセスを行う必要がある場合、前もっ
て設定したサイクル数分、ＤＭＡアクセスが行われる度
にＤＭＡコントローラからのメモリアクセスを強制的に
ウェイトさせることが可能であり、ＣＰＵが優先的にメ
モリアクセスを行うことができる。

【０２３４】ＤＭＡコントローラからのバス使用要求
信号をマスクするウェイト数をラッチ回路からカウンタ
にロードする構成としたことにより、ウェイトサイクル
数を任意の値に設定することが可能であり、割り込み処
理に必要なバスの占有率を、割り込み処理に必要な任意
の値に設定することが可能である。

【０２３５】〈利用形態〉具体例８においては、ＤＭＡ
コントローラからのバス使用要求信号をマスクする時間
をカウントするカウンタとしてダウンカウンタを用いて
説明したが、アップカウンタを用いても同様の効果があ
る。

【０２３６】《具体例９》 〈構成〉図３３は、具体例９のバス使用権調停システム
におけるバス使用権調停部の構成図である。

【０２３７】図３３に示すように、具体例９において
は、割り込み信号はバス使用権調停部に入力されていな
い。尚、具体例１の図２７に相当するバスコントローラ
の構成については、バス使用権調停部に割り込み信号１
０が入力されない点のみが構成上の相違点であるため、
ここでの図示およびその説明は省略する。

【０２３８】具体例９のバス使用権調停部は、ラッチ回
路３００、カウンタ３０１、アービタ制御回路３０２か
らなる。

【０２３９】ラッチ回路３００は、前もって決められた
値を保持する回路である。カウンタ３０１は、アービタ
制御回路３０２からカウントイネーブル信号３０３を入
力し、カウントイネーブル信号３０３がオンすると、前
もってラッチ回路３００に保持されていた値をロード
し、カウント動作を行い、所定の値をカウントするとオ
ーバーフローフラグ３０４をオンし、カウント動作を停
止するカウンタである。また、カウンタ３０１は、カウ
ントイネーブル信号３０３がオフされると、カウント動
作中の場合にはカウント動作を停止し、オーバーフロー
フラグ３０４がオンしている場合にはオーバーフローフ
ラグ３０４をオフするよう構成されている。尚、３０５
はカウンタ３０１に入力されるクロックCLKである。

【０２４０】アービタ制御回路３０２は、ＣＰＵ１、Ｄ
ＭＡコントローラ２〜４からのバス使用要求信号CPUREQ
P、DMAREQ2P，DMAREQ3P，DMAREQ4Pを入力し、後述する
優先順位に基づいてセレクト信号SELを決定するよう構
成されている。

【０２４１】アービタ制御回路３０２にはセレクト信号
SELを決定する際に、カウンタ３０１が出力するオーバ
ーフローフラグ３０４を参照し、オーバーフローフラグ
３０４が「０」の場合の優先順位と、オーバーフローフ
ラグが「１」の場合の優先順位とを前もって保持してあ
る。

【０２４２】図３４は、具体例９における優先順位の説
明図である。図示のように、オーバーフローフラグ３０
４の値によって、ＣＰＵ１およびＤＭＡコントローラ２
〜４の優先順位が異なるようになっている。

【０２４３】〈動作〉図３５は、カウンタ３０１の動作
を説明するフローチャートである。カウンタ３０１が動
作を開始すると、ステップＳ１において、アービタ制御
回路３０２が出力するカウントイネーブル信号３０３が
オンしたかどうかを判別し、カウントイネーブル信号３
０３がオンするまでステップＳ１でウェイトする。

【０２４４】カウントイネーブル信号３０３がオンする
と、ラッチ回路３００に保持されている値をカウンタ３
０１にロードし、カウント動作を開始する（ステップＳ
２）。カウント動作を開始すると、カウント値がオーバ
ーフローしたかどうかを判別し（ステップＳ３）、オー
バーフローが発生していなければ、カウントイネーブル
信号３０３がオンしているかどうかを判別し、カウント
イネーブル信号３０３がオンしていれば、カウント動作
（カウントダウン）を行い、ステップＳ３に戻る。

【０２４５】ステップＳ４において、カウントイネーブ
ル信号３０３がオフしていれば、カウント動作は行わず
ステップＳ１に戻る。また、ステップＳ３において、カ
ウントオーバーフローが発生していれば、オーバーフロ
ーフラグ３０４を「１」に設定し、カウントイネーブル
信号３０３がオフされるまでステップＳ７でウェイト
し、カウントイネーブル信号３０３がオフされるとオー
バーフローフラグ３０４を「０」に設定し、ステップＳ
１に戻る。

【０２４６】図３６は、アービタ制御回路３０２の動作
フローチャートである。アービタ制御回路３０２は、動
作を開始すると、ＤＭＡコントローラ４からのバス使用
要求信号DMAREQ4Pがアサートされているかどうか判別
し、DMAREQ4PがアサートされるまでステップＳ１でウェ
イトする。DMAREQ4Pがアサートすると、カウントイネー
ブル信号３０３をオンし（ステップＳ２）、オーバーフ
ローフラグ３０４が「１」かどうかを判別し、オーバー
フローフラグ３０４が「１」でなければ、ＤＭＡコント
ローラ４に対するバスアクノリッジ信号DMACK4Pがアサ
ートされたかどうかを判別し、DMACK4Pがアサートされ
ていなければ、ステップＳ３に戻る。

【０２４７】ステップＳ３において、オーバーフローフ
ラグ３０４の「１」が検出されると、図３４で示した優
先順位が変更され、ＤＭＡコントローラ４＞ＤＭＡコン
トローラ２＞ＤＭＡコントローラ３＞ＣＰＵ１の優先順
位になり、ＤＭＡコントローラ４の優先順位を最も高く
設定する（ステップＳ４）。その後、ＤＭＡコントロー
ラ４に対するバスアクノリッジ信号DMACK4Pがアサート
されたかどうかをステップＳ５にて判別する。

【０２４８】図３７および図３８は、具体例９の動作を
示すタイムチャートである。尚、これらの図において、
サイクルはクロック３０５の１周期に対し便宜的に番号
を付与したものである。

【０２４９】サイクル２において、ＣＰＵ１、ＤＭＡコ
ントローラ２、ＤＭＡコントローラ３、ＤＭＡコントロ
ーラ４のそれぞれのバス使用要求信号CPUREQP、DMAREQ2
P，DMAREQ3P，DMAREQ4Pがアサートされる。アービタ制
御回路３０２はＤＭＡコントローラ４からのバス使用要
求信号DMAREQ4Pがアサートされたことを検出し、カウン
トイネーブル信号３０３をアサートする。

【０２５０】カウンタ３０１は、ラッチ回路３００に前
もって保持されていた値「１４」をロードし、クロック
３０５に同期してカウンタ値を一つずつディクリメント
する。

【０２５１】また、サイクル２においては、オーバーフ
ローフラグ３０４はアサートされていないので、最も優
先順位の高いDMAREQ2Pが選択され、アービタ制御回路３
０２はセレクト信号SELに［０１］を出力する。サイク
ル３からサイクル５において、ＤＭＡコントローラ２か
ら要求されたメモリアクセスサイクルが行われる。

【０２５２】サイクル６において、アービタ制御回路３
０２は、オーバーフローフラグ３０４が「０」なので、
CPUREQP、DMAREQ3P，DMAREQ4Pのなかで最も優先順位の
高いＤＭＡコントローラ３からのバス使用要求信号を選
択し、セレクト信号SELを［１０］に設定し、サイクル
７からサイクル９までＤＭＡコントローラ３が要求する
メモリアクセスサイクルを行う。

【０２５３】サイクル１０において、アービタ制御回路
３０２はオーバーフローフラグ３０４が「０」なので、
CPUREQP、DMAREQ4Pのなかで最も優先順位の高いＣＰＵ
１からのバス使用要求信号を選択し、セレクト信号SEL
を［００］に設定し、サイクル１１からサイクル１３ま
でＣＰＵ１が要求するメモリアクセスサイクルを行う。

【０２５４】サイクル１４において、アービタ制御回路
３０２はオーバーフローフラグ３０４が「０」なので、
CPUREQP、DMAREQ2P，DMAREQ4Pのなかで最も優先順位の
高いＤＭＡコントローラ２からのバス使用要求信号を選
択し、セレクト信号SELを［０１］に設定し、サイクル
１５からサイクル１７までＤＭＡコントローラ２が要求
するメモリアクセスサイクルを行う。

【０２５５】カウンタ３０１は、カウントイネーブル信
号３０３がイネーブルなので、カウント値をディクリメ
ントしていき、サイクル１６において、カウント値は
「０」になり、サイクル１７においてオーバーフローフ
ラグ３０４をアサートする。

【０２５６】サイクル１８において、アービタ制御回路
３０２は、オーバーフローフラグ３０４が「１」なの
で、優先順位を変更し、CPUREQP、DMAREQ4Pのなかで最
も優先順位の高いDMAREQ4Pを選択し、セレクト信号SEL
を［１１］に設定し、サイクル１９からサイクル２１に
おいてＤＭＡコントローラ４が要求するメモリアクセス
サイクルを行う。

【０２５７】サイクル１９において、アービタ制御回路
３０２はＤＭＡコントローラ４が要求するバス使用要求
信号に対するバスアクノリッジ信号DMACK4Pがアサート
されたことを検出し、オーバーフローフラグ３０４をク
リアし、「０」に設定する。

【０２５８】ＤＭＡコントローラ４はサイクル２０にお
いて、DMACK4Pがアサートされたことを検出し、要求し
たメモリアクセスサイクルが行われていることを検出
し、バス使用要求信号DMAREQ4Pをサイクル２１において
ネゲートする。

【０２５９】サイクル２２において、アービタ制御回路
３０２はオーバーフローフラグ３０４が「０」なので、
CPUREQP、DMAREQ2Pのなかで最も優先順位の高いDMAREQ2
Pを選択し、セレクト信号SELを［０１］に設定し、サイ
クル２３からサイクル２５においてＤＭＡコントローラ
２が要求するメモリアクセスサイクルを行う。

【０２６０】サイクル２５において、ＤＭＡコントロー
ラ４はバス使用要求信号DMAREQ4Pをアサートし、バスの
使用を要求する。アービタ制御回路３０２はDMAREQ4Pの
アサートを検出するとカウントイネーブル信号３０３を
オンし、カウンタ３０１はラッチ回路３００に前もって
設定・保持されている値「１４」をロードし、カウント
動作を開始する。

【０２６１】サイクル２６において、アービタ制御回路
３０２は、オーバーフローフラグ３０４が「０」なの
で、CPUREQP、DMAREQ4Pのなかで最も優先順位の高いCPU
REQPを選択し、セレクト信号SELを［００］に設定し、
サイクル２７からサイクル２９においてＣＰＵ１が要求
するメモリアクセスサイクルを行う。

【０２６２】サイクル３０において、アービタ制御回路
３０２は、DMAREQ4Pのみを検出し、DMAREQ4Pより優先順
位の高いバス使用要求信号がないので、セレクト信号SE
Lを［１１］に設定し、サイクル３１からサイクル３４
まで、ＤＭＡコントローラ４が要求するメモリアクセス
サイクルを行う。

【０２６３】アービタ制御回路３０２は、サイクル３１
において、ＤＭＡコントローラ４が要求するバス使用要
求に対するバスアクノリッジ信号DMACK4Pがアサートさ
れたことを検出し、カウントイネーブル信号３０３を、
サイクル３２においてクリアし、「０」に設定する。

【０２６４】また、ＤＭＡコントローラ４は、サイクル
３３において、DMACK4Pがアサートされたことを検出
し、要求したメモリアクセスサイクルが行われているこ
とを検出し、バス使用要求信号DMAREQ4Pをサイクル３４
においてネゲートする。

【０２６５】サイクル３５およびサイクル３９におい
て、アービタ制御回路３０２は、CPUREQPのみを検出
し、CPUREQPより優先順位の高いバス使用要求信号がな
いので、セレクト信号SELを［００］に設定し、サイク
ル３６からサイクル３８まで、およびサイクル４０から
サイクル４２までＣＰＵ１が要求するメモリアクセスサ
イクルを行う。

【０２６６】〈効果〉以上のように具体例９によれば、
共通のバスを使用する複数の装置からのバス使用要求の
アービトレイションを行う際に以下の効果がある。

【０２６７】ＤＭＡコントローラからのバス使用要求
信号がアサートされてから、前記バス使用要求信号に対
するバスアクセスが行われるまでの時間を監視し、前記
監視時間が所定の時間以上となった場合にはアービトレ
イションの優先順位を変更し、優先的にバスアクセスが
行える方式としたことにより、ＤＭＡコントローラから
要求されるバス使用要求信号に対する単位時間当たりの
最低データ転送量を確保することができる。

【０２６８】前記バス使用要求信号に対するバスアク
セスが行われるまでの時間を監視する手段としてカウン
タを用い、カウンタにロードする値を前もって設定する
ラッチ回路を設けたことにより、監視時間を任意の値に
設定可能であり、システムの状態により、最適な最低デ
ータ転送量を設定可能である。

【０２６９】〈利用形態〉具体例９においては、複数の
バス使用要求信号を出力する装置の内、一つの装置にお
いて、バス使用要求信号をアサートしてからバスアクセ
スが行われるまでの時間を監視し、優先順位を高くする
例を説明したが、複数の装置それぞれにバス使用要求信
号をアサートしてからバスアクセスが行われるまでの時
間を監視する手段と、前記監視時間が所定の時間を経過
した場合にアービトレイションの優先順位を高くし、バ
スアクセスを優先的に行わせる手段とを設けることで、
複数の装置に対し、データ転送量の最低量を設定するこ
とも可能である。

【０２７０】《具体例１０》 〈構成〉図３９は具体例１０のバス使用権調停部の構成
図である。具体例１０のバス使用権調停部は、ラッチ回
路４００、カウンタ４０１、アービタ制御回路４０２か
らなる。

【０２７１】ラッチ回路４００は、前もって決定された
値を保持する回路である。

【０２７２】カウンタ４０１はフリーランのカウンタで
あり、カウント値がオーバーフローすると、ラッチ回路
４００に前もって保持されている値をロードし、カウン
ト動作を続けると共に、オーバーフロー時、オーバーフ
ローフラグ４０４をイネーブルにし、カウンタ４０１が
オーバーフローしたことをアービタ制御回路４０２に伝
えるよう構成されている。また、カウンタ４０１は、ア
ービタ制御回路４０２からフラグクリア信号４０３がア
サートされた場合は、オーバーフローフラグ４０４をク
リアするよう構成されている。

【０２７３】アービタ制御回路４０２はカウンタ４０１
から出力されるオーバーフローフラグ４０４を検出する
と所定の処理を行い、処理が終了すると、フラグクリア
信号４０３をアサートするよう構成されている。尚、４
０５はカウンタ４０１に入力されるクロックCLKであ
る。

【０２７４】アービタ制御回路４０２は、ＣＰＵ１、Ｄ
ＭＡコントローラ２〜４からのバス使用要求信号CPUREQ
P、DMAREQ2P，DMAREQ3P，DMAREQ4Pを入力し、後述する
優先順位に基づいてセレクト信号SELを決定する。

【０２７５】アービタ制御回路４０２にはセレクト信号
SELを決定する際に、カウンタ４０１が出力するオーバ
ーフローフラグ４０４を参照し、オーバーフローフラグ
４０４が「０」の場合の優先順位とオーバーフローフラ
グが「１」の場合の優先順位を前もって保持してある。

【０２７６】図４０は、具体例１０におけるアービタ制
御回路４０２のアービトレイションの優先順位の説明図
である。オーバーフローフラグ４０４がアサートされて
いない状態「０」の場合には、ＤＭＡコントローラ２＞
ＤＭＡコントローラ３＞ＣＰＵ１の優先順位にアービタ
制御回路４０２に入力されるそれぞれのバス使用要求信
号のバスアクセスを行う。

【０２７７】即ち、オーバーフローフラグ４０４がアサ
ートされていない場合には、ＤＭＡコントローラ４から
のバス使用要求信号DMAREQ4Pは無効化されており、バス
使用要求信号DMAREQ4Pがアサートされていても、アービ
タ制御回路４０２はＤＭＡコントローラ４から要求され
るメモリアクセスを行わない。

【０２７８】〈動作〉図４１は、アービタ制御回路４０
２の動作を説明するフローチャートである。アービタ制
御回路４０２の動作がスタートすると、先ず、オーバー
フローフラグ４０４が「１」かどうかの判断を行い、オ
ーバーフローフラグ４０４が「１」の状態でない場合、
即ち、アサートされていない場合はアサートされるま
で、ステップＳ１でウェイトする。

【０２７９】ステップＳ１において、オーバーフローフ
ラグ４０４が「１」であることが検出されると、アービ
タ制御回路４０２はＤＭＡコントローラ４からのバス使
用要求信号DMAREQ4Pを有効にし（ステップＳ２）、アー
ビトレイションの優先順位を変更し、ＤＭＡコントロー
ラ４から要求されるバス使用要求信号の優先順位を最も
高く設定する（ステップＳ３）。

【０２８０】その後、アービタ制御回路４０２はＤＭＡ
コントローラ４に対するバスアクノリッジ信号DMACK4P
がアサートされたかどうかの判断を行い、DMACK4Pがア
サートされるまでステップＳ４でウェイトする。

【０２８１】ステップＳ４においてDMACK4Pがアサート
されると、アービタ制御回路４０２はオーバーフローフ
ラグ４０４をクリアし（ステップＳ５）、DMAREQ4Pを無
効に設定する（ステップＳ６）。

【０２８２】図４２は、カウンタ４０１のカウント動作
を説明するためのフローチャートである。カウンタ４０
１の動作がスタートすると、カウント値がオーバーフロ
ーしたかどうかを判断し（ステップＳ１１）、カウント
値がオーバーフローするまで、ステップＳ１１でウェイ
トする。

【０２８３】ステップＳ１１において、カウンタ４０１
がオーバーフローすると、オーバーフローフラグ４０４
をアサートし（ステップＳ１２）、ラッチ回路４００に
保持されている値をロードし、カウント動作を継続する
（ステップＳ１３）。

【０２８４】図４３は、カウンタ４０１のカウントクリ
ア動作を説明するためのフローチャートである。動作が
スタートすると、フラグクリア信号４０３がアサートさ
れたかどうか判断し（ステップＳ２１）、フラグクリア
信号４０３がアサートされるまでステップＳ２１でウェ
イトする。

【０２８５】ステップＳ２１において、フラグクリア信
号４０３がアサートされると、オーバーフローフラグ４
０４をクリアし、「０」に設定する。

【０２８６】図４４および図４５は、具体例１０の動作
を示すタイムチャートである。尚、これらの図におい
て、サイクルはクロック４０５の１周期に対し、便宜的
に番号を付与したものである。

【０２８７】サイクル１からサイクル８の期間におい
て、ＤＭＡコントローラ４は、DMAREQ4Pをアサートし、
バスの使用を要求するが、オーバーフローフラグ４０４
がアサートされていないので、ＤＭＡコントローラ４か
ら要求されるバス使用要求は受け付けられない。

【０２８８】サイクル８において、カウンタ４０１のカ
ウント値は「０」になり、オーバーフローするので、カ
ウンタ４０１はサイクル９において、オーバーフローフ
ラグ４０４をアサートし、ラッチ回路４００に保持され
ている値「９０」をカウンタ４０１にロードし、カウン
ト動作を継続する。

【０２８９】アービタ制御回路４０２は、オーバーフロ
ーフラグ４０４が「１」に設定されたことを検出する
と、ＤＭＡコントローラ４から出力されるバス使用要求
信号DMAREQ4Pを有効にし、また、ＤＭＡコントローラ４
からのバス使用要求信号の優先順位を最も高く設定す
る。

【０２９０】サイクル９において、DMAREQ4Pは有効に設
定されることにより、バス使用要求信号BUSREQPがアサ
ートされ、セレクト信号SELは、ＤＭＡコントローラ４
から要求されるメモリアクセスを行うため、値は［１
１］に設定される。

【０２９１】サイクル１０において、メモリコントロー
ラ６４はバス使用要求信号BUSREQPに対応したメモリア
クセスが行われていることを示すバスアクノリッジ信号
BUSACKPをアサートし、アービタ制御回路４０２はDMARE
Q4Pがアサートされたことを検出し、サイクル１１にお
いて、フラグクリア信号４０３をアサートする。

【０２９２】カウンタ４０１は、サイクル１１におい
て、フラグクリア信号４０３がアサートされたことを検
出すると、サイクル１２において、オーバーフローフラ
グ４０４を「０」にクリアする。アービタ制御回路４０
２は、オーバーフローフラグ４０４が「０」に設定され
たことにより、サイクル１２において、DMAREQ4Pを無効
に設定する。

【０２９３】メモリコントローラ６４は、サイクル１３
において、ＤＭＡコントローラ４が要求するメモリアク
セスを終了し、サイクル１４においてバスアクノリッジ
信号BUSACKPをネゲートする。

【０２９４】サイクル１４からサイクル２１において、
ＤＭＡコントローラ４はDMAREQ4Pをアサートし続け、メ
モリアクセスを要求するが、オーバーフローフラグ４０
４がアサートされていないので、ＤＭＡコントローラ４
から要求されるメモリアクセスは行われない。

【０２９５】サイクル２１において、カウンタ４０１は
オーバーフローし、サイクル２２においてオーバーフロ
ーフラグ４０４がアサートされ、サイクル２３からサイ
クル２５において、ＤＭＡコントローラ４から要求され
るメモリアクセスが、サイクル１０〜１３と同様に行わ
れる。

【０２９６】同様に、サイクル２７〜３４において、Ｄ
ＭＡコントローラ４から要求されるメモリアクセスは行
われず、サイクル３５においてオーバーフローフラグ４
０４がアサートされると、サイクル３６〜３８において
ＤＭＡコントローラ４から要求されるメモリアクセスが
行われる。そして、サイクル３９〜サイクル４７におい
ては、ＤＭＡコントローラ４から要求されるメモリアク
セスは行われず、サイクル４８でオーバーフローフラグ
４０４がアサートされると、サイクル４９〜サイクル５
１においてＤＭＡコントローラ４が要求するメモリアク
セスが行われる。

【０２９７】図４６および図４７は、アービタ制御回路
４０２の上記図４４および図４５とは異なる動作を説明
するためのタイムチャートである。

【０２９８】サイクル３においてカウンタ４０１はオー
バーフローし、カウンタ４０１はサイクル４において、
オーバーフローフラグ４０４をアサートし、ＤＭＡコン
トローラ４から出力されるDMAREQ4Pを有効にするが、Ｄ
ＭＡコントローラ４はバス使用要求信号DMAREQ4Pをアサ
ートしていないので、ＤＭＡコントローラ４が要求する
メモリアクセスは行われず、DMACK4Pもアサートされ
ず、DMACK4Pがアサートされないので、オーバーフロー
フラグ４０４はアサートされ続ける。

【０２９９】オーバーフローフラグ４０４がアサートさ
れていることにより、DMAREQ4Pの優先順位は最も高く設
定され続ける。

【０３００】サイクル１２において、DMAREQ4Pがアサー
トされると、アービタ制御回路４０２はＤＭＡコントロ
ーラ４が要求するメモリアクセスを行うため、セレクト
信号SELを［１１］に設定し、メモリコントローラ６４
は、ＤＭＡコントローラ４が要求するメモリアクセスを
サイクル１５から開始し、バスアクノリッジ信号BUSACK
Pをアサートする。

【０３０１】サイクル１５においてアサートされたDMAC
K4Pを検出したアービタ制御回路４０２はサイクル１６
において、フラグクリア信号４０３をアサートし、カウ
ンタ４０１はフラグクリア信号４０３がアサートされた
ことを検出すると、サイクル１７において、オーバーフ
ローフラグ４０４をクリアする。

【０３０２】また、ＤＭＡコントローラ４は、DMACK4P
がアサートされたことをサイクル１５において検出する
と、要求していたメモリアクセスが開始されたことを認
識し、DMAREQ4Pをサイクル１７においてネゲートする。

【０３０３】サイクル１８〜サイクル２５は、オーバー
フローフラグ４０４がアサートされないので、DMAREQ4P
は無効に設定される。

【０３０４】サイクル２５において、カウンタ４０１は
オーバーフローし、サイクル２６においてオーバーフロ
ーフラグ４０４をアサートするが、DMAREQ4Pがアサート
されていないので、ＤＭＡコントローラ４に対するバス
アクノリッジ信号DMACK4Pはアサートされず、従って、
オーバーフローフラグ４０４はアサートされ続ける。

【０３０５】カウンタ４０１はオーバーフローフラグ４
０４をサイクル２６でアサートした後もカウント動作を
続け、サイクル３２においてカウンタオーバーフローと
なるので、サイクル３３において、オーバーフローフラ
グをアサートする。但し、サイクル２６からサイクル３
２において、ＤＭＡコントローラ４からDMAREQ4Pはアサ
ートされず、DMACK4Pもアサートされないので、オーバ
ーフローフラグ４０４は連続してアサートされる。

【０３０６】サイクル３９において、ＤＭＡコントロー
ラ４はDMAREQ4Pをアサートし、メモリアクセスを要求す
ると、アービタ制御回路４０２はサイクル４１において
セレクト信号SELを［１１］に設定し、ＤＭＡコントロ
ーラ４が要求するメモリアクセスを行えるようにし、メ
モリコントローラ６４は、サイクル４２〜サイクル４４
において、ＤＭＡコントローラ４が要求するメモリアク
セスを行う。

【０３０７】アービタ制御回路４０２は、DMACK4Pがア
サートされたことを検出すると、オーバーフローフラグ
４０４をサイクル４４においてクリアする。また、ＤＭ
Ａコントローラ４はDMACK4Pがアサートされたことを検
出し、サイクル４４においてDMAREQ4Pをネゲートする。

【０３０８】〈効果〉以上のように、具体例１０によれ
ば共通のバスを使用する複数の装置からのバス使用要求
のアービトレイションを行う際に以下の効果がある。 フリーランにカウントするカウンタがオーバーするタ
イミングでバス使用要求信号を有効にし、前記バス使用
要求信号に対するバスアクノリッジ信号がアサートされ
るまで、前記バス使用要求信号のアービトレイションの
優先順位を高く設定することにより、カウンタがオーバ
ーフローするタイミングで所定のＤＭＡ装置から要求さ
れるメモリアクセスが行われるので、所定のＤＭＡ装置
が使用するバスの使用頻度を限定する効果があり、バス
の使用頻度を限定することにより、所定のＤＭＡ装置が
バスを占有して使用することを防ぎ、かつ、最低のＤＭ
Ａによるデータ転送を保証する効果がある。

【０３０９】前記フリーランにカウントするカウンタ
のロード値として前もって設定されたラッチ回路の値を
使用する構成としたことにより、ＤＭＡ装置が行うデー
タ転送の種類、または、前記ＤＭＡ装置以外のＤＭＡ装
置やＣＰＵのバス使用の状況から最適なバス使用頻度を
任意のタイミングで設定することが可能であり、より柔
軟なバス使用頻度の制御が可能になる効果がある。

【０３１０】〈利用形態〉具体例１０では、カウンタと
してダウンカウンタで説明したがアップカウンタを用い
ても同様の制御を行うことが可能である。

【０３１１】《具体例１１》 〈構成〉図４８は具体例１１のバス使用権調停部の構成
図である。具体例１１のバス使用権調停部は、ラッチ回
路５００、カウンタ５０１〜５０４、アービタ制御回路
５０５からなる。

【０３１２】ラッチ回路５００は、前もって所定の値が
設定されたラッチ回路である。カウンタ５０１は、CPUR
EQPに対応し、カウンタ５０２はDMAREQ2P、カウンタ５
０３はDMAREQ3P、カウンタ５０４はDMAREQ4Pに対応する
カウンタである。

【０３１３】カウンタ５０１〜５０４とアービタ制御回
路５０５とは、信号線５０６〜５０９で接続されてい
る。

【０３１４】信号線５０６は、アービタ制御回路５０５
が対応するバス使用要求信号CPUREQPがアサートされた
場合にカウンタ５０１をイネーブルにするためのイネー
ブル信号と、カウンタ５０１から出力されるカウント値
をアービタ制御回路５０５に送るための信号と、アービ
タ制御回路５０５からカウンタ５０１にカウントクリア
信号を送るための信号線である。

【０３１５】信号線５０７は、アービタ制御回路５０５
が対応するバス使用要求信号DMAREQ2Pがアサートされた
場合にカウンタ５０２をイネーブルにするためのイネー
ブル信号と、カウンタ５０２から出力されるカウント値
をアービタ制御回路５０５に送るための信号と、アービ
タ制御回路５０５からカウンタ５０２にカウントクリア
信号を送るための信号線である。

【０３１６】信号線５０８は、アービタ制御回路５０５
が対応するバス使用要求信号DMAREQ3Pがアサートされた
場合にカウンタ５０３をイネーブルにするためのイネー
ブル信号と、カウンタ５０３から出力されるカウント値
をアービタ制御回路５０５に送るための信号と、アービ
タ制御回路５０５からカウンタ５０３にカウントクリア
信号を送るための信号線である。

【０３１７】信号線５０９は、アービタ制御回路５０５
が対応するバス使用要求信号DMAREQ4Pがアサートされた
場合にカウンタ５０４をイネーブルにするためのイネー
ブル信号と、カウンタ５０４から出力されるカウント値
をアービタ制御回路５０５に送るための信号と、アービ
タ制御回路５０５からカウンタ５０４にカウントクリア
信号を送るための信号線である。

【０３１８】アービタ制御回路５０５は、各カウンタ５
０１〜５０４から出力されるカウント値を比較し、最も
大きな値を持つバス使用要求信号が複数あった場合は、
後述する予め設定された優先順位に基づき、最も優先順
位の高いバス使用要求信号に対応するセレクト信号を送
出する機能と、バスアクノリッジ信号がアサートされた
場合は、対応するカウンタに対して、カウンタクリア信
号を送出する機能を有している。

【０３１９】図４９は、具体例１１におけるアービタ制
御回路５０５のアービトレイションの優先順位の説明図
である。図面に示すように、優先順位は、ＤＭＡコント
ローラ２＞ＤＭＡコントローラ３＞ＤＭＡコントローラ
４＞ＣＰＵ１の順に設定されている。

【０３２０】〈動作〉図５０は、アービタ制御回路５０
５の動作を説明するためのフローチャートである。アー
ビタ制御回路５０５の動作が開始されると、アービタ制
御回路５０５に入力されるバス使用要求信号CPUREQP、D
MAREQ2P，DMAREQ3P，DMAREQ4Pの少なくとも一つがアサ
ートされたかどうかを判断し、バス使用要求信号の少な
くとも一つがアサートされるまでステップＳ１でウェイ
トする。

【０３２１】ステップＳ１において、少なくとも一つの
バス使用要求信号がアサートされると、アサートされた
バス使用要求信号に対応するカウンタが出力するカウン
ト値を比較し（ステップＳ２）、最も大きいカウント値
を持つバス使用要求信号が一つの場合には、最も大きい
カウント値に対応したセレクト信号SELを出力し、前記
の最も大きいカウント値を持つバス使用要求信号を出力
している装置が要求するメモリアクセスサイクルが行わ
れるように設定する（ステップＳ３）。

【０３２２】また、ステップＳ２において、最も大きな
バス使用要求信号が複数本あった場合には、図４９で示
される優先順位に従い、優先順位の高いバス使用要求信
号に対応したセレクト値をセレクト信号SELに設定し、
前記の優先順位の高いバス使用要求信号を出力する装置
が要求するメモリアクセスサイクルが行われるように設
定する（ステップＳ７）。

【０３２３】その後、アービタ制御回路５０５は、バス
アクノリッジ信号がアサートされるまでステップＳ４で
ウェイトし、バスアクノリッジ信号がアサートされる
と、セレクト信号SELで指定されている装置に対応する
カウンタに対し、カウントクリア信号をアサートし、カ
ウンタをクリアする（ステップＳ５）。

【０３２４】その後、バスアクノリッジ信号がネゲート
されるまでステップＳ６でウェイトし、バスアクノリッ
ジ信号がネゲートされるとステップＳ１に戻る。

【０３２５】図５１は、カウンタ５０１〜５０４の動作
を説明するためのフローチャートである。各カウンタ５
０１〜５０４の動作が開始されると、対応するバス使用
要求信号がアサートされるまでステップＳ１１でウェイ
トし、対応するバス使用要求信号がアサートされるとカ
ウンタをイネーブルにし、カウント動作を開始し（ステ
ップＳ１２）、カウント値が、カウンタと接続されたラ
ッチ回路５００が保持する値と等しいかどうかを判断し
（ステップＳ１３）、等しくない場合には、カウントク
リア信号が入力されたかどうかを判断し（ステップＳ１
４）、カウントクリア信号が入力されていなければステ
ップＳ１３に戻る。

【０３２６】ステップＳ１３において、カウンタ値がラ
ッチ回路５００が保持する値と等しくなった場合にはカ
ウントを停止し（ステップＳ１５）、カウントクリア信
号が入力されるまでステップＳ１６でウェイトする。

【０３２７】ステップＳ１６において、カウントクリア
信号が入力されると、カウンタをクリアし（ステップＳ
１７）、ステップＳ１１に戻る。

【０３２８】上記のステップＳ１４において、カウント
クリア信号が入力されると、カウンタをクリアし（ステ
ップＳ１７）、ステップＳ１１に戻る。

【０３２９】図５２および図５３は、具体例１１の動作
を示すタイムチャートである。尚、これらの図におい
て、サイクルはクロックCLKの１周期に対し、便宜的に
番号を付与したものである。

【０３３０】サイクル２において、DMAREQ2PとDMAREQ3P
が同時にアサートされ、アービタ制御回路５０５は、DM
AREQ2PとDMAREQ3Pに対応したカウンタ５０２とカウンタ
５０３のカウント値を比較し、同じ値であることを検出
すると図４９に示した優先順位に従い、優先順位の高い
ＤＭＡコントローラ２からのバス使用要求に対応したメ
モリアクセスを行うため、セレクト信号SELに［０１］
を設定する。

【０３３１】メモリコントローラ６４は、サイクル３か
らサイクル５において、ＤＭＡコントローラ２が要求す
るメモリアクセスサイクルを行い、前記メモリアクセス
サイクルが行われていることを示すため、バスアクノリ
ッジ信号BUSACKPをアサートする。

【０３３２】アービタ制御回路５０５は、バスアクノリ
ッジ信号BUSACKPがアサートされると、カウンタ５０２
に対し、カウントクリア信号をアサートする。カウンタ
５０２はカウントクリア信号を入力すると、カウンタ値
をクリアし「０」を保持する。

【０３３３】一方、バス使用要求信号DMAREQ3Pがアサー
トされているにもかかわらず、DMAREQ3Pに対応したバス
アクノリッジ信号DMACK3Pがアサートされていないの
で、カウンタ５０３はカウント値を更新する。

【０３３４】サイクル６において、アービタ制御回路５
０５は、CPUREQP，DMAREQ3P，DMAREQ4Pがアサートされ
ていることを検出し、それぞれのバス使用要求信号に対
応したカウンタ５０１、５０３、５０４の値「２」、
「４」、「３」を比較し、最も大きい値を持つカウンタ
５０３に対応したバス使用要求信号DMAREQ3Pに対応した
セレクト値［１０］をセレクト信号SELに設定し、ＤＭ
Ａコントローラ３が要求するメモリアクセスサイクルが
発生するよう設定する。

【０３３５】メモリコントローラ６４は、サイクル７か
らサイクル９にかけてＤＭＡコントローラ３が要求する
メモリアクセスサイクルを行い、メモリアクセスサイク
ルが行われていることをバスアクノリッジ信号BUSACKP
をアサートすることにより示す。

【０３３６】アービタ制御回路５０５は、DMAREQ3Pがア
サートされたことにより、カウンタ５０３に対し、カウ
ントクリア信号を出力し、カウンタ５０３はクリア信号
を入力すると、カウント値を「０」に保持する。

【０３３７】同様にサイクル１０においては、カウント
値が最も大きいDMAREQ4Pが選択され、セレクト信号が
［１１］に設定され、サイクル１１から１３において、
ＤＭＡコントローラ４が要求するメモリアクセスサイク
ルが行われる。

【０３３８】同様にサイクル１４においては、カウント
値が最も大きいＣＰＵ１が選択され、セレクト信号が
［００］に設定され、サイクル１５からサイクル１７の
おいてＣＰＵ１が要求するメモリアクセスサイクルが行
われる。

【０３３９】以下、同様に、サイクル１８においては、
ＤＭＡコントローラ２が選択され、サイクル２２におい
てはＤＭＡコントローラ４が選択され、サイクル２６に
おいては、ＤＭＡコントローラ３が選択され、サイクル
３０においては、ＣＰＵ１が選択され、サイクル３５に
おいてはＤＭＡコントローラ２が選択され、サイクル３
９においては、ＤＭＡコントローラ４が選択され、サイ
クル４３においては、ＤＭＡコントローラ３が選択され
る。

【０３４０】サイクル４７からサイクル５４において
は、全てのバス使用要求信号がアサートされておらず、
メモリアクセスサイクルは発生しない。

【０３４１】サイクル５５において、DMAREQ4Pがアサー
トされるので、サイクル５６から５８において、ＤＭＡ
コントローラ４が要求するメモリアクセスサイクルが行
われ、サイクル５９においてはＤＭＡコントローラ３が
選択され、サイクル６３においてはＤＭＡコントローラ
２が選択され、サイクル６７においてはＣＰＵ１が選択
される。

【０３４２】〈効果〉以上のように、具体例１１によれ
ば、共通のバスを使用する複数の装置からのバス使用要
求のアービトレイションを行う際に以下の効果がある。

【０３４３】バス使用要求信号がアサートされてから
メモリアクセスが行われるまでの時間をカウントするカ
ウンタを設け、前記カウント値が最も大きいバス使用要
求信号を優先してアービトレイションするようにしたの
で、バス使用要求信号をアサートしてから最も待たされ
ている装置のバス使用要求信号に対しメモリアクセスサ
イクルを行うことが可能となり、バス使用要求信号を出
力する複数の装置間において、バス使用要求信号をアサ
ートしてからメモリアクセスが行われるまでの待ち時間
を平均的にする効果がある。従って、複数の装置におい
て、バス使用要求信号が連続的にアサートされても、バ
ス使用要求信号をアサートする各装置に対し万遍なくメ
モリアクセスを行うことを可能とする効果がある。

【０３４４】バス使用要求信号がアサートされてから
メモリアクセスが行われるまでの時間をカウントするカ
ウンタを設け、前記カウンタのカウント値がラッチ回路
に前もって設定した所定の値に達した場合には前記所定
の値にカウント値を保持する回路を設けたことにより、
ラッチ回路の設定値を充分大きな値に設定した場合に
は、バス使用要求信号をアサートする各装置に対し万遍
なくメモリアクセスが行われるようにアービトレイショ
ンを設定することができ、一方、ラッチ回路の設定値を
小さ目の値に設定することで、バス使用要求信号に対し
前もって設定されている優先順位に従いメモリアクセス
が行われるようアービトレイションを設定することが可
能であり、前記各装置の状況に応じ最適なアービトレイ
ションを行える効果がある。

【０３４５】〈利用形態〉具体例１１では、カウンタの
カウント値の最大値を設定するためにラッチを設けた
が、ラッチではなくカウンタがオーバーフローしたこと
を検出し、カウント動作を停止し、クリア信号をウェイ
トする構成としても同様の効果が得られる。

【０３４６】また、具体例１１では、カウンタのカウン
ト値の最大値を設定するラッチ回路を、全てのカウンタ
に対し共通のラッチ回路としたが、カウンタそれぞれに
対して個別のカウンタ値の最大値を設けるべく、カウン
タ毎にラッチ回路を設ける構成としても同様の効果が得
られる。

【０３４７】《具体例１２》 〈構成〉図５４は、具体例１２のバス使用権調停システ
ムの構成図である。図面に示すように、具体例１２のバ
ス使用権調停システムは、所定の処理の起動信号６８
が、バスコントローラ１０５とＤＭＡコントローラ２に
入力されるよう構成され、また、ＤＭＡコントローラ２
からバスコントローラ１０５に対して所定の処理の終了
信号６９が入力されるよう構成されている。

【０３４８】所定の処理の起動信号６８は、図示しない
アドレスデコーダから出力される起動信号である。ま
た、所定の処理の終了信号６９は、ＤＭＡコントローラ
２において、所定の処理が終了した場合に出力される信
号である。

【０３４９】図５５は、具体例１２におけるバスコント
ローラ１０５の構成図である。図面に示すように、バス
使用権調停部１０６には、所定の処理の起動信号６８と
所定の処理の終了信号６９とが入力されるよう構成され
ている。その他の構成は図１に示した具体例１および図
２７に示した具体例８と同様である。

【０３５０】図５６は、バス使用権調停部１０６の構成
図である。図５６に示すように、バス使用権調停部１０
６は、期間信号発生部であるフリップフロップ（ＦＦ）
６００とアービタ制御回路６０１からなる。

【０３５１】フリップフロップ６００は、所定の処理の
起動信号６８でセットされ、所定の処理の終了信号６９
でリセットされるフリップフロップであり、アービタ制
御回路６０１に対して所定の処理の起動から終了までの
期間“１”を示す期間信号６０２を出力する機能を有し
ている。アービタ制御回路６０１は、期間信号６０２、
バスの使用を要求するＣＰＵ１、ＤＭＡコントローラ２
〜４がそれぞれ出力するバス使用要求信号CPUREQP、DMA
REQ2P，DMAREQ3P，DMAREQ4Pを入力し、メモリコントロ
ーラ６４に対し、バス使用要求信号BUSREQPを出力する
と共に、デコーダ６５、セレクタ６６，６７に対し、セ
レクト信号SELを出力する。またアービタ制御回路６０
１はメモリコントローラ６４からバスアクノリッジ信号
BUSACKPを入力する。

【０３５２】〈動作〉先ず、デコーダ６５、セレクタ６
６，６７の動作は、図６〜８の具体例１で説明した通り
であるため、ここでの説明は省略する。

【０３５３】図５７は、アービタ制御回路６０１の動作
を示すフローチャートである。アービタ制御回路６０１
は、装置が動作する状態にある時、期間信号６０２がア
サートされているかどうかを判断し、ＮＯの場合には期
間信号６０２がアサートされるまでウェイトし（ステッ
プＳ１）、ＹＥＳの場合にはステップＳ２に進む。

【０３５４】ステップＳ２ではＣＰＵ１のバス使用要求
信号CPUREQPを抑止し、ステップＳ３では期間信号６０
２がネゲートされているかどうかを判断する。ステップ
Ｓ３において、ＮＯの場合には期間信号６０２がネゲー
トされるまでウェイトし、ＹＥＳの場合にはステップＳ
４に進み、ステップＳ２で抑止したＣＰＵ１のバス使用
要求信号CPUREQPの抑止を解除し、ＣＰＵ１のリクエス
トに対するバスのサービスを再開し、ステップＳ１に戻
る。

【０３５５】図５８および図５９は、具体例１２の動作
を説明するためのタイムチャートである。尚、このタイ
ムチャートにおけるサイクルは、図５４〜図５６におい
て、図示省略したクロックCLKの１周期に対し便宜的に
番号を付与したものである。

【０３５６】サイクル２において、ＣＰＵ１、ＤＭＡコ
ントローラ３、４が同時にバス使用要求信号CPUREQP、D
MAREQ3P、DMAREQ4Pをアサートし、バスコントローラ１
０５のバス使用権調停部１０６のアービタ制御回路６０
１は、例えば、前もって設定された優先順位が、ＤＭＡ
コントローラ３、２、４、ＣＰＵ１の順であったとする
と、その優先順位に従い、最も優先順位の高いＤＭＡコ
ントローラ３を選択し、セレクト信号SEL［１０］を出
力すると共に、バスコントローラ１０５のメモリコント
ローラ６４に対し、バス使用要求信号BUSREQPをアサー
トする。

【０３５７】バスコントローラ１０５のセレクタ６６
は、ＤＭＡコントローラ３が出力するアドレスDMADR3P
をアドレスADRに出力する。

【０３５８】サイクル３において、メモリコントローラ
６４はバス使用要求信号BUSREQPがアサートされたこと
を検出し、アドレスADRで指定される記憶装置に対し、
メモリアクセスサイクルを開始すると共に、バス使用要
求信号BUSREQPに対し、メモリアクセスサイクルを開始
したことを示すバスアクノリッジ信号BUSACKPをアサー
トする。

【０３５９】バスコントローラ１０５のデコーダ６５は
セレクト信号SELが［１０］に設定されているので、バ
スアクノリッジ信号DMACKPをDMACK3Pに出力する。

【０３６０】ＤＭＡコントローラ２は、DMACK3Pがアサ
ートされたことを検出すると、バス使用要求信号DMAREQ
3Pをネゲートする（サイクル４）。メモリコントローラ
６４はＤＭＡコントローラ２から要求されたメモリアク
セスサイクルを終了すると、バスアクノリッジ信号BUSA
CKPをネゲートする（サイクル６）。

【０３６１】サイクル６において、バス使用権調停部１
０６１はＣＰＵ１、ＤＭＡコントローラ３、４からのバ
ス使用要求を検出し、優先順位の最も高いＤＭＡコント
ローラ４からのバス使用要求信号DMAREQ4Pを選択し、セ
レクト信号SELを［１１］に設定する。

【０３６２】以下、同様にサイクル７からサイクル９ま
で、ＤＭＡコントローラ４の要求するメモリアクセスサ
イクルが行われる。

【０３６３】サイクル１０において、バス使用権調停部
１０６はＣＰＵ１からのバス使用要求信号CPUREQPのみ
を検出し、バス使用要求信号CPUREQPを選択し、セレク
ト信号SEL［００］に設定する。以下、同様にサイクル
１１からサイクル１３までＣＰＵ１の要求するメモリア
クセスサイクルが行われる。尚、サイクル１１におい
て、ＤＭＡコントローラ４からのバス使用要求信号DMAR
EQ4Pがアサートされるが、既にＣＰＵ１の要求に対する
メモリアクセスサイクルが始まっているので無視され
る。

【０３６４】サイクル１４において、バス使用権調停部
１０６は、ＣＰＵ１およびＤＭＡコントローラ４からの
バス使用要求信号を検出し、優先順位の高いＤＭＡコン
トローラ４からのバス使用要求信号DMAREQ4Pを選択し、
セレクト信号SEL［１１］に設定する。以下、同様にサ
イクル１５からサイクル１７までＤＭＡコントローラ４
が要求するメモリアクセスサイクルが行われる。

【０３６５】サイクル１８において、バス使用権調停部
１０６はサイクル１０と同様の動作を行い、サイクル１
９からサイクル２１までＣＰＵ１から要求されるメモリ
アクセスサイクルが行われる。尚、サイクル１９におい
て、ＤＭＡコントローラ４からのバス使用要求信号DMAR
EQ4Pがアサートされるが、既にＣＰＵ１の要求に対する
メモリアクセスサイクルが始まっているので無視され
る。

【０３６６】サイクル２０において、ＣＰＵ１からＤＭ
Ａコントローラ２への所定の処理の起動信号６８が図示
しないアドレスデコーダからアサートされ、サイクル２
１において、バス使用権調停部１０６のフリップフロッ
プ６００がセットされて期間信号６０２をアサートす
る。

【０３６７】サイクル２１において、バス使用権調停部
１０６は、期間信号６０２がアサートされていることを
検出し（ステップＳ１）、ＣＰＵ１からのバス使用要求
信号CPUREQPを抑止する（ステップＳ２）。

【０３６８】サイクル２２において、ＣＰＵ１からのバ
ス使用要求信号CPUREQPが抑止されているので、バス使
用権調停部１０６はＤＭＡコントローラ４からのバス使
用要求信号DMAREQ4Pのみを検出し、バス使用要求信号DM
AREQ4Pを選択し、セレクト信号SELを［１１］に設定す
る。

【０３６９】サイクル２３からサイクル２５において、
メモリコントローラ６４はＤＭＡコントローラ４が要求
するメモリアクセスサイクルを行う。

【０３７０】サイクル２６において、期間信号６０２が
アサートされており、ＣＰＵ１からのバス使用要求信号
CPUREQPは抑止されたままであるため無視され、サイク
ル２７において、バス使用権調停部１０６は、ＤＭＡコ
ントローラ２からのバス使用要求信号DMAREQ2Pのみを検
出し、バス使用要求信号DMAREQ2Pを選択し、セレクト信
号SEL［０１］に設定し、メモリコントローラ６４は、
ＤＭＡコントローラ２が要求するメモリアクセスを、サ
イクル２８から３０において行う。

【０３７１】以下、同様にサイクル３１〜サイクル３
５、サイクル３６〜サイクル４０、サイクル４１〜サイ
クル４５、サイクル４６〜サイクル５０まで、それぞれ
サイクル３１、サイクル３６、サイクル４１、サイクル
４６において、ＣＰＵ１からのバス使用要求信号CPUREQ
Pは抑止されたままであるため無視され、ＤＭＡコント
ローラ２が要求するメモリアクセスサイクルが行われ
る。

【０３７２】サイクル５１において、ＤＭＡコントロー
ラ２から所定の処理の終了信号６９が出力されると、サ
イクル５２でバス使用権調停部１０６のフリップフロッ
プ６００がリセットされて、期間信号６０２をネゲート
する。

【０３７３】バス使用権調停部１０６は期間信号６０２
がネゲートされたことを検出すると（ステップＳ３）、
抑止していたＣＰＵ１からのバス使用要求信号CPUREQP
の抑止を解除し（ステップＳ４）、ステップＳ１に戻
る。

【０３７４】サイクル５２において、バス使用権調停部
１０６は、ＣＰＵ１からのバス使用要求信号CPUREQPの
みを検出し、バス使用要求信号CPUREQPを選択し、セレ
クト信号SELを［００］に設定する。以下、同様にサイ
クル５３からサイクル５５までＣＰＵ１の要求するメモ
リアクセスサイクルが行われる。

【０３７５】以下、同様にサイクル５６〜サイクル５９
まで、ＣＰＵ１の要求するメモリアクセスサイクルが行
われる。

【０３７６】〈効果〉以上のように、具体例１２によれ
ば、共通のバスを使用する複数の装置からのバス使用要
求のアーピトレイションを行う際に以下の効果がある。

【０３７７】所定の処理の起動信号がアサートされ、Ｄ
ＭＡコントローラが優先的にメモリアクセスを行う必要
がある場合、所定の処理の終了信号がアサートされるま
でＣＰＵからのメモリアクセスを強制的にウェイトさせ
ることが可能であり、ＤＭＡコントローラが優先的にメ
モリアクセスを行うことができる。

【０３７８】〈利用形態〉具体例１２では、所定の処理
を行う装置をＤＭＡコントローラ２としたが、他のＤＭ
Ａコントローラや、ＤＭＡコントローラ以外にもバスを
共有する他のバスマスタであっても同様の効果を奏す
る。

【０３７９】《具体例１３》 〈構成〉図６０は、具体例１３のバス使用権調停システ
ムの構成図である。図面に示すように、具体例１３のバ
ス使用権調停システムにおいて、具体例１２のバス使用
権調停システムと異なる点は、バス４０に接続されたＲ
Ｓ２３２Ｃインタフェース（Ｉ／Ｆ）装置１０８から出
力される割り込み信号７０がＣＰＵ１とバスコントロー
ラ１０７に入力されるよう構成されている点である。

【０３８０】ＲＳ２３２Ｃインタフェース装置１０８
は、図示しないトランシーバを介して図示省略したホス
ト装置とシリアル送信データＴｘＤの送信およびシリア
ル受信データＲｘＤの受信を行うインタフェースであ
る。また、ＲＳ２３２Ｃインタフェース装置１０８は、
１バイトのデータの送信または受信毎に、ＣＰＵ１およ
びバスコントローラ１０７に対して割り込み信号７０を
出力するよう構成されている。

【０３８１】また、所定の処理の起動信号６８が、バス
コントローラ１０５とＤＭＡコントローラ２に入力され
るよう構成され、ＤＭＡコントローラ２からバスコント
ローラ１０５に対して所定の処理の終了信号６９が入力
されるよう構成されているのは具体例１２と同様であ
る。

【０３８２】図６１は、具体例１３におけるバスコント
ローラ１０７の構成図である。具体例１２と異なる点
は、バス使用権調停部１０９に対して割り込み信号７０
が入力される点であり、他の構成は対応する部分に同一
符号を付してその説明を省略する。

【０３８３】図６２は、具体例１３におけるバス使用権
調停部１０９の構成図である。図６２に示すように、バ
ス使用権調停部は、割り込みフラグ発生部であるフリッ
プフロップ（ＦＦ）７００と、期間信号発生部であるフ
リップフロップ７０３と、アービタ制御回路７０１から
なる。

【０３８４】フリップフロップ７０３は、割り込み信号
７０を入力し、この割り込み信号７０を保持するフリッ
プフロップ（ＦＦ）である。また、割り込みフラグ７０
４は、フリップフロップ７０３に入力される図示しない
クリア信号によりクリアされるよう構成されている。

【０３８５】フリップフロップ７００は、具体例１２の
フリップフロップ６００と同様のフリップフロップであ
り、所定の処理の起動信号６８でセットされ、所定の処
理の終了信号６９でリセットされ、アービタ制御回路７
０１に対して所定の処理の起動から終了までの期間
“１”を示す期間信号７０２を出力する。

【０３８６】アービタ制御回路７０１は、期間信号７０
２と割り込みフラグ７０４、バスの使用を要求するＣＰ
Ｕ１、ＤＭＡコントローラ２〜４がそれぞれ出力するバ
ス使用要求信号CPUREQP、DMAREQ2P，DMAREQ3P，DMAREQ4
Pを入力し、メモリコントローラ６４に対し、バス使用
要求信号BUSREQPを出力すると共に、デコーダ６５、セ
レクタ６６，６７に対し、セレクト信号SELを出力す
る。またアービタ制御回路７０１はメモリコントローラ
６４からバスアクノリッジ信号BUSACKPを入力する。

【０３８７】〈動作〉先ず、バスコントローラ１０７の
デコーダ６５、セレクタ６６，６７およびメモリコント
ローラ６４の動作は、具体例１２と同一の動作を行うの
で、ここでの説明を省略する。

【０３８８】図６３は具体例１３におけるアービタ制御
回路７０１の動作を説明するフローチャートである。装
置が動作する状態にあるとき、期間信号７０２がアサー
トされていて、かつ割り込みフラグ７０４がネゲートさ
れているかどうかを判断し、ＮＯの場合にはＹＥＳとな
るまでウェイトし（ステップＳ１）、ＹＥＳの場合には
ステップＳ２に進む。

【０３８９】ステップＳ２では、ＣＰＵ１のバス使用要
求信号CPUREQPを抑止し、ステップＳ３で期間信号７０
２ネゲートされているか、または、割り込みフラグ７０
４がアサートされているかどうかを判断し、ＮＯの場合
にはＹＥＳとなるまでウェイトし、ＹＥＳの場合にはス
テップＳ４に進む。

【０３９０】ステップＳ４では、ＣＰＵ１のバス使用要
求信号CPUREQPの抑止を解除し、ＣＰＵ１のリクエスト
に対するバスのサービスを再開し、ステップＳ１に戻
る。

【０３９１】図６４は、具体例１３におけるＣＰＵ１の
割り込み処理を説明するフローチャートである。

【０３９２】ＣＰＵ１に接続された割り込み信号７０が
アサートされた場合に（ステップＳ１１）、ＣＰＵ１は
割り込み信号７０に応じた処理を行い（ステップＳ１
２）、所定の割り込み処理が終了した後、割り込み信号
７０を検出し保持するフリップフロップ７０３が保持し
ている割り込みフラグ７０４をクリアし（ステップＳ１
３）、割り込み処理から抜ける（ステップＳ１４）。

【０３９３】図６５および図６６は、具体例１３の動作
を説明するタイムチャートである。尚、このタイムチャ
ートにおけるサイクルは、図６０〜図６２において、図
示省略したクロックCLKの１周期に対し便宜的に番号を
付与したものである。

【０３９４】サイクル２において、ＣＰＵ１、ＤＭＡコ
ントローラ３、４が同時にバス使用要求信号CPUREQP、D
MAREQ3P，DMAREQ4Pをアサートし、バスコントローラ１
０７のバス使用権調停部１０９におけるアービタ制御回
路７０１は、例えば、前もって設定された優先順位が、
ＤＭＡコントローラ３、２、４、ＣＰＵ１の順であった
とすると、その優先順位に従い、最も優先順位の高いＤ
ＭＡコントローラ３を選択し、セレクト信号SELに［１
０］を出力すると共に、メモリコントローラ６４に対し
バス使用要求信号BUSREQPをアサートする。

【０３９５】セレクタ６６は、ＤＭＡコントローラ３が
出力するアドレスDMADR3PをアドレスADRに出力する。

【０３９６】サイクル３において、メモリコントローラ
６４は、バス使用要求信号BUSREQPがアサートされたこ
とを検出し、アドレスADRで指定される記憶装置に対
し、メモリアクセスサイクルを開始すると共に、バス使
用要求信号BUSREQPに対し、メモリアクセスサイクルを
開始したことを示すバスアクノリッジ信号BUSACKPをア
サートする。

【０３９７】デコーダ６５は、セレクト信号SELが［１
０］に設定されているので、バスアクノリッジ信号BUSA
CKPをDMACK3Pに出力する。

【０３９８】ＤＭＡコントローラ３は、DMACK3Pがアサ
ートされたことを検出すると、バス使用要求信号DMAREQ
3Pをネゲートする（サイクル４）。メモリコントローラ
６４はＤＭＡコントローラ３から要求されたメモリアク
セスサイクルを終了するとバスアクノリッジ信号BUSACK
Pをネゲートする（サイクル６）。

【０３９９】サイクル６において、バス使用権調停部１
０９は、ＣＰＵ１、ＤＭＡコントローラ３、４からのバ
ス使用要求を検出し、優先順位の最も高いＤＭＡコント
ローラ４からのバス使用要求信号DMAREQ4Pを選択し、セ
レクト信号SELを［１１］に設定する。以下同様に、サ
イクル７からサイクル９までＤＭＡコントローラ４の要
求するメモリアクセスサイクルが行われる。

【０４００】サイクル１０において、バス使用権調停部
１０９は、ＣＰＵ１からのバス使用要求信号CPUREQPの
みを検出し、バス使用要求信号CPUREQPを選択し、セレ
クト信号SELを［１０］に設定する。以下同様に、サイ
クル１１からサイクル１３までＣＰＵ１の要求するメモ
リアクセスサイクルが行われる。尚、サイクル１１にお
いて、ＤＭＡコントローラ４からのバス使用要求信号DM
AREQ4Pがアサートされるが、既にＣＰＵ１の要求に対す
るメモリアクセスサイクルが始まっているので無視され
る。

【０４０１】サイクル１４において、バス使用権調停部
１０９は、ＣＰＵ１、ＤＭＡコントローラ４からのバス
使用要求信号を検出し、優先順位の高いＤＭＡコントロ
ーラ４からのバス使用要求信号DMAREQ4Pを選択し、セレ
クト信号SELを［１１］に設定する。以下同様に、サイ
クル１５からサイクル１７までＤＭＡコントローラ４が
要求するメモリアクセスサイクルが行われる。

【０４０２】サイクル１８において、バス使用権調停部
１０９は、サイクル１０と同様の動作を行い、サイクル
１９からサイクル２１までＣＰＵ１から要求されるメモ
リアクセスサイクルが行われる。尚、サイクル１９にお
いて、ＤＭＡコントローラ４からのバス使用要求信号DM
AREQ4Pがアサートされるが、既にＣＰＵ１の要求に対す
るメモリアクセスサイクルが始まっているので無視され
る。

【０４０３】サイクル２０において、ＣＰＵ１からＤＭ
Ａコントローラ２への所定の処理の起動信号６８が図示
しないアドレスデコーダからアサートされ、サイクル２
１においてバス使用権調停部１０９のフリップフロップ
７００がセツトされて、期間信号７０２をアサートす
る。

【０４０４】サイクル２１において、バス使用権調停部
１０９は、期間信号７０２がアサートされていて、か
つ、割り込みフラグ７０４がネゲートされていることを
検出し（ステップＳ１）、ＣＰＵ１からのバス使用要求
信号CPUREQPを抑止する（ステップＳ２）。

【０４０５】サイクル２２において、ＣＰＵ１からのバ
ス使用要求信号CPUREQPが抑止されているので、バス使
用権調停部１０９は、ＤＭＡコントローラ４からのバス
使用要求信号DMAREQ4Pのみを検出し、バス使用要求信号
DMAREQ4Pを選択し、セレクト信号SELを［１１］に設定
する。サイクル２３から２５において、メモリコントロ
ーラ６４は、ＤＭＡコントローラ４が要求するメモリア
クセスサイクルを行う。

【０４０６】サイクル２６において、期間信号７０２が
アサートされていて、かつ、割り込みフラグ７０４がネ
ゲートされており、ＣＰＵ１からのバス使用要求信号は
抑止されたままであるため無視され、サイクル２７にお
いて、ＤＭＡコントローラ２からのバス使用要求信号DM
AREQ2Pのみがバス使用権調停部１０９において検出され
る。

【０４０７】バス使用権調停部１０９は、バス使用要求
信号DMAREQ2Pを選択し、セレクト信号SELを［０１］に
設定し、メモリコントローラ６４は、ＤＭＡコントロー
ラ２が要求するメモリアクセスをサイクル２８からサイ
クル３０において行う。以下同様に、サイクル３１にお
いてＣＰＵ１からのバス使用要求信号は抑止されたまま
であるため無視され、サイクル３１〜サイクル３５でＤ
ＭＡコントローラ２が要求するメモリアクセスサイクル
が行われる。

【０４０８】サイクル３４において、ＲＳ２３２Ｃイン
タフェース装置１０８から割り込み信号７０がバスコン
トローラ１０７に入力されると、前記割り込み信号７０
はバス使用権調停部１０９に入力され、サイクル３５に
おいて、バス使用権調停部１０９のフリップフロップ７
０３が割り込み信号７０を検出・保持して割り込みフラ
グ７０４をアサートする。

【０４０９】サイクル３５において、バス使用権調停部
１０９は、期間信号７０２がネゲートされているか、ま
たは、割り込みフラグ７０４がアサートされていること
を検出し（ステップＳ３）、ＣＰＵ１からのバス使用要
求信号CPUREQPの抑止を解除する（ステップＳ４）。

【０４１０】また、サイクル３４において、ＣＰＵ１に
接続された前記割り込み信号７０がアサートされると
（ステップＳ１１）、ＣＰＵ１は割り込み信号７０に応
じた処理に移行する（ステップＳ１２）。

【０４１１】サイクル３６において、バス使用権調停部
１０９は、ＣＰＵ１からのバス使用要求信号CPUREQPの
みを検出し、バス使用要求信号CPUREQPを選択し、セレ
クト信号SELを［００］に設定する。以下同様に、サイ
クル３７からサイクル３９までＣＰＵ１の要求するメモ
リアクセスサイクルが行われる。尚、サイクル３７にお
いて、ＤＭＡコントローラ２からのバス使用要求信号DM
AREQ2Pがアサートされるが、既にＣＰＵ１の要求に対す
るメモリアクセスサイクルが始まっているので無視され
る。

【０４１２】サイクル４０において、バス使用権調停部
１０９は、ＣＰＵ１、ＤＭＡコントローラ２からのバス
使用要求信号を検出し、優先順位の高いＤＭＡコントロ
ーラ２からのバス使用要求信号DMAREQ2Pを選択し、セレ
クト信号SELを［０１］に設定する。以下同様に、サイ
クル４１からサイクル４３までＤＭＡコントローラ２が
要求するメモリアクセスサイクルが行われる。

【０４１３】以下、サイクル４４〜サイクル４７におい
ては、サイクル３６〜サイクル３９と同様に、ＣＰＵ１
の要求するメモリアクセスサイクルが行われる。

【０４１４】サイクル４６において、ＣＰＵ１が、割り
込み信号７０を検出し保持するフリップフロップ７０３
が保持している割り込みフラグ７０４のクリア命令を実
行すると（ステップＳ１３）、サイクル４７で、バス使
用権調停部１０９のフリップフロップ７０３がクリアさ
れ、割り込みフラグ７０４がネゲートされる。

【０４１５】サイクル４７において、バス使用権調停部
１０９は、期間信号７０２がアサートされていて、か
つ、割り込みフラグ７０４がネゲートされていることを
再び検出し（ステップＳ１）、ＣＰＵ１からのバス使用
要求信号CPUREQPを抑止する（ステップＳ２）。

【０４１６】サイクル４８において、ＣＰＵ１からのバ
ス使用要求信号CPUREQPが抑止されているので、バス使
用権調停部１０９は、ＤＭＡコントローラ２からのバス
使用要求信号DMAREQ2Pのみを検出し、バス使用要求信号
DMAREQ2Pを選択し、セレクト信号SELを［０１］に設定
する。サイクル４９からサイクル５１において、メモリ
コントローラ６４はＤＭＡコントローラ２が要求するメ
モリアクセスサイクルを行う。

【０４１７】サイクル５２において、期間信号７０２が
アサートされていてかつ、割り込みフラグ７０４がネゲ
ートされており、ＣＰＵ１からのバス使用要求信号は抑
止されたままであるため無視され、サイクル５３におい
て、ＤＭＡコントローラ２からのバス使用要求信号DMAR
EQ2Pのみがバス使用権調停部１０９において検出され
る。

【０４１８】バス使用権調停部１０９はバス使用要求信
号DMAREQ2Pを選択し、セレクト信号SELを［０１］に設
定し、メモリコントローラ６４は、ＤＭＡコントローラ
２が要求するメモリアクセスを、サイクル５４からサイ
クル５６において行う。サイクル５７において、ＤＭＡ
コントローラ２から所定の処理の終了信号６９が出力さ
れると、サイクル５８でバス使用権調停部１０９のフリ
ップフロップ７００がリセットされて期間信号７０２を
ネゲートする。

【０４１９】バス使用権調停部１０９は、期間信号７０
２がネゲートされたことを検出すると（ステップＳ
３）、抑止していたＣＰＵ１からのバス使用要求信号CP
UREQPの抑止を解除し、（ステップＳ４）、ステップＳ
１に戻る。

【０４２０】サイクル５８において、バス使用権調停部
１０９は、ＣＰＵ１からのバス使用要求信号CPUREQPの
みを検出し、バス使用要求信号CPUREQPを選択し、セレ
クト信号SELを［００］に設定する。以下同様にサイク
ル５９からサイクル６１までＣＰＵ１の要求するメモリ
アクセスサイクルが行われる。

【０４２１】〈効果〉以上のように、具体例１３によれ
ば、共通のバスを使用する複数の装置からのバス使用要
求のアービトレイションを行う際に以下の効果がある。

【０４２２】所定の処理の起動信号がアサートされ、
ＤＭＡコントローラが優先的にメモリアクセスを行う必
要がある場合、所定の処理の終了信号がアサートされる
までＣＰＵからのメモリアクセスを強制的にウェイトさ
せることが可能であり、ＤＭＡコントローラが優先的に
メモリアクセスを行うことができる。

【０４２３】所定の処理の起動信号がアサートされ、
所定の処理の終了信号がアサートされるまでＣＰＵから
のメモリアクセスを強制的にウェイトさせているとき
に、割り込み信号がアサートされ、ＣＰＵが優先的にメ
モリアクセスを行う必要がある場合は、ＣＰＵからのメ
モリアクセスの強制的ウェイトを中断させることが可能
であり、ＣＰＵが優先的にメモリアクセスを行うことが
できる。

【０４２４】〈利用形態〉具体例１３では、所定の処理
を行う装置をＤＭＡコントローラ２としたが、他のＤＭ
Ａコントローラや、ＤＭＡコントローラ以外にもバスを
共有する他のバスマスタであっても同様の効果を奏す
る。また、割り込み信号を発生する装置もＲＳ２３２Ｃ
インタフェース装置に限るものではなく、バスを共有す
るあらゆる装置に適用可能である。

【図面の簡単な説明】

【図１】本発明に係る具体例１のバス使用権調停システ
ムのバスコントローラの構成を示す図である。

【図２】本発明に係る具体例１のバス使用権調停システ
ムの構成を示す図である。

【図３】優先順位情報記憶部６２に記憶された優先順位
情報の説明図である。

【図４】バス使用権調停部６３に入出力される要求信号
の説明図である。

【図５】バス使用権調停部６３のバス使用権調停方法の
説明図である。

【図６】デコーダ６５の説明図である。

【図７】セレクタ６６の説明図である。

【図８】セレクタ６７の説明図である。

【図９】具体例１のバス使用権調停システムの動作を示
すタイムチャートである。

【図１０】バスコントローラ１００の構成を示すブロッ
ク図である。

【図１１】具体例２のバス使用権調停システムの動作を
示すタイムチャートである。

【図１２】バスコントローラ１０１の構成を示すブロッ
ク図である。

【図１３】組合せ情報記憶部７２の組合せ情報の説明図
である。

【図１４】本発明に係る具体例４のバス使用権調停シス
テムの構成を示す図である。

【図１５】バス使用権の優先順位の説明図である。

【図１６】要求信号マスク部８２の入出力端を示す図で
ある。

【図１７】要求信号マスク部８２の構成を示すブロック
図である。

【図１８】具体例４のバス使用権調停システムの動作を
示すタイムチャートである。

【図１９】具体例５のバス使用権調停システムの要求信
号マスク部８５の入出力端を示す図である。

【図２０】要求信号マスク部８５の構成を示すブロック
図である。

【図２１】具体例５のバス使用権調停システムの動作を
示すタイムチャートである。

【図２２】本発明に係る具体例６のバス使用権調停シス
テムの構成を示すブロック図である。

【図２３】要求信号マスク部８６の構成を示すブロック
図である。

【図２４】具体例６のバス使用権調停システムの動作を
示すタイムチャートである。

【図２５】具体例７のバス使用権調停システムの要求信
号マスク部８７の構成を示す図である。

【図２６】本発明に係る具体例８のバス使用権調停シス
テムの構成図である。

【図２７】具体例８のバスコントローラの構成図であ
る。

【図２８】具体例８のバス使用権調停部の構成図であ
る。

【図２９】具体例８のアービタ制御回路の動作を示すフ
ローチャートである。

【図３０】具体例８の割り込み動作を説明するフローチ
ャートである。

【図３１】具体例８の動作を説明するためのタイムチャ
ート（その１）である。

【図３２】具体例８の動作を説明するためのタイムチャ
ート（その２）である。

【図３３】本発明に係る具体例９のバス使用権調停部の
構成図である。

【図３４】具体例９の優先順位の説明図である。

【図３５】具体例９のカウンタの動作を説明するフロー
チャートである。

【図３６】具体例９のアービタ制御回路の動作を示すフ
ローチャートである。

【図３７】具体例９の動作を示すタイムチャート（その
１）である。

【図３８】具体例９の動作を示すタイムチャート（その
２）である。

【図３９】本発明に係る具体例１０のバス使用権調停部
の構成図である。

【図４０】具体例１０のアービタ制御回路のアービトレ
イションの優先順位の説明図である。

【図４１】具体例１０のアービタ制御回路の動作を説明
するフローチャートである。

【図４２】具体例１０のカウンタのカウント動作を説明
するためのフローチャートである。

【図４３】具体例１０のカウンタのカウントクリア動作
を説明するためのフローチャートである。

【図４４】具体例１０の動作を説明するためのタイムチ
ャート（その１）である。

【図４５】具体例１０の動作を説明するためのタイムチ
ャート（その２）である。

【図４６】具体例１０の他の動作を説明するためのタイ
ムチャート（その１）である。

【図４７】具体例１０の他の動作を説明するためのタイ
ムチャート（その２）である。

【図４８】本発明に係る具体例１１のバス使用権調停部
の構成図である。

【図４９】具体例１１のアービタ制御回路のアービトレ
イションの優先順位の説明図である。

【図５０】具体例１１のアービタ制御回路の動作を説明
するためのフローチャートである。

【図５１】具体例１１のカウンタの動作を示すフローチ
ャートである。

【図５２】具体例１１の動作を示すタイムチャート（そ
の１）である。

【図５３】具体例１１の動作を示すタイムチャート（そ
の２）である。

【図５４】本発明に係る具体例１２のバス使用権調停シ
ステムの構成図である。

【図５５】具体例１２におけるバスコントローラの構成
図である。

【図５６】具体例１２におけるバス使用権調停部の構成
図である。

【図５７】具体例１２のアービタ制御回路の動作を示す
フローチャートである。

【図５８】具体例１２の動作を示すタイムチャート（そ
の１）である。

【図５９】具体例１２の動作を示すタイムチャート（そ
の２）である。

【図６０】本発明に係る具体例１３のバス使用権調停シ
ステムの構成図である。

【図６１】具体例１３のバスコントローラの構成図であ
る。

【図６２】具体例１３のバス使用権調停部の構成図であ
る。

【図６３】具体例１３のアービタ制御回路の動作を説明
するフローチャートである。

【図６４】具体例１３のＣＰＵの割り込み処理を説明す
るフローチャートである。

【図６５】具体例１３の動作を説明するタイムチャート
（その１）である。

【図６６】具体例１３の動作を説明するタイムチャート
（その２）である。

【符号の説明】

１ ＣＰＵ ２、３、４ ＤＭＡコントローラ ５ バスコントローラ ６、７、８ 記憶装置 １０ 割り込み信号 １１、１２、１３、１４ 要求信号線 ２１、２２、２３、２４ 承諾信号線 ３１、３２、３３、３４、４０ バス ３１ａ、３２ａ、３３ａ、３４ａ、４０ａ アドレスバ
ス ３１ｂ、３２ｂ、３３ｂ、３４ｂ、４０ｂ データバス ５１、５２、５３ チップセレクト信号線 ６１ カウンタ ６２ 優先順位情報記憶部 ６３ バス使用権調停部 ６４ メモリコントローラ ６５ デコーダ ６６、６７ セレクタ ２０２、３０１、５０１、５０２、５０３、５０４ カ
ウンタ ２０３、３０２、５０５、６０１、７０１ アービタ制
御回路 ３０３ カウントイネーブル信号 ３０４、４０４ オーバーフローフラグ ４０３ フラグクリア信号 ６００ 期間信号発生部 ７０３ 割り込みフラグ発生部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山本 聡 東京都港区芝浦四丁目11番地22号 株式会 社沖データ内 (72)発明者 遠藤 義和 東京都港区芝浦四丁目11番地22号 株式会 社沖データ内 Ｆターム(参考） 5B061 BA01 BB07 BB15 BB16 BC06 QQ04 RR02 RR03 RR05 RR06

Claims (14)

【特許請求の範囲】
1. 【請求項１】 バス使用権の要求信号を出力する複数の
   バスマスタと、 前記複数のバスマスタのそれぞれの要求信号を受け、こ
   れらの要求信号に基づく前記複数のバスマスタ間のバス
   使用権を調停するバスコントローラとを備え、前記バス
   コントローラは、 前記複数のバスマスタ間のバス使用権の優先順位の情報
   であり、それぞれ異なる順位付けをした複数組の優先順
   位情報を記憶する優先順位情報記憶部と、 前記優先順位情報記憶部に記憶された複数組の優先順位
   情報のうちバス使用権の調停に使用する何れか１組の優
   先順位情報を所定の時間毎に切り換えて選択する優先順
   位情報切換選択部とを有することを特徴とするバス使用
   権調停システム。
2. 【請求項２】 バス使用権の要求信号を出力する複数の
   バスマスタと、 前記複数のバスマスタのそれぞれの要求信号を受け、こ
   れらの要求信号に基づく前記複数のバスマスタ間のバス
   使用権を調停するバスコントローラとを備え、 前記バスコントローラは、 前記複数のバスマスタ間のバス使用権の優先順位の情報
   であり、それぞれ異なる順位付けをした複数組の優先順
   位情報を予め記憶する優先順位情報記憶部と、 前記優先順位情報記憶部に記憶された複数組の優先順位
   情報のうちバス使用権の調停に使用する何れか１組の優
   先順位情報を、何れかのバスマスタにバス使用権が承諾
   される毎に切り換えて選択する優先順位情報切換選択部
   とを有することを特徴とするバス使用権調停システム。
3. 【請求項３】 バス使用権の要求信号を出力する複数の
   バスマスタと、 前記複数のバスマスタのそれぞれの要求信号を受け、こ
   れらの要求信号に基づく前記複数のバスマスタ間のバス
   使用権を調停するバスコントローラとを備え、 前記バスコントローラは、 前記複数のバスマスタ間のバス使用権の優先順位の情報
   であり、それぞれ異なる順位付けをした複数組の優先順
   位情報と、前記複数組の優先順位情報の中から所定の組
   数の優先順位情報をそれぞれ異なる組合せにより取り出
   すための複数の組合せ情報とを対応付けて記憶する第１
   の優先順位情報記憶部と、 前記第１の優先順位情報記憶部に記憶された複数の組合
   せ情報のうち１つの組合せ情報を選択する組合せ情報選
   択部と、 前記組合せ情報選択部により選択された組合せ情報の前
   記所定の組数の優先順位情報を前記第１の優先順位情報
   記憶部から読み出し、読み出された前記所定の組数の優
   先順位情報を記憶する第２の優先順位情報記憶部と、 前記第２の優先順位情報記憶部に記憶された前記所定の
   組数の優先順位情報のうちバス使用権の調停に使用する
   何れか１組の優先順位情報を所定の時間毎に切り換えて
   選択する優先順位情報切換選択部とを有することを特徴
   とするバス使用権調停システム。
4. 【請求項４】 バス使用権の要求信号を出力する複数の
   バスマスタと、 前記複数のバスマスタのそれぞれの要求信号を受け、こ
   れらの要求信号に基づく前記複数のバスマスタ間のバス
   使用権を調停するバスコントローラとを備え、 前記バスコントローラは、 前記複数のバスマスタ間のバス使用権の優先順位の情報
   であり、それぞれ異なる順位付けをした複数組の優先順
   位情報と、前記複数組の優先順位情報の中から所定の組
   数の優先順位情報をそれぞれ異なる組合せにより取り出
   すための複数の組合せ情報とを対応付けて記憶する第１
   の優先順位情報記憶部と、 前記第１の優先順位情報記憶部に記憶された複数の組合
   せ情報のうち１つの組合せ情報を選択する組合せ情報選
   択部と、 前記組合せ情報選択部により選択された組合せ情報の前
   記所定の組数の優先順位情報を前記第１の優先順位情報
   記憶部から読み出し、読み出された前記所定の組数の優
   先順位情報を記憶する第２の優先順位情報記憶部と、 前記第２の優先順位情報記憶部に記憶された前記所定の
   組数の優先順位情報のうちバス使用権の調停に使用する
   何れか１組の優先順位情報を、何れかのバスマスタにバ
   ス使用権が承諾される毎に切り換えて選択する優先順位
   情報切換選択部とを有することを特徴とするバス使用権
   調停システム。
5. 【請求項５】 バス使用権の要求信号を出力する複数の
   バスマスタと、 前記複数のバスマスタのそれぞれの要求信号を受け、こ
   れらの要求信号に基づく前記複数のバスマスタ間のバス
   使用権を調停するバスコントローラと、 前記複数のバスマスタのうち少なくとも１つのバスマス
   タに対応して設けられ、前記バスコントローラにより、
   前記少なくとも１つのバスマスタにバス使用権が承諾さ
   れたとき、バス使用権が承諾された当該バスマスタから
   出力される要求信号が前記バスコントローラに入力され
   るのを一時的にマスクする要求信号マスク部とを備えた
   ことを特徴とするバス使用権調停システム。
6. 【請求項６】 バス使用権の要求信号を出力する複数の
   バスマスタと、 前記複数のバスマスタのそれぞれの要求信号を受け、こ
   れらの要求信号に基づく前記複数のバスマスタ間のバス
   使用権を調停するバスコントローラと、 前記複数のバスマスタのうち少なくとも１つのバスマス
   タに対応して設けられ、前記バスコントローラにより、
   同一のバスマスタにバス使用権が承諾された回数をカウ
   ントするカウンタと、 前記カウンタによりカウントされる同一のバスマスタの
   前記回数が所定値に達したとき、当該バスマスタから出
   力される要求信号が前記バスコントローラに入力される
   のを一時的にマスクする要求信号マスク部とを備えたこ
   とを特徴とするバス使用権調停システム。
7. 【請求項７】 複数のグループに分けて設けられ、バス
   使用権の要求信号を出力する複数のバスマスタと、 前記複数のバスマスタのそれぞれのバス使用権の要求信
   号を受け、これらの要求信号に基づく前記複数のバスマ
   スタ間のバス使用権を調停するバスコントローラと、 前記複数のグループのうち少なくとも１つのグループに
   対応して設けられ、前記バスコントローラにより、前記
   少なくとも１のグループ内の何れか１つのバスマスタに
   バス使用権が承諾されたとき、バス使用権が承諾された
   当該バスマスタが含まれるグループ内の全てのバスマス
   タにより出力される要求信号が前記バスコントローラに
   入力されるのを一時的にマスクする要求信号マスク部と
   を備えたことを特徴とするバス使用権調停システム。
8. 【請求項８】 複数のグループに分けて設けられ、バス
   使用権の要求信号を出力する複数のバスマスタと、 前記複数のバスマスタのそれぞれのバス使用権の要求信
   号を受け、これらの要求信号に基づく前記複数のバスマ
   スタ間のバス使用権を調停するバスコントローラと、 前記複数のグループのうち少なくとも１つのグループに
   対応して設けられ、前記バスコントローラにより、同一
   グループ内のバスマスタにバス使用権が承諾された回数
   をカウントするカウンタと、 前記カウンタによりカウントされる何れか１つのグルー
   プの前記回数が所定値に達したとき、当該グループ内の
   全てのバスマスタにより出力される要求信号が前記バス
   コントローラに入力されるのを一時的にマスクする要求
   信号マスク部とを備えたことを特徴とするバス使用権調
   停システム。
9. 【請求項９】 ＣＰＵを含む複数のバスマスタからそれ
   ぞれ出力されるバス使用権の要求信号に基づき、これら
   複数のバスマスタ間のバス使用権を調停するバス使用権
   調停システムにおいて、 カウントスタート信号を受け取ってから所定の時間経過
   後にオーバーフローフラグを送出するカウンタと、 前記ＣＰＵへの割り込み信号が入力された時点で、前記
   カウントスタート信号を出力し、前記オーバーフローフ
   ラグを受け取るまでに前記ＣＰＵ以外のバスマスタから
   のバス使用要求を無効とするアービタ制御回路を備えた
   ことを特徴とするバス使用権調停システム。
10. 【請求項１０】 複数のバスマスタからそれぞれ出力さ
    れるバス使用権の要求信号に基づき、これら複数のバス
    マスタ間のバス使用権を調停するバス使用権調停システ
    ムにおいて、 カウントイネーブル信号を受け取ってから所定の時間経
    過後にオーバーフローフラグを送出するカウンタと、 前記複数のバスマスタのうち、特定のバスマスタからの
    バス使用要求があった場合にカウントイネーブル信号を
    送出し、前記カウンタより、オーバーフローフラグを受
    け取った場合は、前記特定のバスマスタの調停の優先順
    位を高くするアービタ制御回路を備えたことを特徴とす
    るバス使用権調停システム。
11. 【請求項１１】 複数のバスマスタからそれぞれ出力さ
    れるバス使用権の要求信号に基づき、これら複数のバス
    マスタ間のバス使用権を調停するバス使用権調停システ
    ムにおいて、 予め決められた値のカウントを行い、当該決められた値
    をカウントするとオーバーフローフラグを送出し、クリ
    ア信号を入力すると、前記オーバーフローフラグをクリ
    アするカウンタと、 前記オーバーフローフラグを受け取った場合は、前記複
    数のバスマスタのうち、特定のバスマスタからのバス使
    用の優先順位を高くし、当該特定のバスマスタのバス使
    用が実行された場合は、当該特定のバスマスタからのバ
    ス使用要求を無効にすると共に、前記カウンタに対して
    前記クリア信号を出力するアービタ制御回路を備えたこ
    とを特徴とするバス使用権調停システム。
12. 【請求項１２】 複数のバスマスタからそれぞれ出力さ
    れるバス使用権の要求信号に基づき、これら複数のバス
    マスタ間のバス使用権を調停するバス使用権調停システ
    ムにおいて、 前記複数のバスマスタに対応して複数設けられ、各バス
    マスタのバス使用要求があった場合にカウントを開始す
    るカウンタと、 調停を行う際に、前記複数のカウンタのカウント値を比
    較し、最も値の大きいカウンタに対応したバスマスタか
    らのバス使用要求に対してバス使用権を与えるアービタ
    制御回路を備えたことを特徴とするバス使用権調停シス
    テム。
13. 【請求項１３】 ＣＰＵを含む複数のバスマスタからそ
    れぞれ出力されるバス使用権の要求信号に基づき、これ
    ら複数のバスマスタ間のバス使用権を調停するバス使用
    権調停システムにおいて、 前記ＣＰＵによって指令され、前記複数のバスマスタの
    うち、特定のバスマスタが行う所定の処理が起動した時
    点から、当該所定の処理が終了した時点までの期間を示
    す期間信号を出力する期間信号発生部と、 前記期間信号が入力される間は、前記ＣＰＵからのバス
    使用要求を無効とするアービタ制御回路とを備えたこと
    を特徴とするバス使用権調停システム。
14. 【請求項１４】 ＣＰＵを含む複数のバスマスタからそ
    れぞれ出力されるバス使用権の要求信号に基づき、これ
    ら複数のバスマスタ間のバス使用権を調停するバス使用
    権調停システムにおいて、 前記ＣＰＵによって指令され、前記複数のバスマスタの
    うち、特定のバスマスタが行う所定の処理が起動した時
    点から、当該所定の処理が終了した時点までの期間を示
    す期間信号を出力する期間信号発生部と、 前記ＣＰＵへの割り込み信号が入力された場合は、割り
    込みフラグを出力する割り込みフラグ発生部と、 前記期間信号が入力され、かつ、前記割り込みフラグが
    入力されない間は、前記ＣＰＵからのバス使用要求を無
    効とし、前記期間信号が入力されないか、または、割り
    込みフラグが入力されている場合は、前記ＣＰＵに対す
    るバス使用要求の無効処理を解除するアービタ制御回路
    とを備えたことを特徴とするバス使用権調停システム。