JPH0696014A

JPH0696014A - バス使用優先順位制御装置

Info

Publication number: JPH0696014A
Application number: JP24457792A
Authority: JP
Inventors: Tetsuya Toi; 哲也戸井
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1992-09-14
Filing date: 1992-09-14
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】複数のバスの調停時における無為保留期間の
差による同一プログラムを実行する際の実行時間の差異
を少なくする。【構成】各マスタ１２−１〜１２−Ｎにおけるバス１
１の獲得の調停時における無為保留期間の累積値を第１
のレジスタ４２で求め、これを第２のレジスタ４３に格
納されている基準値と比較回路４４で比較する。この比
較結果で累積値の方が基準チェックよりも大きくなって
いるときには、そのマスタ１２がバス１１を獲得する際
の優先順位を上げるようにした。これにより、バス１１
の獲得に要する時間をマスタ間で差異の少ないものにす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複数のマスタの間でバス
の使用権の優先順位を制御するようにしたバス使用優先
順位制御装置に係わり、特にバスを相互に接続したバス
ブリッジを備えた計算機システムにおいて有効なバス使
用優先順位制御装置に関する。

【０００２】

【従来の技術】図１０は、バスブリッジにより２個のバ
スを接続した計算機システムの一例を表わしたものであ
る。この図で第１のバス１１₁と第２のバス１１₂は独
立しており、それぞれ第１のマスタ１２−１₁、１２−
１₂、第２のマスタ１２−２₁、１２−２₂、メモリ１
４₁、１４₂および入出力装置（Ｉ／Ｏ）１５₁、１５
₂のうち対応するものを接続している。第１のバス１１
₁と第２のバス１１₂の間には、これらを接続するため
のバスブリッジ１７が配置されている。

【０００３】図１１は、このような計算機システムで、
マスタがこれと同一のバスに接続されたメモリ等をアク
セスした内部バスアクセス時のバス獲得から開放までの
シーケンスを表わしたものである。同図（イ）に示すよ
うに時刻ｔ₁に例えば第１のマスタ１２−１₁がバス要
求信号（ＢＲ₁）２１₁をＬ（ロー）レベルに変化させ
てバスの要求を行うと、同図（ロ）に示すように第１の
バス調停時間Ｔ_iが経過した後に許可信号２２₁がＬレ
ベルに変化し、第１のバス１１₁に対する使用が許可さ
れる。これを基にして、第１のマスタ１２−１₁は同図
（ハ）に示すようにアドレス情報２３₁を出力し、続い
て同図（ニ）に示すようにデータ２４₁を出力する。

【０００４】例えばアクセス先のメモリ１４₁がデータ
の格納を終了させると、同図（ホ）に示すように時刻ｔ
₂にアクノリッジ（ＡＣＫ）信号２５₁が出力される。
第１のマスタ１２−１₁がこれを受け取ると、同図
（ロ）に示すように第１のバス１１₁の開放が行われ
る。

【０００５】図１２は、これに対してマスタがバスブリ
ッジを介して外部のバスに接続されたメモリ等をアクセ
スした外部アクセス時のバス獲得から開放までのシーケ
ンスを表わしたものである。一例として、第１のバス１
１₁に接続された第１のマスタ１２−１₁が第２のバス
１１₂に接続されたメモリ１４₂をアクセスしてデータ
の書き込みを行うものとする。

【０００６】この場合、同図（イ）に示すように第１の
マスタ１２−１₁が時刻ｔ₁にバス要求信号２１₁を出
力すると、バスブリッジは所定の内部処理時間Ｔ_a経過
後に第２のバス１１₂の使用を要求するためのバス要求
信号２１₂（同図（ハ））を出力する。この後、第２の
バス１１₂を獲得するための第２のバス調停時間Ｔ_bが
経過した後に、同図（ニ）に示すように第２のバス１１
₂の使用を許可することを示す許可信号２２₂がＬレベ
ルに変化する。これから、所定の内部処理時間Ｔ_cが経
過した後に、同図（ロ）に示すように第１のバス１１₁
の使用を許可することを示すバス使用許可信号２２₁が
出力される。時刻ｔ₁からこのバス使用許可信号２２₁
が出力されるまでの時間（Ｔ_a＋Ｔ_b＋Ｔ_c）は、見掛
け上の第１のバス調停時間（無為保留時間）Ｔ_eであ
る。

【０００７】第１のマスタ１２−１₁はこのバス使用許
可信号２２₁を基に、第１のバス１２−１₁に対して同
図（ホ）に示すようにアドレス情報２３₂を出力し、こ
の後にデータ２４₂を出力する（同図（ホ）および
（ヘ））。アクセス先のメモリ１４₂がこのデータ２４
₂の格納を終了させ、時刻ｔ₃において同図（チ）に示
したようにアクノリッジ（ＡＣＫ）信号２５₂を出力す
ると、バスブリッジ１７はこれに基づいて第１のバス１
１₂に対してアクノリッジ信号２５₁を出力する（同図
（ト））。第１のマスタ１２−１₁はこれを受け取っ
て、第１および第２のバス１１₁、１１₂の開放が行わ
れることになる。

【０００８】図１３は、このような従来の計算機システ
ムで第１のバスに接続された第１のマスタが各種のアク
セスを行う様子を表わしたものである。まず、第１のマ
スタ１２−１₁が図１０に示したバスブリッジ１７を介
して第２のバス１１₂に接続されたメモリ１４₂をアク
セスするものとする。この場合、第１のマスタ１２−１
₁はバスブリッジ１７内の第１のバスアービタに対して
第２のバスを要求する（ステップＳ１０１）。この第２
のバス要求は第１のバスアービタから第２のバス１１₂
を管轄する第２のバスアービタに伝達される（ステップ
Ｓ１０２）。

【０００９】第２のバスアービタには、例えば第２のバ
ス１１₂に接続されている第１のマスタ１２−１₂から
これと前後して第２のバスの使用要求が来ている場合が
ある（ステップＳ１０３）。第２のバスアービタは内部
アクセスの方を外部（第１のバス１１₁）から第２のバ
ス１１₂をアクセスするよりも優先度を高く設定してい
るものとする。この場合には、第２のバス１１₁に接続
された第１のマスタ１２−１₁に対してバス１１₂の使
用が許可される（ステップＳ１０４）。そこで、第１の
マスタ１２−１₂はアクセス対象としたメモリ１４₂に
対してアクセスを行う（ステップＳ１０５）。アクセス
の完了によってメモリ１４₂が応答を返すと（ステップ
Ｓ１０６）、第２のバス１１₂の開放が行われる（ステ
ップＳ１０７）。

【００１０】この時点で第２のバス１１₂が使用できる
状態になると、第２のバスアービタはこれにより第１の
バスアービタに対して第２のバス１１₂の使用を許可す
る（ステップＳ１０８）。第１のバスアービタはこの許
可を第１のマスタ１２−１₁に伝達する（ステップＳ１
０９）。第１のマスタ１２−１₁が第２のバス１１₂の
使用を要求してからここまでの時間が無為保留時間Ｔ_e
である。

【００１１】第１のマスタ１２−１₁は、この時点で第
２のバス１１₂をアクセスし（ステップＳ１１０）、第
１のバスアービタはこれを第２のバスアービタに伝達す
る（ステップＳ１１１）。第２のバスアービタは、これ
を基にしてメモリ１４₂のアクセスを行う（ステップＳ
１１２）。アクセスの完了によってメモリ１４₂が応答
を返すと（ステップＳ１１３）、これが第２および第１
のバスアービタを介して第１のマスタ１２−１₁に伝達
される（ステップＳ１１４、Ｓ１１５）。第１のマスタ
１２−１₁はこれを基にしてバス開放を指示し、これが
第１のバスアービタを介して第２のバスアービタに伝達
される（ステップＳ１１６、Ｓ１１７）。以上が外部ア
クセスに必要とする全時間である。

【００１２】次に第１のマスタ１２−１₁がメモリ１４
₁に対して内部アクセスを行う場合について考察する。
この場合には、第１のマスタ１２−１₁から第１のバス
アービタに対して第１のバス１１₁の使用要求が行われ
る（ステップＳ１１８）。この場合には第２のバス１１
₂との調停を行う必要がない。そこで、第１のバスアー
ビタは使用要求を許可する旨を第１のマスタ１２−１₁
に伝える（ステップＳ１１９）。ステップＳ１１８にお
ける第１のマスタ１２−１₁のバス使用要求からここま
での期間が内部アクセス時における無為保留期間Ｔ_iで
ある。第１のマスタ１２−１₁はメモリ１４₁をアクセ
スし（ステップＳ１２０）、メモリ１４ ₁からアクセス
完了の応答があると（ステップＳ１２１）、第１のバス
１１₁の開放を第１のバスアービタに通知する（ステッ
プＳ１２２）。

【００１３】

【発明が解決しようとする課題】図１４は、このような
従来の計算機システムで同一プログラムを実行した場合
のデータアクセス対象の違いによるデータの処理時間の
相違を表わしたものである。ここで同図の左側に示した
折れ線は、第１のマスタ１２−１₁が〜で示す５つ
の命令を実行する際に第１のバス１１₁に接続された入
出力装置１５₁とメモリ１４₁をデータアクセスの対象
として使用した場合を表わしている。また、同図の右側
に示した折れ線は、第１のマスタ１２−１₁が〜で
示す全く同一の命令を実行する際に第２のバス１１₂に
接続された入出力装置１５₂とメモリ１４₂をデータア
クセスの対象として使用した場合を表わしている。この
ように、第１のバス１１₁に接続された第１のマスタ１
２−１₁がバスブリッジ１７を介して第２のバス１１₂
に接続された入出力装置１５₂およびメモリ１４₂をア
クセスすると、内部アクセスを行っている場合と比べて
より多くの時間を必要にすることになる。

【００１４】これは、異なったバスにアクセスを行う外
部アクセスの際の無為保留時間Ｔ_eの方が同一のバス内
でアクセスを行う内部アクセスの際のそれＴ_iよりも長
いことによるものである。内部アクセスを行う場合には
自己の接続されたバスのみを獲得すれば良いが、外部ア
クセスを行う場合には自己のバスと相手側のバスの双方
を同時に獲得する必要があるからである。

【００１５】このように、マスタ（あるいはＣＰＵ（中
央処理装置））が互いに同一仕様のメモリあるいは入出
力装置を対象として同一のプログラムを実行した場合で
も、これらアクセス対象のメモリや入出力装置がマスタ
と同一のバスに接続されているかどうかによって処理時
間が異なってくるという問題があった。このような処理
時間の相違は、ロボットの制御のように特に実時間性が
要求される分野で大きな問題となっており、システムの
設計時の懸念事項となっていた。

【００１６】そこで本発明の目的は、複数のバスの調停
時における無為保留期間の差による同一プログラムを実
行する際の実行時間の差異を少なくすることのできるバ
ス使用優先順位制御装置を提供することにある。

【００１７】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）同一または異なったバスに接続されたＣＰ
Ｕ、ＤＭＡコントローラ等の複数のマスタと、（ロ）こ
れらのマスタのそれぞれに配置され、バスの獲得の際に
要する無為保留期間の累積時間を測定する累積時間測定
手段と、（ハ）マスタのそれぞれに配置され自己の累積
時間測定手段の測定結果に対する基準値を設定する基準
値設定手段と、（ニ）所定の時点でマスタのそれぞれに
ついてそれぞれの累積時間測定手段の測定した累積値が
基準値設定手段の設定した基準値を越えているか否かを
チェックするマスタ別チェック手段と、（ホ）このマス
タ別チェック手段のチェックが行われるたびにこれらマ
スタのそれぞれの累積時間測定手段の測定値をクリアす
る測定値クリア手段と、（ヘ）マスタ別チェック手段の
チェックした結果に応じてこれらのマスタがバスの使用
権を得る上で競合した際の優先順位を、累積値が基準値
設定手段の設定した基準値を越えているマスタに対して
優位に変更する優先順位更新手段とをバス使用優先順位
制御装置に具備させる。

【００１８】すなわち請求項１記載の発明では、同一の
バスあるいはバスブリッジを介して他のバスに接続され
たＣＰＵ、ＤＭＡコントローラ等の複数のマスタそれぞ
れについて、バスの獲得の際に要する無為保留期間の
累積時間を測定する累積時間測定手段と、自己の累積
時間測定手段の測定結果に対する基準値を設定する基準
値設定手段とを配置しておく。そして、所定の時点で例
えば計算機システムの所定の制御回路がそれぞれのマス
タに対して累積値が基準値を越えているかどうかをチェ
ックし、越えているマスタについてはバス使用について
の調停時の優先順位をより優位に変更するようにする。
これにより、無為保留期間の累積値が相対的に長いよう
なマスタについては優先順位を高めることで累積値の短
縮化を図り、マスタ間のプログラム実行に要する時間の
差異を縮めるようにする。

【００１９】請求項２記載の発明では、（イ）同一また
は異なったバスに接続されたＣＰＵ、ＤＭＡコントロー
ラ等の複数のマスタと、（ロ）これらのマスタのそれぞ
れに配置され、バスの獲得の際に要する無為保留期間の
累積時間を測定する累積時間測定手段と、（ハ）マスタ
のそれぞれに配置され自己の累積時間測定手段の測定結
果に対する基準値を設定する基準値設定手段と、（ニ）
所定の時間間隔を測定する時間間隔測定手段と、（ホ）
バスの使用権の優先順位の変更を指示する命令を解読す
る解読手段と、（ヘ）時間間隔測定手段が所定の時間間
隔を測定するたびに、および解読手段がバスの使用権の
優先順位の変更の指示を解読したときに、前記マスタの
それぞれについてそれぞれの累積時間測定手段の測定し
た累積値が基準値設定手段の設定した基準値を越えてい
るか否かをチェックするマスタ別チェック手段と、
（ト）このマスタ別チェック手段のチェックが行われる
たびにこれらマスタのそれぞれの累積時間測定手段の測
定値をクリアする測定値クリア手段と、（チ）マスタ別
チェック手段のチェックした結果に応じてこれらのマス
タがバスの使用権を得る上で競合した際の優先順位を、
累積値が基準値設定手段の設定した基準値を越えている
マスタに対して優位に変更する優先順位更新手段とをバ
ス使用優先順位制御装置に具備させる。

【００２０】すなわち請求項２記載の発明では、同一の
バスあるいはバスブリッジを介して他のバスに接続され
た複数のマスタそれぞれについて、バスの獲得の際に
要する無為保留期間の累積時間を測定する累積時間測定
手段と、自己の累積時間測定手段の測定結果に対する
基準値を設定する基準値設定手段とを配置しておく。そ
して、例えば計算機システムの所定の制御回路がそれぞ
れのマスタに対して累積値が基準値を越えているかどう
かをチェックし、越えているマスタについてはバス使用
についての調停時の優先順位をより優位に変更するよう
にする。このようなチェックは、所定の時間間隔を測定
する時間間隔測定手段によって予め定めた時間間隔で行
われるばかりでなく、バスの使用権の優先順位の変更を
指示する命令を解読する解読手段の解読した指示に応じ
て適宜行われることになる。これにより、無為保留期間
の累積値が相対的に長いようなマスタについては優先順
位を高めることで累積値の短縮化を図り、マスタ間のプ
ログラム実行に要する時間の差異を縮めることができ
る。

【００２１】請求項３記載の発明では、（イ）同一また
は異なったバスに接続されたＣＰＵ、ＤＭＡコントロー
ラ等の複数のマスタと、（ロ）これらのマスタのそれぞ
れに配置され、バスの獲得の際に要する無為保留期間の
平均値を測定する平均値測定手段と、（ハ）マスタのそ
れぞれに配置され自己の平均値測定手段の測定結果に対
する基準値を設定する基準値設定手段と、（ニ）所定の
時点で前記マスタのそれぞれについてそれぞれの平均値
測定手段の測定した平均値が基準値設定手段の設定した
基準値を越えているか否かをチェックするマスタ別チェ
ック手段と、（ホ）マスタ別チェック手段のチェックし
た結果に応じてこれらのマスタがバスの使用権を得る上
で競合した際の優先順位を、平均値が基準値設定手段の
設定した基準値を越えているマスタに対して優位に変更
する優先順位更新手段とをバス使用優先順位制御装置に
具備させる。

【００２２】すなわち請求項３記載の発明では、同一の
バスあるいはバスブリッジを介して他のバスに接続され
たＣＰＵ、ＤＭＡコントローラ等の複数のマスタそれぞ
れについて、バスの獲得の際に要する無為保留期間の
１回当たりの平均値を測定する平均値測定手段と、自
己の平均値測定手段の測定結果に対する基準値を設定す
る基準値設定手段とを配置しておく。そして、所定の時
点で例えば計算機システムの所定の制御回路がそれぞれ
のマスタに対して平均値が基準値を越えているかどうか
をチェックし、越えているマスタについてはバス使用に
ついての調停時の優先順位をより優位に変更するように
する。これにより、無為保留期間の平均値が相対的に長
いようなマスタについては優先順位を高めることで優先
的にバスの獲得を行わせ、マスタ間のプログラム実行に
要する時間の差異を縮めるようにする。

【００２３】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２４】図１は本発明の一実施例におけるバス使用
優先順位制御装置の原理的な構成を示したものである。
このバス使用優先順位制御装置３１は、同一のデータバ
ス１１Ｄとアドレスバス１１Ａにそれぞれ接続された第
１〜第Ｎのマスタ１２−１〜１２−Ｎの内部にそれぞれ
同一構成のバス使用監視回路３３を配置した構成となっ
ている。第１〜第Ｎのマスタ１２−１〜１２−Ｎは、第
１〜第Ｎの優先順位更新要求信号線３４−１〜３４−Ｎ
によって優先順位保持回路３５と接続されており、優先
順位の更新要求を行うようになっている。優先順位保持
回路３５は、ラウンドロビン法等の手法によって、各マ
スタ１２−１〜１２−Ｎの優先順位を管理するようにな
っており、また、調停時における優先順位を保持するよ
うになっている。この保持された優先順位情報３７は、
バスブリッジ１７（図１０参照）内の対応するバスアー
ビタ３６に常に供給されるようになっている。バスアー
ビタ３６は、第１〜第Ｎのマスタ１２−１〜１２−Ｎか
ら送出されるそれぞれのバス要求信号（ＢＲ）２１−１
〜２１−Ｎを入力するようになっており、これらのマス
タ１２−１〜１２−Ｎに対してバス使用許可信号（Ｂ
Ｇ）２２−１〜２２−Ｎを出力するようになっている。

【００２５】バス使用監視回路３３は、それぞれバス要
求信号２１とバス使用許可信号２２とバスクロック４１
を入力する第１のレジスタ４２と、データバス１１Ｄに
接続された第２のレジスタ４３と、これらのレジスタ４
２、４３の内容の比較を行って優先順位更新要求信号線
３４に優先順位更新要求信号を出力する比較回路４４
と、これらの制御を行う制御回路４５とを備えている。
制御回路４５にはバスクロック４１と、比較開始信号４
７が供給される他、アドレスバス１１Ａからアドレス情
報の供給も行われるようになっている。ここで、バスク
ロック４１はこの計算機システムに共通のクロックとし
て使用されているものである。制御回路４５からは、無
為保留期間の累積値の出力のイネーブルを指示する累積
値出力指示信号４８が第１のレジスタ４２に送出される
ようになっている。また、制御回路４５から比較回路４
４には、比較結果のイネーブルを指示する比較結果指示
信号４９が出力され、第２のレジスタ４３には基準値書
込信号５１が出力されるようになっている。

【００２６】図２は、第１のバスに接続された第１およ
び第２のマスタとバスアービタにおける調停用の信号の
接続関係を表わしたものである。第１のマスタ１２−１
₁からバスアービタ３６₁には、内部バス（ここでは第
１のバス１１₁）のみを要求する内部バス要求信号２１
Ｉ−１₁と外部バス（ここでは第２のバス１１₂）を要
求する外部バス要求信号２１Ｅ−１₁が供給されるよう
になっている。ここで、外部バス要求信号２１Ｅ−１₁
は内部バス（ここでは第１のバス１１₁）の獲得も同時
に要求している。第１のバス１１₁の管理を行うバスア
ービタ３６₁からは所定のタイミングでバス許可信号２
２−１₁が第１のマスタ１２−１₁に供給されることに
なる。

【００２７】第２のマスタ１２−２₁とバスアービタ３
６₁における調停用の信号の接続関係も全く同様であ
る。なお、図１で第１のマスタ１２−１₁からバスアー
ビタ３６に入力されるバス要求信号２１−１は、内部バ
ス要求信号２１Ｉ−１と外部バス要求信号２１Ｅ−１を
一緒に表現した信号である。また、図２では添字「１」
を付けているのに対して図１で付けていないのは、図１
では第１のバス１１₁や第２のバス１１₂に限定せず
に、一般的なバス１１に対するバス使用優先順位制御装
置として表現しているためである。

【００２８】図３は、それぞれのマスタの構成を表わし
たものである。マスタ１２はＣＰＵ（中央処理装置）ま
たはＤＭＡコントローラ（ここではＣＰＵと総称する）
６１と、ここから出力されるアドレス情報６２を入力す
るデコーダ６３およびこれをバス１１に出力するために
設けられたトライステートバッファ６４と、デコーダ６
３の出力側に配置された２つのオアゲート６５、６６
と、ＣＰＵ６１のデータ線６７をバス１１に接続するた
めに設けられた双方向トライステートバッファ６９から
構成されている。

【００２９】ところで、図４はこのようなマスタがアク
セスするバスを明示するために本実施例で採用されてい
るアドレスの割り付けの仕組みを表わしたものである。
この図に示したように第１のバス１１₁のアドレスの割
り付けでは、バスブリッジ１７（図１３）を介した第２
のバス１１₂に接続されたメモリ１４₂、入出力装置１
５₂等のスレーブ群７１についてはアドレス空間の上位
側に配置されており、下位側には自己の第１のバス１１
₁に接続されたメモリ１４₁、入出力装置１５ ₁等のス
レーブ群７２が配置されている。

【００３０】これと同様に、第２のバス１１₂のアドレ
スの割り付けでは、バスブリッジ１７を介した第１のバ
ス１１₁に接続されたメモリ１４₁、入出力装置１５₁
等のスレーブ群７３についてはアドレス空間の上位側に
配置されており、下位側には自己の第２のバス１１₂に
接続されたメモリ１４₂、入出力装置１５₂等のスレー
ブ群７４が配置されている。したがって、アドレスの上
位をデコードしてみて、バスブリッジ１７を介する相手
側のバス１１を要求している場合には、対応するバス要
求信号（ＢＲ）を生成するようにすればよい。

【００３１】したがって、図３に示したデコーダ６３
は、アドレス情報６２の上位ビットをデコードするだけ
で、ＣＰＵ６１が内部バスのみをアクセス使用としてい
るのか、外部バスをアクセス使用としているのかを判別
することができる。デコーダ６３の出力は、外部バスに
関する場合には一方のオアゲート６５に入力され、アド
レスストローブ信号７６と負論理アンドがとられる。そ
して、これが外部バス要求信号２１Ｅとしてバス１１に
出力される。

【００３２】これに対して、デコーダ６３の出力が内部
バスに関する場合には、この出力は他方のオアゲート６
６に入力され、同様にアドレスストローブ信号７６と負
論理アンドがとられる。そして、これが内部バス要求信
号２１Ｉとしてバス１１に出力されることになる。これ
らの外部バス要求信号２１Ｅおよび内部バス要求信号２
１Ｉは、バス１１を経由して図１に示したバスアービタ
３６に入力されることになる。

【００３３】トライステートバッファ６４と双方向トラ
イステートバッファ６９のイネーブル端子ＥＮには、Ｂ
Ｇ信号７７が供給される。また、双方向トライステート
バッファ６９のディレクション端子ＤＩＲには、ＣＰＵ
６１のリード・ライト信号７８が供給されるようになっ
ている。双方向トライステートバッファ６９は、これに
よってリード時にバス１１から入力する方向に制御さ
れ、ライト時にはバス１１へ出力する方向に制御される
ようになっている。

【００３４】図５に示したタイミング図を用いて、マス
タがバスの使用の要求を行ってアクセスが完了するまで
の制御の様子を説明する。マスタ１２内のＣＰＵ６１が
同図（イ）に示すようにバス１１をアクセスするための
アドレスを出力し、これが確定してアドレスストローブ
信号７６（同図（ロ））がＬレベルに変化すると、デコ
ーダ６３によってデコードされた結果として、同図
（ハ）に示したように外部バス要求信号２１ＥがＬレベ
ルにドライブされるか、同図（ニ）に示したように内部
バス要求信号２１ＩがＬレベルにドライブされる。

【００３５】バスアービタ３６はこれを受けてローカル
バスのみ、あるいはローカルバスと外部バスの双方につ
いて調停を開始し、しかる後に、図５（ホ）に示したよ
うにバス許可信号２２を出力する。外部バス要求信号２
１Ｅあるいは内部バス要求信号２１ＩがＬレベルに変化
してからバス許可信号２２がＬレベルに変化するまでの
期間が、マスタ１２にとっての無為保留期間である。こ
の無為保留期間はマスタ１２にとっての全くの無駄時間
である。

【００３６】その後、マスタ１２から有意のアドレスが
所望のメモリ１４あるいは入出力装置１５をアクセスす
るために出力される（同図（ヘ））。そして、これによ
り該当するメモリ１４あるいは入出力装置１５のアクセ
スが完了した時点で、アクノリッジ信号（ＡＣＫ）２５
が返送され（同図（ト））、これを基にして該当するバ
ス要求信号２１Ｅまたは２１Ｉおよびバス許可信号２２
がＨレベルにドライブされて、アクセスのための一連の
サイクルが終了することになる。

【００３７】図６は、図１に示したバス使用監視回路の
要部を具体的に表わしたものである。バス使用監視回路
３３内の第１のレジスタ４２には、図３に示した外部バ
ス要求信号２１Ｅと内部バス要求信号２１Ｉの論理オア
をとったバス要求信号２１とバスアービタ３６（図１）
が出力するバス許可信号２２が入力される。バス要求信
号２１は、インバータ８１で論理を反転されてナンドゲ
ート８２の一方の入力端子に入力される。バス許可信号
２２はナンドゲート８２の他方の入力端子に入力され
る。ナンドゲート８２の出力は、ペンディング時間累積
カウンタ８３のイネーブル端子ＥＮに入力される。

【００３８】このペンディング時間累積カウンタ８３に
は、バスクロック４１がクロック入力端子に、また優先
順位更新手続完了通知信号８５がクリア端子ＣＬＲに入
力するようになっている。ここで、優先順位更新手続完
了通知信号８５は、図示しない制御回路から出力される
優先順位更新手続きの完了を通知する信号である。優先
順位更新手続完了通知信号８５が入力すると、ペンディ
ング時間累積カウンタ８３はそのカウント値を“０”に
クリアするようになっている。

【００３９】ペンディング時間累積カウンタ８３の出力
８６は、第２のレジスタ４３の出力８７と共に比較回路
４４内の比較器８９に入力するようになっている。比較
器８９は、両出力８６、８７を比較して、ペンディング
時間累積カウンタ８３の示す値の方が第２のレジスタ４
３の示す値よりも大きい場合にはその比較出力９１をＨ
レベルに設定する。これ以外の場合には、比較出力９１
はＬレベルとなる。第２のレジスタ４３には、それぞれ
のマスタ１２について、許容される無為保留期間の最大
値が予め設定されている。次の表１はこのような第２の
レジスタ４３の内容の一例を表わしたものである。

【００４０】

【表１】

【００４１】ただし、この表１における設定値は、ペン
ディング時間累積カウンタ８３に供給されるバスクロッ
ク４１を単位とした数値となっている。

【００４２】比較出力９１は図示しない制御回路から出
力される比較開始信号９２と共に比較回路４４内のナン
ドゲート９３に入力される。ナンドゲート９３からは優
先順位変更要求信号９４が出力される。この優先順位変
更要求信号９４がＬレベルになったとき、すなわちペン
ディング時間累積カウンタ８３の示す値の方が第２のレ
ジスタ４３の示す値よりも大きくなったときには、マス
タ１２−１〜１２−Ｎ間におけるそのマスタ１２の優先
順位を従来よりもより高位に変更するための優先順位変
更要求が出されることになる。

【００４３】本実施例のバス使用優先順位制御装置で
は、表１に示した第２のレジスタの設定値を固定にして
それらの設定値の比で優先順位をそれぞれの無為保留期
間に応じて順次変更することも可能であるが、更に、こ
れら表１の設定値を変更していくことによって、各マス
タ１２−１〜１２−Ｎ間における無為保留期間の累積値
の平均化を図ることもできる。例えば、あるマスタ１２
についての第２のレジスタの設定値を小さく変更する
と、それだけ短時間で優先順位変更要求信号９４がＬレ
ベルに変化するので、結果的に調停のための優先順位が
高まり、計算機システム内でのバスの使用率が高くなる
ことになる。

【００４４】図７は、このように第２のレジスタの設定
値を変更する際に行われる制御の流れの一例を表わした
ものである。図１に示したバスブリッジ１７では、所定
のタイミングで比較開始信号９２を全マスタ１２−１〜
１２−Ｎに出力し（ステップＳ２０１）、これらのマス
タ１２−１〜１２−Ｎから優先順位変更要求が受信され
るまで、それらの内容を登録する（ステップＳ２０２、
Ｓ２０３）。そして、各マスタ１２−１〜１２−Ｎから
得られた優先順位変更要求信号９４に応じて全マスタ１
２−１〜１２−Ｎの優先順位の変更を行い（ステップＳ
２０４）、次にＬレベルとなっているマスタ１２の第２
のレジスタ４３については、その設定値を所定値だけ減
算し、Ｈレベルとなっているものについては所定値だけ
加算する（ステップＳ２０５）。

【００４５】このようにして得られたそれぞれのマスタ
１２−１〜１２−Ｎについての新しい設定値は、データ
バス１１Ｄを通じてこれらの第１のレジスタ４２に送ら
れ、内容の変更が行われる（ステップＳ２０６）。この
後、優先順位更新手続完了通知信号８５が出力されて、
全マスタ１２−１〜１２−Ｎの第１のレジスタにおける
ペンディング時間累積カウンタ８３の内容が“０”にク
リアされて（ステップＳ２０７）、設定値更新のための
全作業が終了する（エンド）。これ以後、それぞれのマ
スタ１２−１〜１２−Ｎでは、ペンディング時間累積カ
ウンタ８３の内容が“０”から順次累積される一方で、
第２のレジスタ４３に新たに設定された値との比較が行
われることになる。

【００４６】変形例

【００４７】図８は図６に対応するもので、本発明の第
１の変形例におけるバス使用監視回路を表わしたもので
ある。図６と同一部分には同一の符号を付している。バ
ス使用監視回路３３′内の第１のレジスタ４２′内に
は、要求回数累積カウンタ１０１と除算器１０２が新た
に設けられている。要求回数累積カウンタ１０１は優先
順位更新手続完了通知信号８５によってそのカウント値
をリセットされる一方、バス要求信号２１の論理反転後
の信号１０３をクロック入力端子に入力するようになっ
ており、バス要求のあった回数をカウントするようにな
っている。このカウント値１０５は、ペンディング時間
累積カウンタ８３の出力８６と共に除算器１０２に入力
される。

【００４８】除算器１０２では、カウント値１０５を除
数とし、ペンディング時間累積カウンタの出力８６を被
除数として商１０６を求めるようになっている。商１０
６は、このマスタ１２がバス１１の要求を行ったときの
無為保留期間の１回当たりの平均値となる。この商１０
６は比較器８９に入力されて第２のレジスタ４３の出力
８７と比較される。この出力８７は、無為保留期間の１
回当たりの所定の基準値であり、この値は表１に示した
値と異なったものであることはもちろんである。比較器
８９から出力される比較出力９１は図示しない制御回路
から出力される比較開始信号９２と共に比較回路４４内
のナンドゲート９３に入力される。ナンドゲート９３か
らは優先順位変更要求信号９４が出力される。この優先
順位変更要求信号９４がＬレベルになったとき、すなわ
ちペンディング時間累積カウンタ８３の示す値の方が第
２のレジスタ４３の示す値よりも大きくなったときに、
優先順位をより高位に変更するための優先順位変更要求
が出されることになる。

【００４９】なお、除算器１０２による除算は、要求回
数累積カウンタ１０１のカウント値１０５が２ⁿ（ｎ＝
１、２、３、……、ｎ）に達したことを契機としてペン
ディング時間累積カウンタの出力８６を右にｎビットシ
フトすることによっても行うことができる。

【００５０】図９は、本発明の第２の変形例としての比
較開始信号の発生回路を表わしたものである。先の実施
例では比較開始信号９２が指示手段から出力されること
にしたが、この変形例では、これを所定の間隔で発生さ
せるようにした。すなわちインタバルタイマ１１１はそ
のクロック入力端子にバスクロック４１を入力してお
り、所定の間隔でＨレベルのキャリー信号１１２を出力
するようになっている。このキャリー信号１１２は２入
力オアゲート１１３の一方の入力となる。

【００５１】比較開始信号の発生回路は命令レジスタ１
１４を備えており、ここにはアドレスバス１１Ａ、デー
タバス１１Ｂ、アドレスストローブ信号１１５およびリ
ード・ライト信号１１６が入力されるようになってい
る。命令レジスタ１１４は、これらの情報を用いてバス
の調停について特に必要とされるときにＨレベルの指示
信号を出力する。この指示信号１１５は２入力オアゲー
ト１１３の他方の入力となる。この結果、２入力オアゲ
ート１１３からは、通常の場合には所定の周期で比較開
始信号９２′が出力され、これ以後の場合で意図的に優
先順位の変更を行うような場合には指示信号１１５に基
づいた比較開始信号９２′が出力されることになる。比
較開始信号９２′は図示しないインバータによって論理
を反転されて、実施例で説明した比較開始信号９２とな
る。

【００５２】なお、この変形例の回路では、例えばイン
タバルタイマ１１１としてカウント値のプリセットが可
能なタイマ回路を使用することにより、比較開始信号９
２′が出力される時間間隔を任意に調整することができ
る。

【００５３】

【発明の効果】以上説明したように請求項１記載の発明
によれば、各マスタについて無為保留期間の累積値を求
め、これらを基準値と比較した結果によってこれらのマ
スタがバスを獲得する際の優先順位を再設定することに
した。このように優先順位を組み替えることで、例えば
バスブリッジを介して接続された他のバスのメモリ等を
アクセスする機会の多いマスタや、頻繁に外部のメモリ
等をアクセスするマスタについては、その実態を把握す
ることができ、優先順位を上げることで、統計的に無駄
時間消費の少ないマスタとほぼ同等のバス使用率を得る
ことが可能になる。これにより、同一のＣＰＵおよび同
一の入出力装置を対象として同一のプログラムを実行し
た場合には、ＣＰＵと入出力装置が同一のバス上に接続
されているかどうかを問わず、同様の処理時間でプログ
ラムの実行が可能になる。このため、ロボット制御等に
必要とされる実時間保証を容易に確保することができ
る。

【００５４】また、請求項２記載の発明によれば、各マ
スタの優先順位の変更のためのチェックを定期的に行う
ことができるばかりでなく、システムの各種要求に対応
してその都度、優先順位の組み替えを行うことができる
ので、例えば各種プログラムの実行の推移に応じて適宜
優先順位を変更することができ、それぞれのプログラム
実行時のマスタの状況に応じた最も理想的な優先順位の
更新が可能になるという効果がある。

【００５５】更に請求項３記載の発明によれば、請求項
１記載の効果が得られる他、無為保留期間の累積値を求
める代わりに平均値を求めることにしたので、チェック
に要する期間を長く設定すると、個々のマスタのバス獲
得に要する時間を正確に把握することができ、優先順位
を正確に定めることができる。また、平均値を求めるの
で、累積値を求める場合に比べてそれらの値を格納する
メモリの容量が少なくてよいという利点もある。更に、
平均値を求めるために除算器を使用する場合には、これ
をシフタで構成すれば必要なハードウェア量を効率的に
削減することができるばかりでなく、除算の処理時間の
短縮化も図ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるバス使用優先順位
制御装置の原理的な構成を示したブロック図である。

【図２】本実施例で第１のバスに接続された第１およ
び第２のマスタとバスアービタにおける調停用の信号の
接続関係を表わした接続構成図である。

【図３】本実施例の各マスタの構成を表わした回路図
である。

【図４】各マスタがアクセスするバスを明示するため
に本実施例で採用されているアドレスの割り付けの仕組
みを表わした説明図である。

【図５】本実施例でマスタがバスの使用の要求を行っ
てアクセスが完了するまでの制御の様子を説明するため
の各種波形図である。

【図６】図１に示したバス使用監視回路の要部を具体
的に表わした回路図である。

【図７】本実施例で第２のレジスタの設定値を変更す
る際に行われる制御の流れの一例を表わした流れ図であ
る。

【図８】図６に対応するもので、本発明の第１の変形
例におけるバス使用監視回路を表わした回路図である。

【図９】本発明の第２の変形例で比較開始信号の発生
回路を表わした回路図である。

【図１０】バスブリッジにより２個のバスを接続した
計算機システムの一例を表わしたシステム構成図であ
る。

【図１１】マスタがこれと同一のバスに接続されたメ
モリ等をアクセスした内部バスアクセス時のバス獲得か
ら開放までの様子を表わした各種波形図である。

【図１２】マスタがバスブリッジを介して外部のバス
に接続されたメモリ等をアクセスした外部アクセス時の
バス獲得から開放までの様子を表わした各種波形図であ
る。

【図１３】従来の計算機システムで第１のバスに接続
された第１のマスタが各種のアクセスを行う様子を表わ
した説明図である。

【図１４】従来の計算機システムで同一プログラムを
実行した場合のデータアクセス対象の違いによるデータ
の処理時間の相違を表わした説明図である。

【符号の説明】

１１…バス、１１Ａ…アドレスバス、１１Ｄ…データバ
ス、１２−１〜１２−Ｎ…第１〜第Ｎのマスタ、１７…
バスブリッジ、３３…バス使用監視回路、３５…優先順
位保持回路、３６…バスアービタ、４２…第１のレジス
タ、４３…第２のレジスタ、４４…比較回路、４５…制
御回路、６１…ＣＰＵ、８３…ペンディング時間累積カ
ウンタ、８９…比較器、１０１…要求回数累積カウン
タ、１０２…除算器、１１１…インタバルタイマ、１１
４…命令レジスタ

Claims

【特許請求の範囲】

【請求項１】同一または異なったバスに接続された複
数のマスタと、これらのマスタのそれぞれに配置され、バスの獲得の際
に要する無為保留期間の累積時間を測定する累積時間測
定手段と、前記マスタのそれぞれに配置され自己の累積時間測定手
段の測定結果に対する基準値を設定する基準値設定手段
と、所定の時点で前記マスタのそれぞれについてそれぞれの
累積時間測定手段の測定した累積値が基準値設定手段の
設定した基準値を越えているか否かをチェックするマス
タ別チェック手段と、このマスタ別チェック手段のチェックが行われるたびに
これらマスタのそれぞれの累積時間測定手段の測定値を
クリアする測定値クリア手段と、前記マスタ別チェック手段のチェックした結果に応じて
これらのマスタがバスの使用権を得る上で競合した際の
優先順位を、累積値が基準値設定手段の設定した基準値
を越えているマスタに対して優位に変更する優先順位更
新手段とを具備することを特徴とするバス使用優先順位
制御装置。
【請求項２】同一または異なったバスに接続された複
数のマスタと、これらのマスタのそれぞれに配置され、バスの獲得の際
に要する無為保留期間の累積時間を測定する累積時間測
定手段と、前記マスタのそれぞれに配置され自己の累積時間測定手
段の測定結果に対する基準値を設定する基準値設定手段
と、所定の時間間隔を測定する時間間隔測定手段と、バスの使用権の優先順位の変更を指示する命令を解読す
る解読手段と、前記時間間隔測定手段が所定の時間間隔を測定するたび
に、および前記解読手段がバスの使用権の優先順位の変
更の指示を解読したときに、前記マスタのそれぞれにつ
いてそれぞれの累積時間測定手段の測定した累積値が基
準値設定手段の設定した基準値を越えているか否かをチ
ェックするマスタ別チェック手段と、このマスタ別チェック手段のチェックが行われるたびに
これらマスタのそれぞれの累積時間測定手段の測定値を
クリアする測定値クリア手段と、前記マスタ別チェック手段のチェックした結果に応じて
これらのマスタがバスの使用権を得る上で競合した際の
優先順位を、累積値が基準値設定手段の設定した基準値
を越えているマスタに対して優位に変更する優先順位更
新手段とを具備することを特徴とするバス使用優先順位
制御装置。
【請求項３】同一または異なったバスに接続された複
数のマスタと、これらのマスタのそれぞれに配置され、バスの獲得の際
に要する無為保留期間の平均値を測定する平均値測定手
段と、前記マスタのそれぞれに配置され自己の平均値測定手段
の測定結果に対する基準値を設定する基準値設定手段
と、所定の時点で前記マスタのそれぞれについてそれぞれの
平均値測定手段の測定した平均値が基準値設定手段の設
定した基準値を越えているか否かをチェックするマスタ
別チェック手段と、前記マスタ別チェック手段のチェックした結果に応じて
これらのマスタがバスの使用権を得る上で競合した際の
優先順位を、平均値が基準値設定手段の設定した基準値
を越えているマスタに対して優位に変更する優先順位更
新手段とを具備することを特徴とするバス使用優先順位
制御装置。