JP3124544B2 - バス制御装置 - Google Patents
バス制御装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のバスを共有するコンピユータシステ
ムにおけるバス制御装置に関し、特にバス使用の最適化
に関するものである。
ムにおけるバス制御装置に関し、特にバス使用の最適化
に関するものである。
［従来の技術］ 従来、コンピユータシステムはバスを１組しか有しな
いものが普通である。しかしながら、バスが１組しか存
在しないようにすると、マルチプロセツサシステムのよ
うに、複数のモジユール単位がその１つのバスを共有す
るために、バスの転送能力が限界値に達し、システムの
高速性が阻害されるという欠点があつた。
いものが普通である。しかしながら、バスが１組しか存
在しないようにすると、マルチプロセツサシステムのよ
うに、複数のモジユール単位がその１つのバスを共有す
るために、バスの転送能力が限界値に達し、システムの
高速性が阻害されるという欠点があつた。
そのために、複数のバスを共有するシステムも提案さ
れている。この複数のバスを有するシステムにおいて
は、複数のバス使用要求に対し特定の固定のバスだけを
用いる方式や、バス使用要求を出力したモジユールが全
バスを獲得後に複数バスに転送を分割するというもので
ある。
れている。この複数のバスを有するシステムにおいて
は、複数のバス使用要求に対し特定の固定のバスだけを
用いる方式や、バス使用要求を出力したモジユールが全
バスを獲得後に複数バスに転送を分割するというもので
ある。
［発明が解決しようとしている課題］ 上記複数バス方式のうち、固定的にバスが割り当てら
れる方式では、特定のバスに要求が集中したり、ほとん
ど使用されないバスが現れたりしてシステムの効率化が
阻害される可能性があるという欠点があつた。
れる方式では、特定のバスに要求が集中したり、ほとん
ど使用されないバスが現れたりしてシステムの効率化が
阻害される可能性があるという欠点があつた。
さらに、バス要求を出力したモジユールが全バスを獲
得後に複数バスに転送を分割する方式では、処理速度の
遅いモジユール間でのバス使用が開始されると、全バス
を必要時間以上に専有していまい、全システムとしての
高速性を阻害するという欠点があつた。
得後に複数バスに転送を分割する方式では、処理速度の
遅いモジユール間でのバス使用が開始されると、全バス
を必要時間以上に専有していまい、全システムとしての
高速性を阻害するという欠点があつた。
［課題を解決するための手段］ 本発明の目的は、効率的なバス使用を実現するバス制
御装置を提案することにある。
御装置を提案することにある。
本発明のバス制御装置は、複数のデータリソースと、
これらのデータリソースのデータを要求する複数のデー
タリクエスタと、要求されたデータを載せる複数のバス
とを有するコンピュータシステムにおいて、前記複数の
データリソース中のデータを、該データに対応づけられ
たアドレスを指定することにより要求するデータリクエ
スタと、前記複数のデータリソースのアドレス空間を前
記複数のバスの数の部分空間に分割して、夫々の部分空
間を夫々のバスに割り当てた割り当てを記憶するバス割
り当て記憶手段と、前記データリクエスタからのデータ
要求に対して、前記バス割り当て記憶手段を参照して、
当該データ要求で指定されたアドレスに割り当てられた
バスを使用するように調停する調停手段と、前記複数の
バスの使用頻度をバス毎に計測する計測手段と、前記コ
ンピュータシステムの稼動中に、前記計測手段により計
測された各バスの使用頻度に基づいて、使用頻度の高い
バスに割り当てられた部分空間が使用頻度の低いバスに
割り当てられた部分空間より小さくなるように、前記バ
ス割り当て記憶手段に記憶された割り当てを動的に変更
する変更手段と、を設けたことを特徴とする。
これらのデータリソースのデータを要求する複数のデー
タリクエスタと、要求されたデータを載せる複数のバス
とを有するコンピュータシステムにおいて、前記複数の
データリソース中のデータを、該データに対応づけられ
たアドレスを指定することにより要求するデータリクエ
スタと、前記複数のデータリソースのアドレス空間を前
記複数のバスの数の部分空間に分割して、夫々の部分空
間を夫々のバスに割り当てた割り当てを記憶するバス割
り当て記憶手段と、前記データリクエスタからのデータ
要求に対して、前記バス割り当て記憶手段を参照して、
当該データ要求で指定されたアドレスに割り当てられた
バスを使用するように調停する調停手段と、前記複数の
バスの使用頻度をバス毎に計測する計測手段と、前記コ
ンピュータシステムの稼動中に、前記計測手段により計
測された各バスの使用頻度に基づいて、使用頻度の高い
バスに割り当てられた部分空間が使用頻度の低いバスに
割り当てられた部分空間より小さくなるように、前記バ
ス割り当て記憶手段に記憶された割り当てを動的に変更
する変更手段と、を設けたことを特徴とする。
かかるバス制御装置によれば、コンピュータシステム
の稼動中に、使用頻度の高いバスに割り当てられた部分
空間が使用頻度の低いバスに割り当てられた部分空間よ
り小さくなるように、記憶された割り当てを動的に変更
するようにしたので、各バスの使用頻度の偏りが解消さ
れ、各バスの利用状況の最適化を図ることができる。
の稼動中に、使用頻度の高いバスに割り当てられた部分
空間が使用頻度の低いバスに割り当てられた部分空間よ
り小さくなるように、記憶された割り当てを動的に変更
するようにしたので、各バスの使用頻度の偏りが解消さ
れ、各バスの利用状況の最適化を図ることができる。
［実施例］ 以下添付図面を参照しながら、本発明に係る好適な実
施例を３挙げて説明する。
施例を３挙げて説明する。
〈第１実施例〉 第１図は、第１実施例の特徴を最もよく表す図面であ
り、同図における各部分は以下の通りである。
り、同図における各部分は以下の通りである。
本バスシステムは、２つのプロセサモジュール（PM1
とPM2）と２つのメモリモジュール（MM−１とMM−２）
とからなる。PM1は、後述のアービトレーシヨン部は除
いて、PM2と同じである。MM−１はMM−２と同様の構成
からなる。
とPM2）と２つのメモリモジュール（MM−１とMM−２）
とからなる。PM1は、後述のアービトレーシヨン部は除
いて、PM2と同じである。MM−１はMM−２と同様の構成
からなる。
上記４つのモジュールは２つのバスＡとバスＢとに接
続されている。PM1において、103はバスＡを使用する場
合にイネーブルされるバツフアＡであり、104はバスＢ
を使用する場合にイネーブルされるバツフアＢである。
MM−１において、121はバスＡは接続されるバツフアＣ
であり、122はバスＢに接続されるバツフアＤである。
また、メモリモジュールMM−２にも同じようなバツフア
が設けられているものとする。
続されている。PM1において、103はバスＡを使用する場
合にイネーブルされるバツフアＡであり、104はバスＢ
を使用する場合にイネーブルされるバツフアＢである。
MM−１において、121はバスＡは接続されるバツフアＣ
であり、122はバスＢに接続されるバツフアＤである。
また、メモリモジュールMM−２にも同じようなバツフア
が設けられているものとする。
上記２つのプロセサモジュールPM1とPM2とはメモリモ
ジュールMM−１とMM−２に対してデータを要求するデー
タリクエスタとなる。
ジュールMM−１とMM−２に対してデータを要求するデー
タリクエスタとなる。
105はバスＡの使用回数をカウントするカウンタＡで
あり、106はバスＢの使用回数をカウントするカウンタ
Ｂである。カウンタＡは、第２図のように、32ビツトの
カウンタ201とリードバツフア202とからなる。即ち、カ
ウンタＡは、CPU−Ａにより出力されるクリア信号でク
リアされ、バスＡ上のアドレスストローブ信号ASA/（こ
こで、／は負論理を示す）によってカウントアップされ
る。従って、カウンタＡはバスＡの使用回数を係数す
る。計数値は、リードバツフア202に対してCPU−Ａがリ
ード信号を送ることによりCPU−Ａにより読取られる。
カウンタＢについてもその構成は同様である。
あり、106はバスＢの使用回数をカウントするカウンタ
Ｂである。カウンタＡは、第２図のように、32ビツトの
カウンタ201とリードバツフア202とからなる。即ち、カ
ウンタＡは、CPU−Ａにより出力されるクリア信号でク
リアされ、バスＡ上のアドレスストローブ信号ASA/（こ
こで、／は負論理を示す）によってカウントアップされ
る。従って、カウンタＡはバスＡの使用回数を係数す
る。計数値は、リードバツフア202に対してCPU−Ａがリ
ード信号を送ることによりCPU−Ａにより読取られる。
カウンタＢについてもその構成は同様である。
PM1には２つのCPU（CPU−ＡとCPU−Ｂ）が設けられて
いる。このPM1において、本システムに課せられたある
ジヨブを実行するために、上記２つのバスにアクセスす
る主体のCPUはCPU−Ｂである。一方、CPU−Ａは、本実
施例に係るところのバス制御を実行する主体である。10
8はCPU−Ａが実行するバス制御のためのプログラムを格
納するROM−Ａであり、109はCPU−Ａのワークエリアと
なるRAM−Ａである。また、110はCPU−Ａに対し割り込
みをかけるインターバルタイマである。
いる。このPM1において、本システムに課せられたある
ジヨブを実行するために、上記２つのバスにアクセスす
る主体のCPUはCPU−Ｂである。一方、CPU−Ａは、本実
施例に係るところのバス制御を実行する主体である。10
8はCPU−Ａが実行するバス制御のためのプログラムを格
納するROM−Ａであり、109はCPU−Ａのワークエリアと
なるRAM−Ａである。また、110はCPU−Ａに対し割り込
みをかけるインターバルタイマである。
CPU−Ｂには、内部バス115を介してROM−ＢとI/O114
とが接続されている。ROM−ＢはCPU−Ｂの起動時に使用
される。I/O114はモジユール固有のI/Oである。
とが接続されている。ROM−ＢはCPU−Ｂの起動時に使用
される。I/O114はモジユール固有のI/Oである。
116は複数のモジユールから同時にバスＡに使用要求
が出力されたときに調停を行うところのバスコントロー
ラアービタＡであり、117はバスＢに対して上記調停を
行なうバスコントローラアービタＢである。アービタＡ
とアービタＢは、後述のコンパレータ118の出力に基づ
いてバス調停を行なう。コンパレータ118は、CPU−Ｂが
内部バス115上に出力したアドレスをそのＸ端子に入力
し、CPU−Ａがアドレスレジスタ111に格納したアドレス
をＹ端子に入力して、両者を比較する。即ち、Ｙ＞Ｘな
らば信号Ｙ＞Ｘを“1"とし、Ｙ≦Ｘならば信号Ｙ≦Ｘを
“1"とする。尚、前述アービタは、VMEバス等に用いら
れているものと同様の集中管理ラウンドロビン方式に従
って行なう。
が出力されたときに調停を行うところのバスコントロー
ラアービタＡであり、117はバスＢに対して上記調停を
行なうバスコントローラアービタＢである。アービタＡ
とアービタＢは、後述のコンパレータ118の出力に基づ
いてバス調停を行なう。コンパレータ118は、CPU−Ｂが
内部バス115上に出力したアドレスをそのＸ端子に入力
し、CPU−Ａがアドレスレジスタ111に格納したアドレス
をＹ端子に入力して、両者を比較する。即ち、Ｙ＞Ｘな
らば信号Ｙ＞Ｘを“1"とし、Ｙ≦Ｘならば信号Ｙ≦Ｘを
“1"とする。尚、前述アービタは、VMEバス等に用いら
れているものと同様の集中管理ラウンドロビン方式に従
って行なう。
次に、メモリモジュール（MM）について説明する。MM
−１において、バツフアD,Cは夫々バスB,Aに接続されて
いる。123はバスコントローラアービタであり、その詳
細は第５図に示される。同図において、バスＡからのア
ドレスストローブ信号ASAが入力されると、フリップフ
ロップ（F/F）503がリセットして、バスＢからの要求を
保留する。この保留時間は、タイマ501によりセットさ
れ、MM内部の処理を終了させるのに必要な一定時間であ
る。タイマ501がタイムアウトすると、バスＡにアクノ
レッジ信号を返すと同時に、F/F503はセットされ、バス
Ｂからの要求は受理可能となる。
−１において、バツフアD,Cは夫々バスB,Aに接続されて
いる。123はバスコントローラアービタであり、その詳
細は第５図に示される。同図において、バスＡからのア
ドレスストローブ信号ASAが入力されると、フリップフ
ロップ（F/F）503がリセットして、バスＢからの要求を
保留する。この保留時間は、タイマ501によりセットさ
れ、MM内部の処理を終了させるのに必要な一定時間であ
る。タイマ501がタイムアウトすると、バスＡにアクノ
レッジ信号を返すと同時に、F/F503はセットされ、バス
Ｂからの要求は受理可能となる。
以上が、第１実施例のハードウエア構成の説明であ
る。次に、第１実施例の動作原理を説明する。
る。次に、第１実施例の動作原理を説明する。
第７図に示すように、PM−１のCPU−Ｂの全アドレス
空間は、00000000（Ｈ）からFFFFFFFF（Ｈ）まで達す
る。MM−１のRAM−Ｂは、PM1のCPU−Ｂを動作させるた
めのプログラム及びデータを格納する。RAM−Ｂの全デ
ータに対しては、アドレスが80000000（Ｈ）からFFFFFF
FF（Ｈ）まで割り当てられており、00000000（Ｈ）から
80000000（Ｈ）までのアドレス空間はプロセツサモジユ
ールのワークエリア（メモリマップI/O）とする。
空間は、00000000（Ｈ）からFFFFFFFF（Ｈ）まで達す
る。MM−１のRAM−Ｂは、PM1のCPU−Ｂを動作させるた
めのプログラム及びデータを格納する。RAM−Ｂの全デ
ータに対しては、アドレスが80000000（Ｈ）からFFFFFF
FF（Ｈ）まで割り当てられており、00000000（Ｈ）から
80000000（Ｈ）までのアドレス空間はプロセツサモジユ
ールのワークエリア（メモリマップI/O）とする。
第１実施例のバス制御の特徴は２つある。
:RAM−Ｂのデータは、そのアドレスに応じて、予めど
のバスを使用するかが決められている。即ち、第７図に
示すように、80000000（Ｈ）からFFFFFFFF（Ｈ）まで割
り当てられたRAM−Ｂのデータのうち、80000000（Ｈ）
からBFFFFFFFF（Ｈ）までのデータをCPU−Ｂが要求した
場合はバスＢを使用し、C00000000（Ｈ）からFFFFFFFF
（Ｈ）までのデータをCPU−Ｂが要求した場合はバスＡ
を使用するというものである。即ち、RAM−Ｂのデータ
空間はバスの数だけの部分空間に分割されている。従っ
て、80000000（Ｈ）からBFFFFFFFF（Ｈ）までのいずれ
かの例えば10個のデータと、C00000000（Ｈ）からFFFFF
FFF（Ｈ）までのいずれかの例えば10個のデータとを、C
PU−Ｂが要求した場合にはバスA,Bは夫々10回ずつ使用
される。
のバスを使用するかが決められている。即ち、第７図に
示すように、80000000（Ｈ）からFFFFFFFF（Ｈ）まで割
り当てられたRAM−Ｂのデータのうち、80000000（Ｈ）
からBFFFFFFFF（Ｈ）までのデータをCPU−Ｂが要求した
場合はバスＢを使用し、C00000000（Ｈ）からFFFFFFFF
（Ｈ）までのデータをCPU−Ｂが要求した場合はバスＡ
を使用するというものである。即ち、RAM−Ｂのデータ
空間はバスの数だけの部分空間に分割されている。従っ
て、80000000（Ｈ）からBFFFFFFFF（Ｈ）までのいずれ
かの例えば10個のデータと、C00000000（Ｈ）からFFFFF
FFF（Ｈ）までのいずれかの例えば10個のデータとを、C
PU−Ｂが要求した場合にはバスA,Bは夫々10回ずつ使用
される。
：更に、２つのバスA,Bに割り当てられた上記２つの
部分空間の大きさは、夫々のバス使用率に応じて変更さ
れる。即ち、バス−Ｂの使用率が高ければ、第７図のバ
スＢ領域の大きさは相対的に小さくなり、その結果、バ
スＡに割り当てられたバスＡ領域は相対的に大きくな
る。反対に、バス−Ａの使用率が高くなれば、第８図に
示すように、バスＡ領域の大きさは相対的に小さくな
り、その結果、バスＢに割り当てられたバスＢ領域は相
対的に大きくなる。具体的に説明すると、第７図のよう
な分割状態の時点では、例えば、 C00000001（Ｈ） のデータはバスＡを用いてCPU−Ｂに送られていた。し
かし、バス−Ａが多く使用された結果、バスＡ領域が縮
小された結果、第８図に示すような分割状態になったと
すると、上記C00000001（Ｈ）のデータはバス−Ｂを用
いてCPU−Ｂに送られるようになる。
部分空間の大きさは、夫々のバス使用率に応じて変更さ
れる。即ち、バス−Ｂの使用率が高ければ、第７図のバ
スＢ領域の大きさは相対的に小さくなり、その結果、バ
スＡに割り当てられたバスＡ領域は相対的に大きくな
る。反対に、バス−Ａの使用率が高くなれば、第８図に
示すように、バスＡ領域の大きさは相対的に小さくな
り、その結果、バスＢに割り当てられたバスＢ領域は相
対的に大きくなる。具体的に説明すると、第７図のよう
な分割状態の時点では、例えば、 C00000001（Ｈ） のデータはバスＡを用いてCPU−Ｂに送られていた。し
かし、バス−Ａが多く使用された結果、バスＡ領域が縮
小された結果、第８図に示すような分割状態になったと
すると、上記C00000001（Ｈ）のデータはバス−Ｂを用
いてCPU−Ｂに送られるようになる。
尚、第７図は、システムが電源投入された直後若しく
はリセットされた直後における空間分割状態を示すもの
である。即ち、電源投入直後若しくはリセット直後にお
いては、RAM−Ｂに対応する80000000（Ｈ）からFFFFFFF
F（Ｈ）までの部分空間は２分割される。そして、時間
の経過と共に、バスの使用状態に応じて、前記部分空間
の大きさは変化する。
はリセットされた直後における空間分割状態を示すもの
である。即ち、電源投入直後若しくはリセット直後にお
いては、RAM−Ｂに対応する80000000（Ｈ）からFFFFFFF
F（Ｈ）までの部分空間は２分割される。そして、時間
の経過と共に、バスの使用状態に応じて、前記部分空間
の大きさは変化する。
本実施例では、バスが２つ使用されているために、部
分空間の数は２つでよい。従って、その境界を示すポイ
ンタ（＝PTR）（第７図の例では、C00000000）は１つで
よい。この境界を示すアドレスを保持するレジスタが第
１図のアドレスレジスタ111である。
分空間の数は２つでよい。従って、その境界を示すポイ
ンタ（＝PTR）（第７図の例では、C00000000）は１つで
よい。この境界を示すアドレスを保持するレジスタが第
１図のアドレスレジスタ111である。
第６図は、このアドレスレジスタ111にセットされ
る、上記分割点ポインタPTRのCPU−Ａによる更新制御手
順を示すフローチヤートであり、この更新制御手順は、
例えば、5ms毎に起動される。
る、上記分割点ポインタPTRのCPU−Ａによる更新制御手
順を示すフローチヤートであり、この更新制御手順は、
例えば、5ms毎に起動される。
インターバルスタイマ110によって5msごとに割り込み
が行われると、CPU−Ａは、ステツプS2において、105の
カウンタＡによりバスＡの使用回数（Ａ）を得る。カウ
ンタＡは第２図に関連して説明したように、CPU−Ａの
クリア信号でクリアされ、バスＡ上のアドレスストロー
ブ信号によつてカウントアツプされる32ビツトカウンタ
である。次に、ステツプS4において、カウンタＢにより
バスＢの使用回数（Ｂ）を得る。ステツプS6では、読み
込んだカウンタＡの値とカウンタＢの値を比較する。Ａ
＞Ｂの場合は、ステツプS8において、 PTR＝PTR＋1000H として、バスＢ領域を拡張する、Ａ＜Ｂの場合は、 PTR＝PTR−1000H として、バスＡ領域を拡張する。Ａ＝Ｂの場合はPTR値
はそのままとする。ステツプS14においては、この更新
したPTR値をアドレスレジスタ111に書込む。このレジス
タ111の更新は、CPU−Ｂがバスを使用していれば、バス
の使用終了後とする。ステツプS16では、カウンタA,Bを
クリアする。
が行われると、CPU−Ａは、ステツプS2において、105の
カウンタＡによりバスＡの使用回数（Ａ）を得る。カウ
ンタＡは第２図に関連して説明したように、CPU−Ａの
クリア信号でクリアされ、バスＡ上のアドレスストロー
ブ信号によつてカウントアツプされる32ビツトカウンタ
である。次に、ステツプS4において、カウンタＢにより
バスＢの使用回数（Ｂ）を得る。ステツプS6では、読み
込んだカウンタＡの値とカウンタＢの値を比較する。Ａ
＞Ｂの場合は、ステツプS8において、 PTR＝PTR＋1000H として、バスＢ領域を拡張する、Ａ＜Ｂの場合は、 PTR＝PTR−1000H として、バスＡ領域を拡張する。Ａ＝Ｂの場合はPTR値
はそのままとする。ステツプS14においては、この更新
したPTR値をアドレスレジスタ111に書込む。このレジス
タ111の更新は、CPU−Ｂがバスを使用していれば、バス
の使用終了後とする。ステツプS16では、カウンタA,Bを
クリアする。
コンパレータ118のＹ端子には、アドレスレジスタ111
の前記分割点ポインタPTRが入力されている。一方、コ
ンパレータ118のＸ端子には、CPU−Ｂがメモリモジュー
ル１のRAM−Ｂから読もうとするデータアドレスが、800
00000（Ｈ）からFFFFFFFF（Ｈ）の範囲で与えられる。
コンパレータ118からは、RAM−Ｂのデータアドレス
（Ｘ）と上記PTR（Ｙ）とが比較され、それらの大小に
応じて信号（Ｙ＞Ｘ）＝１若しくは（Ｙ≦Ｘ）＝１が出
力される。
の前記分割点ポインタPTRが入力されている。一方、コ
ンパレータ118のＸ端子には、CPU−Ｂがメモリモジュー
ル１のRAM−Ｂから読もうとするデータアドレスが、800
00000（Ｈ）からFFFFFFFF（Ｈ）の範囲で与えられる。
コンパレータ118からは、RAM−Ｂのデータアドレス
（Ｘ）と上記PTR（Ｙ）とが比較され、それらの大小に
応じて信号（Ｙ＞Ｘ）＝１若しくは（Ｙ≦Ｘ）＝１が出
力される。
CPU−Ｂから出力される、RAM−Ｂのデータアドレス値
は内部バス115を介して、バツフア−Ａとバツフア−Ｂ
に送られる。バスコントローラアービタ116,117は、前
記信号（Ｙ≦Ｘ）＝１若しくは（Ｙ＞Ｘ）＝１を入力す
ると共に、バスA,Bのビジー状態を示すビジー信号をも
入力する。もし、（Ｙ＞Ｘ）＝１で、バスＢがビジーで
ないならば、アービタ117は付勢信号をバツフアＢだけ
に送る。こうして、CPU−ＢのRAM−Ｂに対するデータ要
求は、結局、内部バス115上のアドレス値と分割点ポイ
ンタPTRの大小に応じて、バスA,Bが使い分けられる。
は内部バス115を介して、バツフア−Ａとバツフア−Ｂ
に送られる。バスコントローラアービタ116,117は、前
記信号（Ｙ≦Ｘ）＝１若しくは（Ｙ＞Ｘ）＝１を入力す
ると共に、バスA,Bのビジー状態を示すビジー信号をも
入力する。もし、（Ｙ＞Ｘ）＝１で、バスＢがビジーで
ないならば、アービタ117は付勢信号をバツフアＢだけ
に送る。こうして、CPU−ＢのRAM−Ｂに対するデータ要
求は、結局、内部バス115上のアドレス値と分割点ポイ
ンタPTRの大小に応じて、バスA,Bが使い分けられる。
前述したように、カウンタA,カウンタＢは夫々、バス
A,バスＢの使用頻度を計数している。この使用頻度は、
PM1,PM2の両者による使用を含む。例えば、ある5ms間
に、PM1がバスＡを100回、バスＢを900回使用し、PM2が
バスＡを900回、バスＢを100回使用したとする。カウン
タA,Bには、夫々、計数値“1000"が格納される。これら
の計数値の意味するところは、PM1はバスＢを極端に多
く使用し、PM2は極端にバスＡを使用することとなる。
しかし、システム全体で見れば、バスA,Bは均等し使用
されている。従って、たとえPM1はバスＢを極端に多く
使用しているものであっても、PM2がバスＡを補完して
使用しているので、PM1のCPU−Ａはポインタ値PTRを変
更する必要はない。具体的には、カウンタA,Bには夫
々、計数値“1000"が格納され、Ａ＝Ｂ（ステツプS10）
であるから、PTRの更新はない。換言すれば、PM1がバス
Ｂを偏重する状態が続いても、PM2によるバス使用はバ
スＡ上に確保されるのである。
A,バスＢの使用頻度を計数している。この使用頻度は、
PM1,PM2の両者による使用を含む。例えば、ある5ms間
に、PM1がバスＡを100回、バスＢを900回使用し、PM2が
バスＡを900回、バスＢを100回使用したとする。カウン
タA,Bには、夫々、計数値“1000"が格納される。これら
の計数値の意味するところは、PM1はバスＢを極端に多
く使用し、PM2は極端にバスＡを使用することとなる。
しかし、システム全体で見れば、バスA,Bは均等し使用
されている。従って、たとえPM1はバスＢを極端に多く
使用しているものであっても、PM2がバスＡを補完して
使用しているので、PM1のCPU−Ａはポインタ値PTRを変
更する必要はない。具体的には、カウンタA,Bには夫
々、計数値“1000"が格納され、Ａ＝Ｂ（ステツプS10）
であるから、PTRの更新はない。換言すれば、PM1がバス
Ｂを偏重する状態が続いても、PM2によるバス使用はバ
スＡ上に確保されるのである。
本実施例のバス制御方法は、上記，で説明したよ
うに、データ処理（プロセサモジュール）側が要求する
データメモリのデータ空間を、バスの数だけに分割し、
分割された部分空間と使用バスとを対応させるというも
のである。一方、従来技術の項でも説明したように、複
数バス方式では、種々の調停方法が採用されている。例
えば、複数のバスをプロセサモジュール毎に、あるいは
メモリモジュール毎に固定的に割り当てるというもので
あった。しかし、データリクエスタとしてのプロセサモ
ジュールが複数存在する場合には、個々のプロセサモジ
ュールにおける処理は独立しているので、上記プロセサ
モジュール単位の割り当てでは、ビジーなPM（あるい
は、MM）に割り当てられたバスは常にビジーとなり、暇
なPM（あるいは、MM）に割り当てられたバスは常に暇と
なる。
うに、データ処理（プロセサモジュール）側が要求する
データメモリのデータ空間を、バスの数だけに分割し、
分割された部分空間と使用バスとを対応させるというも
のである。一方、従来技術の項でも説明したように、複
数バス方式では、種々の調停方法が採用されている。例
えば、複数のバスをプロセサモジュール毎に、あるいは
メモリモジュール毎に固定的に割り当てるというもので
あった。しかし、データリクエスタとしてのプロセサモ
ジュールが複数存在する場合には、個々のプロセサモジ
ュールにおける処理は独立しているので、上記プロセサ
モジュール単位の割り当てでは、ビジーなPM（あるい
は、MM）に割り当てられたバスは常にビジーとなり、暇
なPM（あるいは、MM）に割り当てられたバスは常に暇と
なる。
このような従来方式に比して、第１図のシステムで
は、特定のPMによる特定のバス使用ではなく、全てのバ
スの全PMによる使用頻度を、１つの特定のPM（第１図の
例では、PM1）において調べている。そして、さらに、
共有されるデータリソースとしてのメモリモジュールの
データ空間を、バス毎に部分空間に分割すると共に、そ
の部分空間の大きさを上記使用頻度を反映するように、
上記１つの特定のPMにおいて変更している。従って、こ
の１つの特定のPM（第１図の例では、PM1）だけが、上
記部分空間の大きさに応じたバスの使い分けを行なえ
ば、他のPMには最適に空いたバスが確保されることが保
証されると共に、システム全体では、全バスが均等に使
用されるという効果が得られる。
は、特定のPMによる特定のバス使用ではなく、全てのバ
スの全PMによる使用頻度を、１つの特定のPM（第１図の
例では、PM1）において調べている。そして、さらに、
共有されるデータリソースとしてのメモリモジュールの
データ空間を、バス毎に部分空間に分割すると共に、そ
の部分空間の大きさを上記使用頻度を反映するように、
上記１つの特定のPMにおいて変更している。従って、こ
の１つの特定のPM（第１図の例では、PM1）だけが、上
記部分空間の大きさに応じたバスの使い分けを行なえ
ば、他のPMには最適に空いたバスが確保されることが保
証されると共に、システム全体では、全バスが均等に使
用されるという効果が得られる。
〈第２実施例〉 上記第１実施例の固有の効果としてインターバルタイ
マの周期を変化させることにより可変周期のバスの使用
率を測定できる点が上げられる。
マの周期を変化させることにより可変周期のバスの使用
率を測定できる点が上げられる。
第９図は第２実施例の特徴を最もよく表す図であり、
同図における各部品の構成はインターバルタイマが用い
られない点を除けば、第１図における各部品の構成と同
様である。
同図における各部品の構成はインターバルタイマが用い
られない点を除けば、第１図における各部品の構成と同
様である。
第２実施例においては、インターバルタイマを使用す
る代りに、CPU−ＡがROM−Ａに格納されているプログラ
ムを用いて、常時バスＡおよびバスＢの使用率をチエツ
クする。このために、第１図のインタバルタイマは第２
実施例においては不要となる。
る代りに、CPU−ＡがROM−Ａに格納されているプログラ
ムを用いて、常時バスＡおよびバスＢの使用率をチエツ
クする。このために、第１図のインタバルタイマは第２
実施例においては不要となる。
CPU−Ａによるバス使用率の測定のフローチヤートを
第10図に示す。
第10図に示す。
まず、ステツプS20において、カウンタＡからバスＡ
の使用回数（Ａ）を読み込む。ステツプS22で、Ａ＜100
0の場合はＡが1000より大きくなるまで、カウンタＡか
らバスＡの使用率を読み込み続ける。ステツプS22でＡ
が1000以上になると、カウンタＢからバスＢの使用回数
（Ｂ）を読み込む。ここで、ＡとＢの値を比較する。以
下の処理は、第１実施例と同様となる。
の使用回数（Ａ）を読み込む。ステツプS22で、Ａ＜100
0の場合はＡが1000より大きくなるまで、カウンタＡか
らバスＡの使用率を読み込み続ける。ステツプS22でＡ
が1000以上になると、カウンタＢからバスＢの使用回数
（Ｂ）を読み込む。ここで、ＡとＢの値を比較する。以
下の処理は、第１実施例と同様となる。
本実施例の固有の効果として、インターバルタイマを
用いないためシステム構成を安価に行うことができる点
が上げられる。
用いないためシステム構成を安価に行うことができる点
が上げられる。
〈第３実施例〉 第11図は第３実施例の特徴を最もよく表す図面であ
る。第３実施例におけるカウンタＡ以外の各部品の構成
は第２実施例と同様である。
る。第３実施例におけるカウンタＡ以外の各部品の構成
は第２実施例と同様である。
第11図に示されるように、カウンタＡにあらかじめバ
スＡの設定使用回数をスイツチ1101によつて設定してお
く。バスＡの使用回数が設定使用回数に達すると割り込
みが起こり、CPU−Ａによつて、第12図に示される処理
が行なわれる。
スＡの設定使用回数をスイツチ1101によつて設定してお
く。バスＡの使用回数が設定使用回数に達すると割り込
みが起こり、CPU−Ａによつて、第12図に示される処理
が行なわれる。
すなわち、まずカウンタＢからバスＢの使用回路
（Ｂ）を読み込み、設定値と比較する。Ｂが設定値より
も大きければ、コンパレートアドレス値に1000Hを足
す。それ以外の場合、バスＡの使用回数ＡとバスＢの使
用回数Ｂを比較する。Ａ＝Ｂの場合はコンパレートアド
レス値はそのままとし、Ａ＝Ｂでない場合はコンパレー
トアドレス値から1000Hを引いてアドレスレジスタに書
き込む。
（Ｂ）を読み込み、設定値と比較する。Ｂが設定値より
も大きければ、コンパレートアドレス値に1000Hを足
す。それ以外の場合、バスＡの使用回数ＡとバスＢの使
用回数Ｂを比較する。Ａ＝Ｂの場合はコンパレートアド
レス値はそのままとし、Ａ＝Ｂでない場合はコンパレー
トアドレス値から1000Hを引いてアドレスレジスタに書
き込む。
以下の処理は第２実施例と同様である。
第３実施例の固有の効果として、バス使用回数が絶対
的に少ない場合にCPU−Ａの処理が軽くなる点が上げら
れる。
的に少ない場合にCPU−Ａの処理が軽くなる点が上げら
れる。
〈変形例〉 本発明は、更に種々変形が可能である。
例えば、上記実施例では、バスの数は２つであった
が、本発明においては、その数は２に限定されない。例
えば、バスが３本になれば、部分空間の数は３つにな
る。
が、本発明においては、その数は２に限定されない。例
えば、バスが３本になれば、部分空間の数は３つにな
る。
また、上記実施例では、PMの数は２つであったが、本
発明においては、その数は２に限定されない。例えば、
PMの数が３つになった場合でも、PM1に前述のアドレス
レジスタ111やカウンタ105,106やコンパレータ118を設
け、他のPM2,PM3には、通常のバスアービタを設ける。
発明においては、その数は２に限定されない。例えば、
PMの数が３つになった場合でも、PM1に前述のアドレス
レジスタ111やカウンタ105,106やコンパレータ118を設
け、他のPM2,PM3には、通常のバスアービタを設ける。
［発明の効果］ 以上説明したように、本発明のバス制御装置は、複数
のデータリソースと、これらのデータリソースのデータ
を要求する複数のデータリクエスタと、要求されたデー
タを載せる複数のバスとを有するコンピュータシステム
において、前記複数のデータリソース中のデータを、該
データに対応づけられたアドレスを指定することにより
要求するデータリクエスタと、前記複数のデータリソー
スのアドレス空間を前記複数のバスの数の部分空間に分
割して、夫々の部分空間を夫々のバスに割り当てた割り
当てを記憶するバス割り当て記憶手段と、前記データリ
クエスタからのデータ要求に対して、前記バス割り当て
記憶手段を参照して、当該データ要求で指定されたアド
レスに割り当てられたバスを使用するように調停する調
停手段と、前記複数のバスの使用頻度をバス毎に計測す
る計測手段と、前記コンピュータシステムの稼動中に、
前記計測手段により計測された各バスの使用頻度に基づ
いて、使用頻度の高いバスに割り当てられた部分空間が
使用頻度の低いバスに割り当てられた部分空間より小さ
くなるように、前記バス割り当て記憶手段に記憶された
割り当てを動的に変更する変更手段とを設けたことを特
徴とする。
のデータリソースと、これらのデータリソースのデータ
を要求する複数のデータリクエスタと、要求されたデー
タを載せる複数のバスとを有するコンピュータシステム
において、前記複数のデータリソース中のデータを、該
データに対応づけられたアドレスを指定することにより
要求するデータリクエスタと、前記複数のデータリソー
スのアドレス空間を前記複数のバスの数の部分空間に分
割して、夫々の部分空間を夫々のバスに割り当てた割り
当てを記憶するバス割り当て記憶手段と、前記データリ
クエスタからのデータ要求に対して、前記バス割り当て
記憶手段を参照して、当該データ要求で指定されたアド
レスに割り当てられたバスを使用するように調停する調
停手段と、前記複数のバスの使用頻度をバス毎に計測す
る計測手段と、前記コンピュータシステムの稼動中に、
前記計測手段により計測された各バスの使用頻度に基づ
いて、使用頻度の高いバスに割り当てられた部分空間が
使用頻度の低いバスに割り当てられた部分空間より小さ
くなるように、前記バス割り当て記憶手段に記憶された
割り当てを動的に変更する変更手段とを設けたことを特
徴とする。
かかるバス制御装置によれば、コンピュータシステム
の稼動中に、使用頻度の高いバスに割り当てられた部分
空間が使用頻度の低いバスに割り当てられた部分空間よ
り小さくなるように、記憶された割り当てを動的に変更
するようにしたので、各バスの使用頻度の偏りが解消さ
れ、各バスの利用状況の最適化を図ることができる。
の稼動中に、使用頻度の高いバスに割り当てられた部分
空間が使用頻度の低いバスに割り当てられた部分空間よ
り小さくなるように、記憶された割り当てを動的に変更
するようにしたので、各バスの使用頻度の偏りが解消さ
れ、各バスの利用状況の最適化を図ることができる。
また、複数のバスマスタが存在し、複数のスレーブと
バスを用いてアクセスを行うシステムにおいては、高い
並列性を保持できるという効果がある。
バスを用いてアクセスを行うシステムにおいては、高い
並列性を保持できるという効果がある。
第１図は第１実施例の制御方式の特徴を最もよく表わす
図、 第２図はバス使用回数を計数するカウンタを表わす図、 第３図はバツフアＡの１部分を表わす図、 第４図は分割点ポインタを保持するアドレスレジスタを
表わす図、 第５図はバスコントローラアービタを表わす図、 第６図は第１実施例におけるCPU−Ａの処理のフローチ
ヤートを表わす図、 第７図は初期状態のメモリマツプを表わす図、 第８図は分割点ポインタの更新を１回行つた後のメモリ
マツプを表わす図、 第９図は第２実施例を示す図、 第10図は第２実施例におけるCPU−Ａの処理のフローチ
ヤートを表わす図、 第11図は第３実施例におけるカウンタを表わす図、 第12図は第３実施例におけるCPU−Ａの処理のフローチ
ヤートを表わす図である。 図中、101、102……バス、103、104……バツフア、10
5、106……カウンタ、107……CPU−Ａ、108……ROM−
Ａ、109……RAM−Ａ、110……インターバルタイマ、111
……アドレスレジスタ、112……CPU−Ｂ、113……ROM−
Ｂ、114……モジユール固有のI/O、115……モジユール
固有の内部バス、116、117……バスコントローラアービ
タ、118……コンパレータ、119、120……プロセツサモ
ジユール、121、122……バツフア、123……バスコント
ローラアービタ、124……RAM−Ｂ、125、126……メモリ
モジユールである。
図、 第２図はバス使用回数を計数するカウンタを表わす図、 第３図はバツフアＡの１部分を表わす図、 第４図は分割点ポインタを保持するアドレスレジスタを
表わす図、 第５図はバスコントローラアービタを表わす図、 第６図は第１実施例におけるCPU−Ａの処理のフローチ
ヤートを表わす図、 第７図は初期状態のメモリマツプを表わす図、 第８図は分割点ポインタの更新を１回行つた後のメモリ
マツプを表わす図、 第９図は第２実施例を示す図、 第10図は第２実施例におけるCPU−Ａの処理のフローチ
ヤートを表わす図、 第11図は第３実施例におけるカウンタを表わす図、 第12図は第３実施例におけるCPU−Ａの処理のフローチ
ヤートを表わす図である。 図中、101、102……バス、103、104……バツフア、10
5、106……カウンタ、107……CPU−Ａ、108……ROM−
Ａ、109……RAM−Ａ、110……インターバルタイマ、111
……アドレスレジスタ、112……CPU−Ｂ、113……ROM−
Ｂ、114……モジユール固有のI/O、115……モジユール
固有の内部バス、116、117……バスコントローラアービ
タ、118……コンパレータ、119、120……プロセツサモ
ジユール、121、122……バツフア、123……バスコント
ローラアービタ、124……RAM−Ｂ、125、126……メモリ
モジユールである。
フロントページの続き (56)参考文献 特開 昭61−292759（ＪＰ，Ａ) 特開 昭62−120565（ＪＰ，Ａ) 特開 昭55−217654（ＪＰ，Ａ) 特開 昭63−159971（ＪＰ，Ａ) 特開 平２−64841（ＪＰ，Ａ) 特開 昭60−247763（ＪＰ，Ａ) 特開 昭59−139464（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00,12/02,13/16 G06F 13/36,13/362,15/16
Claims (6)
- 【請求項１】複数のデータリソースと、これらのデータ
リソースのデータを要求する複数のデータリクエスタ
と、要求されたデータを載せる複数のバスとを有するコ
ンピュータシステムにおいて、 前記複数のデータリソース中のデータを、該データに対
応づけられたアドレスを指定することにより要求するデ
ータリクエスタと、 前記複数のデータリソースのアドレス空間を前記複数の
バスの数の部分空間に分割して、夫々の部分空間を夫々
のバスに割り当てた割り当てを記憶するバス割り当て記
憶手段と、 前記データリクエスタからのデータ要求に対して、前記
バス割り当て記憶手段を参照して、当該データ要求で指
定されたアドレスに割り当てられたバスを使用するよう
に調停する調停手段と、 前記複数のバスの使用頻度をバス毎に計測する計測手段
と、 前記コンピュータシステムの稼動中に、前記計測手段に
より計測された各バスの使用頻度に基づいて、使用頻度
の高いバスに割り当てられた部分空間が使用頻度の低い
バスに割り当てられた部分空間より小さくなるように、
前記バス割り当て記憶手段に記憶された割り当てを動的
に変更する変更手段と、 を設けたことを特徴とするバス制御装置。 - 【請求項２】前記バスの数は２本であり、前記バス割り
当て記憶手段が前記アドレス空間を２つの部分空間に分
割する分割点となるアドレスを記憶し、前記調停手段が
当該分割点となるアドレスと前記データ要求で指定され
たアドレスとを比較して、当該データ要求で指定された
アドレスに割り当てられたバスを使用するように調停す
ることを特徴とする請求項１記載のバス制御装置。 - 【請求項３】所定時間を計時する計時手段を有し、当該
所定時間が経過する毎に、前記変更手段を起動すること
を特徴とする請求項１記載のバス制御装置。 - 【請求項４】前記計測手段が各バスの使用頻度として、
前記変更手段による最新の変更後の各バスの使用回数を
計測することを特徴とする請求項１記載のバス制御装
置。 - 【請求項５】前記計測手段により計測される特定のバス
の使用回数を所定回数と比較する比較手段と、 該比較手段の比較結果において、前記特定のバスの使用
回数が前記所定回数に達した場合に、前記変更手段を起
動することを特徴とする請求項４記載のバス制御装置。 - 【請求項６】前記複数のバスは２本であり、前記変更手
段は、前記特定のバスとは異なるバスの使用回数と前記
所定回数との大小関係に基づいて、当該バスの使用回数
の方が大きければ当該バスに割り当てられた部分空間が
小さくなるように、当該バスの使用回数の方が小さけれ
ば当該バスに割り当てられた部分空間が大きくなるよう
に、前記バス割り当て記憶手段に記憶された割り当てを
変更することを特徴とする請求項５記載のバス制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02287313A JP3124544B2 (ja) | 1990-10-26 | 1990-10-26 | バス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02287313A JP3124544B2 (ja) | 1990-10-26 | 1990-10-26 | バス制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162166A JPH04162166A (ja) | 1992-06-05 |
| JP3124544B2 true JP3124544B2 (ja) | 2001-01-15 |
Family
ID=17715751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02287313A Expired - Fee Related JP3124544B2 (ja) | 1990-10-26 | 1990-10-26 | バス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3124544B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8380940B2 (en) * | 2010-06-25 | 2013-02-19 | Qualcomm Incorporated | Multi-channel multi-port memory |
| JP5333467B2 (ja) * | 2011-01-25 | 2013-11-06 | 日本電気株式会社 | データ転送制御装置、データ転送制御方法およびプログラム |
-
1990
- 1990-10-26 JP JP02287313A patent/JP3124544B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04162166A (ja) | 1992-06-05 |
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