JP2000207354A - バスア―ビタ及びバス間制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 共有バスの無駄なリトライトランザクション
を抑制し、バスの転送効率を向上させるバスアービタ及
びバス制御装置を提供する。 【解決手段】 バスアービタ５０にはＰＣＩバス１０
と、ＰＣＩバス１０に接続されるデバイスからのバス使
用要求信号２２ａ、バス使用許可信号２２ｂとが接続さ
れる。バス調停手段６０は、複数のデバイスからのバス
使用要求信号を受けて、１つのデバイスに対してバス使
用許可信号を出す。リトライ応答検出手段５２は、ＰＣ
Ｉバスのディレイドトランザクションを検出し、そのマ
スタデバイス及びアドレスを対応関係記憶手段５４に記
憶する。同時に、マスク制御手段５８はバス上の時間を
計測し、設定された時間内であるか判定する。設定され
た時間内においては、マスク手段５６により該当するマ
スタデバイスのバス使用要求はマスクされる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンピュータシス
テムで使用されるバスアービタ及びバスアービタを有す
るバス間制御装置に関する。

【０００２】

【従来の技術】パーソナルコンピュータやサーバーなど
のコンピュータに使用される周辺装置バスとして、最近
では、ＰＣＩ（Peripheral Component Interconnect）
バスが一般的に採用されている。ＰＣＩバスは米国イン
テル社が中心となって規格化したバスであり、従来のＩ
ＳＡ（Industry Standard Architecture）バスに比べて
高速なデータ転送が可能である。

【０００３】ＰＣＩバスにおいてデータ転送を行う場
合、データ転送を行いたいバス上のデバイスがバスマス
タ、すなわち処理要求元デバイスとなり、バスにトラン
ザクションを発行する。バスマスタがバスにトランザク
ションを発行するためには、ＰＣＩバスアービタに対し
てバス要求を出し、バス使用許可を得なければならな
い。ＰＣＩバスアービタは、１つのＰＣＩバスに対して
１個存在し、複数のバスマスタからのバス要求を受け、
バス使用を要求しているバスマスタのうちから１つのバ
スマスタにバス使用を許可する。

【０００４】ＰＣＩバスは、高速動作のために、バスブ
リッジとよばれるバス間制御装置によって、コンピュー
タシステムの他のシステムバスから電気的、論理的に分
離される。例えば、ホストＣＰＵ（Central Processing
Unit）やメモリなどが接続されるシステムバスとＰＣ
Ｉバスのブリッジをホストブリッジと呼ぶ。

【０００５】また、電気的な制約によって、１つのＰＣ
Ｉバスに接続できるデバイス数には上限がある。そこ
で、ＰＣＩバスに接続されるデバイスの数が多い場合に
は、一般的にＰＣＩ−ＰＣＩブリッジによってＰＣＩバ
スを階層化するという構成が採られる。

【０００６】図９はＰＣＩバスシステムの概略の構成を
示すブロック図である。ブリッジ２は、少なくとも１個
のＣＰＵ４及び少なくとも１個のメモリ６が接続される
システムバス８と、ＰＣＩバス１０との接続制御を行う
ホストブリッジである。

【０００７】ＰＣＩバス１０にはＰＣＩアービタ１２
と、複数のＰＣＩデバイス１４、１６（デバイスＡ，
Ｂ）が接続される。図９では２つのデバイスが接続され
る例を示したが、ＰＣＩ規格においては１つのＰＣＩバ
スに最大１０個のデバイスまで接続可能である。

【０００８】ＰＣＩバス上のデバイス（ホストブリッジ
も含む）とＰＣＩアービタとは、それぞれ個別に信号線
で接続されている。例えば、ブリッジ２とＰＣＩアービ
タ１２との間にはブリッジ２からＰＣＩアービタ１２へ
のバス使用要求信号２０ａ（ＲＥＱ−ＢＧ）とＰＣＩア
ービタ１２からブリッジ２に対するバス使用許可信号２
０ｂ（ＧＮＴ−ＢＧ）とに対応した信号線が設けられ
る。また、同様にデバイス１４、１６とＰＣＩアービタ
１２との間にはそれぞれ、デバイス１４、１６からのバ
ス使用要求信号２２ａ、２４ａ（ＲＥＱ−Ａ，ＲＥＱ−
Ｂ）、デバイス１４、１６に対するバス使用許可信号２
２ｂ、２４ｂ（ＧＮＴ−Ａ，ＧＮＴ−Ｂ）に対応した信
号線が設けられる。

【０００９】以下に図９の構成において、デバイス１４
がメモリ６からデータを読み出す場合を例にとって、Ｐ
ＣＩバスシステムの動作を説明する。

【００１０】第一に、デバイス１４はバス使用要求信号
２２ａをアクティブにドライブしてアービタ１２に対し
バス使用要求を行う。アービタ１２はバス要求している
全てのデバイス（ここではデバイス１４、１６）の中か
ら１つのデバイスを決定し、当該決定により選択された
デバイスに対しバス使用許可を与える。ここで複数のバ
ス使用要求を調停するために、固定プライオリティ、ラ
ウンドロビンなどにより優先順位を決定し、優先度が高
いものから使用許可を与える方法が利用されている。

【００１１】例えばデバイス１４に対して使用許可を与
える場合には、アービタ１２はバス使用許可信号２２ｂ
をアクティブにドライブする。デバイス１４はバス使用
許可信号２２ｂがアクティブにされたのを検知して、バ
ス１０にメモリ読み出しのトランザクションを発行す
る。図９の例ではメモリ６はブリッジ２を介してシステ
ムバス８に接続されているため、上記読み出しトランザ
クションにはブリッジ２が応答することになる。

【００１２】ブリッジ２はデバイス１４からメモリ読み
出しコマンドを受けると、システムバス８を介してメモ
リ６を読み出す。メモリ６の読み出しには一定時間のア
クセスタイムが必要であるため、このブリッジは、ＰＣ
Ｉバス規格のディレイド・トランザクションという方法
を使用することができる。すなわち、受け取ったメモリ
読み出しコマンドをブリッジ内部で記憶し、メモリ読み
出しを実行しながら、ＰＣＩバスにはリトライ応答を返
す。このトランザクションをＤＲＲ（DelayedRead Requ
est）という。リトライ応答を受け取ったデバイス１４
はメモリ読み出しのトランザクション（ＤＲＲ）を終了
して、一旦バス１０を開放しなければならない。その後
再びアービタ１２にバス要求を行い、使用許可を得る
と、再度同じトランザクションを発行する。ブリッジ２
は、その間にメモリ読み出しを完了していた場合、今度
はリトライ応答ではなく、トランザクションに対する処
理結果、すなわちメモリから読み出されたデータを返
し、デバイス１４がこれを受け取って、メモリ読み出し
トランザクションが完了する。このトランザクションを
ＤＲＣ（Delayed Read Completion）という。

【００１３】

【発明が解決しようとする課題】上記ディレイドトラン
ザクションの例は、ホストブリッジ２がリトライ応答を
返した場合の例であるが、ディレイドトランザクション
の適用範囲はホストブリッジに限らない。ＰＣＩバスを
階層化した場合のＰＣＩ−ＰＣＩブリッジや、ＰＣＩバ
スとＩＳＡバスと間のブリッジ、あるいは入出力制御装
置なども考えられる。

【００１４】それらの場合には、最初にＰＣＩバストラ
ンザクションがリトライされてから、実際にデータ転送
の準備ができるまでに、非常に時間がかかる場合があ
る。図１０はその一例を示すタイミング図である。

【００１５】図１０において、デバイス１４がリトライ
応答３０を受け取ってからデータ転送３２が行われるま
で（ＤＲＲ３４終了からＤＲＣ３６開始まで）の期間
は、他のデバイス（例えばデバイス１６）がＰＣＩバス
使用許可を得て、ＰＣＩバス１０を使用することができ
る。一方、デバイス１４はＤＲＣにより自身のデータ転
送が完了するまでトランザクションのリトライ３８を繰
り返さなければならない。よって、当該期間において
は、バスアービタ１２の調停に基づいて、デバイス１４
とデバイス１６とがバス１０を使用することになる。ア
ービタ１２の調停方式によっては、デバイス１４のリト
ライの方がデバイス１６の使用要求よりも優先されてし
まうことも有り得る。

【００１６】以上のように、従来は、ディレイドトラン
ザクションの無駄なリトライによってバスが占有され、
本来使えるはずのバスの転送容量が、実質的に減少して
しまうという問題点があった。

【００１７】本発明は上記問題点を解決するためになさ
れたものであり、ディレイドトランザクションをサポー
トするバスシステム、特にＰＣＩバスを有するコンピュ
ータシステムにおいて、バスの転送容量を有効に利用す
ることができるバスアービタ及びバス間制御装置を提供
することを目的とする。

【００１８】

【課題を解決するための手段】本発明に係るバスアービ
タは、共通バス上のリトライ応答を検出するリトライ応
答検出手段と、前記リトライ応答に係る処理要求元デバ
イスと処理要求先との対応関係を記憶する対応関係記憶
手段と、前記リトライ応答に係る前記処理要求元デバイ
スからの共通バス使用要求をマスクし調停の対象外とす
るマスク手段と、前記処理要求元デバイスに対応する前
記処理要求先に応じて前記マスクの期間を決定し、前記
マスク手段によるマスク動作を制御するマスク制御手段
とを有することを特徴とする。

【００１９】また、本発明に係るバスアービタにおいて
は、前記マスク制御手段が前記リトライ応答に係る前記
処理要求先に応じたマスク時間の設定値を保持する設定
値保持手段を有し、前記設定値に基づいて前記マスクの
期間を決定することを特徴とする。

【００２０】また、本発明に係るバスアービタにおいて
は、前記共通バスを介した外部からの指示に基づいて前
記設定値保持手段に前記マスク時間を設定する外部指示
値設定手段を有することを特徴とする。

【００２１】また、本発明に係るバスアービタは、前記
マスク手段によるマスク動作を不活性とし、前記共通バ
スを監視して、前記処理要求に対する前記処理要求先に
よる処理開始から処理完了までのレイテンシ時間を計測
し、当該レイテンシ時間を当該処理要求先に関する前記
マスク時間として前記設定値保持手段に設定する実測値
設定手段を有することを特徴とする。

【００２２】本発明に係るバス間制御装置は、共通バス
の一つに接続された複数のデバイスの当該共通バスへの
アクセスを調停するバスアービタを有し、前記バスアー
ビタは、当該バスアービタが調停する前記共通バス上の
処理要求元デバイスからの共通バス使用要求をマスクし
調停の対象外とするマスク手段を有し、前記バス制御部
は、前記バスアービタにより調停される前記共通バス上
の前記処理要求元デバイスから他の前記共通バス上の処
理要求先への処理要求を検知し、前記マスク手段に対し
当該処理要求元デバイスに対する前記マスクを行うこと
を指示し、当該処理要求に対する前記処理要求先からの
処理結果を受領すると当該処理要求元デバイスに対する
前記マスクを解除することを特徴とするものである。

【００２３】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００２４】［実施の形態１］図１は本発明の第１の実
施の形態に係るバスアービタの概略の構成を示すブロッ
ク図である。このバスアービタ５０は、例えば、従来技
術の説明において示した図９と同様の構成を有するバス
システムに用いることができる。以下の説明で図９と同
一の符号は同一の構成要素等を表すものとする。バスア
ービタ５０にはＰＣＩバス１０と、ＰＣＩバス１０に接
続される各デバイスに対応したバス使用要求信号とバス
使用許可信号とが接続される。図１では説明の都合上、
バス使用要求信号／バス使用許可信号はデバイス１４に
対応するバス使用要求信号２２ａ（ＲＥＱ−Ａ）、バス
使用許可信号２２ｂ（ＧＮＴ−Ａ）の１組のみ図示して
いるが、他のデバイス（例えばデバイス１６、ブリッジ
２）に対するバス使用要求／許可信号についても同様の
方法にて接続される。

【００２５】アービタ５０はリトライ応答検出手段５
２、対応関係記憶手段５４、マスク手段５６、マスク制
御手段５８、及びバス調停手段６０を含んで構成され
る。

【００２６】リトライ応答検出手段５２は、デバイス１
４、１６に共通のバスであるＰＣＩバス１０を監視し、
ディレイドトランザクションを検出する機能を有したも
のである。すなわちリトライ応答検出手段５２は、処理
要求先からのリトライ応答を検出してディレイドトラン
ザクションを検知する。ここでリトライ応答を返す実体
は、必ずしも処理要求の直接の相手先のデバイスとは限
らない。例えば、デバイス１４がメモリ６からデータを
読み出す処理においては、処理の直接の要求先はメモリ
６又はそれを制御するＣＰＵ４であるが、ＰＣＩバス規
格においてはブリッジ２がメモリ読み出し処理を実行し
ながらデバイス１４に対してはリトライ応答を返すこと
は従来技術の説明において述べた。ここで「処理要求
先」という用語を用い、「処理要求先デバイス」という
用語を用いなかったのはこの理由からである。要は、こ
こでの説明における処理要求先とは、直接の要求先のデ
バイス、すなわち処理要求先デバイスである場合と、処
理要求元デバイスと処理要求先デバイスとの間に介在す
る、例えばブリッジのようなデバイスである場合との双
方を含む広い概念である。

【００２７】対応関係記憶手段５４は、リトライ応答が
返された処理要求元デバイスであるマスタデバイスとそ
の処理要求先であるアドレスとの対応関係を記憶するも
のである。バス調停手段６０はバス１０に接続される各
デバイスからのバス使用要求信号を入力され、それらの
調停を行い、その結果をバス使用許可信号として出力す
る。マスク手段５６は、バス調停手段６０へのバス使用
要求信号の信号線に介在し、各デバイスから送出された
バス使用要求信号のバス調停手段６０への入力を各デバ
イス個別に制御する。つまり、マスク手段５６はマスク
制御手段５８からの指示に従って、バス使用要求信号を
マスク、すなわちバス調停手段６０への入力を阻止する
ことができ、マスクされているデバイスはその間、バス
使用要求信号を発しても調停の対象外とされ、バス１０
へのアクセスを行うことができない。

【００２８】図２は、本実施の形態におけるマスク制御
手段５８の概略の構成を示すブロック図である。時間計
測手段７０は、対応関係記憶手段５４に記憶された各マ
スタデバイス毎に、ディレイドトランザクションが開始
されてからの時間を計測する手段であり、さらに具体的
には、クロックカウンタなどで構成が可能である。設定
値保持手段７２は、対応関係記憶手段５４に記憶された
各処理要求先のアドレス（各ターゲットに相当）毎に設
定されるマスク時間の値を保持する手段である。例え
ば、この設定値保持手段７２には、処理要求先デバイス
のハードウェアに応じて予め定められた固定値を設定す
ることができる。つまり、処理を行うデバイスの処理速
度などの要因を考慮して、処理結果が得られるまで最低
限要するであろう時間や、平均的に要する時間を設定値
保持手段７２に設定することができる。上述したメモリ
読み出し処理の例に即して述べれば、その固定値は、メ
モリリード／ライトトランザクションの始まりから終わ
りまでの予め設定された時間であり、当該メモリ６の種
類や、それを読み出すＣＰＵ４の処理速度、システムバ
ス８のクロック速度に基づいて定められ得る。

【００２９】比較手段７４は、時間計測手段７０により
計測された時間と、設定値保持手段７２に保持された設
定値とを比較する手段であり、計測された時間が設定値
よりも小さい場合にマスク手段５６にマスクを行うよう
に指示を出す。

【００３０】さて、上述したように、図９においてバス
アービタ５０をアービタ１２に代えて使用することがで
き、そのアービタが置き換えられた当該バスシステムは
本発明の実施の形態に係るバスシステムである。以下、
図９を援用し、本発明の実施の形態に係るバスシステム
の動作を説明する。以下、図９と同一の符号は従来と同
様の構成要素を表すものとする。

【００３１】図３は、本発明の実施の形態に係るバスシ
ステムの動作を説明するためのタイミング図であり、Ｐ
ＣＩバス上のシーケンスの一例を示すタイミング図であ
る。

【００３２】ＰＣＩバス１０にディレイドトランザクシ
ョンが発行されていない状態では、時間計測手段７０に
よる計測は無効であり、マスク手段５６は、バス使用要
求信号をそのままバス調停手段６０に伝える、すなわち
マスクはされない。

【００３３】デバイス１４がメモリ６からデータを読み
出す場合、従来の技術にて説明したように、デバイス１
４はバス使用要求信号２２ａをアクティブ（ＬＯＷレベ
ル）にドライブして、バスアービタ５０に対しバス使用
要求８０を行う。この時点ではバス使用要求はマスクさ
れていないため、バスアービタ５０はデバイス１４を調
停の対象に含めて調停を行い、所定の調停方法に基づき
バス使用許可を出す。複数のバス使用要求を調停する方
法に関しては本発明の範囲外であり、任意の方法を選択
できる。

【００３４】バスアービタ５０がデバイス１４に対して
バス使用許可８２を出すと、デバイス１４はバス１０に
メモリ読み出しのトランザクション（ＤＲＲ８４）を発
行する。このＤＲＲトランザクション８４は、図３にお
いては、デバイス１４がアドレスＸに対しメモリリード
コマンド８６を発行することにより始まり、従来の技術
の説明で述べたようにブリッジ２がリトライ応答８８を
返すとデバイス１４がメモリからのデータを受領するこ
となく一旦終了する。

【００３５】リトライ応答検出手段５２は、このリトラ
イ応答８８を検出して、ＤＲＲトランザクション８４の
相手先のアドレスと要求元のマスタデバイスを特定する
情報を対応関係記憶手段５４に記憶させる。アドレスは
ＰＣＩバス１０のアドレス信号から取得される。マスタ
デバイスを特定する情報としてはそのＤＲＲ発行時に調
停手段によりバス使用が許可されていたマスタ番号を記
憶する。マスタ番号は、バス使用要求／許可信号と一対
一対応に関連付けられる。これらを記憶すると同時に、
時間計測手段７０内の記憶されたマスタ番号に対応する
カウンタが、ＤＲＲ開始からのクロック時間を計測開始
する。ＤＲＲによって開始された計測は有効であり、比
較手段７４において比較処理が行われる。

【００３６】ＤＲＲ開始直後は、計測された時間は設定
値保持手段７２に設定された時間より小さいため、比較
の結果、そのマスタデバイスのバス使用要求はマスク手
段５６によりマスクされる。マスク期間中は、デバイス
１４からのバス使用要求信号はバス調停手段６０に達す
ることはなく、バス使用要求が無いのと同等の状態とな
る。従って、バス使用許可も出ず、デバイス１４はバス
使用権を獲得できない。図３において、このことはデバ
イス１４がバス使用要求信号ＲＥＱ−ＡをＬＯＷレベル
としてバス使用要求９０を出し続けているにも拘わら
ず、バス使用許可信号ＧＮＴ−ＡがＨＩＧＨレベルに維
持されている、つまりバス使用許可が出されない様子に
表されている。

【００３７】時間計測手段７０はクロック毎にカウント
アップを進め、設定値保持手段７２に設定された時間を
超えると比較手段７４によりマスク状態が解除される。
マスク状態が解除されると、デバイス１４からバス使用
要求が出されていればバス調停手段６０によってバス使
用許可が与えられ、デバイス１４はＤＲＣのトランザク
ションを発行することができる。このことは、図３にお
いて、計測時間が設定値を超え、デバイス１４からのバ
ス使用要求９０に対し、バス使用許可９２が出され、そ
れを受けてデバイス１４がＤＲＣトランザクション９４
を実行することに表されている。ＤＲＣ９４は、ＤＲＲ
８４と同様にメモリリードコマンド９６をアドレスＸに
対して発行することにより開始され、メモリから読み出
されたデータの転送９８を受けることにより完了する。

【００３８】以上に述べたように、本発明の第１の実施
形態に係るバスアービタを使用すれば、ディレイドトラ
ンザクション開始（ＤＲＲ）からディレイドトランザク
ション終了（ＤＲＣ）までの間は、該ディレイドトラン
ザクションに係るマスタデバイスのバス使用要求はマス
クされ、当該デバイスによる無駄なリトライの繰り返し
が抑止される。マスク期間中は他のデバイスからのバス
使用要求は（同様にディレイドトランザクション処理中
でない限り）受け付けられ、バス使用が許可され得る。
従って、発行中のディレイドトランザクションに関連し
ないデバイスのデータ転送は自由に行うことができる。
このように、ディレイドトランザクションに係るデバイ
スのリトライを抑止することによりバスのデータ転送容
量の実質的な低下を抑制し、他のデバイスに係るトラン
ザクションにおける効率的なデータ転送が可能となる。
なお、この点に関して、図３には、デバイス１４がマス
クされているＤＲＲ８４からＤＲＣ９４までの間の期間
において、デバイス１６からバス使用要求１００が出さ
れ、それに対しバス使用許可１０２が与えられ、デバイ
ス１６がアドレスＹに対してコマンドＡを発行し、その
処理結果としてデータ転送１０４を受ける様子が示され
ている。デバイス１６はバス使用要求１００を発行した
際に、バス調停手段６０においてデバイス１４と競合す
ることがないので、速やかにバス使用許可を得られる。
このようにＤＲＲとＤＲＣとの間の期間において、実質
的な処理を行うことができ、バスの有効利用が図られ
る。

【００３９】［実施の形態２］図４は、本発明の第２の
実施の形態におけるマスク制御手段の概略の構成を示す
ブロック図である。本マスク制御手段は、図１に示すバ
スアービタ５０におけるマスク制御手段５８に置き換え
て使用することができる。よって、それを用いたバスア
ービタの構成は図１と同様であるので同図を援用し、図
１及び図２に関して説明したのと同一の構成要素には同
一の符号を用いて以下、本実施形態の説明を行う。

【００４０】マスク制御手段１５０は、マスク制御手段
５８の構成に加えて外部指示値設定手段１５２を有する
点がマスク制御手段５８と相違する。この外部指示値設
定手段１５２は、ＰＣＩバス１０のターゲットデバイス
として機能し、本実施形態に係るバスアービタ５０の外
部のデバイス、例えばホストＣＰＵはＰＣＩバス１０を
介して外部指示値設定手段１５２に、設定値保持手段７
２に格納される設定値を指示することができる。そして
外部指示値設定手段１５２は指示された値を設定値保持
手段７２に設定する。

【００４１】図５は、外部指示値設定手段１５２で用い
られるレジスタ構成を示す模式図であり、これはバスア
ービタがＰＣＩバスターゲットとして持つレジスタ構成
である。ＰＣＩコンフィギュレーションヘッダは、ＰＣ
Ｉバス規格に規定されるレジスタ群であり、バスアービ
タがＰＣＩターゲットとして機能するために必要なもの
である。ＰＣＩバス規格により１デバイスに与えられる
コンフィギュレーションレジスタアドレス空間のうち、
ＰＣＩコンフィギュレーションヘッダに使用されるアド
レス以外のアドレスをアービタの専用レジスタとして使
用可能であり、ここに設定値保持手段に設定すべき内容
のレジスタアドレスを設けることができる。設定内容は
アドレス範囲と、そのアドレス範囲に対応する設定値で
あり、これらを複数組用意することで、複数のアドレス
範囲に対して個別にマスク時間を設定できる。外部指示
値設定手段１５２は、外部から指示された値をこれらレ
ジスタに格納する。外部指示値設定手段１５２はこれら
の値を、外部からの指示により随時、設定値保持手段７
２に設定することもできるし、予め指示されたスケジュ
ール等に従って、設定値保持手段７２の設定値と当該レ
ジスタの値とを入れ替えることもできる。

【００４２】このように、本実施形態に係るバスアービ
タを使用すれば、例えばホストＣＰＵからこれらのレジ
スタに読み書きすることで、元々ハードウェアで用意さ
れていた設定値を後から自由に書き換えることができる
ので、上記実施形態で得られる効果に加え、様々な状況
に応じて適切なマスク時間を設定することができるとい
う効果が得られる。例えば、異なるレイテンシを有する
ターゲット（＝アドレス範囲）に対して個別のマスク時
間を設定できるため、マスク時間が長すぎてディレイド
トランザクションのレイテンシが不要に大きくなった
り、マスク時間が不足してバスに不要なリトライが発生
したりするという問題を、マスク時間を適宜調節するこ
とで解消できる。また、システム構成上のデバイスの増
設や交換などに柔軟に対応できる。また、ターゲットの
処理負荷に応じて設定値を変化させることもできる。例
えばＣＰＵの負荷が通常高い時間帯には、当該ＣＰＵに
対する処理要求から処理結果が得られるまでの時間は長
くなると考えられるので、ホストＣＰＵがそのような負
荷の典型的な（平均的な）推移パターンに基づいて、外
部指示値設定手段１５２を介してマスク時間の設定値を
変更する構成も可能である。

【００４３】［実施の形態３］図６は、本発明の第３の
実施の形態におけるマスク制御手段の概略の構成を示す
ブロック図である。本マスク制御手段は、図１に示すバ
スアービタ５０におけるマスク制御手段５８に置き換え
て使用することができる。よって、それを用いたバスア
ービタの構成は図１と同様であるので同図を援用し、図
１及び図２に関して説明したのと同一の構成要素には同
一の符号を用いて以下、本実施形態の説明を行う。

【００４４】マスク制御手段２００は、マスク制御手段
５８の構成に加えて実測値設定手段２０２を有する点が
マスク制御手段５８と相違する。この実測値設定手段２
０２は、ＰＣＩバス１０を監視し、ディレイドトランザ
クション開始（ＤＲＲ）から完了（ＤＲＣ）までの時間
を計測し、その計測された時間を、次回からの該当する
ターゲットに対するマスク時間として設定値保持手段７
２に設定する。つまり、ターゲットのレイテンシを実測
により求めて、その時間をマスク時間とすることができ
る。実測値設定手段２０２を構成するＰＣＩバス監視部
に関しては、リトライ応答検出手段５２と回路の共用が
可能である。

【００４５】実測値設定手段２０２は、ディレイドトラ
ンザクションの開始（ＤＲＲ）を検出すると経過時間を
計測開始し、ディレイドトランザクションの完了（ＤＲ
Ｃ）を検出すると計測を終了する。得られた計測時間は
実際にそのターゲットに対するディレイドトランザクシ
ョンのレイテンシに対応しているため、これに基づいて
設定値保持手段７２にマスク時間を設定すれば、より精
度の高いマスク時間設定ができる。

【００４６】実測値設定手段２０２は、通常動作モード
と設定値決定モードとを有する。通常動作モードにおい
ては実測値設定手段２０２はレイテンシの計測は行わ
ず、既に設定値保持手段７２に設定されたマスク時間を
用いて、第１の実施形態と同様のマスク動作を行う。

【００４７】一方、設定値決定モードにおいては、実測
値設定手段２０２は、ディレイドトランザクション発行
時にマスク動作を行わず、レイテンシの計測を行う。レ
イテンシの計測は所定回数実施し、その結果の平均値か
ら設定値を決定することができる。また、計測に際して
は所定のタイムアウト時間を設け、タイムアウト時間を
超えてもディレイドトランザクションが完了しない（す
なわちＤＲＣが発行されない）場合には計測を中断する
ことで、障害発生時等の問題を回避できる。所定回数の
計測を実施してマスク時間を設定し終わると、再び通常
動作モードに移行する。通常動作モードから設定値決定
モードへの移行は、一定間隔毎に行われる。それによっ
て、システムの負荷状況に応じたレイテンシの変動にも
対応できる。

【００４８】以上のように、本実施の形態で述べたバス
アービタを使用すれば、第１の実施形態で得られる効果
に加えて、以下の効果が得られる。すなわち、システム
の負荷状況に応じてターゲットのレイテンシが変動する
場合にも、実測値を基にしたマスク時間を設定できるた
め、マスク時間が長すぎてディレイドトランザクション
のレイテンシが不要に大きくなったり、マスク時間が不
足してバスに不要なリトライが発生したりするという問
題を解消できる。

【００４９】［実施の形態４］図７は、本発明の第４の
実施の形態に係るバス間制御装置（ホストバスブリッ
ジ）及び、それを使用するバスシステムの概略の構成を
示すブロック図である。以下、図１及び図２に関して説
明したのと同一の構成要素には同一の符号を用いて、本
実施形態の説明を行う。

【００５０】図７のホストバスブリッジ２５０はシステ
ムバス８とＰＣＩバス１０との間に接続され、これらバ
ス間でのデータ転送制御を行うバス間制御装置である。
ブリッジ２５０は、バス制御部２５２とバスアービタ２
５４とを含んで構成される。バス制御部２５２は、シス
テムバス制御部２５６とＰＣＩバス制御部２５８とを含
んで構成される。システムバス制御部２５６は、システ
ムバス８に接続され、システムバス８で発生したＰＣＩ
バスアドレス領域のトランザクションをＰＣＩバス制御
部２５８経由でＰＣＩバス１０に転送する。逆にＰＣＩ
バス制御部２５８は、ＰＣＩバス１０に接続され、ＰＣ
Ｉバス１０で発生したシステムバスアドレス領域のトラ
ンザクションをシステムバス制御部２５６経由でシステ
ムバス８に転送する。

【００５１】またバスアービタ２５４は、バス調停手段
６０とマスク手段５６とを含んで構成される。バスアー
ビタ２５４はＰＣＩバス１０に接続されたデバイス１
４、１６と、バス使用要求／許可信号線２２ａ，２２
ｂ，２４ａ，２４ｂで接続される。

【００５２】ホストバスブリッジ２５０に内蔵されたバ
スアービタ２５４はＰＣＩバス制御部２５８からマスク
制御信号を受ける点で、上記実施形態のバスアービタと
相違する。つまり、ＰＣＩバス１０上でブリッジ２５０
がターゲットとして動作するアドレス領域、すなわちシ
ステムバス８に転送されるアドレス領域（例えばメモリ
６のアドレス）に関して、ＰＣＩバス制御部２５８がマ
スク手段５６に対してマスク信号を与え、マスクの開
始、解除を制御する。

【００５３】以下に、第１の実施形態と同様にデバイス
１４がＰＣＩバス１０にメモリ読み出しのトランザクシ
ョンを発行する場合を例に取り、本実施形態の動作を説
明する。

【００５４】デバイス１４がアービタからバス使用許可
を得て、メモリ６の読み出しトランザクション（ＤＲ
Ｒ）を発行する。これをメモリ６をアドレスに指定され
たＤＲＲはＰＣＩバス制御部２２に受信される。ＰＣＩ
バス制御部２５８は、システムバス制御部２５６を介し
て、メモリ読み出しのトランザクションをシステムバス
８に発行する。同時に、ＰＣＩバス制御部２５８は、バ
スアービタ２５４に対してマスク信号を送り、デバイス
１４のバス使用要求をマスクする。システムバス制御部
２５６から発行されたメモリ読み出しトランザクション
が完了し、メモリ６から読み出されたメモリデータがＰ
ＣＩバス制御部２５８に送られると、ＰＣＩバス制御部
２５８ではＤＲＣの受付け準備が完了した状態となるた
め、バスアービタ２５４へのマスク信号を解除する。す
ると、バスアービタ２５４はデバイス１４のバス使用要
求のマスクを解除する。デバイス１４は、バス使用要求
を発するとバス使用許可を得ることができ、ＤＲＣのト
ランザクションを発行することができ、一連のディレイ
ドトランザクションが完了する。

【００５５】以上述べたように、本実施形態のバス間制
御装置は、自身が処理を仲介するＤＲＲを受けると当該
処理に係るデバイスのマスクを開始し、ＤＲＣの受付け
準備が完了するとマスクを解除する。これにより、第１
の実施形態で述べた効果に加えて、以下の効果が得られ
る。

【００５６】システムバス制御部２５６がメモリ読み出
しを開始しようとしてから実際にメモリ読み出しが完了
するまでのレイテンシは、システムバス８の負荷状況に
よって変化し、一定ではない場合がある。このような場
合でも、本実施形態のブリッジ２５０によれば、マスク
時間が実際のレイテンシにより決定されるため、マスク
時間の過不足の問題を解消することができる。

【００５７】またシステムバス８のアドレス範囲に対す
るマスク時間設定も不要となるため、設定手続きの簡素
化が図れ、レジスタ等のハードウェアリソースの節約が
可能である。

【００５８】またバス間制御装置にバスアービタを内蔵
させることによって、外部アービタの場合に比べて、Ｐ
ＣＩバスインタフェースの共用による回路規模削減が可
能である。加えてシステムの部品数削減、消費電力削
減、コスト削減等の改善が可能である。

【００５９】［実施の形態５］図８は、本発明の第５の
実施の形態に係るバス間制御装置（ＰＣＩ−ＰＣＩバス
ブリッジ）及び、それを使用するバスシステムの概略の
構成を示すブロック図である。以下、上述の説明と同一
の構成要素には同一の符号を用いて、本実施形態の説明
を行う。

【００６０】図８のブリッジ３００はプライマリＰＣＩ
バス３０２とセカンダリＰＣＩバス３０４の間に接続さ
れ、これらバス間でのデータ転送制御を行うバス間制御
装置である。ブリッジ３００は、バス制御部３０６とバ
スアービタ２５４とを含んで構成される。バス制御部３
０６は、プライマリＰＣＩバス制御部３０８とセカンダ
リＰＣＩバス制御部３１０とを含んで構成される。プラ
イマリＰＣＩバス制御部３０８は、プライマリＰＣＩバ
ス３０２に接続され、同バスで発生したセカンダリＰＣ
Ｉバスアドレス領域へのトランザクションをセカンダリ
ＰＣＩバス制御部３１０経由でセカンダリＰＣＩバス３
０４に転送する。逆にセカンダリＰＣＩバス制御部３１
０は、セカンダリＰＣＩバス３０４に接続され、同バス
で発生したプライマリＰＣＩバスアドレス領域へのトラ
ンザクションをプライマリＰＣＩバス制御部３０８経由
でプライマリＰＣＩバス３０２に転送する。

【００６１】本実施形態のバス間制御装置は、上記シス
テムバス制御部２５６がプライマリＰＣＩバス制御部３
０８に、上記ＰＣＩバス制御部２５８がセカンダリＰＣ
Ｉバス制御部３１０に、それぞれ変更されてはいるが動
作上は第４の実施形態で説明したものと同様である。す
なわち、セカンダリＰＣＩバス３０４で発生したディレ
イドトランザクションのＤＲＲがプライマリＰＣＩバス
３０２側で完了し、セカンダリＰＣＩバス制御部３１０
でＤＲＣの準備が完了するまで、バスアービタ２５４に
対しマスク信号が出される。

【００６２】本実施形態においても第４の実施形態と同
様の効果が得られる。

【００６３】以上の説明から当業者には明らかなよう
に、本発明は、ＰＣＩ−ＩＳＡブリッジなどを含む他の
バス間制御装置に適用可能である。

【００６４】

【発明の効果】本発明に係るバスアービタによれば、リ
トライ応答を検知し、当該リトライ応答に係る処理要求
元デバイスからの共通バス使用要求をマスクし調停の対
象外とすることにより、ディレイドトランザクションの
無駄なリトライの発生を抑止することができる。マスク
はリトライ応答に係るデバイスに対してのみであり、他
のデバイスはバスを使用することができる。バスは無駄
なリトライに占有されることを回避でき、他の有効な処
理のために利用されうる。よって、本発明によれば、バ
スのデータ転送容量の実質的な低下を抑制し、他のデバ
イスに係るトランザクションにおける効率的なデータ転
送が可能となるという効果が得られる。また、マスク時
間は、処理要求先毎に、要求した処理が完了するまでの
時間に応じて決定されるので、リトライ応答に係るデバ
イスの処理効率が低下することも防止される。

【００６５】本発明に係るバスアービタによれば、処理
要求先に応じたマスク時間の設定値を保持する設定値保
持手段を有するので、マスク時間の決定のための機構、
処理が簡単であるという効果が得られる。

【００６６】本発明に係るバスアービタによれば、設定
値保持手段に外部からの指示に基づいてマスク時間を設
定することがことができ、様々な状況に応じて適切なマ
スク時間を設定することができるという効果が得られ
る。例えば、同一の処理要求先であっても、常に一定の
レイテンシであるとは限らない。本発明によれば、その
ような場合にマスク時間の設定値を適宜書き換え、調整
することにより、過不足ないマスクを実現でき、バスの
データ転送効率とリトライ応答に係るデバイスの処理効
率とを双方とも好適とすることができるという効果が得
られる。また、システム構成上のデバイスの増設や交換
などに柔軟に対応できるという効果も得られる。また、
ターゲットの処理負荷に応じて設定値を変化させ、バス
のデータ転送効率の向上とリトライ応答に係るデバイス
の処理効率の向上とを図ることも可能となる。

【００６７】本発明に係るバスアービタによれば、リト
ライ応答に係る処理開始から完了までのレイテンシ時間
を計測し、当該レイテンシ時間をマスク時間として設定
する実測値設定手段を有するので、例えば、システムの
負荷状況に応じてターゲットのレイテンシが変動する場
合にも、実測値を基準にしたマスク時間を設定できる。
よってより適切なマスク時間の設定が可能となるという
効果が得られる。

【００６８】本発明に係るバス間制御装置によれば、処
理要求元デバイスと処理要求先とが異なるバスに位置す
る場合に、バス制御部が当該処理要求を検知しマスク開
始を指示し、処理結果の受領によりマスク解除を指示す
るので、実際のレイテンシ時間に基づいてマスクが制御
され、適切なマスク制御が実現されるという効果が得ら
れる。また、マスク時間を予め設定、保持する必要がな
いため、ハードウェアリソースが節約されるという効果
もある。さらに、バスアービタとバスブリッジとでの回
路の共有等によりそれらの総合での回路規模削減が図ら
れ、システムの部品数削減、消費電力削減、コスト削減
等が図られる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態に係るバスアービ
タの概略の構成を示すブロック図である。

【図２】 本発明の第１の実施の形態におけるマスク制
御手段の概略の構成を示すブロック図である。

【図３】 本発明の第１の実施の形態に係るバスシステ
ムの動作を説明する、ＰＣＩバス上のシーケンスの一例
を示すタイミング図である。

【図４】 本発明の第２の実施の形態におけるマスク制
御手段の概略の構成を示すブロック図である。

【図５】 外部指示値設定手段で用いられるレジスタ構
成を示す模式図である。

【図６】 本発明の第３の実施の形態におけるマスク制
御手段の概略の構成を示すブロック図である。

【図７】 本発明の第４の実施の形態に係るバス間制御
装置及び、それを使用するバスシステムの概略の構成を
示すブロック図である。

【図８】 本発明の第５の実施の形態に係るバス間制御
装置及び、それを使用するバスシステムの概略の構成を
示すブロック図である。

【図９】 従来のＰＣＩバスシステムの概略の構成を示
すブロック図である。

【図１０】 従来例のバスシーケンスを示すタイミング
図である。

【符号の説明】

２，２５０，３００ ブリッジ、６ メモリ、８ シス
テムバス、１０ ＰＣＩバス、１４，１６ デバイス、
５０，２５４ バスアービタ、５２ リトライ応答検出
手段、５４ 対応関係記憶手段、５６ マスク手段、５
８，１５０，２００ マスク制御手段、６０ バス調停
手段、７０ 時間計測手段、７２ 設定値保持手段、７
４ 比較手段、１５２ 外部指示値設定手段、２０２
実測値設定手段、２５２ バス制御部、３０２ プライ
マリＰＣＩバス、３０４ セカンダリＰＣＩバス。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 処理要求に対しリトライ応答を返す処理
   要求先と、当該リトライ応答に対応して再度、共通バス
   にアクセスし、処理要求をリトライする処理要求元デバ
   イスとを含むバスシステムに用いられ、前記共通バスに
   接続された複数のデバイスの当該共通バスへのアクセス
   を調停するバスアービタにおいて、 前記共通バス上の前記リトライ応答を検出するリトライ
   応答検出手段と、 前記リトライ応答に係る前記処理要求元デバイスと前記
   処理要求先との対応関係を記憶する対応関係記憶手段
   と、 前記リトライ応答に係る前記処理要求元デバイスからの
   共通バス使用要求をマスクし前記調停の対象外とするマ
   スク手段と、 前記処理要求元デバイスに対応する前記処理要求先に応
   じて前記マスクの期間を決定し、前記マスク手段による
   マスク動作を制御するマスク制御手段と、 を有することを特徴とするバスアービタ。
2. 【請求項２】 請求項１記載のバスアービタにおいて、 前記マスク制御手段は、前記リトライ応答に係る前記処
   理要求先に応じたマスク時間の設定値を保持する設定値
   保持手段を有し、 前記設定値に基づいて前記マスクの期間を決定すること
   を特徴とするバスアービタ。
3. 【請求項３】 請求項２記載のバスアービタにおいて、 前記共通バスを介した外部からの指示に基づいて前記設
   定値保持手段に前記マスク時間を設定する外部指示値設
   定手段を有することを特徴とするバスアービタ。
4. 【請求項４】 請求項２又は請求項３に記載のバスアー
   ビタにおいて、 前記マスク手段によるマスク動作を不活性とし、前記共
   通バスを監視して、前記処理要求に対する前記処理要求
   先による処理開始から処理完了までのレイテンシ時間を
   計測し、当該レイテンシ時間を当該処理要求先に関する
   前記マスク時間として前記設定値保持手段に設定する実
   測値設定手段を有することを特徴とするバスアービタ。
5. 【請求項５】 処理要求に対しリトライ応答を返す処理
   要求先と、当該リトライ応答に対応して再度、共通バス
   にアクセスし、処理要求をリトライする処理要求元デバ
   イスとを含むバスシステムに用いられ、複数の前記共通
   バス間のデータ転送制御を行うバス制御部を含み複数の
   前記共通バスを相互に接続するバス間制御装置におい
   て、 前記共通バスの一つに接続された複数のデバイスの当該
   共通バスへのアクセスを調停するバスアービタを有し、 前記バスアービタは、 当該バスアービタが調停する前記共通バス上の前記処理
   要求元デバイスからの共通バス使用要求をマスクし前記
   調停の対象外とするマスク手段を有し、 前記バス制御部は、 前記バスアービタにより調停される前記共通バス上の前
   記処理要求元デバイスから他の前記共通バス上の前記処
   理要求先への前記処理要求を検知し、前記マスク手段に
   対し当該処理要求元デバイスに対する前記マスクを指示
   し、 当該処理要求に対する前記処理要求先からの処理結果を
   受領すると当該処理要求元デバイスに対する前記マスク
   を解除すること、 を特徴とするバス間制御装置。