JP2021196681A - 半導体装置 - Google Patents

Abstract

【課題】マスタと特定のスレーブの転送を単位期間内に一定量行える半導体装置を提供することにある。【解決手段】半導体装置は二つ以上のマスタがバスを介してスレーブにアクセスする。半導体装置は、特定のマスタと特定のスレーブ間の転送量に基づいた優先度を生成する優先度生成回路と、アクセス競合が発生した際に前記優先度に基づいた調停を行う調停回路と、を備える。【選択図】図１

Description

本開示は半導体装置に関し、例えば、マスタ、スレーブおよび調停回路を備える半導体装置に適用可能である。

複数のバスマスタとバススレーブが接続される共通バスにおいて、バスマスタがバススレーブにデータ転送のアクセス要求を発行する場合、バスマスタ毎に、時分割でバススレーブへのアクセス許可が発行されることになる。このとき、複数バスマスタのアクセス要求が競合している場合には、バスマスタにアクセス許可を発行するための調停をする必要がある。例えば、特開２０１１−５９９１５号公報（特許文献１）には、下記が開示されている。

「半導体装置は、調停のための処理単位の時間と前記処理単位の時間に許容される最大転送量とをレジスタに格納し、当該格納した値に基づき、前記処理単位の時間毎に、夫々のイニシエータの残り時間と残りデータ量を演算し、当該演算結果から優先度を繰り返し生成する。ターゲットに対するイニシエータのアクセス要求が競合した場合には、夫々のイニシエータの前記優先度を比較し、いずれかのイニシエータに対してアクセスの許可を発行する。」

特開２０１１−５９９１５号公報

特許文献１は、イニシエータ（マスタ）が発行する全ての転送に対して転送量をカウントし、転送の残り時間と残りデータ量を演算することで優先度を生成する。そのため、特定のターゲット（スレーブ）に転送するときだけ転送量に応じた優先度を生成するような制御はできない。つまり、マスタが特定のスレーブと一定量の転送が完了するまで当該経路に高い優先度を割り当てるような制御はできず、単位期間内に特定のスレーブとの転送を一定量行うシステムには適用できない。

本開示の一態様によれば、半導体装置は二つ以上のマスタがバスを介してスレーブにアクセスする。半導体装置は、マスタと特定スレーブ間の転送量に応じた優先度を生成する優先度生成回路と、アクセス競合が発生した際に優先度に応じた調停を行う調停回路と、を備える。

上記半導体装置によれば、マスタと特定のスレーブの転送量に応じた優先度を生成することができる。これにより、特定のスレーブとの転送が一定量を超えるまでは優先度を高くすることができ、単位期間内に一定量の転送を行う優先度制御ができる。

図１は実施形態における半導体装置の構成の概念図である。 図２は図１に示される半導体装置の転送量による優先度の切り替えのイメージを示す図である。 図３は第一実施例における半導体装置の構成を示すブロック図である。 図４は図３に示される半導体装置のアドレスマップを示す図である。 図５は図３に示される優先度生成回路の動作を説明するタイミングチャートである。 図６は第二実施例における半導体装置の構成を示すブロック図である。 図７は図６に示される半導体装置のアドレスマップを示す図である。 図８は図６に示される優先度生成回路の動作を説明するタイミングチャートである。 図９は第三実施例における半導体装置の構成を示すブロック図である。 図１０は図９に示される優先度生成回路の動作を説明するタイミングチャートである。 図１１は第四実施例における半導体装置の構成を示すブロック図である。

以下、実施形態および実施例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。なお、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本開示の解釈を限定するものではない。

まず、実施形態について図１及び図２を用いて説明する。図１は実施形態における半導体装置の構成の概念図である。図２は図１に示される半導体装置の転送量による優先度の切り替えのイメージを示す図である。

図１に示されるように、実施形態における半導体装置１０は、バス１００に接続される、第一マスタ（ＭＳＴＲ＿１）１０１と、第二マスタ（ＭＳＴＲ＿２）１０２と、第一スレーブ（ＳＬＶ＿１）１０３と、第二スレーブ（ＳＬＶ＿２）１０４と、を備える。第一マスタ（ＭＳＴＲ＿１）１０１は、例えば、単位時間ごとにパケットの処理を行うことが求められる画像処理用のコントローラ等の装置である。第一スレーブ（ＳＬＶ＿１）１０３は第一マスタ１０１が単位時間ごとにパケット処理を行うためにアクセスする例えばＳＲＡＭなどのメモリ装置である。第二マスタ（ＭＳＴＲ＿２）１０２はＣＰＵ、ＤＭＡＣ等の装置である。第二スレーブ（ＳＬＶ＿２）１０４は第一スレーブ１０３以外のスレーブである。半導体装置１０は、さらに、調停回路（ＡＲＢＴ）１０５と、優先度生成回路（ＰＲＧ）１１０と、を備える。優先度生成回路１１０は優先度を生成する。調停回路１０５は優先度に基づいてバス１００の使用許可を発行する。

図２に示されるように、優先度生成回路１１０は、以下のように転送量によるバスアクセスの優先度を切り替える。
（１）一定量（ＴＨ）の転送が終わるまでは、第一マスタ１０１と第一スレーブ（ＳＬＶ＿１）１０３の転送を優先する。
（２）一定量（ＴＨ）の転送が終わった後は、第一マスタ１０１と第一スレーブ（ＳＬＶ＿１）１０３以外の経路の転送を優先する。

なお、図２に示されるように、単位時間内における上記（１）の転送の期間の後に上記（２）の転送の期間があるので、上記（１）の転送の期間が長くなると、上記（２）の転送の期間が短くなる。

実施形態の半導体装置における二つ以上のマスタがバスを介してスレーブにアクセスする。半導体装置はマスタと特定スレーブ間の転送量に応じた優先度を生成する優先度生成回路と、アクセス競合が発生した際に優先度に応じた調停を行う調停回路と、を備える。
ここで、特定スレーブは、例えば、アドレスまたはセキュリティ情報などアクセス属性情報に基づいて特定される。実施形態によれば、マスタが特定のスレーブと一定量の転送を確実に行えるようになる。

（第一実施例）
第一実施例における半導体装置の構成について図３を用いて説明する。図３は第一実施例における半導体装置の構成を示すブロック図である。

半導体装置１０は、第一マスタ（ＭＳＴＲ＿１）１０１と、第二マスタ（ＭＳＴＲ＿２）１０２と、第一スレーブ（ＳＬＶ＿１）１０３と、第二スレーブ（ＳＬＶ＿２）１０４と、を一つの半導体チップに備える。半導体装置１０は、当該半導体チップに、さらに、バス１００と、調停回路（ＡＲＢＴ）１０５と、優先度生成回路（ＰＲＧ）１１０と、を備える。ここで、第一マスタ１０１と特定スレーブとしての第一スレーブ１０３との間に転送量による優先度制御が行われる。

第一マスタ１０１および第二マスタ１０２はアクセス要求信号（ＡＲＳ）を出力して、調停回路１０５にアクセスを要求する。それに対して、調停回路１０５は第一マスタ１０１または第二マスタ１０２にアクセス許可信号（ＡＰＳ）を発行してバス１００の使用許可を与える。使用許可が与えられた第一マスタ１０１または第二マスタ１０２はバス１００を介して第一スレーブ１０３または第二スレーブ１０４にアクセスする。アクセスが許可された第一マスタ１０１は、バスプロトコル信号である、アドレス（ＡＤＲ）、スレーブと転送していることを示す信号（ＴＲ）、転送サイズ情報（ＴＳ）を優先度生成回路１１０に入力する。優先度生成回路１１０は優先度を生成して調停回路１０５に入力する。

以下、優先度生成回路１１０内の回路構成とその動作、および調停回路１０５の動作について説明する。

優先度生成回路１１０は、領域判定回路（ＡＪＣ）１１１と、サイクルカウンタ（Ｃ＿ＣＮＴＲ）１１２と、転送量カウンタ（Ｔ＿ＣＮＴＲ）１１３と、閾値判定回路（ＴＪＣ）１１４と、優先度判定回路（ＰＪＣ）１１５と、を備える。

領域判定回路１１１は、転送アドレス（ＡＤＲ）および第一スレーブ１０３の開始アドレス（Ｓ＿ＡＤＲ）と終了アドレス（Ｅ＿ＡＤＲ）に基づいて、転送アドレス（ＡＤＲ）が第一スレーブ１０３のアドレスを示しているかどうかを判定する。ここで、転送アドレス（ＡＤＲ）は第一マスタ１０１がスレーブに対して転送を行う際のアドレス情報である。また、第一スレーブ１０３の開始アドレス（Ｓ＿ＡＤＲ）と終了アドレス（Ｅ＿ＡＤＲ）は固定値である。すなわち、領域判定回路１１１は、転送アドレス（ＡＤＲ）を第一スレーブ１０３の開始アドレス（Ｓ＿ＡＤＲ）および終了アドレス（Ｅ＿ＡＤＲ）と比較し、下記の条件を満たすかどうかを判定する。
Ｓ＿ＡＤＲ≦ＡＤＲ≦Ｅ＿ＡＤＲ

転送アドレス（ＡＤＲ）が第一スレーブ１０３のアドレスを示しており、かつ、もう一つの入力である転送中信号（ＴＲ）がアサートされている場合に、領域判定回路１１１はイネーブル信号（ＥＮ）をアサートする。ただし、開始アドレス（Ｓ＿ＡＤＲ）と終了アドレス（Ｅ＿ＡＤＲ）の組は複数あってもよい。

なお、開始アドレス（Ｓ＿ＡＤＲ）のみを設定して、下記をイネーブル信号（ＥＮ）のアサート条件としてもよい。
Ｓ＿ＡＤＲ≦ＡＤＲ

また、終了アドレス（Ｅ＿ＡＤＲ）のみを設定して、下記をイネーブル信号（ＥＮ）のアサート条件としてもよい。
ＡＤＲ≦Ｅ＿ＡＤＲ

サイクルカウンタ（Ｃ＿ＣＮＴＲ）１１２は、サイクル設定レジスタ（ＣＳＲ）１１６から入力される単位ユニットサイクル数（ＵＣ）をカウンタの初期値としてプリセットする。その後、もう一つの入力信号であるイネーブル信号（ＥＮ）の１回目のアサートにより、サイクルカウンタ１１２はダウンカウントを開始する。サイクルカウンタ１１２は、カウント値が０になったら次のサイクルで単位ユニットサイクル数を再度プリセットし、ダウンカウントを繰り返し行う。サイクルカウンタ１１２はカウント値が０になる度にカウント終了フラグ（ＣＥＮＤ）を繰り返しアサートする。これにより、単位時間が経過したことを把握することができる。

転送量カウンタ１１３は、イネーブル信号（ＥＮ）がアサートされるたびに、転送サイズ情報（ＴＳ）に基づいて、転送しているデータ容量をカウンタにインクリメントする。そして、転送量カウンタ１１３は、カウンタの値を転送量（ＴＶ）として出力する。もう一つの入力信号であるカウント終了フラグ（ＣＥＮＤ）がアサートされると、転送量カウンタ１１３は、カウント値を０に初期化する。

閾値判定回路（ＴＪＣ）１１４は、転送量（ＴＶ）と閾値設定レジスタ（ＴＳＲ）１１７で設定される閾値（ＴＨ）とを比較し、転送量（ＴＶ）が閾値（ＴＨ）よりも小さい場合に閾値判定信号（ＴＪＳ）をアサートする。

優先度判定回路１１５は、イネーブル信号（ＥＮ）と閾値判定信号（ＴＪＳ）の２つの信号が共にアサートされている場合に、優先度（ＰＲＴＹ）として第一マスタ１０１の優先度が高いことを示す「１」を出力する。優先度判定回路１１５は、イネーブル信号（ＥＮ）および閾値判定信号（ＴＪＳ）の一方または両方の信号がネゲートされている場合は、優先度（ＰＲＴＹ）として第一マスタ１０１の優先度が低いことを示す「０」を出力する。

調停回路１０５は第一マスタ１０１と第二マスタ１０２が同じスレーブに対して同時にアクセス要求を出した際に調停を行う。第一スレーブ（ＳＬＶ＿１）１０３に対するアクセスが競合した際に、入力信号である優先度（ＰＲＴＹ）が「１」である場合には、調停回路１０５は第一マスタ１０１にアクセス許可を優先的に発行する。優先度（ＰＲＴＹ）が「０」である場合には、調停回路１０５は第二マスタ１０２にアクセス許可を発行するまたはラウンドロビン方式でアクセス許可を発行する。ここで、ラウンドロビン方式では、第一マスタ１０１、第二マスタ１０２のうち、直近でバスを使用していないマスタにアクセス許可を発行する。第二スレーブ（ＳＬＶ＿２）１０４に対するアクセスが競合した際の調停は、ラウンドロビン方式や固定優先方式で調停を行う。

次に、半導体装置１０の動作について図４および図５を用いて説明する。図４は第一実施例におけるアドレスマップを示す図である。図５は優先度生成回路の動作を説明するタイミングチャートである。

図４に示すように、0x0000_0000〜0x0FFF_FFFFを第一スレーブ（ＳＬＶ＿１）１０３のアドレス、0x1000_0000〜0x1FFF_FFFFを第二スレーブ（ＳＬＶ＿２）１０４のアドレスとしている。このアドレスマップを基に、以下、図５に示される時刻（ｔ）ごとに動作の説明を行う。なお、半導体装置１０の全体を制御するＣＰＵ等によって、予め、サイクル設定レジスタ１１６に単位ユニットサイクル数（ＵＣ）として「１０」が設定されている。閾値設定レジスタ１１７に閾値（ＴＨ）として「２０」が設定されている。

［時刻（ｔ０）］
第一スレーブ（ＳＬＶ＿１）１０３の開始アドレス（Ｓ＿ＡＤＲ）と終了アドレス（Ｅ＿ＡＤＲ）が固定値で領域判定回路１１１に入力される。単位ユニットサイクル数（ＵＣ）がサイクル設定レジスタ１１６により「１０」と設定され、サイクルカウンタ１１２に「１０」がプリセットされる。また、閾値（ＴＨ）が閾値設定レジスタ１１７により「２０」と転送量カウンタ１１４に設定される。転送量カウンタ１１３のカウント値は初期状態で「０」であり、閾値が「２０」以下の値であるため、閾値判定回路１１４は閾値判定信号（ＴＪＳ）として「１」を生成する。優先度判定回路１１５は、イネーブル信号（ＥＮ）がネゲートされているため優先度（ＰＲＴＹ）として「０」を設定する。

［時刻（ｔ１−ｔ２）］
第一マスタ１０１は転送を開始すると共に転送中信号（ＴＲ）をアサートする。開始アドレス（Ｓ＿ＡＤＲ）が0x0000_0000、終了アドレス（Ｅ＿ＡＤＲ）が0x0FFF_FFFF、転送アドレス（ＡＤＲ）が0x000_1000、である。よって、転送アドレス（ＡＤＲ）は第一スレーブ（ＳＬＶ＿１）１０３を示しているので、領域判定回路１１１はイネーブル信号（ＥＮ）をアサートする。初回のイネーブル信号（ＥＮ）のアサートにより、サイクルカウンタ１１２が１０回のダウンンカウントを開始する。また、イネーブル信号（ＥＮ）のアサート時の転送サイズ情報（ＴＳ）に従って、転送量カウンタ１１３は「４」をインクリメンする。転送量（ＴＶ）が「４」であり、閾値の「２０」以下の値であるため、閾値判定回路１１４は閾値判定信号（ＴＪＳ）として「１」を生成する。優先度判定回路１１５は、イネーブル信号（ＥＮ）がアサートされているので、優先度（ＰＲＴＹ）として「１」を設定する。

［時刻（ｔ２−ｔ３）］
第一マスタ１０１は転送アドレス（ＡＤＲ）を0x1000_FFFFに変える。この転送アドレス（ＡＤＲ）は終了アドレス（Ｅ＿ＡＤＲ）の0x0FFF_FFFFよりも大きいので、領域判定回路１１１はイネーブル信号（ＥＮ）をネゲートする。これにより、転送量カウンタ１１３のカウントが止まる。また、優先度判定回路１１５は、優先度（ＰＲＴＹ）を「０」に切り替える。

［時刻（ｔ４−ｔ５）］
第一マスタ１０１は、再度、転送アドレス（ＡＤＲ）を0x0000_FFFFに変える。この転送アドレス（ＡＤＲ）は第一スレーブ（ＳＬＶ＿１）１０３を示しているので、領域判定回路１１１はイネーブル信号（ＥＮ）をアサートする。これにより、転送量カウンタ１１３はカウントを再開し、転送量カウンタ１１３は「４」をインクリメントする。転送量（ＴＶ）が「１２」であり、閾値の「２０」以下の値であるため、閾値判定回路１１４は閾値判定信号（ＴＪＳ）として「１」を生成する。優先度判定回路１１５は、イネーブル信号（ＥＮ）がアサートされているので、優先度（ＰＲＴＹ）を「１」に切り替える。

［時刻（ｔ５−ｔ６）］
転送量（ＴＶ）が「２４」であり、閾値の「２０」より大きい値であるので、閾値判定回路１１４は閾値判定信号（ＴＪＳ）として「０」を生成する。優先度判定回路１１５は、イネーブル信号（ＥＮ）の値によらず、優先度（ＰＲＴＹ）を「０」にする。

［時刻（ｔ６−ｔ７）］
サイクルカウンタ１１２のカウント値が「０」になったので、サイクルカウンタ１１２はカウント終了フラグ（ＣＥＮＤ）をアサートする。

［時刻（ｔ７−ｔ８）］
カウント終了フラグ（ＣＥＮＤ）のアサートにより、転送量カウンタ１１３がリセットされる。転送量（ＴＶ）が「０」であり、閾値の「２０」以下の値であるため、閾値判定回路１１４は閾値判定信号（ＴＪＳ）として「１」を生成する。また、サイクルカウンタ１１２に単位サイクル数（ＵＣ）の「１０」が再度プリセットされ、サイクルカウンタ１１２はダウンカウントを開始する。

［時刻（ｔ８−ｔ９）］
第一マスタ１０１は、転送アドレス（ＡＤＲ）を0x0200_0000に変える。この転送アドレス（ＡＤＲ）は第一スレーブ（ＳＬＶ＿１）１０３を示しているので、イネーブル信号（ＥＮ）がアサートされる。転送量カウンタ１１３のカウントが再開し、イネーブル信号（ＥＮ）のアサート時の転送サイズ情報（ＴＳ）に従って、転送量カウンタ１１３は「１」をインクリメントする。

［時刻（ｔ１０）］
サイクルカウンタ１１２は、カウンタの値が「０」になると、カウント終了フラグ（ＣＥＮＤ）をアサートする。カウント終了フラグ（ＣＥＮＤ）がアサートされると、転送量カウンタ１１３の値である転送量（ＴＶ）が閾値に到達していない場合でも、時刻（ｔ７−ｔ８）と同様に転送量カウンタ１１３がリセットされ、サイクルカウンタ１１２に初期値がプリセットされる。

半導体装置１０は、以降も同様の動作を繰り返し行う。

第一実施例は、以下の一つまたは複数の効果を有する。

（１）マスタの転送先アドレスが、優先度制御を行いたいスレーブのアドレスと一致した場合に転送量のカウントを行い、カウント値に基づいた優先度を生成する。これにより、特定のスレーブとの転送量に基づいた優先度をマスタに割り当てることができる。

（２）特許文献１では、マスタの残りのデータ量と残り時間を使って演算を行うため、優先度生成部の回路規模が大きくなる。しかし、第一実施例では、マスタの転送量が閾値に達しているか否かを判定し、優先度制御を行いたいスレーブに転送するときにのみ判定結果を優先度として出力する構成のため、優先度生成回路の回路規模を特許文献１よりも小さくできる。

（第二実施例）
第二実施例における半導体装置の構成について図６を用いて説明する。図６は第二実施例における半導体装置の構成を示すブロック図である。

第二実施例の半導体装置１０は、第一実施例の優先度生成回路に対してターゲット設定レジスタ（ＴＡＳＲ）１１８が追加されている。領域判定回路（ＡＪＣ）１１１に入力する開始アドレス（Ｓ＿ＡＤＲ）と終了アドレス（Ｅ＿ＡＤＲ）がターゲット設定レジスタ１１８で設定可能になっている。第二実施例の半導体装置１０のその他の構成は第一実施例と同様である。

第二実施例の半導体装置１０の動作について図７および図８を用いて説明する。図７は第二実施例におけるアドレスマップを示す図である。図８は第二実施例における優先度生成回路の動作を説明するタイミングチャートである。

図７に示すように、0x0000_0000〜0x1FFF_FFFFを第一スレーブ（ＳＬＶ＿１）１０３のアドレス、0x2000_0000〜0x3FFF_FFFFを第二スレーブ（ＳＬＶ＿２）１０４のアドレスとしている。さらに、第一スレーブ（ＳＬＶ＿１）１０３のアドレスは、0x0000_0000〜0x0FFF_FFFFを領域Ａ、0x1000_0000〜0x1FFF_FFFFを領域Ｂに分割されている。このアドレスマップを基に、第一スレーブ（ＳＬＶ＿１）１０３の領域Ｂの優先度制御を行うケースについて、以下、図８に示される時刻（ｔ）ごとに動作の説明を行う。第一実施例と同じ動作の箇所は説明を省略する。なお、半導体装置１０の全体を制御するＣＰＵ等によって、予め、サイクル設定レジスタ１１６に単位ユニットサイクル数（ＵＣ）として「１０」が設定されている。閾値設定レジスタ１１７に閾値（ＴＨ）として「２０」が設定されている。ターゲット設定レジスタ１１８に開始アドレス（Ｓ＿ＡＤＲ）として0x1000_0000、終了アドレス（Ｅ＿ＡＤＲ）として0x1FFF_FFFFが設定されている。

［時刻（ｔ０）］
領域設定レジスタ１１８から開始アドレス（Ｓ＿ＡＤＲ）の0x1000_0000、終了アドレス（Ｅ＿ＡＤＲ）の0x1FFF_FFFFが領域判定回路１１１に入力される。

［時刻（ｔ１−ｔ２）］
第一マスタ１０１は転送を開始すると共に、転送中信号（ＴＲ）をアサートする。開始アドレス（Ｓ＿ＡＤＲ）が0x1000_0000、終了アドレス（Ｅ＿ＡＤＲ）が0x1FFF_FFFF、転送アドレス（ＡＤＲ）が0x1000_1000、である。よって、転送アドレス（ＡＤＲ）は第一スレーブ（ＳＬＶ＿１）１０３の領域Ｂを示しているので、領域判定回路１１１はイネーブル信号（ＥＮ）をアサートする。

［時刻（ｔ２−ｔ３）］
第一マスタ１０１は転送アドレス（ＡＤＲ）を0x0000_FFFFに変える。この転送アドレス（ＡＤＲ）は開始アドレス（Ｓ＿ＡＤＲ）の0x1000_0000よりも小さいので、領域判定回路１１１はイネーブル信号（ＥＮ）をネゲートする。

［時刻（ｔ４−ｔ５）］
第一マスタ１０１は、再度、転送アドレス（ＡＤＲ）を0x1000_FFFFに変える。この転送アドレス（ＡＤＲ）は第一スレーブ（ＳＬＶ＿１）１０３の領域Ｂを示しているので、領域判定回路１１１はイネーブル信号（ＥＮ）をアサートする。

第二実施例によれば、スレーブの任意の特定アドレス領域に限定して優先度の切り替えを行うことができる。これにより、例えば、アドレス空間をセキュリティ属性により分割している場合、セキュリティ領域のみ、または非セキュリティ領域のみ優先度の切り替え制御を行うことができる。

（第三実施例）
第三実施例における半導体装置の構成について図９を用いて説明する。図９は第三実施例における半導体装置の構成を示すブロック図である。

第三実施例の半導体装置１０は、第二実施例の領域判定回路（ＡＪＣ）１１１に代えて属性判定回路（ＡＴＪＣ）１１９を備える。属性判定回路１１９には第一マスタ１０１から転送アドレス（ＡＤＲ）に代えてセキュリティ属性情報（ＳＥＣＩ）が入力される。さらにターゲット設定レジスタ１１８から属性判定回路１１９にターゲット属性（ＴＲＧＡ）が入力される。第三実施例の半導体装置１０のその他の構成は第二実施例と同様である。

第三実施例の半導体装置１０の動作について図１０を用いて説明する。図１０は第三実施例における優先度生成回路の動作を説明するタイミングチャートである。

以下、図１０に示される時刻（ｔ）ごとに動作の説明を行う。第一実施例と同じ動作の箇所は説明を省略する。なお、半導体装置１０の全体を制御するＣＰＵ等によって、予め、サイクル設定レジスタ１１６に単位ユニットサイクル数（ＵＣ）として「１０」が設定されている。閾値設定レジスタ１１７に閾値（ＴＨ）として「２０」が設定されている。ターゲット設定レジスタ１１８にターゲット属性（ＴＲＧＡ）としてセキュアを示す「１」が設定されている。

［時刻（ｔ０）］
ターゲット設定レジスタ１１８からターゲット属性（ＴＲＧＡ）が属性判定回路１１９に入力される。

［時刻（ｔ１−ｔ２）］
第一マスタ１０１は転送を開始すると共に、転送のセキュリティ属性情報（ＳＥＣＩ）がセキュア属性を示す「１」を出力する。セキュリティ属性情報（ＳＥＣＩ）がターゲット設定レジスタ１１８のターゲット属性（ＴＲＧＡ）の設定値と等しいので、属性判定回路１１９はイネーブル信号（ＥＮ）をアサートする。

［時刻（ｔ２−ｔ３）］
第一マスタ１０１は転送のセキュリティ属性情報（ＳＥＣＩ）が非セキュア属性を示す「０」を出力する。セキュリティ属性情報（ＳＥＣＩ）がターゲット設定レジスタ１１８のターゲット属性（ＴＲＧＡ）の設定値と等しくないので、属性判定回路１１９はイネーブル信号（ＥＮ）をネゲートする。

第三実施例は、以下の一つまたは複数の効果を有する。

（１）マスタが転送する際の転送のセキュリティ属性を限定して優先度の切り替えを行うことができる。これにより、セキュリティ属性の転送のみ、または非セキュリティ属性の転送のみに限定して優先度を上げることができる。

（２）一般的に、セキュリティ属性は１〜数ビットの信号であるので、デコード部の回路規模を第一実施例および第二実施例と同じかそれよりも小さくすることができる。

第三実施例ではセキュリティ属性の信号を例に説明したが、これに限定されるものではない。例えば、マスタが転送時に出力するバス制御用信号を属性判定回路に入力し、その入力値が属性設定レジスタにより設定されたターゲット値と一致するか否かを比較することで、セキュリティ属性以外の優先度制御が可能である。

（第四実施例）
第四実施例における半導体装置の構成について図１１を用いて説明する。図１１は第四実施例における半導体装置の構成を示すブロック図である。

第四実施例における半導体装置１０は、第一実施例に対してマスタの数がｎ個に増え、バスが多段に構成され、第一実施例と同様に特定のスレーブに対する優先度制御を行う。すなわち、第四実施例における半導体装置１０は、さらに、第二バス２００と、第三マスタ（ＭＳＴＲ＿３）２０３から第ｎマスタ（ＭＳＴＲ＿ｎ）２０４の（ｎ−２）個のマスタと、第二調停回路（ＡＲＢＴ＿２）２０５と、第二優先度生成回路（ＰＲＧ＿２）２１０と、を備える。ここで、ｎは４以上の整数である。図１１ではバス１００に接続された第一マスタ（ＭＳＴＲ＿１）１０１と、第二バス２００に接続された第三マスタ２０３の特定スレーブに対する優先度制御を行う例を示している。第一マスタ１０１はバス１００および第二バス２００を介して第一スレーブ（ＳＬＶ＿１）をアクセスする。なお、図１１では各マスタと調停回路の入出力信号であるアクセス要求信号とアクセス許可信号を省略している。

第一マスタ１０１用の優先度生成回路１１０は、特定のスレーブにアクセスする際の優先度（ＰＲＴＹ）を第一実施例と同様に生成し、調停回路１０５と第二調停回路（ＡＲＢＴ＿２）２０５に入力する。第三マスタ２０３用の第二優先度生成回路２１０は優先度生成回路１１０と同様の構成であり、第一実施例と同様に生成した優先度（ＰＲＴＹ）を第二調停回路２０５に入力する。

調停回路１０５は、優先度（ＰＲＴＹ）が「１」である場合、第一マスタ１０１にバス１００のアクセス許可を優先的に発行する。また、調停回路１０５は、優先度（ＰＲＴＹ）が「０」である場合、第二マスタ（ＭＡＳＲ＿２）１０２にアクセス許可を発行する、または、ラウンドロビン方式でアクセス許可を発行する。

第二調停回路２０５は、優先度（ＰＲＴＹ）が「１」である、即ちバス１００のアクセス許可が第一マスタ１０１に発行されている場合、第二バス２００のアクセス許可を、第一マスタ１０１に優先的に発行する。また、第二調停回路２０５は、優先度（ＰＲＴＹ＿２）が「１」である場合、第三マスタ２０３に第二バス２００のアクセス許可を優先的に発行する。

ただし、優先度（ＰＲＴＹ）および優先度（ＰＲＴＹ＿２）がいずれも「１」である場合は、第二調停回路２０５は、以下の何れかを行う。
（ａ）第二バス２００のアクセス許可を第一マスタ１０１に優先的に発行する
（ｂ）第二バス２００のアクセス許可を第三マスタ２０３に優先的に発行する
（ｃ）第二バス２００のアクセス許可をラウンドロビン方式で第一マスタ１０１または第三マスタ２０３に発行する

優先度（ＰＲＴＹ）および優先度（ＰＲＴＹ＿２）がいずれも「０」である場合は、第二調停回路２０５は、優先度（ＰＲＴＹ）が「１」である場合と同様に優先的にアクセス許可を発行するマスタを予め決めておくか、ラウンドロビン方式で調停する。

第四実施例では、第一マスタ１０１と第三マスタ２０３に優先度生成回路を接続したが、優先度生成回路を接続するマスタ数は限定されない。また、本実施例ではバスをバス１００、第二バス２００の二段構成としたが、バスの段数も限定されず、それぞれのバスに接続するマスタの数も限定されない。さらに、実施例では、第二バス２００に第一スレーブ１０３および第二スレーブ１０４を接続する例を示したが、スレーブの個数も限定されない。本実施例では、第一実施例と同様の優先度生成回路を用いる例を説明したが、第二実施例または第三実施例と同様の優先度生成回路を用いてもよい。

以上、本開示者らによってなされた開示を実施形態および実施例に基づき具体的に説明したが、本開示は、上記実施形態および実施例に限定されるものではなく、種々変更可能であることはいうまでもない。

１０：半導体装置
１００：バス
１０１：第一マスタ１０１
１０２：第二マスタ１０２
１０３：第一スレーブ
１０５：調停回路
１１０：優先度生成回路

Claims (10)

1. 二つ以上のマスタがバスを介してスレーブにアクセスする半導体装置において、特定のマスタと特定のスレーブ間の転送量に基づいた優先度を生成する優先度生成回路と、アクセス競合が発生した際に前記優先度に基づいた調停を行う調停回路と、を備える半導体装置。
2. マスタと、
   前記マスタがアクセスするスレーブと、
   前記マスタと前記スレーブを接続するバスと、
   前記マスタに接続される優先度生成回路と、
   を備え、
   前記優先度生成回路は、
   前記マスタのアクセスが優先制御に該当するときにイネーブル信号をアサートするよう構成されるターゲット判定回路と、
   前記イネーブル信号の初回アサートからサイクル設定レジスタで設定した単位ユニットサイクルを繰り返しカウントし、単位ユニットカウント終了時にカウント終了フラグをアサートするよう構成されるサイクルカウンタと、
   前記イネーブル信号のアサート時に転送サイズをインクリメントする転送量カウンタと、
   前記転送量カウンタの値が閾値設定レジスタで設定した値に達しているか否かを判定し閾値判定信号として出力するよう構成される閾値判定回路と、
   前記イネーブル信号と前記閾値判定信号から優先度を生成するよう構成される優先度判定回路と、
   前記優先度によって前記バスの使用許可を発行するよう構成される調停回路と、
   を備える半導体装置。
3. 請求項２の半導体装置において、
   前記ターゲット判定回路は、前記マスタの転送アドレスが前記スレーブのアドレスと一致しているときに前記イネーブル信号をアサートするよう構成される半導体装置。
4. 請求項３の半導体装置において、
   さらに、前記ターゲット判定回路が比較するアドレス情報が設定されるレジスタを備える半導体装置。
5. 請求項２の半導体装置において、
   前記ターゲット判定回路は、前記マスタが転送する際の転送属性情報が所定情報と一致しているときに前記イネーブル信号をアサートするよう構成される半導体装置。
6. 請求項５の半導体装置において、
   さらに、前記ターゲット判定回路が比較する前記所定情報が設定されるレジスタを備える半導体装置。
7. 請求項６の半導体装置において、
   前記転送属性情報はセキュリティ属性である半導体装置。
8. 請求項２の半導体装置において、
   さらに、前記バスに接続される第二マスタおよび第二スレーブを備える半導体装置。
9. 請求項２の半導体装置において、さらに、
   第三マスタと、
   前記第三マスタに接続される第二バスと、
   前記第三マスタに接続される第二優先度生成回路と、
   前記第二優先度生成回路が生成する優先度に基づいて前記第二バスの使用許可を発行するよう構成される第二調停回路と、
   を備え、
   前記マスタは前記バスおよび前記第二バスを介して前記スレーブに接続される半導体装置。
10. 請求項９の半導体装置において、
    第二調停回路は、前記優先度生成回路が生成する優先度および前記第二優先度生成回路が生成する優先度に基づいて前記第二バスの使用許可を発行するよう構成される半導体装置。

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