JP2003006139A

JP2003006139A - Ｄｍａ転送装置

Info

Publication number: JP2003006139A
Application number: JP2001191339A
Authority: JP
Inventors: Yasuhiro Tanaka; 靖弘田中; Shigekazu Otsuka; 重和大塚
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2001-06-25
Filing date: 2001-06-25
Publication date: 2003-01-10

Abstract

(57)【要約】【課題】一定時間の転送データを制御して転送データ量
をある一定期間内に転送させることを保証することにあ
る。【解決手段】デバイス１〜ＲＡＭ５がバスを介して接続
され、周辺マクロ４とＲＡＭ５間でＤＭＡ転送を行うに
あたり、ＤＭＡＣ３は、周辺マクロ４より転送要求６を
受けて転送制御を行う転送制御部１１と、デバイス１，
ＣＰＵ２とバス使用要求１６，１７及びバス使用許可信
号１９，２０の送受信を行うとともに、転送制御部１１
より実転送量データを受信し且つ転送量の期待値と比較
して転送比データ２２を作成し、一定期間内にバス使用
の優先順位の変更を行って所定量のデータ転送を実現す
るバス調停回路１５とを有する。バス調停回路１５は、
転送データ量監視回路１２，優先順位判定テーブル回路
１３，アクノリッジ制御回路１４を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＭＡ（ダイレクト
・メモリ・アクセス）転送装置に関し、特にＤＭＡコン
トローラを改善し、一定期間に一定量の転送データを保
証するＤＭＡ転送装置に関する。

【０００２】

【従来の技術】従来のＤＭＡ転送装置においては、一律
の時間内で一定量のデータ転送を完結させるシステム、
例えば音声等のデータを生成し転送を行う際、一定期間
内のデータ転送が欠落しないシステム構成のような場
合、ＤＭＡ転送において一定期間内のデータ転送を保証
する必要がある。このようなシステムにおいては、メモ
リ・アクセスにあたり、バス接続のための優先順位を変
更する調停が行われている。

【０００３】かかるバス接続の際の調停システムの技術
については、例えば特開平９−９１１９４号公報（図１
等）などに開示されているが、この文献における目的
は、前回のメモリアクセスから次回のメモリアクセスま
での時間を計測し、それが設定時間を超えた場合には、
前記メモリアクセスを発行すべきバスマスタ（ＤＭＡ）
の転送要求に対する優先順位を高くする方式である。す
なわち、転送開始の間隔が所望の時間を超えた場合に優
先順位の変更を行うものである。

【０００４】上述した文献記載の技術内容は、具体的に
は、１ｍｓの間に１０回の転送を保証しようとして、１
００μｓに一度の転送を行うように設定したとする。こ
のとき、１００μｓの間にメモリアクセスが発生しなけ
れば、強制的にバスの権利をＤＭＡに渡すが、当然前回
の他のバスマスタの転送が終了しないと、ＤＭＡは転送
を開始できないので、それまでの時間のロスが生じる。
つまり、このロスの和によっては、１ｍｓに１０回の転
送を保証できない事がありえる。

【０００５】以下、上述の文献に記載の技術を、図５を
参照して説明する。図５に示すように、かかる従来の技
術は、一定時間内にデータを転送する必要のあるデバイ
スもしくはＤＭＡチャンネルへのデータ転送を確実に保
証するものである。まず、調停システム１００の構成
は、リフレッシュタイマ１０１，ＣＰＵ１０２，第１の
デバイス（特定デバイス）１０３および第２のデバイス
１０４がデータバス１０１〜１０３を介してマルチプレ
クサ１０５に接続される一方、調停回路１０８，タイマ
回路１０９を備えた調停回路部１１０が上述の各回路１
０１〜１０４とマルチプレクサ１０５およびＤＭＡコン
トローラ１０６に接続される。また、マルチプレクサ１
０５はデータバス１２５，ＤＭＡコントローラ１０６を
介してメモリシステムとしてのＤＲＡＭ１０７に接続さ
れている。特に、調停回路１０８は、各デバイス１０１
〜１０４との間に、メモリアクセス要求信号１１４，１
１６，１１８，１２０を受け付けるとともに、データイ
ネーブル信号１１５，１１７，１１９，１２１を出力し
て各デバイス１０１〜１０４を制御する一方、ＤＭＡコ
ントローラ１０６との間でもメモリアクセス要求信号１
２３およびデータイネーブル信号１２２を送受信するこ
とにより、各デバイス１０１〜１０４からのメモリアク
セスに対し、マルチプレクサ１０５へ選択出力信号１２
４を出力するようにしている。なお、ＤＲＡＭコントロ
ーラ１０６とＤＲＡＭ１０７間では、アクセスサイクル
信号１２６と書込み／読出選択応答信号１２７を送受信
している。

【０００６】このような回路構成において、調停回路１
０８による調停の対象となる複数のデバイス１０１〜１
０４の中で、一定時間内にデータを転送する必要のある
特定のデバイス１０３のメモリアクセス開始から次のメ
モリアクセス開始までの時間は、タイマ回路１０９で計
時される。このタイマ回路１０９を含む調停回路部１１
０で、その特定のデバイス１０３がデータ転送に必要な
一定時間選択されていないことを検知すると、この検知
に応じてその特定のデバイス１０３のプライオリティ
（優先順位）が最も高くなるように、タイマ回路１０９
より優先順位変更信号１２９を出力し、調停回路１０８
におけるデバイス１０３のプライオリティを変更する。

【０００７】このように、上述のシステムにおいては、
特定デバイス１０３のメモリアクセス要求が一定時間ご
とに許可されるように変更することを可能としている。

【０００８】

【発明が解決しようとする課題】上述した従来の優先順
位の調停システムは、ある特定のデバイス側からメモリ
アクセス期間を監視し、一定時間選択されなかった場
合、ＤＭＡ側の優先順位を上げる事にある。しかしなが
ら、このシステムでは、転送回数を保証する事は可能で
あるが、転送量を保証することはできないという問題が
ある。

【０００９】従来の構成で、上述した問題を発生する理
由は、一定期間内に転送を実行したか否かをモニター
し、転送を行っていない場合に優先順位を上げることを
するだけで転送回数を保証したとしても、一定期間内の
転送量を保証することにはならず、バスの占有率を転送
量によって制御する問題を残してしまうからである。

【００１０】本発明の目的は、このような問題点を解決
することにあり、一定時間の転送データを制御するする
ことにより、転送データ量をある一定期間内に転送させ
ることのできるＤＭＡ転送装置を提供することにある。

【００１１】

【課題を解決するための手段】本発明のＤＭＡ転送装置
は、一定期間に一定量の転送データを保証する回路を設
けることにある。しかも、その一定期間を複数の単位時
間に細かく分割し、その単位時間内で転送すべき転送量
を転送できなかったときには、次回以降の単位時間内で
の優先順位を変更してロスした転送量を回復させるよう
にし、最終的には一定期間に一定量の転送データを保証
するように構成している。

【００１２】すなわち、本発明のＤＭＡ転送装置は、各
種のデバイス，ＣＰＵ，周辺マクロ，メモリ及びＤＭＡ
コントローラがシステムバスを介して接続され、前記周
辺マクロと前記メモリ間でＤＭＡ転送を行うＤＭＡ転送
装置において、前記ＤＭＡコントローラは、前記周辺マ
クロより転送要求を受けて転送制御を行う転送制御部
と、前記各種のデバイス，ＣＰＵとバス使用要求及びバ
ス使用許可信号の送受信を行うとともに、前記転送制御
部より実転送量データを受信し且つ転送量の期待値と比
較して転送比データを作成し、一定期間内にバス使用の
優先順位の変更を行って所定量のデータ転送を実現する
バス調停回路とを有して構成される。

【００１３】また、本発明における前記転送制御部は、
前記周辺マクロより転送要求を受け付けるチャネルと、
前記実転送量データを作成するための転送カウントレジ
スタ及びサイズレジスタからなるレジスタ部とを備え、
前記バス調停回路との間でバス使用要求信号及びバス使
用許可信号の送受信を行うことにより、前記周辺マクロ
及び前記メモリに対する転送制御を行うように形成され
る。

【００１４】また、本発明における前記バス調停回路
は、前記実転送量データと所定期間に期待される転送量
との比を求めて転送比データ信号を作成し、転送データ
量の監視を行う転送データ量監視回路と、前記バスの優
先順位の判定を行うにあたり、前記転送比データ信号及
び現状の優先順位信号に基づいて優先順位の変更要求信
号を作成する優先順位判定テーブル回路と、前記各種デ
バイス，ＣＰＵ及び前記転送制御部より前記バス使用要
求信号を受信して前記現状の優先順位信号を作成すると
ともに、前記優先順位判定テーブル回路より前記優先順
位の変更要求信号を受信することにより前記各種デバイ
ス，ＣＰＵ及び前記転送制御部に対して前記バス使用許
可信号を送出するアクノリッジ制御回路とを備えて形成
される。

【００１５】また、本発明における前記転送データ量監
視回路は、実際の転送量を設定する実転送量レジスタ
と、所定の転送時間を設定する転送時間レジスタと、時
間を計数する内部カウンタと、転送量の期待値を格納す
る転送量レジスタと、前記転送量レジスタの期待値をサ
ンプリングするサンプリング転送量レジスタと、前記転
送時間レジスタの設定値と前記内部カウンタの計数値が
一致したときに、前記転送量レジスタの期待値及び前記
サンプリング転送量レジスタのサンプリング値の加算結
果と前記サンプリング転送量レジスタのサンプリング値
とを切替えるセレクタと、前記実転送量レジスタの前記
実際の転送量を前記サンプリング転送量レジスタのサン
プリング値で除算し、その結果を前記転送比データ信号
とする除算器とを備えて形成される。

【００１６】また、本発明における前記優先順位判定テ
ーブル回路は、所定の転送期間を複数に分割した各転送
時間に対し、それぞれ前記現状の優先順位と転送量比率
に基づいてそれぞれの優先順位を決定するテーブル回路
を備えた請求項３記載のＤＭＡ転送装置。

【００１７】さらに、本発明のＤＭＡ転送装置は、バス
の調停回路を有し、前記バスの調停回路においてＤＭＡ
が一定の時間内に転送しなければならない転送量と、そ
の時間を設定したときに前記ＤＭＡが単位時間内に転送
するデータ量を監視して前記ＤＭＡが単位時間に転送す
べきデータ量とを比較することにより、前記バスの調停
回路に入力されるバスの使用要求に対するアクノリッジ
信号を返す優先順位の判定を単位時間毎に変更し、前記
一定の時間内に転送すべきデータを確実に転送できるよ
うに保証するように構成される。

【００１８】

【発明の実施の形態】本発明は、バスの調停回路を有
し、ＤＭＡＣが一定の時間内に転送しなければならない
転送量と、その時間を設定したときにＤＭＡＣが単位時
間内に転送するデータ量を監視してＤＭＡＣが単位時間
に転送すべきデータ量とを比較することにより、バスの
調停回路に入力されるバスの使用要求に対するアクノリ
ッジ信号を返す優先順位判定を単位時間毎に変更し、一
定時間内に転送すべきデータを確実に転送できるように
保証するものである。

【００１９】以下、本発明の実施の形態を図面を参照し
て説明する。

【００２０】図１は本発明の一実施の形態を説明するた
めのＤＭＡ転送装置のブロック構成図である。図１に示
すように、本実施の形態におけるＤＭＡシステムは、シ
ステムバス上にそのシステムバスのバスマスタになるこ
とが可能なデバイス１，ＣＰＵ２，ＤＭＡコントローラ
（ＤＭＡＣ）３およびこれらデバイス１，ＣＰＵ２，Ｄ
ＭＡＣ３によって転送のリードライトを行う周辺マクロ
４，ＲＡＭ５が接続されて構成している。この周辺マク
ロ４は、外部の通信モジュール（図示省略）と通信を行
い、一定データサイズを受信すると、ＤＭＡＣ３に対し
て受信が終了したので受信データをＲＡＭ５へ転送する
事を要求する転送要求６を出力する。通常、このような
周辺マクロ４はシステム上に複数個存在し、それらから
の転送要求がＤＭＡＣ３に出力される。一方、ＤＭＡＣ
３は、転送制御部１１と、バス調停回路１５とを備えて
おり、特に転送制御部１１は、上述した複数の転送要求
から優先順位を判断して転送するチャネルを選択する
が、ここでは説明を簡略化するために、他の転送要求に
関する説明を省略する。また、ＤＭＡＣ３における転送
制御部１１は、システムバスに対するバスのトランザク
ションを制御するために、転送要求６などを受信するチ
ャネル７と、転送カウントレジスタ９，サイズレジスタ
１０を備えたレジスタ部８とを有し、しかもレジスタ部
８の転送カウントレジスタ９は、初期状態が０Ｈであ
り、ＤＭＡ転送を行う毎にインクリメントされる。な
お、サイズレジスタ１０は、一度の転送で転送すべきデ
ータ量を指定するレジスタである。

【００２１】また、本実施の形態において設けられるバ
ス調停回路１５は、転送カウントレジスタ９およびサイ
ズレジスタ１０からカウントデータとサイズデータを受
信して転送データの監視を行う転送データ量監視回路１
２と、この転送データ量監視回路１２からの転送比デー
タ信号２２および現状の優先順位信号２４に基づいてバ
ス使用の優先順位を変更する優先順位の変更要求信号２
３を出力する優先順位判定テーブル回路１３と、デバイ
ス１，ＣＰＵ２からのバス使用要求信号１６，１７と転
送制御部１１からのバス使用要求信号１８と優先順位判
定テーブル回路１３からの優先順位の変更要求信号２３
とを入力し、現状の優先順位信号２４を出力する一方、
バス使用の調停を行ってデバイス１，ＣＰＵ２へのバス
の使用を許可するアクノリッジ信号１９，２０および転
送制御部１１へのアクノリッジ信号２１を出力するアク
ノリッジ制御回路１４とを有している。要するに、ＤＭ
ＡＣ３のバス調停回路１５は、他のバスマスタからのバ
ス使用要求信号１６，１７と、転送制御部１１からのバ
ス使用要求信号入力１８とを入力し、それに対する優先
順位の判断を行い、バスマスタに対しバスの使用を許可
するアクノリッジ信号１９，２０，２１を出力する機能
を備えている。

【００２２】図２は図１に示す転送データ量監視回路の
一例を示す詳細回路図である。図２に示すように、転送
データ量監視回路１２は、転送制御部１１における転送
カウントレジスタ９の出力およびサイズレジスタ１０の
出力を入力して積をとることにより実転送量を求める乗
算器２５と、この乗算器２５により求めた実転送量を格
納する実転送量レジスタ２６とを有する。この実転送量
レジスタ２６は、ＤＭＡＣ３における単位時間の実際の
転送量であり、そのレジスタ値は除算器２７の被除数
（分子）側に供給される。

【００２３】また、転送データ量監視回路１２は、ＤＭ
ＡＣ３が一定期間に転送を行う為の全転送時間を設定す
る転送時間レジスタ２８と、この転送時間レジスタ２８
の設定時間と比較するために時間を計数する転送時間用
ＤＭＡＣ内部カウンタ２９とを有する。この転送時間レ
ジスタ２８は、レジスタ値の下位２ビット（Ｘ部分）を
４時分割するためにマスクする一方、ＤＭＡＣ内部カウ
ンタ２９のカウンタ値と比較され、一致したときにはＤ
ＭＡＣ内部カウンタ２９のカウンタ値をクリアする。

【００２４】さらに、転送データ量監視回路１２は、転
送時間レジスタ２８に対する単位時間毎にＤＭＡＣ３が
転送すべき全転送量（期待値）を格納する転送量レジス
タ３０と、転送量レジスタ３０のＹ部分および期待値を
サンプリングしたものを加算する加算器３１と、セレク
タ３２と、単位時間毎に転送量レジスタ３０に対して転
送量を加算する為のサンプリング転送量レジスタ３３と
を有する。ここで、転送量レジスタ３０は、この転送量
レジスタ３０を例えば４つに時分割使用するために下位
２ビット（Ｚ部分）を４時分割するためにマスクする。
また、サンプリング転送量レジスタ３３は、バッフアレ
ジスタとして機能し、単位時間毎に転送量の期待値をサ
ンプリングしたものを格納し、その格納値は除算器２
７，セレクタ３２へ出力される。さらに、セレクタ３２
は、加算器３１の出力およびサンプリング転送量レジス
タ３３の格納値のどちらかを転送時間レジスタ２８およ
びＤＭＡＣ内部カウンタ２９の比較結果（一致したとき
は１側選択、その他のときは０側選択）に基づいて選択
する。

【００２５】かかる転送データ量監視回路１２は、サン
プリング転送量レジスタ３３から供給されるデータを除
数（分母）側に入力する除算器２７において、単位時間
毎にサンプリング転送量レジスタ３３の格納値を実転送
量レジスタ２６の格納値で除算した値を転送比データ信
号２２として出力する。

【００２６】要するに、転送量レジスタ３０では、例え
ば４０ビットを４分割して格納するとともに、サンプリ
ング転送量レジスタ３３で１０ビット毎にサンプリング
加算（累計を求める）し、その期待値データと実転送量
データの比率により、バス使用の優先順位を変更するも
のであり、その際転送時間レジスタ２８とＤＭＡＣ内部
カウンタ２９の時間監視により、セレクタ３２を切替え
て加算器３１での累計を求めるようにしている。

【００２７】図３は図１における優先順位判定テーブル
回路の一例を説明するためのデータ詳細図である。図３
に示すように、優先順位判定テーブル回路１３における
テーブルは、現状の優先順位を転送量比率によって変更
するものであり、ここでは０．５〜１．５を例にとって
いるが、実際には０．２〜２．０程度の範囲で設定すれ
ばよい。この転送量比率は、前述の図２で説明した転送
時間レジスタ２８に設定した時間に対し、モニタタイミ
ング時の［転送量レジスタ３０に設定した値÷モニタタ
イミング分割数］÷［モニタタイミング時にＤＭＡが実
際に転送している転送量］で表わされる。また、この転
送量比率に基づく優先順位は、現状の優先順位に対し、
上述の式より、どれだけ優先順位を変動させる必要があ
るか否かを判断している。

【００２８】すなわち、前述の図１で説明したように、
優先順位判定テーブル回路１３は、転送データ量監視回
路１２が出力した転送比データ信号２２を入力し、その
入力信号の持つデータの比率で現状の優先順位に対して
どれだけ優先順位を変動させる必要があるか否かの判断
を行う。

【００２９】要するに、図１で説明したアクノリッジ制
御回路１４が優先順位判定テーブル回路１３に現状のＤ
ＭＡＣ３の優先順位信号２４を出力すると、優先順位判
定テーブル回路１３は優先順位の判断を行う。この結
果、優先順位判定テーブル回路１３からＤＭＡＣ３の優
先順位の変更要求信号２３をアクノリッジ制御回路１４
に入力し、バスマスタに対しバスの優先順位を調停す
る。

【００３０】図４（ａ），（ｂ）はそれぞれ図１におけ
る転送量特性の一例を表わす図およびそれに基づく優先
順位変動特性の一例を表わす図である。図４（ａ）に示
すように、この転送量特性は、転送時間を４分割し、実
転送量レジスタ２６（図２）に格納される転送量をＡ
（折線）、転送時間に対する理想の転送量をＢ（直線）
で示している。すなわち、このＢ特性は、転送量レジス
タ３０に設定する期待値である。

【００３１】また、図４（ｂ）に示すように、１／４転
送時間で優先順位が真中（優先順位３）にあった場合、
次の２／４転送時間で実際の転送量が急に増加すると、
優先順位が最高（優先順位１）に変更され、次の３／４
転送時間で実際の転送量が平坦のまま推移すると、優先
順位が最低（優先順位５）に変更され、さらに次の４／
４転送時間で実際の転送量が理想の転送量よりも多少多
い程度で推移すると、優先順位が２番目に高い順位（優
先順位２）に変更される。これらは、実際の転送量と期
待値とを比較した結果、優先順位を変更する転送比デー
タ信号２２を出力し、それによって優先順位判定テーブ
ル回路１３で変更するものである。

【００３２】以下、上述した本発明の実施の形態に基づ
く具体的な実施例を、前述した図１の周辺マクロ４，Ｒ
ＡＭ５およびＤＭＡコントローラ３を中心に説明する。

【００３３】図１で説明した周辺マクロ４は、外部の通
信モジュールと通信を行い、一定データサイズを受信す
ると、チャネル７に対して転送要求６を出力する。すな
わち、周辺マクロ４は、一定データサイズを受信する
と、ＤＡＭＣ３に対して受信が終了したので、受信デー
タをＲＡＭ５へ転送する事を要求する転送要求６を出力
する。

【００３４】一方、ＤＭＡＣ３は、その転送制御部１１
に初期状態が０Ｈで、しかもＤＭＡ転送を行う毎にイン
クリメントする転送カウントレジスタ９と、一度の転送
で転送すべきデータ量を指定するサイズレジスタ１０と
を有しているので、転送カウントレジスタ９とサイズレ
ジスタ１０の情報を乗算したものをバス調停回路１５に
おける転送データ監視回路１２の内部に設けた実転送量
レジスタ２６（図２参照）に格納する。この実転送量レ
ジスタ２６に設定される転送量データは、一定期間にＤ
ＭＡＣ３が転送した生のデータとなる。

【００３５】この実転送量レジスタ２６に対し、比較す
る期待値となる転送量レジスタ３０及びサンプリング転
送量レジスタ３３に設定される具体的なデータは、つぎ
のとおりである。

【００３６】まず、期待値を設定するための転送量レジ
スタ３０は、上述したように、一定の時間に転送する全
転送量を設定する。

【００３７】ついで、前述の図２及び図４で示すよう
に、転送時間を均等に４回に分割し、その分割数毎に実
転送量と期待値となる転送量レジスタ３０の値とを比較
し、その比によって優先順位を変動させている。

【００３８】この例においては、転送時間を４分割する
という設定で、転送時間レジスタ２８に（１００００Ｂ
＝１６）を設定する。しかも、この転送時間レジスタ２
８の下位２ビット（Ｘ部分）を００Ｈにマスクする。さ
らに、期待値となる転送量レジスタ３０の下位２ビット
（Ｚ部分）を００Ｈにマスクした値をサンプリング転送
量レジスタ３３に転送時間レジスタ２８とＤＭＡＣ内部
カウンタ２９の値が一致した（１／４時間＝１００Ｂ＝
４）タイミングに格納する。そのタイミングでＤＭＡＣ
内部カウンタ２９はリセットされ、ＡＬＬ０となる。同
時に、同じタイミングで期待値を格納したサンプリング
転送量レジスタ３３と実転送量レジスタ２６の下位２ビ
ットを００Ｈにマスクした値とを比較する。その比較さ
れたときの比率が転送比データ信号２２となり、優先順
位判定テーブル回路２４に送出される。

【００３９】以後同様に、２／４転送タイミング時、３
／４転送タイミング時、４／４転送タイミング時にそれ
ぞれ前記動作を繰り返す。

【００４０】一方、優先順位判定テーブル回路１３（図
１）は、転送データ量監視回路１２から送出された転送
比データ２２が現状の優先順位に対してどれだけ優先順
位を変動させる必要があるか否かを判断する。

【００４１】上述の図４（ａ），（ｂ）では、単位時間
毎に期待値とする転送量レジスタ３０と実転送量レジス
タ２６の関係を示しているが、転送時間レジスタ２８の
時間を４分割し、分割した各タイミング（１／４時間、
２／４時間、３／４時間、４／４時間）と同様に、転送
量レジスタ３０の期待値も１／４時間のタイミングに転
送量レジスタ３０の１／４時間のデータ量と１／４の転
送時間に対する実転送量レジスタ２６の値とを比較して
いる。更に、２／４時間に期待値と実転送データを比較
し、同様に３／４時間、４／４時間にそれぞれ比較す
る。

【００４２】その転送量レジスタ３０のデータと実転送
量レジスタ２６の値を比較した際の関係が、転送量レジ
スタ３０のデータの期待値に対して実転送量レジスタ２
６の値のデータ量が転送量レジスタ３０のデータを下回
った場合、現状の優先順位では転送時間レジスタ２８に
設定した時間に転送処理が終了しない為、優先順位判定
テーブル回路１３により現状の優先順位からその下回っ
た比よりいくつ優先順位を上げる必要があるか否かの判
断を行う。逆に、実転送量レジスタ２６のデータ量が転
送量レジスタ３０のデータを上回る場合、転送時間レジ
スタ２８に設定した時間に対して転送処理時間に余裕が
あると、優先順位判定テーブル回路１３が現状の優先順
位からいくつ下げるかを判断する。

【００４３】このように、実施例を構成することによ
り、バスの調停回路１５を有するＤＭＡＣ転送装置にお
いて、ＤＭＡが一定の時間内に転送しなければならない
転送量およびその時間を設定すると、ＤＭＡが単位時間
内に転送するデータ量を監視し、ＤＭＡが単位時間に転
送すべきデータ量と比較することにより、バスの調停回
路１５に入力されるバスの使用要求に対するアクノリッ
ジ信号を返す優先順位判定を単位時間毎に変更し、一定
時間内に転送すべき転送データを転送することを保証す
るここができる。

【００４４】かかる実施例の他にも各種の実施例が可能
であり、例えばその基本的構成は同じであるが、システ
ムバスのバス幅を固定とした場合には、サイズレジスタ
１０を不要にすることができる。このため、実転送量レ
ジスタ２６にデータを供給するための乗算器２５も不要
にすることができる。

【００４５】また、他の実施例として、その基本的構成
は上記の通りであるが、ＤＭＡコントローラの出力端子
を１つ追加したとき、時間内にＤＭＡ転送処理が間に合
わない場合、優先順位を上げるために、割込みを出力
し、ソフトウェアによる優先順位を設定することも可能
である。具体的には、優先順位判定テーブル回路１３の
縦オール０に判断されるとき、時間内の保証が困難とな
るため、割込みでソフトウェアによる優先順位を設定す
ることになる。

【００４６】さらに、他の実施例として、その基本的構
成は上記の通りであるが、本回路構成から優先順位判断
テーブル回路１３を基にデータ転送を強制的に終了させ
る機能をもたせることにより、優先順位の変更を行うこ
とも可能である。その場合、ＤＭＡＣ３から現在ＤＭＡ
転送中のデバイスに対して、アクノリッジ信号をキャン
セルすることになる。具体的には、優先順位判定テーブ
ル回路１３の縦オール０に判断された場合、システム的
に強制終了を行い、同様にアクノリッジ信号をキャンセ
ルするようにする。

【００４７】

【発明の効果】以上説明したように、本発明のＤＭＡ転
送装置は、ＤＭＡ転送を一定期間内に一定量の転送デー
タを転送することを保証することができ、しかもハード
ウェアで制御することにより、ＣＰＵの介在無しで実現
できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施の形態を説明するためのＤＭＡ
転送装置のブロック構成図である。

【図２】図１に示す転送データ量監視回路の一例を示す
詳細回路図である。

【図３】図１における優先順位判定テーブル回路の一例
を説明するためのデータ詳細図である。

【図４】図１における転送量特性および優先順位変動特
性の一例を表わす図である。

【図５】従来の一例を説明するためのＤＭＡ転送装置の
ブロック構成図である。

【符号の説明】

１デバイス２ＣＰＵ３ＤＭＡコントローラ４周辺マクロ５ＲＡＭ７チャネル８レジスタ部９転送カウントレジスタ１０サイズレジスタ１１転送制御部１２転送データ監視回路１３優先順位判定テーブル回路１４アクノリッジ制御回路１５バス調停回路２５乗算器２６実転送量レジスタ２７除算器２８転送時間レジスタ２９ＤＭＡＣ内部カウンタ３０転送量レジスタ３１加算器３２セレクタ３３サンプリング転送量レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者大塚重和神奈川県川崎市中原区小杉町一丁目403番 53 エヌイーシーマイクロシステム株式会社内Ｆターム(参考） 5B061 BA01 BA03

Claims

【特許請求の範囲】

【請求項１】各種のデバイス，ＣＰＵ，周辺マクロ，
メモリ及びＤＭＡコントローラがシステムバスを介して
接続され、前記周辺マクロと前記メモリ間でＤＭＡ転送
を行うＤＭＡ転送装置において、前記ＤＭＡコントロー
ラは、前記周辺マクロより転送要求を受けて転送制御を
行う転送制御部と、前記各種のデバイス，ＣＰＵとバス
使用要求及びバス使用許可信号の送受信を行うととも
に、前記転送制御部より実転送量データを受信し且つ転
送量の期待値と比較して転送比データを作成し、一定期
間内にバス使用の優先順位の変更を行って所定量のデー
タ転送を実現するバス調停回路とを有することを特徴と
するＤＭＡ転送装置。
【請求項２】前記転送制御部は、前記周辺マクロより
転送要求を受け付けるチャネルと、前記実転送量データ
を作成するための転送カウントレジスタ及びサイズレジ
スタからなるレジスタ部とを備え、前記バス調停回路と
の間でバス使用要求信号及びバス使用許可信号の送受信
を行うことにより、前記周辺マクロ及び前記メモリに対
する転送制御を行う請求項１記載のＤＭＡ転送装置。
【請求項３】前記バス調停回路は、前記実転送量デー
タと所定期間に期待される転送量との比を求めて転送比
データ信号を作成し、転送データ量の監視を行う転送デ
ータ量監視回路と、前記バスの優先順位の判定を行うに
あたり、前記転送比データ信号及び現状の優先順位信号
に基づいて優先順位の変更要求信号を作成する優先順位
判定テーブル回路と、前記各種デバイス，ＣＰＵ及び前
記転送制御部より前記バス使用要求信号を受信して前記
現状の優先順位信号を作成するとともに、前記優先順位
判定テーブル回路より前記優先順位の変更要求信号を受
信することにより前記各種デバイス，ＣＰＵ及び前記転
送制御部に対して前記バス使用許可信号を送出するアク
ノリッジ制御回路とを備えた請求項１記載のＤＭＡ転送
装置。
【請求項４】前記転送データ量監視回路は、実際の転
送量を設定する実転送量レジスタと、所定の転送時間を
設定する転送時間レジスタと、時間を計数する内部カウ
ンタと、転送量の期待値を格納する転送量レジスタと、
前記転送量レジスタの期待値をサンプリングするサンプ
リング転送量レジスタと、前記転送時間レジスタの設定
値と前記内部カウンタの計数値が一致したときに、前記
転送量レジスタの期待値及び前記サンプリング転送量レ
ジスタのサンプリング値の加算結果と前記サンプリング
転送量レジスタのサンプリング値とを切替えるセレクタ
と、前記実転送量レジスタの前記実際の転送量を前記サ
ンプリング転送量レジスタのサンプリング値で除算し、
その結果を前記転送比データ信号とする除算器とを備え
た請求項３記載のＤＭＡ転送装置。
【請求項５】前記優先順位判定テーブル回路は、所定
の転送期間を複数に分割した各転送時間に対し、それぞ
れ前記現状の優先順位と転送量比率に基づいてそれぞれ
の優先順位を決定するテーブル回路を備えた請求項３記
載のＤＭＡ転送装置。
【請求項６】バスの調停回路を有し、前記バスの調停
回路においてＤＭＡが一定の時間内に転送しなければな
らない転送量と、その時間を設定したときに前記ＤＭＡ
が単位時間内に転送するデータ量を監視して前記ＤＭＡ
が単位時間に転送すべきデータ量とを比較することによ
り、前記バスの調停回路に入力されるバスの使用要求に
対するアクノリッジ信号を返す優先順位の判定を単位時
間毎に変更し、前記一定の時間内に転送すべきデータを
確実に転送できるように保証することを特徴とするＤＭ
Ａ転送装置。