JP2002278607A - 異周期シーケンサの排他制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 複数のシーケンサに対して同一のバスライン
を通した制御を行うことでき、かつコンパクトな回路構
成が達成できるシーケンサの排他制御回路を提供する。 【解決手段】 本発明の異周期シーケンサの排他制御回
路１００は、同一のバスラインで結ばれたファームウェ
ア１０２、記憶素子１０４、シーケンサ１０６、１０８
を含み、記憶素子１０４を介してファームウェア１０２
とシーケンサ１０６、１０８との間で制御データ等の送
受信を行うシーケンサのアクセス制御回路に備えられ
る。そして、シーケンサ１０６、１０８に対し異なる時
間帯にバスラインとアクセスさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送装置等に用い
られる異なる周期で独立した動作を行う２つのシーケン
サを含む回路において、これらシーケンサの何れかとバ
スラインとのアクセスを排他的に行わせることを可能と
する排他制御回路に関する。

【０００２】

【従来の技術】図４は、従来の複数のシーケンサを備え
たアクセス制御回路の構成を示すブロック図である。こ
こに示すように、シーケンサ４０４とシーケンサ４０６
とが、異なる機能を有し、互いに異なる周期で独立した
動作を行う場合、独立のハードウェアを必要とした。

【０００３】すなわち、ファームウェア４０２がシーケ
ンサ４０４の制御を行う際、まず、ファームウェア４０
２から送られた制御データが記憶素子４０８に書き込ま
れた後、ファームウェア４０２はシーケンサ４０４に対
して制御トリガを与え、シーケンサ４０４を動作させ
る。そして、シーケンサ４０４は、ファームウェア４０
２からの制御により記憶素子４０８から制御データの読
み出しを行い、その結果を記憶素子４０８に書き込むと
同時に、制御応答をファームウェア４０２に向けて送信
する。制御応答を受けたファームウェア４０２は、記憶
素子４０８に書き込まれたシーケンサ４０４の結果の読
み出しを行う。一方、ファームウェア４０２がシーケン
サ４０６の制御を行う場合は、今度は記憶素子４１０を
用いてシーケンサ４０４のときと同様に行うことが必要
であった。

【０００４】このように、従来は、独立して動作するシ
ーケンサ４０４、４０６に対して、別々の記憶素子４０
８、４１０を用いて、別々の制御信号による制御が行わ
れていた。

【０００５】

【発明が解決しようとする課題】このような従来の方法
により独立したシーケンサの制御を行う場合、図４に示
したように、シーケンサの数だけ記憶素子やバスライン
が必要となり、ハードウェアの規模が大きくなるという
問題がある。ハードウェアの規模が大きくなれば、コス
ト増にもつながる。

【０００６】そこで、本発明は、上記のような従来技術
が有する問題点に鑑みなされたものであり、その目的
は、複数のシーケンサに対して同一のバスラインを通し
た制御を行うことでき、かつコンパクトな回路構成が達
成できるシーケンサの排他制御回路を提供することにあ
る。

【０００７】

【課題を解決するための手段】上記目的を達成するた
め、本発明の異周期シーケンサの排他制御回路は、ファ
ームウェアまたはハードウェア、記憶手段、異なる周期
で独立して動作する２つのシーケンサを同一のバスライ
ンで結んで相互のアクセスを可能とした回路において、
前記２つのシーケンサの何れかと前記バスラインとのア
クセスを排他的に行わせるようにしている。

【０００８】また、本発明の異周期シーケンサの排他制
御回路は、前記２つのシーケンサの動作周期を疑似的に
同期させるようにしている。

【０００９】さらに、本発明の異周期シーケンサの排他
制御回路は、前記２つのシーケンサを互いに異なる時間
帯に前記バスラインとアクセスさせるようにしている。

【００１０】

【発明の実施の形態】以下、図示した一実施形態に基い
て本発明を詳細に説明する。図１は、本発明の異周期シ
ーケンサの排他制御回路を備えたシーケンサのアクセス
制御回路の構成を示すブロック図である。図のように、
本発明の異周期シーケンサの排他制御回路１００は、同
一のバスラインで結ばれたファームウェア１０２、記憶
素子１０４、シーケンサ１０６、１０８を含み、記憶素
子１０４を介してファームウェア１０２とシーケンサ１
０６、１０８との間で制御データ等の送受信を行うシー
ケンサのアクセス制御回路に備えられる。また、この場
合、シーケンサ１０６のデータ等とシーケンサ１０８の
データ等は記憶素子１０４の異なるアドレス領域に格納
されるように、ファームウェア１０２で制御される。

【００１１】ここで、例えば、シーケンサ１０６に、周
波数４．８６ＭＨｚをベースクロックとして８１９２カ
ウント×１４周期で動作する、約２３．６ｍｓ周期のシ
ーケンサを採用するとする。一方、シーケンサ１０８
に、周波数４．８６ＭＨｚをベースクロックとして１２
１５カウント×９５周期で動作する、約２３．７５ｍｓ
周期のシーケンサを採用するとする。このとき、シーケ
ンサ１０６の周期とシーケンサ１０８の周期とは約０．
１５ｍｓの時間差があるため、図１に示した構成で動作
を繰り返した場合、シーケンサ１０６とシーケンサ１０
８とのシーケンス周期のずれが生じ、同一のバスライン
を共用できない。しかも、不規則に記憶素子１０４を介
してファームウェア１０２とシーケンサ１０６、１０８
との間で制御データ等の送受信を行った場合、各シーケ
ンサへの制御が競合し、各シーケンサで用いるデータ等
の衝突、破壊が生じかねない。

【００１２】そこで、本発明の異周期シーケンサの排他
制御回路１００は、次のような動作を行うことにより、
かかる問題の解決を図っている。以下、図２を参照して
説明する。

【００１３】まず、シーケンサ１０６に対しては、８１
９２カウント×１４周期のうち１〜４周期に限りバスラ
インとのアクセスを認める。また、シーケンサ１０８に
対しては、１２１５カウント×９５周期のうち２５〜９
３周期に限りバスラインとのアクセスを認める。このよ
うにすることで、各シーケンサが同時間帯にバスライン
とアクセスするのを回避できる。したがって、各シーケ
ンサへの制御が競合するといった不具合は生じない。

【００１４】次に、シーケンサ１０８における１２１５
カウント×９５周期のうちの９５周期目は、制御データ
等の送受信に無関係である。しかも、シーケンサ１０８
の１周期の時間は、シーケンサ１０６の周期との間に生
じた約０．１５ｍｓに相当する。そこで、本発明の異周
期シーケンサの排他制御回路は、シーケンサ１０８の９
４周期目終了直後に、内部に設けられたシーケンサ１０
８の周期をカウントするカウンタ（詳細は後述する）を
リセットし、シーケンサ１０８の９４周期目終了直後か
ら次の周期のカウントを開始する。このようにすること
で、シーケンサ１０６と疑似的に同期させることができ
る。したがって、シーケンサ１０６と同一のバスライン
を共用することが可能になる。

【００１５】次に、本発明の異周期シーケンサの排他制
御回路の具体的な構成を示しながらその動作について説
明する。図３は、本発明の異周期シーケンサの排他制御
回路の具体的な構成の一例を示すブロック図である。本
発明の異周期シーケンサの排他制御回路１００もシーケ
ンサ１０６、１０８と同様に周波数４．８６ＭＨｚをベ
ースクロックとしている。

【００１６】排他制御回路１００に４．８６ＭＨｚクロ
ックが入力すると、８１９２カウンタ３０２においてシ
ーケンサ１０６の動作がカウントされる。そして、８１
９２カウンタ３０２からの出力に基づき１４カウンタ３
０４においてシーケンサ１０６の周期がカウントされ
る。許可信号生成部３０６では、１４カウンタ３０４か
らの出力に基づき、シーケンサ１０６の動作が１〜４周
期である場合に限りシーケンサ１０６に向けて前記バス
ラインとのアクセスを許可する信号を送信する。

【００１７】一方、１２１５カウンタ３０８では、シー
ケンサ１０８の動作がカウントされる。そして、１２１
５カウンタ３０８からの出力に基づき９５カウンタ３１
０においてシーケンサ１０８の周期がカウントされる。
許可信号生成部３１２では、９５カウンタ３１０からの
出力に基づき、シーケンサ１０８の動作が２５〜９３周
期である場合に限りシーケンサ１０８に向けて前記バス
ラインとのアクセスを許可する信号を送信する。

【００１８】ここで、１４カウンタ３０４において１４
カウントがカウントされる（シーケンサ１０６の１４周
期目の動作が終了したことが確認される）と、９５カウ
ンタ３１０へ向けてリセット信号が送信される。このた
め、９５カウンタ３１０ではシーケンサ１０８の９５周
期目をシーケンサ１０８の１周期目であるとしてカウン
トしはじめることになる。このようにすることにより、
シーケンサ１０６の動作とシーケンサ１０８の動作を擬
似的に同期させることが可能になる。

【００１９】以上説明したように、本発明の異周期シー
ケンサの排他制御回路によれば、異なる周期で独立して
動作する２つのシーケンサの動作を擬似的に同期させる
ことができるため、同一のバスラインを共用することが
可能になる。したがって、２つのシーケンサに対するア
クセス制御回路を構成する場合、ハードウェアの規模を
小さくすることができ、コストの低減を図ることができ
る。また、各シーケンサに対して異なる時間帯にバスラ
インとアクセスさせることで、各制御が競合するといっ
た不具合が生じることもない。

【００２０】以上、本発明の一実施形態を図面に沿って
説明した。しかしながら本発明は前記実施形態に示した
事項に限定されず、特許請求の範囲の記載に基づいてそ
の変更、改良等が可能であることは明らかである。例え
ば、前記各シーケンサとは異なる周期で動作するシーケ
ンサを採用することも可能である。ただし、この場合に
も、前述したように、各シーケンサの動作を擬似的に同
期させることが必要である。また、前記ファームウェア
に代えてハードウェアを備えることも可能である。

【００２１】

【発明の効果】以上の如く本発明によれば、複数のシー
ケンサに対して同一のバスラインを通した制御を行うこ
とでき、かつコンパクトな回路構成が達成できるシーケ
ンサの排他制御回路を提供できる。

【図面の簡単な説明】

【図１】本発明の異周期シーケンサの排他制御回路を備
えたシーケンサのアクセス制御回路の構成を示すブロッ
ク図である。

【図２】シーケンサ１０６とシーケンサ１０８の動作を
説明するための図である。

【図３】本発明の異周期シーケンサの排他制御回路の具
体的な構成の一例を示すブロック図である。

【図４】従来の複数のシーケンサを備えたアクセス制御
回路の構成を示すブロック図である。

【符号の説明】

１００ 異周期シーケンサの排他制御回路 １０２、４０２ ファームウェア １０４、４０８、４１０ 記憶素子 １０６、１０８、４０４、４０６ シーケンサ ３０２ ８１９２カウンタ ３０４ １４カウンタ ３０６、３１２ 許可信号生成部 ３０８ １２１５カウンタ ３１０ ９５カウンタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ファームウェアまたはハードウェア、記
   憶手段、異なる周期で独立して動作する２つのシーケン
   サを同一のバスラインで結んで相互のアクセスを可能と
   した回路において、 前記２つのシーケンサの何れかと前記バスラインとのア
   クセスを排他的に行わせるようにしたことを特徴とする
   異周期シーケンサの排他制御回路。
2. 【請求項２】 前記２つのシーケンサの動作周期を疑似
   的に同期させるようにしたことを特徴とする請求項１に
   記載の異周期シーケンサの排他制御回路。
3. 【請求項３】 前記２つのシーケンサを互いに異なる時
   間帯に前記バスラインとアクセスさせるようにしたこと
   を特徴とする請求項２に記載の異周期シーケンサの排他
   制御回路。