JPH09330294A - Ｌｓｉ制御装置 - Google Patents
Ｌｓｉ制御装置Info
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- JPH09330294A JPH09330294A JP8171696A JP17169696A JPH09330294A JP H09330294 A JPH09330294 A JP H09330294A JP 8171696 A JP8171696 A JP 8171696A JP 17169696 A JP17169696 A JP 17169696A JP H09330294 A JPH09330294 A JP H09330294A
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Abstract
(57)【要約】
【課題】 ＬＳＩの種類によって回復時間が異なる場合
でも、待ち時間を常に最適の値に設定できるＬＳＩ制御
装置を提供する。 【解決手段】 ＬＳＩ１０は、入力信号レベルが「Ｈ」
状態及び「Ｌ」状態の一方である第一状態から他方であ
る第二状態に切り替わり、その後第一状態と同一信号レ
ベルの第三状態へ切り替わる場合に、所定の回復時間が
経過するまで当該第二状態に信号レベルを保持すること
が規定されており、その制御装置５０は下記の要件を備
える。保持時間設定手段１：回復時間と等しいか又は
それよりも長い保持時間を、ＬＳＩ１０の種類に応じて
変更可能に設定する。許可信号出力手段２０：ＬＳＩ
１０の入力信号レベルの第一状態から第二状態への切替
えに対応する所定のタイミングで時間計測を開始すると
ともに、上記保持時間が経過すれば、第二状態から第三
状態への信号レベルの切換えを許可する許可信号を送信
する。
でも、待ち時間を常に最適の値に設定できるＬＳＩ制御
装置を提供する。 【解決手段】 ＬＳＩ１０は、入力信号レベルが「Ｈ」
状態及び「Ｌ」状態の一方である第一状態から他方であ
る第二状態に切り替わり、その後第一状態と同一信号レ
ベルの第三状態へ切り替わる場合に、所定の回復時間が
経過するまで当該第二状態に信号レベルを保持すること
が規定されており、その制御装置５０は下記の要件を備
える。保持時間設定手段１：回復時間と等しいか又は
それよりも長い保持時間を、ＬＳＩ１０の種類に応じて
変更可能に設定する。許可信号出力手段２０：ＬＳＩ
１０の入力信号レベルの第一状態から第二状態への切替
えに対応する所定のタイミングで時間計測を開始すると
ともに、上記保持時間が経過すれば、第二状態から第三
状態への信号レベルの切換えを許可する許可信号を送信
する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ制御装置に
関する。
関する。
【０００２】
【従来の技術】近年、コンピュータにおいては、ＣＰＵ
に多数の周辺ＬＳＩを接続して用いることが多い。この
場合、ＣＰＵから周辺ＬＳＩへアクセスする場合に、Ｌ
ＳＩの回復時間が問題となることがある。例えばあるＬ
ＳＩのリード（読出し）信号間の回復時間がＴと規定さ
れていた場合、１回目にＬＳＩのリードアクセスが行わ
れた後、少なくとも時間Ｔが経過しなければ、次のリー
ドアクセスに移行することができない。そこでこの回復
時間を確保するために、リカバリーポートと呼ばれるＩ
／Ｏポートが従来より使用されている。例えばＬＳＩに
リードアクセスを行った後に、もう一度同じＬＳＩにリ
ードアクセスを行う場合、ＣＰＵはまずリカバリーポー
トをアクセスしてから、ＬＳＩへの２回目のリードを行
う。リカバリーポートはＣＰＵからのアクセスに伴いタ
イマー計測を開始し、所定の時間が経過した後に、ＣＰ
Ｕによる２回目のアクセスを許可するための信号を出力
することで、上記回復時間を確保する。
に多数の周辺ＬＳＩを接続して用いることが多い。この
場合、ＣＰＵから周辺ＬＳＩへアクセスする場合に、Ｌ
ＳＩの回復時間が問題となることがある。例えばあるＬ
ＳＩのリード（読出し）信号間の回復時間がＴと規定さ
れていた場合、１回目にＬＳＩのリードアクセスが行わ
れた後、少なくとも時間Ｔが経過しなければ、次のリー
ドアクセスに移行することができない。そこでこの回復
時間を確保するために、リカバリーポートと呼ばれるＩ
／Ｏポートが従来より使用されている。例えばＬＳＩに
リードアクセスを行った後に、もう一度同じＬＳＩにリ
ードアクセスを行う場合、ＣＰＵはまずリカバリーポー
トをアクセスしてから、ＬＳＩへの２回目のリードを行
う。リカバリーポートはＣＰＵからのアクセスに伴いタ
イマー計測を開始し、所定の時間が経過した後に、ＣＰ
Ｕによる２回目のアクセスを許可するための信号を出力
することで、上記回復時間を確保する。
【０００３】
【発明が解決しようとする課題】ここで、上記従来のリ
カバリーポートにおいては、ＣＰＵからのアクセスを受
けてから、許可信号を出力するまでのサイクル時間が固
定されている。しかし、一般にＬＳＩの回復時間はその
種類によって異なり、例えば上記サイクル時間として、
回復時間が最長のＬＳＩに対応するものを採用すると、
回復時間の短いＬＳＩにアクセスする場合には、余分な
待ち時間が生ずる問題がある。また、回復時間が最短の
ＬＳＩに対応するサイクル時間を採用した場合は、回復
時間の長いＬＳＩにアクセスする際に、リカバリーポー
トに複数回アクセスしなければ必要な回復時間を確保で
きない問題が生ずる。
カバリーポートにおいては、ＣＰＵからのアクセスを受
けてから、許可信号を出力するまでのサイクル時間が固
定されている。しかし、一般にＬＳＩの回復時間はその
種類によって異なり、例えば上記サイクル時間として、
回復時間が最長のＬＳＩに対応するものを採用すると、
回復時間の短いＬＳＩにアクセスする場合には、余分な
待ち時間が生ずる問題がある。また、回復時間が最短の
ＬＳＩに対応するサイクル時間を採用した場合は、回復
時間の長いＬＳＩにアクセスする際に、リカバリーポー
トに複数回アクセスしなければ必要な回復時間を確保で
きない問題が生ずる。
【０００４】本発明の課題は、ＬＳＩの種類によって回
復時間が異なる場合でも、待ち時間を常に最適の値に設
定できるＬＳＩ制御装置を提供することにある。
復時間が異なる場合でも、待ち時間を常に最適の値に設
定できるＬＳＩ制御装置を提供することにある。
【０００５】
【課題を解決するための手段及び作用・効果】本発明
は、入力信号レベルが、所定の電圧レベルよりも高い状
態（「Ｈ」状態）及び低い状態（「Ｌ」状態）のいずれ
か一方をとるものとされ、該入力信号レベルが、それら
「Ｈ」状態及び「Ｌ」状態の一方である第一状態から他
方の第二状態に切り替わり、その後第一状態と同一の信
号レベルを有する第三状態へ切り替わる場合に、少なく
とも予め定められた回復時間が経過するまでは、当該第
二状態に入力信号レベルを保持することが規定されたＬ
ＳＩの制御装置に係るものであり、上述の課題を解決す
るために下記の要件を備えて構成されることを特徴とす
る。 保持時間設定手段：ＬＳＩの回復時間と等しいか又は
それよりも長い所定の保持時間を、ＬＳＩの種類に応じ
て変更可能に設定する。 許可信号出力手段：ＬＳＩの入力信号レベルの、第一
状態から第二状態への切替えに対応する所定のタイミン
グで時間計測を開始するとともに、設定された保持時間
が経過すれば、第二状態から第三状態への信号レベルの
切替えを許可する許可信号を出力する。
は、入力信号レベルが、所定の電圧レベルよりも高い状
態（「Ｈ」状態）及び低い状態（「Ｌ」状態）のいずれ
か一方をとるものとされ、該入力信号レベルが、それら
「Ｈ」状態及び「Ｌ」状態の一方である第一状態から他
方の第二状態に切り替わり、その後第一状態と同一の信
号レベルを有する第三状態へ切り替わる場合に、少なく
とも予め定められた回復時間が経過するまでは、当該第
二状態に入力信号レベルを保持することが規定されたＬ
ＳＩの制御装置に係るものであり、上述の課題を解決す
るために下記の要件を備えて構成されることを特徴とす
る。 保持時間設定手段：ＬＳＩの回復時間と等しいか又は
それよりも長い所定の保持時間を、ＬＳＩの種類に応じ
て変更可能に設定する。 許可信号出力手段：ＬＳＩの入力信号レベルの、第一
状態から第二状態への切替えに対応する所定のタイミン
グで時間計測を開始するとともに、設定された保持時間
が経過すれば、第二状態から第三状態への信号レベルの
切替えを許可する許可信号を出力する。
【０００６】上記構成によれば、ＬＳＩの種類によって
回復時間が異なる場合でも、それに対応して許可信号が
出力されるまでの保持時間を適宜変更して設定すること
が可能であり、従来のリカバリーポートのように、回復
時間の短いＬＳＩに余分な待ち時間を生じさせたり、あ
るいは回復時間の長いＬＳＩの場合に、複数回のアクセ
スが必要となる等の不具合を解消することができる。
回復時間が異なる場合でも、それに対応して許可信号が
出力されるまでの保持時間を適宜変更して設定すること
が可能であり、従来のリカバリーポートのように、回復
時間の短いＬＳＩに余分な待ち時間を生じさせたり、あ
るいは回復時間の長いＬＳＩの場合に、複数回のアクセ
スが必要となる等の不具合を解消することができる。
【０００７】ここで、回復時間は、ＬＳＩに対する読出
指令を行うための信号（リード信号）又は書込指令を行
うための信号（ライト信号）のうち、上記第一状態に対
応するもののネゲートエッジから、同じく第三状態に対
応するもののアサートエッジに至る時間として定めるこ
とができる。なお、上記時間計測は、ＬＳＩの入力信号
レベルの第一状態から第二状態への切替えを直接検出し
て開始するようにしてもよいし、該切替えに関連する別
の信号を検出して開始するようにしてもよい。後者の場
合、時間計測の開始タイミングは、その別の信号の検出
を介してＬＳＩの入力信号レベルの切替えと対応付けら
れることとなるので、当該入力信号レベルの切替えタイ
ミングと必ずしも一致しないことがある。
指令を行うための信号（リード信号）又は書込指令を行
うための信号（ライト信号）のうち、上記第一状態に対
応するもののネゲートエッジから、同じく第三状態に対
応するもののアサートエッジに至る時間として定めるこ
とができる。なお、上記時間計測は、ＬＳＩの入力信号
レベルの第一状態から第二状態への切替えを直接検出し
て開始するようにしてもよいし、該切替えに関連する別
の信号を検出して開始するようにしてもよい。後者の場
合、時間計測の開始タイミングは、その別の信号の検出
を介してＬＳＩの入力信号レベルの切替えと対応付けら
れることとなるので、当該入力信号レベルの切替えタイ
ミングと必ずしも一致しないことがある。
【０００８】また、ＣＰＵ等主制御部に対してＬＳＩが
複数接続され、該主制御部が、それらＬＳＩのいずれか
に選択的にアクセスするようになっている場合、それら
各ＬＳＩの保持時間データを記憶する保持時間記憶手段
を設けておき、保持時間設定手段は、主制御部が選択し
たＬＳＩに対応する保持時間データを保持時間記憶手段
から読み出し、それに基づいて保持時間を設定するもの
として構成することができる。こうすれば、選択される
ＬＳＩに応じて保持時間が自動設定されるので便利であ
る。
複数接続され、該主制御部が、それらＬＳＩのいずれか
に選択的にアクセスするようになっている場合、それら
各ＬＳＩの保持時間データを記憶する保持時間記憶手段
を設けておき、保持時間設定手段は、主制御部が選択し
たＬＳＩに対応する保持時間データを保持時間記憶手段
から読み出し、それに基づいて保持時間を設定するもの
として構成することができる。こうすれば、選択される
ＬＳＩに応じて保持時間が自動設定されるので便利であ
る。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を、図
面に示す実施例を参照して説明する。図１は、複数のＬ
ＳＩを含んで構成され、かつ本発明の一実施例としての
ＬＳＩ制御装置を含んで構成されたコンピュータシステ
ムの一例を示している。すなわち、ＬＳＩ制御装置５０
は、ＣＰＵ１、リカバリーポート２、ＲＤＹ信号発生装
置３、アドレスデコーダ４、ＲＯＭ５等を含んで構成さ
れており、これに複数のＬＳＩ１０が接続されてコンピ
ュータシステム１００が構築されている。ここで、リカ
バリーポート２及びＲＤＹ信号発生装置３が許可信号送
信部（許可信号出力手段）２０を構成するとともに、Ｒ
ＯＭ５は保持時間記憶手段として機能する。また、ＣＰ
Ｕ１は、ＬＳＩ制御装置５０の保持時間設定手段の主体
をなすとともに、コンピュータシステム１００の主制御
部としての役割も果たす。さらに、ＣＰＵ１、リカバリ
ーポート２及びＲＤＹ信号発生装置３へは、図示しない
クロック回路から所定の周波数のクロックパルスが入力
されるようになっている。
面に示す実施例を参照して説明する。図１は、複数のＬ
ＳＩを含んで構成され、かつ本発明の一実施例としての
ＬＳＩ制御装置を含んで構成されたコンピュータシステ
ムの一例を示している。すなわち、ＬＳＩ制御装置５０
は、ＣＰＵ１、リカバリーポート２、ＲＤＹ信号発生装
置３、アドレスデコーダ４、ＲＯＭ５等を含んで構成さ
れており、これに複数のＬＳＩ１０が接続されてコンピ
ュータシステム１００が構築されている。ここで、リカ
バリーポート２及びＲＤＹ信号発生装置３が許可信号送
信部（許可信号出力手段）２０を構成するとともに、Ｒ
ＯＭ５は保持時間記憶手段として機能する。また、ＣＰ
Ｕ１は、ＬＳＩ制御装置５０の保持時間設定手段の主体
をなすとともに、コンピュータシステム１００の主制御
部としての役割も果たす。さらに、ＣＰＵ１、リカバリ
ーポート２及びＲＤＹ信号発生装置３へは、図示しない
クロック回路から所定の周波数のクロックパルスが入力
されるようになっている。
【００１０】リカバリーポート２、ＲＯＭ５及び複数の
ＬＳＩ１０の各デバイスはＣＰＵ１のアドレス空間の所
定の領域に割り当てられ、アドレスデコーダ４は、ＣＰ
Ｕ１からリード信号もしくはライト信号及びアドレス信
号を受けて、そのアドレス信号で指定されるデバイスに
選択信号を送信する。そして、リード信号が出された場
合には、上記選択信号により選択されたデバイスからデ
ータが読み出され、データバスを通ってＣＰＵ１へ送信
される。また、ライト信号が出された場合は、ＣＰＵ１
から選択されたデバイスへデータバスを通ってデータが
送信される。また、各デバイスに送信される選択信号は
それぞれ分岐して、ＲＤＹ信号発生装置３にも入力され
るようになっている。また、ＲＤＹ信号発生装置３は、
リカバリーポート２、ＲＯＭ５及びＬＳＩ１０の各デバ
イスからの零信号を受けて、ＲＤＹ信号をＣＰＵ１へ出
力する。ここで、リカバリーポート２からの零信号を受
けて出力されるＲＤＹ信号が、本発明でいう許可信号に
相当する。なお、本実施例においては、選択信号、零信
号及びＲＤＹ信号はＬレベルをアクティブとしている。
ＬＳＩ１０の各デバイスはＣＰＵ１のアドレス空間の所
定の領域に割り当てられ、アドレスデコーダ４は、ＣＰ
Ｕ１からリード信号もしくはライト信号及びアドレス信
号を受けて、そのアドレス信号で指定されるデバイスに
選択信号を送信する。そして、リード信号が出された場
合には、上記選択信号により選択されたデバイスからデ
ータが読み出され、データバスを通ってＣＰＵ１へ送信
される。また、ライト信号が出された場合は、ＣＰＵ１
から選択されたデバイスへデータバスを通ってデータが
送信される。また、各デバイスに送信される選択信号は
それぞれ分岐して、ＲＤＹ信号発生装置３にも入力され
るようになっている。また、ＲＤＹ信号発生装置３は、
リカバリーポート２、ＲＯＭ５及びＬＳＩ１０の各デバ
イスからの零信号を受けて、ＲＤＹ信号をＣＰＵ１へ出
力する。ここで、リカバリーポート２からの零信号を受
けて出力されるＲＤＹ信号が、本発明でいう許可信号に
相当する。なお、本実施例においては、選択信号、零信
号及びＲＤＹ信号はＬレベルをアクティブとしている。
【００１１】図２はＲＯＭ５の内容を示すものであり、
各ＬＳＩ１０毎にその回復時間に対応して定められた保
持時間Ｔのデータ５ｂが、各ＬＳＩのアドレス情報５ｃ
と対応付けて記憶されている。保持時間Ｔは、各ＬＳＩ
１０毎に定められた回復時間と等しいか又はそれよりも
長い値を有するものとされている。また、ＲＯＭ５に
は、その保持時間データ５ｂに基づいて保持時間を設定
するための設定プログラム５ａも格納されている。
各ＬＳＩ１０毎にその回復時間に対応して定められた保
持時間Ｔのデータ５ｂが、各ＬＳＩのアドレス情報５ｃ
と対応付けて記憶されている。保持時間Ｔは、各ＬＳＩ
１０毎に定められた回復時間と等しいか又はそれよりも
長い値を有するものとされている。また、ＲＯＭ５に
は、その保持時間データ５ｂに基づいて保持時間を設定
するための設定プログラム５ａも格納されている。
【００１２】また、図３は、リカバリーポート２及びＲ
ＤＹ信号発生装置３の内部構造を示すブロック図であ
る。リカバリーポート２は、ＲＯＭ５から読み出され、
データバスを介して送られてくる保持時間データをラッ
チするラッチ回路３１、クロックパルスを受けてカウン
ト値をインクリメントするカウンタ３２、それらラッチ
回路３１及びカウンタ３２からの信号を比較し、両者が
一致した場合に零信号をＬレベル出力する比較器３３等
を含んでおり、タイマー手段として機能する。なお、ラ
ッチ回路３１及びカウンタ３２は、それぞれアドレスデ
コーダ４からのリカバリーポート選択信号を受けて、デ
ータのラッチ及びカウント値のクリアをぞれぞれ行うよ
うになっている。
ＤＹ信号発生装置３の内部構造を示すブロック図であ
る。リカバリーポート２は、ＲＯＭ５から読み出され、
データバスを介して送られてくる保持時間データをラッ
チするラッチ回路３１、クロックパルスを受けてカウン
ト値をインクリメントするカウンタ３２、それらラッチ
回路３１及びカウンタ３２からの信号を比較し、両者が
一致した場合に零信号をＬレベル出力する比較器３３等
を含んでおり、タイマー手段として機能する。なお、ラ
ッチ回路３１及びカウンタ３２は、それぞれアドレスデ
コーダ４からのリカバリーポート選択信号を受けて、デ
ータのラッチ及びカウント値のクリアをぞれぞれ行うよ
うになっている。
【００１３】一方、ＲＤＹ信号発生装置３はフリップフ
ロップ回路（以下、ＦＦ回路と略記する）３４を主体に
構成されている。ＲＤＹ信号は、ＦＦ回路３４のポート
ＱからＬレベル出力されるようになっており、分岐され
た各デバイスに対する選択信号のいずれかが、ＯＲ回路
３６を介してポートＰに入力されると、ＦＦ回路３４は
ＲＤＹ信号をＨレベルにクリアする。そしてこの状態
で、リカバリーポート２の比較器３３からの零信号がポ
ートＤにＬレベル入力されると、ＦＦ回路３４はクロッ
クパルスを１つ受けた場合にその立ち上がりのタイミン
グで、１クロック分のＲＤＹ信号をポートＱからＬレベ
ル出力するようになっている。なお、ＲＯＭ５あるいは
ＬＳＩ１０からの零信号を受けた場合もＲＤＹ信号が出
力されるように、リカバリーポート２を含めた各デバイ
スからの零信号は、ＯＲ回路３５を介してＦＦ回路３４
のポートＤに入力される。
ロップ回路（以下、ＦＦ回路と略記する）３４を主体に
構成されている。ＲＤＹ信号は、ＦＦ回路３４のポート
ＱからＬレベル出力されるようになっており、分岐され
た各デバイスに対する選択信号のいずれかが、ＯＲ回路
３６を介してポートＰに入力されると、ＦＦ回路３４は
ＲＤＹ信号をＨレベルにクリアする。そしてこの状態
で、リカバリーポート２の比較器３３からの零信号がポ
ートＤにＬレベル入力されると、ＦＦ回路３４はクロッ
クパルスを１つ受けた場合にその立ち上がりのタイミン
グで、１クロック分のＲＤＹ信号をポートＱからＬレベ
ル出力するようになっている。なお、ＲＯＭ５あるいは
ＬＳＩ１０からの零信号を受けた場合もＲＤＹ信号が出
力されるように、リカバリーポート２を含めた各デバイ
スからの零信号は、ＯＲ回路３５を介してＦＦ回路３４
のポートＤに入力される。
【００１４】以下、コンピュータシステム１００の作動
について説明する。まず、設定プログラム５ａ（図２）
に従い、アクセスすべきＬＳＩ１０の保持時間の設定が
行われる。その処理の流れは図４に示す通りであって、
まずＳ１において、アクセスすべきＬＳＩ１０に対応す
る保持時間データのアドレス信号と、リード信号をアド
レスデコーダ４に送信する。これにより、アドレスデコ
ーダ４からＲＯＭ５に対しＲＯＭ選択信号が送信され、
ＲＯＭ５からＣＰＵ１に保持時間データが送られる。Ｃ
ＰＵ１はＳ２でそのデータを受け、次いでＳ３でリカバ
リーポート２の存在するアドレス信号と保持時間データ
とライト信号とを出力する。このうち、アドレス信号と
ライト信号はアドレスデコーダ４に送られ、アドレスデ
コーダ４はこれを受けてリカバリーポート選択信号をＬ
レベルに出力する。リカバリーポート選択信号はリカバ
リーポート２のラッチ回路３１及びカウンタ３２（図
３）にそれぞれ送られる。ラッチ回路３１はリカバリー
ポート選択信号を受けてＣＰＵ１からの保持時間データ
をラッチし、これを比較器３３に出力する。これによ
り、保持時間の設定が完了したこととなる。
について説明する。まず、設定プログラム５ａ（図２）
に従い、アクセスすべきＬＳＩ１０の保持時間の設定が
行われる。その処理の流れは図４に示す通りであって、
まずＳ１において、アクセスすべきＬＳＩ１０に対応す
る保持時間データのアドレス信号と、リード信号をアド
レスデコーダ４に送信する。これにより、アドレスデコ
ーダ４からＲＯＭ５に対しＲＯＭ選択信号が送信され、
ＲＯＭ５からＣＰＵ１に保持時間データが送られる。Ｃ
ＰＵ１はＳ２でそのデータを受け、次いでＳ３でリカバ
リーポート２の存在するアドレス信号と保持時間データ
とライト信号とを出力する。このうち、アドレス信号と
ライト信号はアドレスデコーダ４に送られ、アドレスデ
コーダ４はこれを受けてリカバリーポート選択信号をＬ
レベルに出力する。リカバリーポート選択信号はリカバ
リーポート２のラッチ回路３１及びカウンタ３２（図
３）にそれぞれ送られる。ラッチ回路３１はリカバリー
ポート選択信号を受けてＣＰＵ１からの保持時間データ
をラッチし、これを比較器３３に出力する。これによ
り、保持時間の設定が完了したこととなる。
【００１５】そして、カウンタ３２は、リカバリーポー
ト選択信号を受けることでカウント値をクリアするとと
もに、その後クロックパルスを受ける毎にその立ち上が
りでカウント値をインクリメントしていき、そのカウン
ト値を比較器３３に出力する。比較器３３は、そのカウ
ント値とラッチ回路３１からのデータ値とが一致した時
点で零信号をＲＤＹ信号発生装置３に対しＬレベル出力
する。ＲＤＹ信号発生装置３は、この信号を受けてＲＤ
Ｙ信号を１クロック期間ＬレベルにしてＣＰＵ１に返
し、保持時間が経過してＬＳＩ１０へのアクセスが可能
となったことを通知する。ＣＰＵ１はこれを受けてライ
ト信号をＨレベルに戻した後、以降のＬＳＩ１０へのア
クセス動作へ移る。一方、アドレスデコーダ４はリカバ
リーポート選択信号をＨレベルに戻す。リカバリーポー
ト選択信号がＨレベルとなることで、リカバリーポート
２の零信号がＨに戻されて、カウンタ３２のカウント動
作が停止する。
ト選択信号を受けることでカウント値をクリアするとと
もに、その後クロックパルスを受ける毎にその立ち上が
りでカウント値をインクリメントしていき、そのカウン
ト値を比較器３３に出力する。比較器３３は、そのカウ
ント値とラッチ回路３１からのデータ値とが一致した時
点で零信号をＲＤＹ信号発生装置３に対しＬレベル出力
する。ＲＤＹ信号発生装置３は、この信号を受けてＲＤ
Ｙ信号を１クロック期間ＬレベルにしてＣＰＵ１に返
し、保持時間が経過してＬＳＩ１０へのアクセスが可能
となったことを通知する。ＣＰＵ１はこれを受けてライ
ト信号をＨレベルに戻した後、以降のＬＳＩ１０へのア
クセス動作へ移る。一方、アドレスデコーダ４はリカバ
リーポート選択信号をＨレベルに戻す。リカバリーポー
ト選択信号がＨレベルとなることで、リカバリーポート
２の零信号がＨに戻されて、カウンタ３２のカウント動
作が停止する。
【００１６】なお、ＬＳＩ１０に対するリードアクセス
とライトアクセスとの組合せに応じて、その規定された
回復時間が異なることがある、具体的には、次の４通り
のパターンが想定される。 (1)リード信号が出された後、再びリード信号が出され
る場合。 (2)リード信号が出された後、ライト信号が出される場
合。 (3)ライト信号が出された後、リード信号が出される場
合。 (4)ライト信号が出された後、再びライト信号が出され
る場合。 この場合、前述の保持時間をパターン毎に異なる値に設
定する構成とすることができる。
とライトアクセスとの組合せに応じて、その規定された
回復時間が異なることがある、具体的には、次の４通り
のパターンが想定される。 (1)リード信号が出された後、再びリード信号が出され
る場合。 (2)リード信号が出された後、ライト信号が出される場
合。 (3)ライト信号が出された後、リード信号が出される場
合。 (4)ライト信号が出された後、再びライト信号が出され
る場合。 この場合、前述の保持時間をパターン毎に異なる値に設
定する構成とすることができる。
【００１７】なお、本発明は以上詳述した実施例に限定
されるものではなく、その趣旨を逸脱しない範囲におい
て種々の変更を加えることができる。
されるものではなく、その趣旨を逸脱しない範囲におい
て種々の変更を加えることができる。
【図１】本発明のＬＳＩ制御装置が適用されたコンピュ
ータシステムのブロック図。
ータシステムのブロック図。
【図２】そのＲＯＭの内容を示す説明図。
【図３】その許可信号送信部の細部の構成を示すブロッ
ク図。
ク図。
【図４】ＬＳＩの保持時間の設定処理の流れを示すフロ
ーチャート。
ーチャート。
１ ＣＰＵ（保持時間設定手段） ２ リカバリーポート ３ ＲＤＹ信号発生装置 ５ ＲＯＭ（保持時間データ記憶手段） ５ａ 設定プログラム（保持時間設定手段） １０ ＬＳＩ ２０ 許可信号送信部（許可信号出力手段） ５０ ＬＳＩ制御装置
Claims (3)
- 【請求項１】 入力信号レベルが、所定の電圧レベルよ
りも高い状態（以下「Ｈ」状態という）及び低い状態
（以下、「Ｌ」状態という）のいずれか一方をとるもの
とされ、該入力信号レベルが、それら「Ｈ」状態及び
「Ｌ」状態の一方である第一状態から他方である第二状
態に切り替わり、その後前記第一状態と同一の信号レベ
ルを有する第三状態へ切り替わる場合に、所定の回復時
間が経過するまでは、当該第二状態に前記入力信号レベ
ルを保持することが規定されたＬＳＩの制御装置であっ
て、 前記ＬＳＩの回復時間と等しいか又はそれよりも長い所
定の保持時間を、前記ＬＳＩの種類に応じて変更可能に
設定する保持時間設定手段と、 前記ＬＳＩの入力信号レベルの、前記第一状態から第二
状態への切替えに対応する所定のタイミングで時間計測
を開始するとともに、前記設定された保持時間が経過す
れば、前記第二状態から前記第三状態への信号レベルの
切替えを許可する許可信号を出力する許可信号出力手段
と、 を備えたことを特徴とするＬＳＩ制御装置。 - 【請求項２】 前記回復時間は、前記ＬＳＩに対する読
出し及び／又は書込みを指令する信号のうち、前記第一
状態に対応するもののネゲートエッジから、同じく前記
第三状態に対応するもののアサートエッジに至る時間と
して定められている請求項１記載のＬＳＩ制御装置。 - 【請求項３】 ＣＰＵ等の主制御部に対して前記ＬＳＩ
が複数接続され、該主制御部はそれらＬＳＩのいずれか
に選択的にアクセスするようになっており、さらに、 それら各ＬＳＩの前記保持時間データを記憶する保持時
間記憶手段が設けられ、前記保持時間設定手段は、前記
主制御部が選択したＬＳＩに対応する保持時間データを
その保持時間記憶手段から読み出して、それに基づいて
前記保持時間を設定するようになっている請求項１又は
２に記載のＬＳＩ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171696A JPH09330294A (ja) | 1996-06-10 | 1996-06-10 | Ｌｓｉ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8171696A JPH09330294A (ja) | 1996-06-10 | 1996-06-10 | Ｌｓｉ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330294A true JPH09330294A (ja) | 1997-12-22 |
Family
ID=15927999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8171696A Pending JPH09330294A (ja) | 1996-06-10 | 1996-06-10 | Ｌｓｉ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330294A (ja) |
-
1996
- 1996-06-10 JP JP8171696A patent/JPH09330294A/ja active Pending
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