JP2002244919A

JP2002244919A - Ｄｒａｍインターフェース回路

Info

Publication number: JP2002244919A
Application number: JP2001043742A
Authority: JP
Inventors: Shiro Shimizu; 史郎清水; Takeyuki Takayama; 強之高山
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-02-20
Filing date: 2001-02-20
Publication date: 2002-08-30

Abstract

(57)【要約】【課題】比較的単純な回路構成で、低優先のアクセス
が占有して高優先のアクセスが待たされる時間を短く
し、各アクセス系統におけるＦＩＦＯバッファの段数を
少なくする。【解決手段】調停の可能タイミング／不可能タイミン
グを示すサンプル／ホールド制御信号を発生するタイミ
ング発生部１７を設け、タイミング発生部１７におい
て、前回のアクセス時の動作モード、行アドレス一致検
出結果およびリードライト切り換わり検出結果に基づき
次回の動作モードを決定してアクセスタイミングを生成
するとともに、サンプル／ホールド制御信号を生成し、
アービタ部１６において、タイミング発生部１７より生
成したサンプル／ホールド制御信号に応じて１アクセス
サイクル毎にアクセス調停を行い、複数のアクセス系統
を構成する周辺回路のアドレスカウンタおよびデータバ
スの制御を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的に使われ
る、高速ページモードやＥＤＯモードが可能なＤＲＡＭ
（ダイナミックランダムアクセスメモリ）を使用する際
に用いられるＤＲＡＭインターフェース回路に関するも
のである。

【０００２】

【従来の技術】図１３に従来のＤＲＡＭインターフェー
ス回路のブロック図を示す。図１３において、１３１は
一般的に使われる汎用のＤＲＡＭであり、アドレスバ
ス、データバスのほかに、ＲＡＳ（ロウアドレス・スト
ローブ）、ＣＡＳ（カラムアドレス・ストローブ）、Ｗ
Ｅ（ライトイネーブル）等を端子としてもつ。

【０００３】１３２はＤＲＡＭ１３１にアクセスする時
のタイミングを生成するＤＲＡＭインターフェース回路
であり、その複数のアクセス系統を構成する周辺回路も
合わせて示している。

【０００４】ＤＲＡＭインターフェース回路１３２で
は、複数のアクセス系統（アクセス１〜アクセス３）１
３３〜１３５を持ち、複数のアクセス系統１３３〜１３
５において、それぞれ、ＦＩＦＯ（先入れ先出し）バッ
ファおよびアドレスカウンタを持っている。

【０００５】１３６は複数のアクセス系統１３３〜１３
５からのアクセス要求に対する調停を行いバス選択信号
を発生するアービタである。

【０００６】１３７はアクセス時において通常アクセス
後のページアクセスの繰り返し回数を計算するアクセス
回数計算回路である。

【０００７】１３８はアクセス制御回路であり、アービ
タ１３６によって受付けられたアクセスと、アクセス回
数計算回路１３７によって算出されたタイミング情報と
より、アクセスの制御を行う（通常モードアクセス、ペ
ージモードアクセス）。

【０００８】１３９はアクセス制御回路１３８からの信
号を入力するタイミング発生回路であり、このタイミン
グ発生回路１３９にてＲＡＳ、ＣＡＳ等の信号を生成し
て、ＤＲＡＭ１３１へ与える。

【０００９】以上のように構成されたＤＲＡＭインター
フェース回路について、以下、その動作を図１４の信号
波形図を用いて説明する。図１４には、アクセス１〜３
のアクセス時の動作（通常モード→ページモード→ＮＯ
Ｐ）を示している。アクセス１〜３は、それぞれ動作固
定タイミングで行われる。同図には、アクセス３におけ
るＲＡＳおよびＣＡＳを合わせて示している。また、同
図にはアクセス１について、要求、受付および処理中の
動作がタイムチャートとして示され、さらにバス選択信
号が示されている。

【００１０】上記構成の回路においては、複数のアクセ
ス系統を持つ場合、それぞれにアクセス優先順位が設定
される。優先順位というのは、複数のアクセスが同時に
発生した場合に、処理を行う順番をつけるためのもので
ある。

【００１１】図１４には、優先度の低いアクセス３のア
クセス要求が、優先度の高いアクセス１のアクセス要求
よりも少し前に発生した場合のタイミングが示されてい
る。アービタ１３６は、アクセス３のアクセス要求に基
づいて、アクセス３の受付を行い、アドレスバス、デー
タバスはアクセス３のラインが選択され、アクセス３が
処理中となる。これにより、アクセス回数計算回路１３
７で算出されたタイミング情報に基づいて、アクセス制
御回路１３８が起動し、タイミング発生回路１３９にお
けるＲＡＳ、ＣＡＳ等の信号生成や、アドレスカウンタ
のインクリメントやデータラッチ等の制御を行う。アク
セス３の一連の処理が終了するまで、高優先のアクセス
１は待機状態となり、アクセス３の処理の終了後にアク
セス１の受付が行われ、アクセス１が処理中となる。ま
た、この間、優先度が中のアクセス２のアクセス要求が
発生しても、さらにアクセス１の処理が終了するまで待
たされてしまう。

【００１２】

【発明が解決しようとする課題】上述したように、従来
のＤＲＡＭインターフェース回路においては、複数のア
クセス系統が存在する場合、アービタ１３６を介し、受
付けられたアクセスに対し、規定の処理を行った後、再
調停し、順次処理を行っていった。

【００１３】しかしながら、従来のＤＲＡＭインターフ
ェース回路の構成では、図１４に示すように、低優先の
バースト的なアクセスによって、高優先のアクセスが待
たされるようなことがあり、オーバーフローを避けるた
めに、ＦＩＦＯバッファの段数を増やす必要が出てく
る。すると、高優先のバースト転送期間が延び、その間
待たされる低優先アクセス系のＦＩＦＯバッファの段数
も増やす必要がある構成となってしまう。

【００１４】また、従来の構成だと、アクセスの度に通
常モード後のページモードの回数を指定してタイミング
を発生させる必要があり、各アクセス系統で、図１４に
示すような通常→ページ→ＮＯＰ（No Operation）と固
定したアクセスパターンを持つことになる。すなわち、
アクセス系統が変わるたびに通常モードに戻ってしま
い、ページヒット率が下がってしまう。さらに、アクセ
ス系統が増えると、非常に複雑な動作となり回路も大き
くなってしまう。

【００１５】本発明は、上記従来の問題点を解決するも
ので、比較的単純な回路構成で、低優先のアクセスが占
有して高優先のアクセスが待たされる時間を短くし、各
アクセス系統におけるＦＩＦＯバッファの段数を少なく
できるＤＲＡＭインターフェース回路を提供することを
目的とする。

【００１６】

【課題を解決するための手段】この課題を解決するため
に、本発明の請求項１記載のＤＲＡＭインターフェース
回路は、ページモードアクセスを有するＤＲＡＭを駆動
するＤＲＡＭインターフェース回路であって、複数のア
クセス系統の調停を行うアービタと、アービタによる調
停の可能期間および不能期間を設定するサンプル／ホー
ルド制御部とによって構成されたアービタ部と、前回の
アクセス時と次回のアクセス時とで行アドレスの一致を
検出する行アドレス一致検出回路と、前回のアクセス時
と次回のアクセス時とでリードライトの切り替わりを検
出するリードライト切り換わり検出回路と、前回のアク
セス時の動作モードを記憶する前状態記憶回路と、行ア
ドレス一致検出回路、リードライト切り換わり検出回路
および前状態記憶回路の出力をデコードして次回のアク
セス時の動作モードを設定する所定の数値を生成するデ
コーダと、デコーダから出力される数値を初期値として
ＤＲＡＭクロックをカウントするタイミング発生カウン
タとから構成され、タイミング発生カウンタのカウント
値に応じてＤＲＡＭへのアクセスタイミングを発生させ
るとともに、調停の可能タイミング／不可能タイミング
を示すサンプル／ホールド制御信号を発生するタイミン
グ発生部とを備え、タイミング発生部において、前回の
アクセス時の動作モード、行アドレス一致検出結果およ
びリードライト切り換わり検出結果に基づき次回の動作
モードを決定してアクセスタイミングを生成するととも
に、サンプル／ホールド制御信号を生成し、アービタ部
において、タイミング発生部より生成したサンプル／ホ
ールド制御信号に応じてアクセス調停を行い、複数のア
クセス系統を構成する周辺回路のアドレスカウンタおよ
びデータバスの制御を行うようにしたことを特徴とす
る。

【００１７】この構成によれば、アービタ部において、
アービタとサンプル／ホールド制御部に設け、タイミン
グ発生部より生成したサンプル／ホールド制御信号によ
ってアクセス調停の可能／不能を制御することにより、
複数のアクセスが発生した時に、低優先のアクセスがバ
ースト的にアクセスを占有し、高優先のアクセスが待た
されるようなことがなく、結果的に各アクセス系のＦＩ
ＦＯバッファの段数を減らすことができる。しかも、そ
のための回路構成としては、サンプル／ホールド制御部
を設け、タイミング発生回路にてサンプル／ホールド制
御信号を作成するだけであるため、簡単である。

【００１８】本発明の請求項２記載のＤＲＡＭインター
フェース回路は、請求項１記載のＤＲＡＭインターフェ
ース回路において、アドレスカウンタを含む周辺回路に
与える周辺回路クロックの周波数をＤＲＡＭクロックの
周波数の半分にし、サンプル／ホールド制御信号におけ
る調停を可能とするサンプル期間中においてＤＲＡＭク
ロックの１クロック毎にサンプル動作とホールド動作と
を交互に行い、アクセス調停のタイムスロットをＤＲＡ
Ｍクロックの偶数周期に設定したことを特徴とする。

【００１９】この構成によれば、周辺回路クロックをＤ
ＲＡＭクロックの半分にすることが可能となり、消費電
流を低減させ、しかも、全体的なＤＲＡＭアクセス回数
（処理能力）をほとんど落とさないまま、マージンのあ
る設計を可能とした。

【００２０】本発明の請求項３記載のＤＲＡＭインター
フェース回路は、請求項１記載のＤＲＡＭインターフェ
ース回路において、タイミング発生部において、前回の
アクセス時の動作モードがページモードであることを記
憶し、次回のアクセス時の動作モードが、通常モード、
リフレッシュモード、もしくはＮＯＰとなることを検出
したときに、ページモード終了時からロウアドレス・ス
トローブを不活性にするまでの間に所定の遷移期間を設
けたことを特徴とする。

【００２１】この構成によれば、ＥＤＯ−ＤＲＡＭ使用
時にページモードから通常モードもしくはリフレッシュ
モードへと遷移していく時には、ページアクセスの最後
のデータをラッチタイミングまで確定させておく必要が
あるが、このようなＥＤＯ−ＤＲＡＭのアクセスに容易
に対応することができる。

【００２２】本発明の請求項４記載のＤＲＡＭインター
フェース回路は、請求項１記載のＤＲＡＭインターフェ
ース回路において、タイミング発生部において、前回の
アクセスがリードアクセスもしくはライトアクセスであ
ることを記憶し、次回のアクセスでリードライトが切り
換わらず、かつ行アドレスが一致しているときにはアク
セス系統の切り換えにかかわらず次回のアクセス時の動
作モードをページモードに設定し、前回のアクセスがリ
ードアクセスもしくはライトアクセスであることを記憶
し、次回のアクセスでリードライトが切り換わったとき
には、行アドレスが一致していても、次回のアクセス時
の動作モードを通常モードに戻すことを特徴とする。

【００２３】この構成によれば、アクセス系統が変わっ
ても、行アドレスの一致検出がされ、さらにリードライ
トの切り換わりがなかった場合は、ページモードのまま
でアクセスを続けることができ、回路の高速化を実現で
きる。

【００２４】本発明の請求項５記載のＤＲＡＭインター
フェース回路は、リードアクセスもしくはライトアクセ
スからＮＯＰになるときにデータバスを出力状態とする
ことを特徴とする。

【００２５】この構成によれば、データバスがフローテ
ィング状態となることを防ぐことことができる。

【００２６】本発明の請求項６記載のＤＲＡＭインター
フェース回路は、請求項５記載のＤＲＡＭインターフェ
ース回路において、リードアクセスもしくはライトアク
セスからＮＯＰになるときにデータバスを出力状態とす
る際に、ＮＯＰに変化してからデータバスを出力状態に
するまでに少しインターバルを置くことを特徴とする。

【００２７】この構成によれば、データバス上のデータ
の衝突を防ぐことができる。

【００２８】本発明の請求項７記載のＤＲＡＭインター
フェース回路は、ＤＲＡＭインターフェース回路におい
て、リードアクセスもしくはライトアクセスからＮＯＰ
になるときに出力状態とし、かつＮＯＰとなる直前にリ
ードもしくはライトしたデータをそのまま出力すること
を特徴とする。

【００２９】この構成によれば、データバスのスイッチ
ング動作をなくし、消費電流を減らすことができること
ができる。

【００３０】

【発明の実施の形態】[実施の形態１]つぎに、本発明に
よるＤＲＡＭインターフェース回路の実施の形態につい
て説明する。

【００３１】図１は本発明によるＤＲＡＭインターフェ
ース回路の一例を示すブロック図である。図１におい
て、１１は汎用のＤＲＡＭであり、アドレスバス、デー
タバスのほかに、ＲＡＳ（ロウアドレス・ストロー
ブ）、ＣＡＳ（カラムアドレス・ストローブ）、ＷＥ
（ライトイネーブル）等を端子としてもつ。

【００３２】１２はＤＲＡＭ１１にアクセスする時のタ
イミングを生成するＤＲＡＭインターフェース回路で、
複数のアクセス系統に対応した周辺回路も合わせて図示
している。

【００３３】ＤＲＡＭインターフェース回路１２では、
複数のアクセス系統（アクセス１〜アクセス３）１３〜
１５を持ち、複数のアクセス系統１３〜１５において、
それぞれ、ＦＩＦＯバッファおよびアドレスカウンタを
持っている。

【００３４】１６はアービタ部であり、複数のアクセス
要求が同時に発生した場合に調停を行う。具体的には、
複数のアクセス系統の調停を行うアービタ４１と、アー
ビタによる調停の可能期間および不能期間を設定するサ
ンプル／ホールド制御部４２とによって構成されてい
る。

【００３５】１７はタイミング発生部であり、タイミン
グ発生カウンタ１７５を持ち、状態の遷移に応じてＲＡ
Ｓ、ＣＡＳ等の信号を発生させる。

【００３６】まず、タイミング発生部１７について、以
下その具体的な構成および動作を説明する。

【００３７】タイミング発生部１７において、１７１は
行アドレス一致検出回路であり、前回のアクセス動作時
の行アドレスを保持するラッチ回路１７１Ａと、ラッチ
回路に１７１Ａに保持された前回のアクセス動作時の行
アドレスと次回のアクセス動作時の行アドレスとを比較
する比較回路１７１Ｂとで構成される。そして、前回の
アクセス時と次回のアクセス時とで行アドレスの一致を
検出する。

【００３８】１７２はリードライト切り換わり検出回路
であり、前回のアクセス動作時におけるリードライト信
号を保持するラッチ回路１７２Ａと、ラッチ回路１７２
Ａに保持された前回のアクセス動作時におけるリードラ
イト信号と次回のリードライト信号とを比較する比較回
路（排他的論理和回路）で構成される。そして、前回の
アクセス時と次回のアクセス時とでリードライトの切り
替わりを検出する。

【００３９】１７３は前回のアクセス時における動作モ
ード（通常モード、ページモード、リフレッシュモー
ド、ＮＯＰモード）を記憶する前状態記憶回路である。

【００４０】１７４は行アドレス一致検出回路１７１、
リードライト切り換わり検出回路１７２および前状態記
憶回路１７３の出力をデコードして、次回のアクセス時
における動作モードを設定するための数値を生成するデ
コーダである。

【００４１】１７５はタイミング発生カウンタであり、
デコーダ１７４の出力値を初期値としてＤＲＡＭクロッ
クをカウントし、カウント値に応じてＤＲＡＭ１１への
アクセスタイミング（ＲＡＳ、ＣＡＳなど）を発生させ
るとともに、調停の可能タイミング／不可能タイミング
を示すサンプル／ホールド制御信号ＳＨＣを発生する。

【００４２】１７６はタイミング発生回路の出力信号に
従ってＲＡＳ／ＣＡＳアドレスを切り換えてＤＲＡＭ１
１へ与えるＲＡＳ／ＣＡＳアドレス切換回路である。

【００４３】タイミング発生カウンタ１７５は、ＤＲＡ
Ｍ１１のＣＡＳ幅等の規定を満たすＤＲＡＭインターフ
ェース回路のクロック（ＤＲＡＭクロック）にて動作す
る。そして、タイミング発生カウンタ１７５の値より、
ＲＡＳ、ＣＡＳの“Ｈ”，“Ｌ”が決定される。このタ
イミング発生カウンタ１７５はＤＲＡＭクロック毎にイ
ンクリメントされ、規定の値に達すると、通常アクセス
やページアクセスの完了を推定し、アクティブになって
いるアクセス系に対し、データのラッチ等を行う。

【００４４】さらに、タイミング発生カウンタ１７５の
値より、アービタ部１６のサンプル／ホールド制御信号
ＳＨＣを生成し、アクセス調停を行うタイミングを制御
する。そして、１アクセスサイクルごとに再調停された
アクセス系において、次の状態に対応したデコード値が
ロード値としてタイミング発生カウンタ１７５に取り込
まれ、状態の変化によって、タイミング発生カウンタ１
７５へのデコード値が決定される。その時の状態遷移図
を図２に示す。

【００４５】図２には、通常モード、ページモード、リ
フレッシュモード、ＮＯＰモードの３つのモードがあ
る。図に示したように、前回のアクセス時の動作モード
が通常モードである場合において、行アドレスが不一致
またはリードライトが切り換わったときには、次回のア
クセス時の動作モードが通常動作モードになる。前回の
アクセス時の動作モードが通常モードである場合におい
て、行アドレスが一致した場合には、次回のアクセス時
の動作モードがページモードになる。前回のアクセス時
の動作モードが通常モードである場合において、リフレ
ッシュ要求があった場合には、次回のアクセス時の動作
モードがリフレッシュモードになる。前回のアクセス時
の動作モードが通常モードである場合において、アクセ
ス要求がない場合には、次回のアクセス時の動作モード
はＮＯＰモードとなる。

【００４６】前回のアクセス時の動作モードがページモ
ードである場合において、行アドレスが一致した場合に
は、次回のアクセス時の動作モードがページモードにな
る。前回のアクセス時の動作モードがページモードであ
る場合において、行アドレスが不一致またはリードライ
トが切り換わったときには、所定のＷＡＩＴ期間の後、
次回のアクセス時の動作モードが通常動作モードにな
る。前回のアクセス時の動作モードがページモードであ
る場合において、リフレッシュ要求があった場合には、
所定のＷＡＩＴ期間の後、次回のアクセス時の動作モー
ドがリフレッシュモードになる。前回のアクセス時の動
作モードがページモードである場合において、アクセス
要求がない場合には、所定のＷＡＩＴ期間の後、次回の
アクセス時の動作モードはＮＯＰモードとなる。

【００４７】前回のアクセス時の動作モードがリフレッ
シュモードである場合において、アクセス要求がある場
合には、次回のアクセス時の動作モードが通常モードと
なる。前回のアクセス時の動作モードがリフレッシュモ
ードである場合において、アクセス要求がない場合に
は、次回のアクセス時の動作モードがＮＯＰモードとな
る。前回のアクセス時の動作モードがリフレッシュモー
ドである場合において、リフレッシュ要求があった場合
には、次回のアクセス時の動作モードがリフレッシュモ
ードになる。

【００４８】前回のアクセス時の動作モードがＮＯＰモ
ードである場合において、アクセス要求がある場合に
は、次回のアクセス時の動作モードが通常モードとな
る。前回のアクセス時の動作モードがＮＯＰモードであ
る場合において、アクセス要求がある場合には、リフレ
ッシュ要求があった場合には、次回のアクセス時の動作
モードがリフレッシュモードになる。

【００４９】この状態遷移に関して説明すると、まず前
状態記憶回路１７３において、デコーダ１７４によりデ
コードされた前状態（前回のアクセス時の動作モード）
が通常モードかページモード、リフレッシュモード、ま
たはＮＯＰ（アクセスなし）のいずれであるかを各動作
モードに対応したデコード値として記憶する。これに、
次回のアクセスに関する情報として、リードライト切り
換わり検出回路１７２による切り換わり検出信号や、ア
クセス要求、リフレッシュ要求、さらに、リフレッシュ
でないリードライトアクセス時には、行一致検出回路１
７１によって前回のＲＡＳアドレス（行アドレス）をラ
ッチした値と次回のＲＡＳアドレス（行アドレス）とを
比較し、作られた一致検出信号を用いて次のアクセスタ
イミング、すなわちタイミング発生カウンタ１７５への
デコード値が決定される。

【００５０】例として、通常→ページ→ページ→通常→
ＮＯＰと遷移した時のタイミング発生カウンタ１７５の
動作を図３に示す。図３には、タイミング発生カウンタ
１７５のカウント値およびデコード値のロードタイミン
グと、ＲＡＳ信号、ＣＡＳ信号、アドレスバスの状態、
ＷＥ信号、行アドレス一致検出信号、サンプル／ホール
ド（Ｓ／Ｈ）制御信号と、動作モードの変化とが示され
ている。

【００５１】図３では、タイミング発生カウンタ１７５
は、３２進カウンタになっており、通常モードに設定す
る場合には、デコード値が“３”がロードされ、ページ
モードに設定する場合には、“１２”がロードされ、Ｎ
ＯＰモードに設定する場合には、“２９”に設定され
る。また、例えばＷＡＩＴ期間（ＤＲＡＭクロックの２
クロック分）を経て通常モードに設定する場合には、
“１”に設定される。

【００５２】以上を簡単に説明すると、通常モードか
ら、行アドレス一致検出信号によってページモードへと
遷移し、行の不一致を検出した後、再び通常モードに戻
る。アクセスが終了すると、ＮＯＰ状態へ遷移する。ま
た、リフレッシュ要求がある場合には、リフレッシュ動
作へ移行する。

【００５３】つぎに、サンプル／ホールド制御について
説明する。上で説明した１アクセスサイクルというの
は、ＤＲＡＭ１１上の１つのアドレスを指定して、リー
ドもしくはライトする１回の動作のことであるが、ＤＲ
ＡＭアクセスにも通常モード、ページモードやリフレッ
シュモードとあり、またそれぞれの状態の遷移も異な
り、これらは毎アクセスごとに決定される。

【００５４】これに対し、比較的アクセスに時間のかか
る通常モードのアクセス中に次のアクセスの許可を受け
取っても、アドレスカウンタのアドレス値をタイミング
発生部１７で受け取ることができない。これを考慮し
て、図３に示すように、許可されたアクセスに対し、タ
イミング発生部１７で受付けることが可能な期間をサン
プル／ホールド制御信号ＳＨＣとしてタイミング発生カ
ウンタ１７５のデコード値から出力し、後に説明するア
ービタ部１６のサンプル／ホールド制御回路４２におい
て、サンプル／ホールド制御信号ＳＨＣに従って、図３
のタイミングでアドレスインクリメント、バス選択信号
等を作ることにより、１アクセスサイクルごとのアービ
タへのフィードバックを可能とした。

【００５５】以上の構成にした結果、複数のアクセスが
混在するＤＲＡＭインターフェース回路において、低優
先のアクセスが占有し、高優先のアクセスが待たされる
ようなことが減少しもしくはなくなり、結果的に各アク
セス系のＦＩＦＯバッファの段数を減らすことができ、
回路の大幅な削減が試みられる。また、アクセス系の追
加の際も、ＤＲＡＭインターフェース回路の基本回路構
成を変えることなく、比較的容易に追加することが可能
である。

【００５６】続いて、本発明の実施の形態１に関わるア
ービタ部１６について、説明をする。

【００５７】図４は、図１中のアービタ部１６の詳細な
ブロック図を示している。図４において、４１はアービ
タであり、各アクセス要求を受付けるＲ−Ｓ回路（アク
セス系アクセス要求受付回路）４１１〜４１３と、割り
込み優先処理をする割込優先処理回路４１４とで構成さ
れる。

【００５８】４２はサンプル／ホールド制御回路であ
り、各アクセス系統のサンプル／ホールド制御回路４２
１〜４２３にて構成される。

【００５９】４３はサンプル／ホールド制御信号ＳＨＣ
からサンプル／ホールド信号ＳＨＤを出力するサンプル
／ホールド信号生成回路であるが、後の実施の形態２に
て詳しく説明する。実施の形態１では、タイミング発生
部１７のサンプル／ホールド制御信号ＳＨＣがそのまま
サンプル／ホールド制御回路４２へ入力されるものとす
る。

【００６０】つぎに、アービタ４１の動作について、図
５を参照しつつ説明する。アクセス要求を受付ける各ア
クセス系のＲ−Ｓ回路４１１〜４１３においては、アク
セス要求が入るとセットされ、アクセスの処理が受付け
られ、終了するとリセットされる。このアクセス系がＲ
−Ｓ回路４１１〜４１３がアクティブになったことを受
け、割り込み優先処理回路４１４にてアクセスの調停が
行われる。

【００６１】例として、アクセス１、アクセス２、アク
セス３という順に優先順位をつけられている系統に対し
て、図５のタイミング波形図を用いて説明する。

【００６２】まず、アクセス３の要求の指令に対し、Ｒ
−Ｓ回路４１３がアクティブになり、割り込み優先処理
回路４１４はマスク信号３によって上位アクセスが無い
ことを確認し、アクセス３許可信号を出力する。これに
よって、アクセス３の処理が始まる。そして、タイミン
グ発生部１７の動作に基づき１回もしくは複数回のアク
セスをした後、要求されたアクセスの処理を全て完了し
たことをもってＲ−Ｓ回路４１３がリセットされる。

【００６３】ところが、アクセス３が許可になっている
時、高優先であるアクセス１の要求がきた場合、Ｒ−Ｓ
回路４１１がアクティブになり、マスク信号３がアクテ
ィブとなり、アクセス３の許可が取り消されてアクセス
３の処理は中断され、代わりにアクセス１が許可され、
アクセス１の処理が始まる。

【００６４】やがて、アクセス１の処理が終了すると、
Ｒ−Ｓ回路４１１がリセットされ、アクセス１の許可が
取り消される。このとき、マスク信号３が非アクティブ
となり、アクセス３が許可され、待機中のアクセス３の
処理が再開される。

【００６５】やがてこの後、さらにアクセス２の要求が
入ると、アクセス１の要求が入った場合と同様にして優
先度の高いアクセス２の割り込みが優先され、アクセス
３の処理は再び中断される。そして、アクセス２の処理
が完了した後、アクセス３の処理が再開される。

【００６６】以上のような優先度に対する調停のタイミ
ングは、先ほど説明したタイミング発生部１７より生成
されたサンプル／ホールド制御信号ＳＨＣによって１ア
クセスサイクルごとに行われ、複数のアクセスが発生し
た場合、優先度の高いものから順次処理をしていくしく
みとなっている。

【００６７】このような構成により、アクセス頻度やＦ
ＩＦＯバッファの段数を考慮した、柔軟なＤＲＡＭイン
ターフェース回路を実現できる。

【００６８】さらに、請求項３にあげる本発明の特徴と
して、使用するＤＲＡＭの仕様に応じて、タイミング発
生カウンタ１７５のデコード値やＲＡＳ、ＣＡＳ出力の
状態を変えることによって、タイミングを容易に対応で
きるところにある。

【００６９】ＥＤＯ−ＤＲＡＭを用いた場合を例にあげ
ると、図６に示すように、ＤＲＡＭ１１からのデータを
リードする際、ＣＡＳを“Ｌ”にしてから、２クロック
以上後に内部でデータをラッチするタイミングとなる。
特にページモードから、通常モードやリフレッシュモー
ドへ遷移する際、ラッチタイミングまでの間、ＲＡＳを
“Ｈ”にすると、データを取り込めなくなってしまう。

【００７０】そこで、ページモードから、通常モードや
リフレッシュモードへ遷移する時のみ、タイミング発生
カウンタ１７５のデコード値を２クロック以上前にし
て、その間ＲＡＳ“Ｌ”による遷移期間を設けてやるこ
とにより、ページモードアクセスの最後のデータも、確
実に取り込むことができる。例えば、図３の例では、通
常モードに設定する場合は、デコード値を“３”に設定
するが、デコード値を“１”に設定することで、ＤＲＡ
Ｍクロックの２クロック期間の遷移期間を設けている。

【００７１】また、請求項４にあげる本発明の特徴とし
て、１アクセスサイクルごとにアクセス調停を行うこと
を活用し、前回のアクセスがリードもしくはライトアク
セスであることを記憶するリードライト切り換わり検出
回路１７２において、次回のアクセスでリードライトが
切り換わったら、行アドレスが一致していても、通常モ
ードに戻すことを行っている。つまり、これによって図
７（ｂ）の本発明例に示すように、行アドレス一致検出
回路１７１により一致検出し、リードライト切り換わり
検出回路１７２で切り換わりがない場合、アクセス系統
が変わっても、引き続きページモードによるアクセスを
可能にするということである。効果として、従来回路の
構成だと、図７（ａ）に示すように、アクセス系統が変
わると、行アドレスが一致していても、必ず通常モード
に戻してアクセスを行う必要があったが、本発明では、
引き続きページモードによるアクセスを行うことによ
り、通常モードの期間とページモードから通常モードへ
遷移する期間に要する時間を短縮することを可能とし
た。

【００７２】[実施の形態２]つぎに、本発明の請求項２
に記す実施の形態２におけるＤＲＡＭインターフェース
回路について説明する。実施の形態２におけるＤＲＡＭ
インターフェース回路の全体のブロック図を図８に示す
が、図１における実施の形態１のＤＲＡＭインターフェ
ース回路の構成とほぼ同じであり、その一連の動作もほ
ぼ同じものである。違いは、アービタ部１６にサンプル
／ホールド信号生成回路４３を内蔵したことで、アービ
タ部１６の構成は図４に示したものである。そして、サ
ンプル／ホールド信号生成回路４３の構成が、図９に示
すような構成となっているところが異なる。

【００７３】図９における、周辺回路のクロックは、Ｄ
ＲＡＭ（インターフェース）クロックを２分周した信号
であり、これをＤフリップフロップ４４においてＤＲＡ
Ｍインターフェースクロックで打ち抜くことにより同期
させており、例えばサンプル／ホールド制御回路４２１
（サンプル／ホールド制御回路４２２，４２３について
も同様）において、ＤＲＡＭインターフェースクロック
の２回に１回は必ずホールドとさせるものである。

【００７４】さて、上述したように、実施の形態１によ
る特徴として、タイミング発生部１７より生成される、
サンプル／ホールド制御信号ＳＨＣによって、１アクセ
スサイクル毎のアービタへのフィードバックを可能とし
た。

【００７５】これに加え本発明の実施の形態２によるＤ
ＲＡＭインターフェース回路においては、タイミング発
生部１７における、通常モードやページモードなどの各
タイミング発生期間（タイムスロット）をＤＲＡＭイン
ターフェースクロックの偶数周期分とし、サンプル／ホ
ールド制御信号ＳＨＣが“サンプルモード”で、ＤＲＡ
Ｍインターフェース回路のクロックの２回に１回のタイ
ミングのときのみ、アクセスを受付けることにより、Ｄ
ＲＡＭインターフェース回路内のタイムスロットが全て
偶数タイミングになることを特徴としている。すなわ
ち、サンプル／ホールド制御信号における調停を可能と
するサンプル期間中においてＤＲＡＭクロックの１クロ
ック毎にサンプル動作とホールド動作とを交互に行い、
アクセス調停のタイムスロットをＤＲＡＭクロックの偶
数周期に設定している。

【００７６】これにより、ＤＲＡＭ１１の仕様を満たす
高速なクロックをＤＲＡＭインターフェース回路のみの
クロックとし、アドレスカウンタを含む周辺回路のクロ
ックの周波数をＤＲＡＭインターフェース回路の周波数
のクロックの半分にしても、ページモードの１サイクル
基準を考慮したＤＲＡＭとの送受信が可能な設計ができ
る。

【００７７】その様子を図１０に示す。図１０には、Ｒ
ＡＳと、ＣＡＳと、ＤＲＡＭインターフェース回路のリ
ードデータラッチタイミングと、ＤＲＡＭクロックと、
タイミング発生カウンタより生成されたサンプル／ホー
ルド（Ｓ／Ｈ）制御信号ＳＨＣと、周辺回路のクロック
と、サンプル／ホールド（Ｓ／Ｈ）信号ＳＨＤと、アド
レスカウンタの状態とが示されている。ＤＲＡＭインタ
ーフェース回路のリードデータラッチタイミングは、Ｃ
ＡＳの立ち下がりよりもＤＲＡＭクロックの２クロック
後となっている。また、アクセス調停タイミングは、Ｓ
／Ｈ信号ＳＨＤがハイレベルになっている期間であり、
ＤＲＡＭクロック周期で変化する。

【００７８】この結果、周辺回路のクロックの周波数を
低くできるので、消費電流を低減させ、しかも、全体的
なＤＲＡＭアクセス回数（処理能力）をほとんど落とさ
ないまま、マージンのある設計を可能としている。

【００７９】[実施の形態３]つぎに、請求項５、６記載
の実施の形態３におけるＤＲＡＭインターフェース回路
について図１１を参照しながら説明する。実施の形態３
においては、ＤＲＡＭインターフェース回路の全体の構
成は実施の形態１におけるものと同等のものとする。図
１１には、ＲＡＳと、ＣＡＳと、リード／ライト（Ｒ／
Ｗ）信号（リード：Ｈ）とデータバスの状態が示されて
いる。

【００８０】ここで、タイミング発生部１７における、
ＮＯＰ（アクセスなし）時の出力に関して、ＷＥ（ライ
トイネーブル）信号が直接データバスの入出力の方向を
切り換えているということを考慮し、ＮＯＰ時には自動
的にライトアクセスとして、出力状態にすることで、デ
ータバスのフローティングを防ぐことを特徴としてい
る。

【００８１】また、リードアクセスからＮＯＰへ遷移す
る際、ＷＥ信号を直ちに出力状態に切り換えてしまう
と、ＤＲＡＭ側からのデータ出力がＨｉ−Ｚ（ハイイン
ピーダンス）になる前に、内部からの出力データと衝突
する恐れがある。これを考慮し、本発明の実施の形態で
は、リードもしくはライトアクセスからＮＯＰになると
き、バスを出力状態とする際に、少しインターバル（例
えば、ＤＲＡＭの２クロック分）を置くことで、データ
バス上のデータの衝突を防ぐことを特徴としている。

【００８２】なお、請求項５、６における本発明におい
ては、実施の形態１、２におけるＤＲＡＭインターフェ
ース回路を限りとはせず、ＤＲＡＭにアクセスするタイ
ミングを発生するすべての回路において、実現が可能で
ある。

【００８３】[実施の形態４]つぎに、請求項７記載の実
施の形態４におけるＤＲＡＭインターフェース回路につ
いて、図１２を参照しながら説明する。図１２には、Ｒ
ＡＳと、ＣＡＳと、リード／ライト（Ｒ／Ｗ）信号（リ
ード：Ｈ）とデータバスの状態が示されている。

【００８４】実施の形態４においては、ＤＲＡＭインタ
ーフェース回路の全体の構成は実施の形態３におけるも
のと同等のものとする。ここで、タイミング発生部１７
における、ＮＯＰ時の出力に関して、実施の形態３にお
いてはデータバスを出力状態にすることで、データバス
のフローティングを防ぐようにした。この時の出力デー
タは無視できるものであるので、この実施の形態では、
図１２に示すように、直前にリードもしくはライトした
データをＤＲＡＭインターフェース回路内で保持してお
き、ＮＯＰ時の出力データとしてその値を出力すること
により、ＮＯＰ遷移時に、データバスの端子のラインに
余計なバスのスイッチングによる電流が流れないという
効果が現れる。結果として、回路全体の低消費電力化に
もつながる。

【００８５】なお、請求項７における本発明において
は、実施の形態１、２、３におけるＤＲＡＭインターフ
ェース回路を限りとはせず、ＤＲＡＭにアクセスするタ
イミングを発生するすべての回路において、実現が可能
である。

【００８６】

【発明の効果】以上説明したように、従来構成によるＤ
ＲＡＭインターフェース回路においては、通常→ページ
→ＮＯＰという限定された遷移のもとにタイミング発生
を行っていたが、請求項１記載の発明のタイミング発生
部においては、通常モード、ページモード、リフレッシ
ュモード、ＮＯＰのそれぞれの状態から別の状態へ移る
時のタイミングも全て考慮した構成にし、また、サンプ
ル／ホールド制御信号によって、１アクセスサイクルご
とにアクセス調停を行うことにより、アクセス毎に、通
常やページモードを判断し、フレキシブルなアクセスを
可能とし、結果として、各アクセス系のＦＩＦＯバッフ
ァの段数を減らす効果をもたらした。

【００８７】また、請求項２記載の発明においては、請
求項１によるＤＲＡＭインターフェース回路のタイミン
グ発生部における、通常モードやページモードなどの各
タイミング発生期間を偶数クロック分とし、サンプル／
ホールド制御回路においてアービタの調停のサンプル／
ホールドをＤＲＡＭインターフェース回路のクロックの
２回に１回のタイミングで行うことにより、周辺回路の
クロックをＤＲＡＭインターフェース回路のクロックの
半分にしても、ページモードの１サイクル基準を考慮し
たＤＲＡＭとの送受信が可能な設計ができることを特徴
とし、この結果、請求項２記載のＤＲＡＭインターフェ
ース回路に対し、消費電流を低減させ、しかも、全体的
なＤＲＡＭアクセス回数（処理能力）をほとんど落とさ
ないまま、マージンのある設計を可能とした。

【００８８】さらに、請求項３記載の発明によると、使
用するＤＲＡＭの仕様に応じて、カウンタのデコード値
やＲＡＳ、ＣＡＳ出力の状態を変えることを特徴とし、
特にＥＤＯ−ＤＲＡＭ使用時にページモードから通常モ
ードもしくはリフレッシュモードへと遷移していく時に
は、ページアクセスの最後のデータをラッチタイミング
まで確定させておく必要があるが、これを考慮しＲＡＳ
アクティブ（“Ｌ”）期間を保持しておくタイミングを
タイミング発生カウンタに持たせ、ロードする値を変え
ることにより、このような状態の遷移にも対応しうるア
クセスタイミングを実現している。

【００８９】また、請求項４記載の発明によると、従来
構成によるＤＲＡＭインターフェース回路においては、
前回のアクセスがページモードであったとき、アクセス
系統が代わる度に、通常モードからアクセスし直す必要
があったが、本発明のタイミング発生部においては、た
とえアクセス系統が変わっても、行アドレスの一致検出
がされ、さらにリードライトの切り換わりがなかった場
合は、ページモードのままでアクセスを続けることがで
き、回路の高速化を実現している。

【００９０】さらに、請求項５または６記載の発明にお
いては、ＤＲＡＭと内部回路間の双方向のデータライン
において、ＮＯＰ時にはライトアクセスと同様の出力状
態とすることにより、データバスのフローティングを防
いでいる。その際、リードアクセスからＮＯＰへ遷移す
るときには、すぐに出力状態にせず、少し間をもたせて
ＤＲＡＭからの出力が完全にハイインピーダンスになっ
てから切り換えることによって、バスの衝突を防いでい
ることを特徴としている。

【００９１】また、請求項７記載の発明においては、リ
ードアクセスもしくはライトアクセスからＮＯＰへ遷移
した際、直前のリードまたはライトアクセス時のデータ
バス値を保持しておき、ＮＯＰ時の出力状態に切り換え
てからの内部データ出力時に、保持しておいたデータを
そのまま出力することによって、データバスの余計なス
イッチングをなくし、消費電流を減らすことができるこ
とを特徴としている。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかるＤＲＡＭインタ
ーフェース回路の一例を示すブロック図である。

【図２】図１のタイミング発生部における状態の遷移図
である。

【図３】図１のタイミング発生部におけるタイミング発
生カウンタの動作を示すタイミングチャートである。

【図４】図１のアービタ部における詳細なブロック図で
ある。

【図５】図４のアービタの動作波形を示すタイミングチ
ャートである。

【図６】ＥＤＯ−ＤＲＡＭを使用した際のページモード
から通常モードへの遷移時のアクセスタイミング例を示
すタイミングチャートである。

【図７】行アドレス一致、リードライト一致後の別系統
のアクセス時の従来例と実施の形態１の動作の違いを示
す模式図である。

【図８】本発明の実施の形態２にかかるＤＲＡＭインタ
ーフェース回路の一例を示すブロック図である。

【図９】本発明の実施の形態２にかかるＤＲＡＭインタ
ーフェース回路のアービタ部におけるサンプル／ホール
ド信号生成部の構成を示したものである。

【図１０】本発明の実施の形態２にかかるサンプル／ホ
ールド信号を用いたＤＲＡＭインターフェース回路およ
び周辺回路の動作例を示すタイミングチャートである。

【図１１】本発明の実施の形態３にかかるＤＲＡＭイン
ターフェース回路のタイミング発生部におけるリードア
クセスからＮＯＰへの遷移タイミング例を示すタイミン
グチャートである。

【図１２】本発明の実施の形態４にかかるＤＲＡＭイン
ターフェース回路のタイミング発生部におけるリードア
クセスからＮＯＰへの遷移タイミング例を示すタイミン
グチャートである。

【図１３】従来のＤＲＡＭインターフェース回路のブロ
ック図である。

【図１４】図１３のＤＲＡＭインターフェース回路動作
の例を示すアクセスタイミングチャートである。

【符号の説明】１１，１３１汎用のＤＲＡＭ１２ＤＲＡＭインターフェース回路１３，１４，１５アクセス系統（アドレスカウンタ
を含む）１６アービタ部１７タイミング生成部１７１行アドレス一致検出回路１７２リードライト切り換わり検出回路１７３前状態記憶回路１７４デコーダ１７５タイミング発生カウンタ１７６ＲＡＳ／ＣＡＳアドレス切換回路４１アービタ４１１，４１２，４１３Ｒ−Ｓ回路（アクセス系ア
クセス要求受付回路）４１４割り込み優先処理回路４２サンプル／ホールド制御回路４２１，４２２，４２３各アクセス系のサンプル／
ホールド制御回路４３サンプル／ホールド信号生成回路１３２ＤＲＡＭインターフェース回路１３３，１３４，１３５アクセス系統（アドレスカ
ウンタを含む）１３６アービタ１３７アクセス回数計算回路１３８アクセス制御回路１３９タイミング発生回路

Claims

【特許請求の範囲】

【請求項１】ページモードアクセスを有するＤＲＡＭ
を駆動するＤＲＡＭインターフェース回路であって、複数のアクセス系統の調停を行うアービタと、前記アー
ビタによる調停の可能期間および不能期間を設定するサ
ンプル／ホールド制御部とによって構成されたアービタ
部と、前回のアクセス時と次回のアクセス時とで行アドレスの
一致を検出する行アドレス一致検出回路と、前回のアク
セス時と次回のアクセス時とでリードライトの切り替わ
りを検出するリードライト切り換わり検出回路と、前回
のアクセス時の動作モードを記憶する前状態記憶回路
と、前記行アドレス一致検出回路、前記リードライト切
り換わり検出回路および前記前状態記憶回路の出力をデ
コードして次回のアクセス時の動作モードを設定する所
定の数値を生成するデコーダと、前記デコーダから出力
される数値を初期値としてＤＲＡＭクロックをカウント
するタイミング発生カウンタとから構成され、前記タイ
ミング発生カウンタのカウント値に応じて前記ＤＲＡＭ
へのアクセスタイミングを発生させるとともに、調停の
可能タイミング／不可能タイミングを示すサンプル／ホ
ールド制御信号を発生するタイミング発生部とを備え、前記タイミング発生部において、前回のアクセス時の動
作モード、行アドレス一致検出結果およびリードライト
切り換わり検出結果に基づき次回の動作モードを決定し
てアクセスタイミングを生成するとともに、サンプル／
ホールド制御信号を生成し、前記アービタ部において、
前記タイミング発生部より生成したサンプル／ホールド
制御信号に応じてアクセス調停を行い、前記複数のアク
セス系統を構成する周辺回路のアドレスカウンタおよび
データバスの制御を行うようにしたことを特徴とするＤ
ＲＡＭインターフェース回路。
【請求項２】前記アドレスカウンタを含む前記周辺回
路に与える周辺回路クロックの周波数を前記ＤＲＡＭク
ロックの周波数の半分にし、前記サンプル／ホールド制
御信号における調停を可能とするサンプル期間中におい
て前記ＤＲＡＭクロックの１クロック毎にサンプル動作
とホールド動作とを交互に行い、アクセス調停のタイム
スロットを前記ＤＲＡＭクロックの偶数周期に設定した
ことを特徴とする請求項１記載のＤＲＡＭインターフェ
ース回路。
【請求項３】前記タイミング発生部において、前回の
アクセス時の動作モードがページモードであることを記
憶し、次回のアクセス時の動作モードが、通常モード、
リフレッシュモード、もしくはＮＯＰとなることを検出
したときに、ページモード終了時からロウアドレス・ス
トローブを不活性にするまでの間に所定の遷移期間を設
けたことを特徴とする請求項１記載のＤＲＡＭインター
フェース回路。
【請求項４】前記タイミング発生部において、前回の
アクセスがリードアクセスもしくはライトアクセスであ
ることを記憶し、次回のアクセスでリードライトが切り
換わらず、かつ行アドレスが一致しているときにはアク
セス系統の切り換えにかかわらず次回のアクセス時の動
作モードをページモードに設定し、前回のアクセスがリ
ードアクセスもしくはライトアクセスであることを記憶
し、次回のアクセスでリードライトが切り換わったとき
には、行アドレスが一致していても、次回のアクセス時
の動作モードを通常モードに戻すことを特徴とする請求
項１記載のＤＲＡＭインターフェース回路。
【請求項５】リードアクセスもしくはライトアクセス
からＮＯＰになるときにデータバスを出力状態とするこ
とにより、データバスがフローティング状態となること
を防ぐことを特徴とするＤＲＡＭインターフェース回
路。
【請求項６】リードアクセスもしくはライトアクセス
からＮＯＰになるときにデータバスを出力状態とする際
に、ＮＯＰに変化してから前記データバスを出力状態に
するまでに少しインターバルを置くことで、前記データ
バス上のデータの衝突を防ぐことを特徴とする請求項５
記載のＤＲＡＭインターフェース回路。
【請求項７】リードアクセスもしくはライトアクセス
からＮＯＰになるときに出力状態とし、かつＮＯＰとな
る直前にリードもしくはライトしたデータをそのまま出
力することにより、データバスのスイッチング動作をな
くし、消費電流を減らすことができることを特徴とする
ＤＲＡＭインターフェース回路。