JPH1011964A - メモリ制御装置およびメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】リフレッシュサイクルの実行タイミングを最適
化できるようにし、メモリアクセス性能の向上を図る。 【解決手段】ロウアドレス比較器４０５は、現在実行中
のメモリオペレーションと次に実行されるべきオペレー
ションのロウアドレスの一致の有無を調べる。連続する
メモリオペレーションのロウアドレスが一致していれ
ば、ＤＲＡＭアドレス／コマンド発生器４０４は、ＤＲ
ＡＭページモードを用いてＤＲＡＭ４００をアクセスす
る。プライオリティーエンコーダ４０１は、リフレッシ
ュバッファ１００から高優先順位信号１２１が出力され
ている状態で、ロウアドレスの一致が検出されると、フ
レッシュ要求をメモリアクセスキュー４０３に登録す
る。このとき、先行してメモりアクセスキュー４０３に
入っているオペレーションが何であっても、それらオペ
レーションの実行前にリフレッシュが優先して実行され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、リフレッシュ動
作を必要とするＤＲＡＭなどのメモリを制御するメモリ
制御装置およびメモリ制御方法に関し、特にリフレッシ
ュサイクルによるメモリアクセス性能の低下を低減でき
るように改良されたメモリ制御装置およびメモリ制御方
法に関する。

【０００２】

【従来の技術】一般に、ＤＲＡＭを制御するメモリコン
トローラにおいては、リフレッシュコントローラから発
行されるリフレッシュ要求は、優先順位の最も高い要求
として扱われている。

【０００３】この場合、例えば、マルチプロセッサシス
テムのＣＰＵバスとＩ／Ｏバスに接続されるメモリコン
トローラについて考えると、そのオペレーションキュー
には以下に示す優先順位でオペレーションが投入される
ことになる。

【０００４】（１）リフレッシュコントローラからのリ
フレッシュ要求 （２）ＣＰＵバスからのリード／ライト要求 （３）Ｉ／Ｏバスからのリード／ライト要求 このため、ＣＰＵからのメモリアクセス要求が連続して
いるときにリフレッシュ要求があるとＣＰＵからのメモ
リアクセスがリフレッシュよりも後回しにされてしま
い、これにより性能が低下する場合があった。

【０００５】

【発明が解決しようとする課題】そこで、最近では、リ
フレッシュ要求を複数個ためる機構を設け、未処理のリ
フレッシュ要求が、ある基準の個数未満の場合にはメモ
リリード／ライト要求よりも低優先度の要求として処理
し、ある基準の個数以上の場合にはメモリリード／ライ
ト要求よりも高優先度の要求として処理することによっ
てリフレッシュ動作のオーバーヘッドを低減する構成の
採用が検討され始めている。

【０００６】リフレッシュ要求は必ず処理しなくてはな
らないが、リフレッシュサイクルは通常は若干のマージ
ンがある（１５ｕｓの規定に対して１０ｕｓ間隔で行な
っている等）ので、最優先で実行する必要はない。リフ
レッシュは各リフレッシュ単位（ＤＲＡＭではロウアド
レス単位）で規定時間（ＤＲＡＭでは１６ｍｓ以内等）
を守ることができれば十分であるので、上記の方法は有
効である。

【０００７】しかし、ＤＲＡＭのページモード等を使用
したバースト転送を考えると、この方法を用いてもバー
スト転送の途中に高優先順位のリフレッシュが発行され
るとバースト転送を中断してリフレッシュを行ない、も
う一度ロウアドレス出力からアクセスを開始しなくては
ならない等の性能低下要因が残る。

【０００８】また、複数のメモリバンクから構成される
大容量メモリの制御について考えると、従来では、それ
ら全てのバンクに対して共通にリフレッシュの実行タイ
ミングを制御しているため、前述したようなリフレッシ
ュによるオーバーヘッドの問題だけでなく、全てのバン
クが同時にリフレッシュされることによる消費電流の増
大という問題もある。

【０００９】この発明はこのような点に鑑みてなされた
ものであり、リフレッシュ要求を複数個ためる機構を用
いたリフレッシュ制御におけるリフレッシュサイクルの
実行タイミングを最適化できるようにし、メモリアクセ
ス性能、特にＤＲＡＭのページモード等を使用したバー
スト転送を効率よく行うことができるメモリ制御装置お
よびメモリ制御方法を提供することを目的とする。

【００１０】

【課題を解決するための手段】この発明は、リフレッシ
ュ動作を必要とし、且つリード／ライトアクセスのため
の複数の動作モードを有するメモリを制御するメモリ制
御装置において、複数のリフレッシュ要求を蓄積するリ
フレッシュ要求蓄積手段と、このリフレッシュ要求蓄積
手段に所定個数以上の未処理のリフレッシュ要求が存在
している場合、前記メモリの動作モードの切り替わり時
にリフレッシュサイクルを実行するリフレッシュ制御手
段とを具備することを特徴とする。

【００１１】このメモリ制御装置においては、例えばＤ
ＲＡＭなどのようにリフレッシュを必要とするメモリの
動作モードの切り替わりを利用してリフレッシュの実行
タイミングが制御され、例えばページモードからシング
ルモード等への動作モード切り替わり時にリフレッシュ
サイクルが実行される。これにより、ＤＲＡＭの同一ペ
ージに対する連続アクセスの途中でリフレッシュ割り込
みが挿入されることによるペナルティーを低減でき、シ
ステム性能の向上を図ることができる。

【００１２】ページモードからシングルモードへの切り
替わりは、前回のメモリアクセスサイクルでメモリに供
給されたロウアドレスを保持し、そのロウアドレスと次
回のメモリアクセスサイクルで指定されるロウアドレス
とを比較するロウアドレス比較手段を用いることによっ
て検出することができる。この場合、ロウアドレス比較
手段による比較結果が一致から不一致に変化することに
応答してリフレッシュサイクルを実行することにより、
ページモードからシングルモードへの切り替わり時にリ
フレッシュサイクルを挿入することが可能となる。

【００１３】ページモードからシングルモードへの切り
替わり時に行うリフレッシュサイクルは、リフレッシュ
要求蓄積手段に蓄積されている未処理のリフレッシュ要
求がある一定個数以下になるまで繰り返し実行すること
が好ましい。これにより、ある程度まとめてリフレッシ
ュを行うことができるので、ＤＲＡＭの同一ページに対
する連続アクセスの途中でリフレッシュ割り込みが挿入
される確率をさらに低減することができる。

【００１４】また、メモリのアクセスサイクルがリード
サイクルからライトサイクルに切り替わる時だけでな
く、メモリに対するアクセス要求元がＣＰＵから特定の
パターンで連続したメモリアクセスを行うデバイスに切
り替わる時、あるいはメモリに対するバースト転送要求
が発行された時などに、リフレッシュを実行するように
制御することによっても、システム性能の向上を図るこ
とができる。

【００１５】また、複数のメモリバンクを制御する場合
においては、複数のメモリバンク毎にリフレッシュ要求
蓄積手段を設けておき、メモリバンク毎に独立してリフ
レッシュサイクルの実行タイミングを前述と同様にして
制御することが好ましい。これにより、全てのバンクの
リフレッシュが同時実行されることによる消費電力の増
大を防止できる。さらに、シンクロナスＤＲＡＭなどの
ようにチップ内に複数の独立したアクセス単位を有する
メモリから構成されたメモリバンクを制御する場合に
は、メモリバンク内に存在する複数のアクセス単位毎に
リフレッシュ要求蓄積手段を設けておき、アクセス単位
毎に独立してリフレッシュサイクルの実行タイミングを
前述と同様にして制御することが好ましい。これによ
り、それぞれアクセス単位となる２つの内部バンクを有
するシンクロナスＤＲＡＭにおいては、片方のバンクが
アクセス中であっても、もう一方のバンクについてはリ
フレッシュ動作を行うことができるので、システム性能
を高めることができる。

【００１６】また、この発明は、リフレッシュ動作を必
要とするメモリを制御するメモリ制御装置において、複
数のリフレッシュ要求を蓄積するリフレッシュ要求蓄積
手段と、このリフレッシュ要求蓄積手段に蓄積されてい
る未処理のリフレッシュ要求の個数の増加に応じてリフ
レッシュ要求の優先順位を、少なくとも低優先度、中優
先度、高優先度の３段階以上に変化させ、（１）高優先
度のリフレッシュ要求、（２）ページモードアクセス可
能なメモリリード／ライト要求、（３）中優先度のリフ
レッシュ要求、（４）メモリリード／ライト要求、
（５）低優先度のリフレッシュ要求の順で実行すべき処
理の優先度制御を行う手段と、前記リフレッシュ要求が
優先順位が高優先度になったとき、前記リフレッシュ要
求蓄積手段に蓄積されている未処理のリフレッシュ要求
がある一定個数以下になるまでリフレッシュサイクルを
繰り返し実行する手段とを具備することを特徴とする。

【００１７】このメモリ制御装置においては、未処理の
リフレッシュ要求の個数の増加に応じてリフレッシュ要
求の優先順位が低優先度、中優先度、高優先度などの３
段階以上に変化され、中優先度のリフレッシュ要求の優
先順位はページモードアクセス可能なメモリリード／ラ
イト要求よりも低く設定され、また高優先度のリフレッ
シュ要求の優先順位はページモードアクセス可能なメモ
リリード／ライト要求よりも高く設定される。したがっ
て、同一ページに対する連続アクセスが実行中の時は未
処理のリフレッシュ要求の個数がリフレッシュ要求の優
先順位が高優先度になるまで増加したときに初めてリフ
レッシュ処理が実行される。この時、同一ページに対す
る連続アクセスは途中で中断されるが、未処理のリフレ
ッシュ要求がある一定個数以下になるまで、例えばリフ
レッシュ要求の優先順位が低優先度になる程度にまで繰
り返しリフレッシュが実行されるので、以降の連続アク
セスにおいて再びリフレッシュ割り込みが入る確率を低
減することができる。

【００１８】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の第１の実施
形態に係るメモリ制御装置を用いたマルチプロセッサシ
ステムの構成が示されている。

【００１９】メモリコントローラ１０は、複数のＣＰＵ
２６０〜２６２が接続されたＣＰＵバス２５０に接続さ
れていると共に、バスブリッジ５０を介してＩ／Ｏバス
３５０に接続されている。Ｉ／Ｏバス３５は例えばＰＣ
Ｉバスなどから構成されており、ディスク装置３６０、
ＬＡＮアダプタ３６１、グラフィックコントローラ３６
２などが接続されている。

【００２０】メモリコントローラ１０は、ＣＰＵバス２
５０からのメモリリード／ライト要求を受け付けるＣＰ
Ｕバスリクエストバッファ２００、Ｉ／Ｏバスからのリ
クエスト要求を受け付けるＩ／Ｏバスリクエストバッフ
ァ３００、メモリアクセスバッファ４００、リフレッシ
ュカウンタ１４０、およびリフレッシュバッファ１００
からなる。

【００２１】ＣＰＵバスリクエストバッファ２００はＣ
ＰＵバス２５０からのメモリリード／ライト要求を受け
取り、メモリアクセスバッファ４００へリード／ライト
要求２１０を送る。リード／ライト要求２１０はＣＰＵ
メモリ要求受付信号２１１を受け取るまで出力され続け
る。

【００２２】Ｉ／Ｏバスリクエストバッファ３００はＩ
／Ｏバス３５０からメモリリード／ライト要求を受け取
り、メモリアクセスバッファ４００へリード／ライト要
求３１０を送る。リード／ライト要求３１０はＩ／Ｏメ
モリ要求受付信号３１１を受け取るまで出力され続け
る。

【００２３】ＣＰＵバスリクエストバッファ２００とＩ
／Ｏバスリクエストバッファ３００は、ＣＰＵバス２５
０とＩ／Ｏバス３５０からのメモリリード／ライト要求
およびメモリリフレッシュ要求が同時に発生しても受け
付けることができるように設けているもので、ＦＩＦＯ
で構成する。また、ＣＰＵバスアクセスバッファ２００
とＩ／Ｏバスアクセスバッファ３００は同一アドレスへ
の競合を除いてメモリリードをメモリライトより優先す
るｏｕｔ ｏｆ ｏｒｄｅｒのメモリアクセス優先順位
制御を行なう。

【００２４】メモリアクセスバッファ４００はＦＩＦＯ
バッファで構成するメモリアクセスキュー４０３とメモ
リアクセスキュー４０３へ登録する順番を制御するプラ
イオリティーエンコーダ４０１、およびリクエストセレ
クタ４０２、およびＤＲＡＭアドレス／コマンド生成回
路４０４、ロウアドレス比較器４０５、オペレーション
比較器４０６、およびリクエストＩＤ比較器４０７から
構成される。

【００２５】メモリアクセスバッファ４００はＣＰＵバ
スからのリード／ライト要求２１０をメモリアクセスキ
ュー４０３に登録するとＣＰＵ受付信号２１１をＣＰＵ
バスリクエストバッファ２００に出力する。同様にＩ／
Ｏバスからのリード／ライト要求３１０をメモリアクセ
スキュー４０３に登録するとＩ／Ｏ受付信号３１１をＩ
／Ｏバスリクエストバッファ３００に、リフレッシュ要
求１１０または最高優先順位信号１２２、高優先順位信
号１２１、中間優先順位信号１２０をメモリアクセスキ
ュー４０３に登録するとリフレッシュ受付信号１１１を
リフレッシュバッファ１００に出力する。

【００２６】リフレッシュカウンタ１４０はＤＲＡＭの
リフレッシュ周期に合わせてリフレッシュ割り込み１３
０を定期的に発生させる回路で、例えば１０２４クロッ
クに１回割り込み信号を発生する。リフレッシュバッフ
ァ１００は本構成に特徴的なものであり、リフレッシュ
カウンタ１４０からのリフレッシュ割り込み１３０を入
力し、メモリアクセスバッファ４００にリフレッシュ要
求１１０と最高優先順位信号１２２、高優先順位信号１
２１、中間優先順位信号１２０を出力する。

【００２７】リフレッシュバッファ１００は、４ビット
カウンタ１０１と、４入力ＯＲゲート１０２、２入力Ａ
ＮＤゲート１０３、３入力ＡＮＤゲート１０４から構成
されている。４ビットカウンタ１０１は未処理のリフレ
ッシュ割り込みの数を示すものであり、初期値“０００
０”である。リフレッシュカウンタ１４０からのリフレ
ッシュ割り込み１３０を受け付けるとカウンタ１０１の
値が“１１１１”でなければ‘１’ずつ加算する。後述
のようにカウンタ１０１の上位３ビットが‘１１１’に
なるとメモリアクセスバッファ４００はリフレッシュを
最優先で受け付けるのでカウンタ１０１の値が“１１１
１”なることはないが、カウンタ値が“１１１１”なら
リフレッシュ割り込み１３０を受け付けても“１１１
１”のまま保持する。メモリアクセスバッファ４００か
らリフレッシュ受付信号１１１を受けとるとカウンタ１
０１の値が“００００”でなければカウンタ値から
‘１’を引く。カウンタ１０１の値が“００００”のと
きにはリフレッシュ要求を出力しないのでリフレッシュ
受付信号１１１を受け取ることはないが、カウンタ値が
“００００”のときにリフレッシュ受付信号１１１を受
け取っても“００００”のまま保持する。尚、リフレッ
シュ割り込み１３０とリフレッシュ受付信号１１１を同
時に受け取るとカウンタ１０１の値はそのまま保持す
る。

【００２８】さて、４ビットカウンタ１０１の最上位ビ
ットは中優先順位信号１２０、４ビットのＯＲはリフレ
ッシュ要求信号１１０、上位３ビットのＡＮＤは最高優
先順位信号１２２、上位２ビットのＡＮＤは高優先順位
信号１２１、としてプライオリティエンコーダ４０１に
出力される。容易にわかるように、中優先順位信号１２
０、高優先順位信号１２１、または最高優先順位信号１
２２が出力されているときには、必ずリフレッシュ要求
１２０が出力されている。

【００２９】プライオリティエンコーダ４０１は、リフ
レッシュ要求１１０、ＣＰＵバス要求２１０、Ｉ／Ｏバ
ス要求２２０の中から最も優先順位の高い要求をリクエ
ストセレクタに選択させる。本実施形態では、優先順位
の高い順に、 （１）リフレッシュバッファ１００から最高優先順位信
号１２２ （２）ＣＰＵバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リリード要求２１０ （３）Ｉ／ＯバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リリード要求３１０ （４）ＣＰＵバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リライト要求２１０ （５）Ｉ／ＯバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リライト要求３１０ （６）リフレッシュバッファ１００から高優先順位信号
１２０ （７）ＣＰＵバスメモリリード要求２１０ （８）Ｉ／Ｏバスメモリリード要求３１０ （９）リフレッシュバッファ１００から中優先順位信号
１２０ （１０）ＣＰＵバスメモリライト要求２１０ （１１）Ｉ／Ｏバスメモリライト要求３１０ （１２）リフレッシュ要求１１０ となる。

【００３０】ＣＰＵバスメモリリード／ライト要求２１
０、Ｉ／Ｏバスメモリリード／ライト要求３１０は例え
ばそれぞれ２ｂｉｔずつからなる信号にエンコードされ
ておいる。

【００３１】また、プライオリティエンコーダ４０１
は、ロウアドレス比較器４０５、オペレーション比較器
４０６、リクエストＩＤ比較器４０７からの比較結果信
号に基づいて、リフレッシュ処理の実行タイミングを制
御する。

【００３２】まず、図２乃至図４を参照して、ロウアド
レス比較器４０５を用いたリフレッシュ処理の実行タイ
ミング制御について説明する。ロウアドレス比較器４０
５は、現在実行中のメモリオペレーションつまりＤＲＡ
Ｍアドレス／コマンド発生器４０４に投入されているメ
モリアクセス要求で指定されるロウアドレスと、次に実
行されるべきオペレーションつまりメモリアクセスキュ
ー４０３の先頭の投入されているメモリアクセス要求で
指定されるロウアドレスとを比較し、その一致の有無を
プライオリティーエンコーダ４０１に通知する。連続す
るメモリオペレーションのロウアドレスが一致していれ
ば、ＤＲＡＭアドレス／コマンド発生器４０４は、ＤＲ
ＡＭ高速ページモードを用いてＤＲＡＭ４００をアクセ
スする。一方、ロウアドレスが不一致になると、通常の
シングルアクセスモードが用いられ、次に実行されるべ
きオペレーションのためにＲＡＳを出力し直す。

【００３３】プライオリティーエンコーダ４０１は、リ
フレッシュバッファ１００から例えば高優先順位信号１
２１が出力されている状態で、ロウアドレス比較器４０
５によって実行中のメモリアクセスと次回のメモリアク
セスとの間でロウアドレスの不一致が検出されると、ペ
ージモードからシングルモードへの動作モード切り替え
が行われることを認識し、フレッシュ要求をメモリアク
セスキュー４０３に登録する。このとき、先行してメモ
りアクセスキュー４０３に入っているオペレーションが
何であっても、それらオペレーションの実行前にリフレ
ッシュが優先して実行される。これは、例えばメモりア
クセスキュー４０３を追い越し制御可能なスコアボード
によって構成し、そのスコアボード内ではリフレッシュ
要求の優先順位を最高にしておくことによって実現でき
る。

【００３４】実際の動作は図３のようになる。現在実行
中のリードサイクルのロウアドレスがαであり、メモリ
アクセスキュー４０３の先頭の投入されているリード要
求のロウアドレスがβであるときは、ロウアドレス比較
器４０５から不一致を示す信号が出力される。この時、
もし高優先順位信号１２１が出力されていれば、リフレ
ッシュ要求がメモリアクセスキュー４０３に投入され、
メモリアクセスキュー４０３の先頭に投入されているリ
ード要求の実行に先だってリフレッシュサイクルが実行
される。

【００３５】ページモードからシングルモードへの切り
替わり時に行うリフレッシュサイクルは、未処理のリフ
レッシュ要求がある一定個数以下になるまで繰り返し実
行することが好ましい。これにより、ある程度まとめて
リフレッシュを行うことができるので、ＤＲＡＭのペー
ジモード等を使用したバースト転送の途中でリフレッシ
ュ割り込みが挿入される確率をさらに低減することがで
きる。

【００３６】また、前述したように、メモリアクセスキ
ュー４０３はＯＵＴ ＯＦ ＯＲＤＥＲの制御が可能で
あるため、メモリアクセスキュー４０３に投入されてい
るアクセス要求の中で同一ロウアドレスに対するアクセ
ス要求を優先的に実行することもできる。この場合、ロ
ウアドレス比較器４０５は、図４に示されているよう
に、メモリアクセスキュー４０３のエントリ数に対応す
る数のコンパレータと、ＯＲ回路を用いて、現在実行中
のメモリオペレーションとメモリアクセスキュー４０３
に投入されている全てのアクセス要求のロウアドレスが
不一致の時だけ不一致信号が出力されるように構成する
ことが好ましい。

【００３７】次に、図５および図６を参照して、オペレ
ーション比較器４０６を用いたリフレッシュ処理の実行
タイミング制御について説明する。オペレーション比較
器４０６は、現在実行中のメモリオペレーションつまり
ＤＲＡＭアドレス／コマンド発生器４０４に投入されて
いるメモリアクセス要求のオペレーションの種類（リー
ド／ライト）と、次に実行されるべきオペレーションつ
まりメモリアクセスキュー４０３の先頭の投入されてい
るメモリアクセス要求のオペレーションの種類（リード
／ライト）とを比較し、現在実行中のメモリオペレーシ
ョンがリードで、次に実行されるべきオペレーションが
ライトの時にオペレーションがリードからライトに切り
替えられることを示す信号を出力する。

【００３８】プライオリティーエンコーダ４０１は、リ
フレッシュバッファ１００から例えば高優先順位信号１
２１が出力されている状態で、オペレーション比較器４
０６からオペレーションの切り替わりが通知されると、
フレッシュ要求をメモリアクセスキュー４０３に登録す
る。このとき、先行してメモりアクセスキュー４０３に
入っているオペレーションが何であっても、それらオペ
レーションの実行前にリフレッシュが優先的に実行され
る。

【００３９】実際の動作は図６のようになる。現在実行
中のオペレーションがリードであり、メモリアクセスキ
ュー４０３の先頭のオペレーションがライトであるとき
は、オペレーション比較器４０６から、リードからライ
トへのオペレーション切り替えが行われることを示す信
号が出力される。この時、もし高優先順位信号１２１が
出力されていれば、リフレッシュ要求がメモリアクセス
キュー４０３に投入され、メモリアクセスキュー４０３
の先頭に投入されているライト要求の実行に先だってリ
フレッシュサイクルが実行される。

【００４０】一般に、ＤＲＡＭアクセスにおいては、メ
モリリードデータはメモリアドレスより後にＤＲＡＭか
ら出力され、メモリライトデータはメモリアドレス（Ｃ
ｏｌｕｍｎ ａｄｄｒｅｓｓ）と同時に出力する。よっ
て、メモリリードの後はデータバスでの衝突を回避する
ため、メモリライトは待たされる。また、メモリリード
が終了しないとＣＰＵやＩ／Ｏは接続の処理が待たされ
ることがあるが、ＣＰＵやＩ／Ｏにとってメモリライト
はメモリコントローラがＣＰＵやＩ／Ｏからデータを出
力した時点で終了しているので、ライトは実行を遅らせ
ても性能への影響は少ない。このように、メモリリード
からライトへの切り替えはそれほど急ぐ必要はなく、ま
たデータバスでの衝突を回避するために待機しているこ
とを考えると、リードからライトに切り替わるときにリ
フレッシュを実行しても性能への影響は小さい。この特
徴を用いて、４ｂｉｔカウンタの値が“１１００”より
大きい場合にはリードからライトに切り替わる時にリフ
レッシュバッファ１００からのリフレッシュ要求を優先
して実行することにより、オーバーヘッドの少ない条件
でのリフレッシュ実行が可能となる。

【００４１】リードからライトへの切り替わり時に行う
リフレッシュサイクルは、未処理のリフレッシュ要求が
ある一定個数以下になるまで繰り返し実行することが好
ましい。これにより、ある程度まとめてリフレッシュを
行うことができるので、ＤＲＡＭのページモード等を使
用したバースト転送の途中でリフレッシュ割り込みが挿
入される確率をさらに低減することができる。

【００４２】次に、図７および図８を参照して、リクエ
ストＩＤ比較器４０７を用いたリフレッシュ処理の実行
タイミング制御について説明する。リクエストＩＤ比較
器４０７は、現在実行中のメモリオペレーションつまり
ＤＲＡＭアドレス／コマンド発生器４０４に投入されて
いるメモリアクセス要求の発行元を示すリクエストＩＤ
と、次に実行されるべきオペレーションつまりメモリア
クセスキュー４０３の先頭の投入されているメモリアク
セス要求の発行元を示すリクエストＩＤとを比較し、現
在実行中のメモリオペレーションの発行元がＣＰＵで、
次に実行されるべきオペレーションの発行元がグラフィ
ックコントローラ３６２であるときに、それをプライオ
リティーエンコーダ４０１に通知する。

【００４３】プライオリティーエンコーダ４０１は、リ
フレッシュバッファ１００から例えば高優先順位信号１
２１が出力されている状態で、リクエストＩＤ比較器４
０７からオペレーションの切り替わりが通知されると、
リフレッシュ要求をメモリアクセスキュー４０３に登録
する。このとき、先行してメモりアクセスキュー４０３
に入っているオペレーションが何であっても、それらオ
ペレーションの実行前にリフレッシュが優先的に実行さ
れる。

【００４４】実際の動作は図８のようになる。現在実行
中のオペレーションの発行元がＣＰＵで、メモリアクセ
スキュー４０３の先頭のオペレーションの発行元がグラ
フィックコントローラ３６２であるときは、リクエスト
ＩＤ比較器４０７からそれを示す信号が出力される。こ
の時、もし高優先順位信号１２１が出力されていれば、
リフレッシュ要求がメモリアクセスキュー４０３に投入
され、メモリアクセスキュー４０３の先頭に投入されて
いるグラフィックコントローラ３６２からのアクセス要
求の実行に先だってリフレッシュサイクルが実行され
る。

【００４５】一般に、グラフィックコントローラによる
メモリアクセスは、ある特定のパターンで連続して行わ
れる。このため、オペレーション要求元がＣＰＵからグ
ラフィックコントローラに変わる時点でリフレッシュを
行っておくことにより、ある特定のパターンでの連続ア
クセスを効率よく行うことが可能となる。

【００４６】また、オペレーション要求元がＣＰＵから
グラフィックコントローラに変わる時に行うリフレッシ
ュサイクルは、未処理のリフレッシュ要求がある一定個
数以下になるまで繰り返し実行することが好ましい。こ
れにより、ある程度まとめてリフレッシュを行うことが
できるので、グラフィックコントローラがＤＲＡＭのペ
ージモード等を使用したバースト転送を行う場合に、そ
のバースト転送の途中でリフレッシュ割り込みが挿入さ
れる確率をさらに低減することができる。

【００４７】また、オペレーション要求元がＣＰＵから
グラフィックコントローラに変わる時だけでなく、バー
スト転送サイクルによってメモリアクセスを行うＰＣＩ
バスブリッジ５０に変わるときもリフレッシュサイクル
を挿入することが好ましい。

【００４８】実際の動作は図９のようになる。現在実行
中のオペレーションの発行元がＣＰＵで、メモリアクセ
スキュー４０３の先頭のオペレーションの発行元がＰＣ
Ｉバスブリッジ５０であるときは、リクエストＩＤ比較
器４０７からそれを示す信号が出力される。この時、も
し４ビットカウンタ１０１の上位２ビットのＡＮＤから
なる高優先順位信号１２１が出力されていれば、リフレ
ッシュ要求がメモリアクセスキュー４０３に投入され、
メモリアクセスキュー４０３の先頭に投入されているグ
ラフィックコントローラ３６２からのアクセス要求の実
行に先だってリフレッシュサイクルが実行される。この
とき、高優先順位信号１２１が出力されなくなるまで、
リフレッシュサイクルが繰り返し実行される。

【００４９】次に、図１０を参照して、第１実施形態に
おけるリフレッシュ要求の優先順位の変化とそのときに
実行されるメモリオペレーションとの関係を説明する。
前述したように、第１実施形態では、優先順位の高い方
から次のように定義されている。 （１）リフレッシュバッファ１００から最高優先順位信
号１２２ （２）ＣＰＵバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リリード要求２１０ （３）Ｉ／ＯバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リリード要求３１０ （４）ＣＰＵバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リライト要求２１０ （５）Ｉ／ＯバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リライト要求３１０ （６）リフレッシュバッファ１００から高優先順位信号
１２０ （７）ＣＰＵバスメモリリード要求２１０ （８）Ｉ／Ｏバスメモリリード要求３１０ （９）リフレッシュバッファ１００から中優先順位信号
１２０ （１０）ＣＰＵバスメモリライト要求２１０ （１１）Ｉ／Ｏバスメモリライト要求３１０ （１２）リフレッシュ要求１１０ リフレッシュバッファ１００から最高優先順位信号１２
２が出力されていれば、４ｂｉｔカウンタ１０１はリフ
レッシュ要求をあと１つしか受け付けられないので、規
定回数のリフレッシュを行なうためには、すぐにリフレ
ッシュを開始しなくてはならない。よって、プライオリ
ティエンコーダ４０１はリフレッシュ要求を選択し、リ
フレッシュバッファ１００にリフレッシュ受付信号１１
１を送り、４ｂｉｔカウンタ１０１は値を１つ減らす。
このとき、先行してメモリアクセスキュー４０３に入っ
ているオペレーションが何であってもリフレッシュ（Ｒ
Ｆ）が実行されることによりＲＡＳが一旦デアサートさ
れる。

【００５０】よって、Ｒｏｗ Ａｄｄｒｅｓｓ Ｈｉｔ
のメモリオペレーションは無くなり、必然的に優先順位
のもっとも高い要求は最高優先順位信号１２２または高
優先順位信号１２０となり、高優先順位信号１２０がデ
アサートされるまで、即ち４ｂｉｔカウンタの値が“１
０１１”以下になるまでリフレッシュが繰り返し実行さ
れる。この間、データバスの切り替えやアクセス終了待
ちは発生しないので、リフレッシュは最も効率よく実行
される。リフレッシュバッファ１００から高優先順位信
号１２０がデアサートされるまでリフレッシュが実行さ
れると、ＣＰＵバスメモリリード要求２１０またはＩ／
Ｏバスメモリリード要求３１０の優先順位が高くなる。

【００５１】この後、４ｂｉｔカウンタの値が“１１０
０”になると、再び、高優先順位信号１２０が発生され
る。この状態で、リード（ＲＤ）からライト（ＷＲ）へ
の切り替えが発生すると、その切り替えによるメモリデ
ータの衝突を防止するために挿入されるウエイト期間に
リフレッシュが実行される。リフレッシュは、４ｂｉｔ
カウンタの値が“１０１１”以下になるまで繰り返し実
行される。

【００５２】この後、４ｂｉｔカウンタの値が“１１０
０”になると、再び、高優先順位信号１２０が発生され
る。この状態で、現在実行中のメモリオペレーションと
メモリアクセスキュー４０３に投入されている全てのア
クセス要求のロウアドレスが不一致であることが検出さ
れると、４ｂｉｔカウンタの値が“１０１１”以下にな
るまでリフレッシュが繰り返し実行される。

【００５３】このように、未処理のリフレッシュ要求の
個数の増加に応じてリフレッシュ要求の優先順位を中優
先度、高優先度、最高優先度などの３段階以上に変化さ
せ、高優先度のリフレッシュ要求の優先順位をページモ
ードアクセス可能なメモリリード／ライト要求よりも低
く設定しておき、また最高優先度のリフレッシュ要求の
優先順位はページモードアクセス可能なメモリリード／
ライト要求よりも高く設定しておくことにより、同一ペ
ージに対する連続アクセスが実行中の時は未処理のリフ
レッシュ要求の個数がリフレッシュ要求の優先順位が最
高優先度になるまで増加したときに初めてリフレッシュ
処理が実行される。この時、同一ページに対する連続ア
クセスは途中で中断されるが、未処理のリフレッシュ要
求がある一定個数以下になるまで、例えばリフレッシュ
要求の優先順位が中優先度になる程度にまで繰り返しリ
フレッシュが実行されるので、以降の連続アクセスにお
いて再びリフレッシュ割り込みが入る確率を低減するこ
とができる。

【００５４】また、優先順位を若干変更して （１）リフレッシュバッファ１００から最高優先順位信
号１２２ （２）ＣＰＵバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リリード要求２１０ （３）Ｉ／ＯバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リリード要求３１０ （４）ＣＰＵバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リライト要求２１０ （５）Ｉ／ＯバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リライト要求３１０ （６）リフレッシュバッファ１００から高優先順位信号
１２０ （７）ＣＰＵバスメモリリード要求２１０ （８）Ｉ／Ｏバスメモリリード要求３１０ （９）リフレッシュバッファ１００から中優先順位信号
１２０ （１０）ＣＰＵバスメモリライト要求２１０ （１１）Ｉ／Ｏバスメモリライト要求３１０ （１２）ＣＰＵバスメモリバーストリード／ライト開始
要求２１０ （１３）Ｉ／Ｏバスメモリバーストリード／ライト開始
要求３１０ （１４）リフレッシュ要求１１０ とし、バースト転送開始よりもリフレッシュバッファ１
００から中優先順位信号１２０の優先順位を高くしてお
いてもよい。これにより、バースト転送開始前にはリフ
レッシュバッファは半分しか使われていない状態にな
る。バースト転送が始まるとＲｏｗ Ａｄｄｒｅｓｓ
Ｈｉｔの状態になるのでバースト転送でＲｏｗ Ａｄｄ
ｒｅｓｓが同じ範囲を転送している間にリフレッシュは
始まらない。バースト転送サイズが大きく、途中でＲｏ
ｗ Ａｄｄｒｅｓｓが切り替わる場合にはもともとＲｏ
ｗ Ａｄｄｒｅｓｓ切り替えのオーバーヘッドがあり、
本実施形態を使用してもＲｏｗ Ａｄｄｒｅｓｓ切り替
え時間が若干長くなるだけで、後続のＲｏｗ Ａｄｄｒ
ｅｓｓが一定の間はリフレッシュが割り込まないメリッ
トの方が性能上有利に働く。

【００５５】さらに、 （１）リフレッシュバッファ１００から最高優先順位信
号１２２ （２）グラフィックコントローラからのメモリリード／
ライト要求３１０ （３）ＣＰＵバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リリード要求２１０ （４）Ｉ／ＯバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リリード要求３１０ （５）ＣＰＵバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リライト要求２１０ （６）Ｉ／ＯバスＲｏｗ Ａｄｄｒｅｓｓ Ｈｉｔメモ
リライト要求３１０ （７）リフレッシュバッファ１００から高優先順位信号
１２０ （８）ＣＰＵバスメモリリード要求２１０ （９）Ｉ／Ｏバスメモリリード要求３１０ （１０）リフレッシュバッファ１００から中優先順位信
号１２０ （１１）ＣＰＵバスメモリライト要求２１０ （１２）Ｉ／Ｏバスメモリライト要求３１０ （１３）ＣＰＵバスメモリバーストリード／ライト開始
要求２１０ （１４）Ｉ／Ｏバスメモリバーストリード／ライト開始
要求３１０ （１５）リフレッシュ要求１１０ とすれば、一般に画像領域と主記憶領域のＲｏｗ Ａｄ
ｄｒｅｓｓは異なるため、グラフィックコントローラへ
メモリアクセス権が移るときに高優先順位信号１２０が
でていれば４ｂｉｔカウンタ１０１が“１０１１”とな
るまでリフレッシュが実行され、画像データ転送中にリ
フレッシュが行なわれることによる性能低下を防ぐこと
ができる。

【００５６】次に、図１１および図１２を参照して、ヒ
ドンリフレッシュ（ｈｉｄｄｅｎｒｅｆｒｅｓｈ）と、
ＣＡＳビフォアＲＡＳリフレッシュ（ＣＡＳ ｂｅｆｏ
ｒｅ ＲＡＳ ｒｅｆｒｅｓｈ）の使い分けについて説
明する。

【００５７】すなわち、ＤＲＡＭコマンド／アドレス発
生器４０４が、直前のサイクルでアクティブにされたＣ
ＡＳをそのままアクティブに維持した状態でリフレッシ
ュサイクルを実行可能なヒドンリフレッシュと、通常の
ＣＡＳビフォアＲＡＳリフレッシュの双方をサポートし
ている場合には、プライオリティーエンコーダ４０１
は、未処理のリフレッシュ要求の個数の増加に応じて実
行するリフレッシュタイプをヒドンリフレッシュからＣ
ＡＳビフォアＲＡＳリフレッシュに切り替える制御を行
う。

【００５８】例えば、リフレッシュ要求の優先順位が中
優先度の場合には、ＣＡＳをアクティブにしたままリフ
レッシュサイクルを実行できるため比較的オーバーヘッ
ドの少ないヒドンリフレッシュを単発で行い、そして高
優先度の場合には、図１２に示されているように、オー
バーヘッドの少ないヒドンリフレッシュの後にＣＡＳビ
フォアＲＡＳリフレッシュを４ビットカウンタの値が一
定値以下になるまで繰り返し実行し、最高優先度の場合
には、ページモードアクセスを用いたバースト転送を即
座に中断させるために、最初からＣＡＳビフォアＲＡＳ
リフレッシュを行い、そして４ビットカウンタの値が一
定値以下になるまで繰り返し実行する。

【００５９】次に、図１３および図１４を参照して、リ
フレッシュバッファ１００の他の構成例を説明する。こ
こでは、リフレッシュバッファ１００は、前述の４ビッ
トカウンタ１０１と、セット／リセット制御回路１１１
と、フリップフロップなどから成るフラグ保持回路１１
２とから構成されている。フラグ保持回路１１２のフラ
グＦのセット、リセット条件は次の通りである。

【００６０】（１）セット：４ビットカウンタ１０１の
上位３ビットが“１１１”になった場合（“Ｅ”または
“Ｆ”のとき） （２）リセット：４ビットカウンタ１０１の上位２ビッ
トが“１１”から“１０”に変化した場合（“Ｃ”から
“Ｂ”になったとき） 図１４に示されているように、フラグＦがセットされる
と、４ビットカウンタ１０１の値がＢ以下になることで
そのフラグＦがリセットされるまで、前述の最高優先順
位のリフレッシュ（ＲＦ）が繰り返し実行される。ま
た、この図１４において、メモリオペレーションＰＣ
は、プリチャージであり、センスアンプの内容を内部セ
ルに書き込んでＮｏオペレーション状態へ遷移する課程
を示している。

【００６１】この構成においては、４ビットカウンタ１
０１の値がＢ以下になることが保証されるため、バース
トアクセス中にリフレッシュ割り込みが入るのを高々１
回に制限することができる。

【００６２】また、フラグ保持回路１１２のフラグＦの
セット、リセット条件を次のように設定することもでき
る。 （１）セット：バーストアクセス要求があった場合、も
しくは４ビットカウンタ１０１の値がＥになった時 （２）４ビットカウンタ１０１の最上位ビットが０にな
った場合 次に、図１５乃至図２０を参照して、この発明の第２実
施形態を説明する。

【００６３】大量のメモリを使用するシステムでは、メ
モリリフレッシュ時の動作電流が集中することを回避す
るためにメモリリフレッシュをシステム全体で同時に実
行せずに少しずつずらして実行する。このようなシステ
ムで使用されるメモリがインタリーブ構成の場合には、
バンク単位にリフレッシュを実行する。

【００６４】この例では、図１５に示されているよう
に、シンクロナスＤＲＡＭ（以下ＳＤＲＡＭ）が接続さ
れたメモリポートが２つあり、２バンク構成を例示して
説明する。シンクロナスＤＲＡＭはチップ内に２バンク
を有する。よって、本実施形態ではメモリポートは２つ
であるが、２つの内部バンクを考慮すると実質的に４ウ
ェイインタリーブとなっている。各メモリポートには最
大２個のメモリモジュールを接続できる。

【００６５】リフレッシュは、同一ポートの２つのＳＤ
ＲＡＭについて内部バンク単位で２つのモジュールを同
時に行なう。本実施形態ではリフレッシュバッファ１０
０の内部に、４ウェイ相当のバンクそれぞれに対応し
て、実施形態１で示したものと同様の構成の４ｂｉｔカ
ウンタ１０１が１組ずつ合計４組持つ。

【００６６】リフレッシュ要求１１０、高優先順位要求
１２０、リフレッシュ受付信号１１１はそれぞれのバン
クに対応して４本で構成される。各リフレッシュ要求１
１０としては対応するカウンタ１０１の４ビットのＯＲ
出力を使用し、各高優先順位要求１２０としては対応す
るカウンタ１０１の最上位ビットを使用することができ
る。また、本実施形態ではリフレッシュはＲｏｗ Ａｄ
ｄｒｅｓｓとＲＡＳを出力するＲＡＳ ｏｎｌｙ ｒｅ
ｆｒｅｓｈで行なう。この場合、リフレッシュ用のＲｏ
ｗ ＡｄｄｒｅｓｓはＤＲＡＭアドレス／コマンド生成
回路４０４でリフレッシュ毎に１ずつ加算して出力す
る。

【００６７】メモリへのアクセス要求が無く、未処理の
リフレッシュ要求がある場合にはリフレッシュを行な
う。メモリへのアクセス要求がある場合には次のように
制御する。各アクセス単位において、未処理のリフレッ
シュ要求がある一定個数以下であるならば、メモリへの
アクセス要求を優先する。メモリアクセス単位毎に優先
順位制御を行なっているので、ＳＤＲＡＭへの片方の内
部バンクにだけアクセス要求がある場合、反対側のバン
クはリフレッシュ動作を行なうことができる。ＳＤＲＡ
Ｍでは、ＳＤＲＡＭに内蔵されたリフレッシュカウンタ
は一組であるので、リフレッシュコマンドを使用すると
内部の２バンクを同時にリフレッシュしてしまう。そこ
で、Ｒｏｗ ａｄｄｒｅｓｓとＲＡＳを出力して、内部
のセンスアンプにＳＤＲＡＭの記憶セルの内容を読みだ
して外部からリフレッシュ制御をする方法を使用し、ア
クセスのないバンクだけリフレッシュを行なう。また、
あるアクセス単位に対する未処理のリフレッシュ要求が
一定個数を越えるとリフレッシュバッファ１００は高優
先順位信号１２０をアサートし、メモリアクセスバッフ
ァ４００はリフレッシュを最優先で実行する。

【００６８】また、本実施形態では２ポートのメモリア
クセスキュー４０３を共通としているのでオペレーショ
ンの発行を１サイクルに１個ずつメモリアクセスキュー
４０３の先頭から発行するようにすれば２ポートのリフ
レッシュタイミングをずらすことができる。

【００６９】図１６乃至図１８には、アクセス単位毎に
独立して制御されるリフレッシュサイクルのタイミング
が示されている。図中、Ｐ０Ｂ０はポート０のバンク０
を意味している（以下、Ｐ０Ｂ１、Ｐ１Ｂ０、Ｐ１Ｂ１
についても同様）。ポートはＳＤＲＡＭデータバスを共
用する単位であり、またバンクはＳＤＲＡＭの内部バン
クである。

【００７０】また、メモリアクセスキュー４０３は８段
のＦＩＦＯバッファから構成されている場合を想定して
いる。リフレッシュは、メモリアクセスキュー４０３を
バイパスして行われる。バイパスするルールは、対応す
るバンクのリフレッシュ用４ビットカウンタが“０００
０”ではない場合であって、 （１）対応する４ビットカウンタが“Ｅ”または“Ｆ”
であり、メモリへのアクセスが終了したいるとき （２）メモリアクセスキューのＦＩＦＯ中に対応するバ
ンクのアクセス要求がないとき である。

【００７１】また、図中、ポート０コマンド、ポート１
コマンドは、それぞれ対応するポートに対して発行され
るＳＤＲＡＭコマンドである。ＲＡＳ０／１は内部バン
ク０／１に対するＲＡＳであり、ロウアドレスに対応す
るセルの記憶内容をセンスアンプに読み込む処理を実行
させるために使用される。ＲＤ０／１は内部バンク０／
１に対するリードコマンド、ＷＲ０／１は内部バンク０
／１に対するライトコマンド、ＰＲＥ０／１は内部バン
ク０／１に対するプリチャージコマンド、またＲＥＦ０
／１は内部バンク０／１に対するリフレッシュ要求であ
る。このリフレッシュ要求では、通常のＣＡＳビフォア
ＲＡＳリフレッシュコマンドではなく、ＲＡＳオンリー
リフレッシュが行われ、ＲＡＳとリフレッシュ用のロウ
アドレスが出力される。ロウアドレスの値は、メモリコ
ントローラ１０内で１ずつインクリメントされる。ま
た、ＳＤＲＡＭ内部オペレーションはＳＤＲＡＭ内部バ
ンクのステートを示しており、ＢＡはバンクアクティブ
状態、Ｒｅａｄはリードオペレーション中、Ｗｒｉｔｅ
はライトオペレーション中、ＰＣはプリチャージ中、Ｒ
ｅｆｒｅｓｈはリフレッシュ処理中であることを示して
いる。

【００７２】このように、複数のメモリバンクを制御す
るシステムにおいては、複数のメモリバンク毎にリフレ
ッシュ用カウンタ１０１を設けておき、メモリバンク毎
に独立してリフレッシュサイクルの実行タイミングを制
御することが好ましい。これにより、全てのバンクのリ
フレッシュが同時実行されることによる消費電力の増大
を防止できる。さらに、ＳＤＲＡＭなどのようにチップ
内に複数の独立したアクセス単位を有するメモリから構
成されたメモリバンクを制御する場合には、前述したよ
うに、メモリバンク内に存在する複数のアクセス単位毎
にリフレッシュ用カウンタ１０１を設けておき、アクセ
ス単位毎に独立してリフレッシュサイクルの実行タイミ
ングを制御することにより、それぞれアクセス単位とな
る２つの内部バンクを有するシンクロナスＤＲＡＭにお
いては、片方のバンクがアクセス中であっても、もう一
方のバンクについてはＲＡＳオンリーリフレッシュにて
リフレッシュ動作を行うことができるので、システム性
能を高めることができる。

【００７３】次に、リフレッシュ用カウンタ１０１のカ
ウント値に対するメモリオペレーションの割り当てにつ
いて説明する。リフレッシュバッファ１００は、図１９
に示すように、４ビットのカウンタ１０１と、４入力０
Ｒゲート１０２から構成され、リフレッシュ要求として
はカウンタ１０１の４ビットのＯＲ出力を使用し、最高
優先順位要求としてはカウンタ１０１の最上位ビットを
使用していた場合を想定する。

【００７４】この構成では、４ビットのカウンタ１０１
の最上位ビットが１になると、リフレッシュ要求は最高
優先順位となるので、実際には、使用されてないカウン
タ値が存在する。そこで、４ビットのカウンタ１０１の
値が“１１１１”と“０１１１”には、それぞれ特別の
オペレーションを割り当てている。カウンタ１０１のカ
ウンタ値とそれに割り当てられるオペレーションとの新
たな関係を図２０に示す。

【００７５】図２０におけるオペレーション（Ｈｉｇｈ
Ｐｒ，Ｒｅｆｒｅｓｈ，ＭＲＳ，ＰＡＬＬ）の意味は次
の通りである。 （１）ＨｉｇｈＰｒ：ハイプライオリティリフレッシュ
要求。これは、最高優先順位の要求であることを示す。
４ビットのカウンタ１０１の上位２ビットのＯＲで生成
することができる。

【００７６】（２）Ｒｅｆｒｅｓｈ：通常のリフレッシ
ュ要求。ＨｉｇｈＰｒが発生されてなければ、最低優先
順位の要求となる。 （３）ＭＲＳ：ＳＤＲＡＭのモードレジスタセットのオ
ペレーション要求。これは、常にＨｉｇｈＰｒと一緒に
発行され、ＳＤＲＡＭのモードレジスタを設定してアク
セス可能状態にするために使用される。ＭＲＳ実行後カ
ウンタがデクリメントされることにより、最低３回のハ
イプライオリティリフレッシュが実行される。

【００７７】（４）ＰＡＬＬ：ＳＤＲＡＭのオールバン
クスプリチャージ要求。これは、ＳＤＲＡＭをアイドル
状態にするためのものであり、電源投入後、ＳＤＲＡＭ
の内部状態は不定となっているので、この動作が必要と
なる。また、ＰＡＬＬは常にＨｉｇｈＰｒと一緒に発行
される。ＰＡＬＬ実行後カウンタがデクリメントされる
ことにより、ＭＲＳを行う前に８回のハイプライオリテ
ィーリフレッシュを実行する（うち１回はリフレッシュ
用カウンタからのリフレッシュ要求）。

【００７８】このような割り当てを行った場合には、電
源投入時のパワーオンリセットによってリフレッシュ用
カウンタを“１１１１”にリセットすることにより、自
動的にＰＡＬＬ，ＭＲＳ，およびリフレッシュカウンタ
初期化用のリフレッシュを行うことができる。

【００７９】なお、ＰＡＬＬを、“ＰＡＬＬと１回のリ
フレッシュ実行”と定義してもよい。また、ＰＡＬＬ
を、“ＳＥＬＦＸとＰＡＬＬを実行”と定義してもよ
い。ここで、ＳＥＬＦＸは、セルフリフレッシュ状態か
ら通常モードに戻すためのコマンドである。

【００８０】以上のように、この発明の実施形態によれ
ば、通常はリフレッシュよりもＣＰＵバスやＩ／Ｏバス
からのメモリアクセスを優先することで性能の低下を防
ぎ、かつリフレッシュが長期間実行されないと４ビット
カウンタの最上位ビットがセットされてリフレッシュの
優先順位が高くなり、リフレッシュが確実に実行される
ことを保証することができる。また、メモリがＤＲＡＭ
のページモードのような高速データ転送機構をもってい
たり、メモリが複数のバンクから構成されている場合等
の特徴がある場合、システムの特徴に合わせて本発明を
用いることでリフレッシュによる性能低下を防ぐことが
できる。さらに、副次的に、リセット時に４ｂｉｔカウ
ンタ１０１の値を“１１１１”とすれば８回のリフレッ
シュが最優先で実行され、ＤＲＡＭの内部カウンタを使
用するリフレッシュ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳリ
フレッシュ等）の初期化動作を実現する機構として用い
ることができる。また、システムが休止モードをもつ場
合、４ｂｉｔカウンタ１０１の値を“１１１０”を休止
モードから通常動作モードへの切り替え動作実行と定義
すると、ＳＤＲＡＭ等のセルフリフレッシュ機構をもつ
メモリの切り替え動作を保証することができる。

【００８１】

【発明の効果】以上説明したように、この発明によれ
ば、リフレッシュ要求を複数個ためる機構を用いたリフ
レッシュ制御におけるリフレッシュサイクルの実行タイ
ミングを最適化できるようになり、メモリアクセス性
能、特にＤＲＡＭのページモード等を使用したバースト
転送を効率よく行うことができる。

【図面の簡単な説明】

【図１】この発明の第１実施形態に係るメモリコントロ
ーラを使用したマルチプロセッサシステムの構成を示す
ブロック図。

【図２】同第１実施形態のメモリコントローラに設けら
れたロウアドレス比較器周辺の構成を示すブロック図。

【図３】同第１実施形態のメモリコントローラに設けら
れたロウアドレス比較器を用いたリフレッシュ処理の実
行タイミング制御動作を示すタイミングチャート。

【図４】同第１実施形態のメモリコントローラに設けら
れたロウアドレス比較器の他の構成例を示すブロック
図。

【図５】同第１実施形態のメモリコントローラに設けら
れたオペレーション比較器周辺の構成を示すブロック
図。

【図６】同第１実施形態のメモリコントローラに設けら
れたオペレーション比較器を用いたリフレッシュ処理の
実行タイミング制御動作を示すタイミングチャート。

【図７】同第１実施形態のメモリコントローラに設けら
れたリクエストＩＤ比較器周辺の構成を示すブロック
図。

【図８】同第１実施形態のメモリコントローラに設けら
れたリクエストＩＤ比較器を用いたリフレッシュ処理の
実行タイミング制御動作の第１の例を示すタイミングチ
ャート。

【図９】同第１実施形態のメモリコントローラに設けら
れたリクエストＩＤ比較器を用いたリフレッシュ処理の
実行タイミング制御動作の第２の例を示すタイミングチ
ャート。

【図１０】同第１実施形態のメモリコントローラによる
メモリアクセス制御動作を示すタイミングチャート。

【図１１】同第１実施形態のメモリコントローラにおい
てリフレッシュタイプを切り替えるために必要な機能構
成を示すブロック図。

【図１２】同第１実施形態のメモリコントローラにおけ
るリフレッシュタイプの切り替え動作を示すタイミング
チャート。

【図１３】同第１実施形態のメモリコントローラに設け
られているリフレッシュバッファの他の構成例を示すブ
ロック図。

【図１４】図１３のリフレッシュバッファを使用したリ
フレッシュ制御動作を示すタイミングチャート。

【図１５】この発明の第２実施形態に係るメモリコント
ローラを使用したマルチプロセッサシステムの構成を示
すブロック図。

【図１６】同第２実施形態のメモリコントローラによる
メモリアクセス制御動作を示すタイミングチャート。

【図１７】同第２実施形態のメモリコントローラによる
メモリアクセス制御動作を示すタイミングチャート。

【図１８】同第２実施形態のメモリコントローラによる
メモリアクセス制御動作を示すタイミングチャート。

【図１９】同第２実施形態のメモリコントローラに適用
されるリフレッシュバッファの構成を示す図。

【図２０】同第１および第２実施形態のメモリコントロ
ーラに適用されるリフレッシュ用カウンタのカウンタ値
に割り当てられるメモリオペレーションの一例を示す
図。

【符号の説明】

１０…メモリコントローラ、１００…リフレッシュバッ
ファ、１０１…リフレッシュ用カウンタ、２００…ＣＰ
Ｕバスリクエストバッファ、３００…Ｉ／Ｏバスリクエ
ストバッファ、４００…メモリアクセスバッファ、４０
１…プライオリティーエンコーダ、４０２…リクエスト
セレクタ、４０３…メモリアクセスキュー、４０４…Ｄ
ＲＡＭアドレス／コマンド生成回路、４０５…ロウアド
レス比較器、４０６…オペレーション比較器、４０７…
リクエストＩＤ比較器。

Claims (20)

【特許請求の範囲】
1. 【請求項１】 リフレッシュ動作を必要とし、且つリー
   ド／ライトアクセスのための複数の動作モードを有する
   メモリを制御するメモリ制御装置において、 複数のリフレッシュ要求を蓄積するリフレッシュ要求蓄
   積手段と、 このリフレッシュ要求蓄積手段に所定個数以上の未処理
   のリフレッシュ要求が存在している場合、前記メモリの
   動作モードの切り替わり時にリフレッシュサイクルを実
   行するリフレッシュ制御手段とを具備することを特徴と
   するメモリ制御装置。
2. 【請求項２】 リフレッシュ動作を必要とし、且つリー
   ド／ライトアクセスのための動作モードとしてページモ
   ードとシングルモードとを有するメモリを制御するメモ
   リ制御装置において、 複数のリフレッシュ要求を蓄積するリフレッシュ要求蓄
   積手段と、 前回のメモリアクセスサイクルで前記メモリに供給され
   たロウアドレスを保持し、そのロウアドレスと次回のメ
   モリアクセスサイクルで指定されるロウアドレスとを比
   較してその一致の有無を検出するロウアドレス比較手段
   と、 前記リフレッシュ要求蓄積手段に所定個数以上の未処理
   のリフレッシュ要求が存在している場合、前記ページモ
   ードから前記シングルモードへの切り替わり時にリフレ
   ッシュが実行されるように、前記ロウアドレス比較手段
   による比較結果が一致から不一致に変化することに応答
   してリフレッシュサイクルを実行するリフレッシュ制御
   手段とを具備することを特徴とするメモリ制御装置。
3. 【請求項３】 前記リフレッシュ制御手段は、 前記リフレッシュ要求蓄積手段に蓄積されている未処理
   のリフレッシュ要求がある一定個数以下になるまでリフ
   レッシュサイクルを繰り返し実行することを特徴とする
   請求項１または２記載のメモリ制御装置。
4. 【請求項４】 リフレッシュ動作を必要とするメモリか
   ら各々が構成された複数のメモリバンクを制御するメモ
   リ制御装置において、 前記複数のメモリバンクにそれぞれ対応して設けられ、
   各々が複数のリフレッシュ要求を蓄積する複数のリフレ
   ッシュ要求蓄積手段と、 これら複数のリフレッシュ要求蓄積手段を使用して、前
   記メモリバンク毎に独立してリフレッシュサイクルの実
   行を制御する手段であって、所定個数以上の未処理のリ
   フレッシュ要求が存在しているリフレッシュ要求蓄積手
   段に対応したメモリバンクに対してリフレッシュサイク
   ルを実行するリフレッシュ制御手段とを具備することを
   特徴とするメモリ制御装置。
5. 【請求項５】 リフレッシュ動作を必要とし、且つチッ
   プ内に複数の独立したアクセス単位を有する１以上のメ
   モリチップから構成されるメモリバンクを制御するメモ
   リ制御装置において、 前記メモリバンク内に存在する複数のアクセス単位にそ
   れぞれ対応して設けられ、各々が複数のリフレッシュ要
   求を蓄積する複数のリフレッシュ要求蓄積手段と、 これら複数のリフレッシュ要求蓄積手段を使用して、前
   記アクセス単位毎に独立してリフレッシュサイクルの実
   行を制御する手段であって、所定個数以上の未処理のリ
   フレッシュ要求が存在しているリフレッシュ要求蓄積手
   段に対応したアクセス単位のリフレッシュを実行するリ
   フレッシュ制御手段とを具備することを特徴とするメモ
   リ制御装置。
6. 【請求項６】 前記リフレッシュ制御手段は、 前記リフレッシュ対象となるアクセス単位が属するメモ
   リチップの他のアクセス単位に対するリード・ライトア
   クセスが実行されているとき、ＲＡＳオンリーリフレッ
   シュを使用して、前記リフレッシュ対象のアクセス単位
   をリフレッシュすることを特徴とする請求項５記載のメ
   モリ制御装置。
7. 【請求項７】 リフレッシュ動作を必要とするメモリを
   制御するメモリ制御装置において、 複数のリフレッシュ要求を蓄積するリフレッシュ要求蓄
   積手段と、 このリフレッシュ要求蓄積手段に蓄積されている未処理
   のリフレッシュ要求の個数の増加に応じてリフレッシュ
   要求の優先順位を、少なくとも低優先度、中優先度、高
   優先度の３段階以上に変化させ、 （１）高優先度のリフレッシュ要求 （２）ページモードアクセス可能なメモリリード／ライ
   ト要求 （３）中優先度のリフレッシュ要求 （４）メモリリード／ライト要求 （５）低優先度のリフレッシュ要求 の順で実行すべき処理の優先度制御を行う手段と、 前記リフレッシュ要求が優先順位が高優先度になったと
   き、前記リフレッシュ要求蓄積手段に蓄積されている未
   処理のリフレッシュ要求がある一定個数以下になるまで
   リフレッシュサイクルを繰り返し実行する手段とを具備
   することを特徴とするメモリ制御装置。
8. 【請求項８】 ヒドンリフレッシュおよびＣＡＳビフォ
   アＲＡＳリフレッシュを選択的に実行可能なリフレッシ
   ュ制御手段をさらに具備し、 このリフレッシュ制御手段は、 前記リフレッシュ要求の優先順位が前記中優先度から前
   記高優先度に変化したとき、その変化に応じてリフレッ
   シュ方法をヒドンリフレッシュからＣＡＳビフォアＲＡ
   Ｓリフレッシュに切り替えて前記リフレッシュ要求蓄積
   手段に蓄積されている未処理のリフレッシュ要求がある
   一定個数以下になるまでＣＡＳビフォアＲＡＳリフレッ
   シュによるリフレッシュサイクルを繰り返し実行するこ
   とを特徴とする請求項７記載のメモリ制御装置。
9. 【請求項９】 リフレッシュ動作を必要とするメモリを
   制御するメモリ制御装置であって、メモリアクセス要求
   の種類によってその実行順を動的に変化させるメモリ制
   御装置において、 複数のリフレッシュ要求を蓄積するリフレッシュ要求蓄
   積手段と、 リフレッシュ要求またはリード／ライト要求を指定する
   メモリアクセス要求を複数保持するメモリアクセスキュ
   ーであって、追い越し制御可能なスコアボード形式で構
   成され、リフレッシュ要求の優先順位が最も高く設定さ
   れているメモリアクセスキューと、 前記リフレッシュ要求蓄積手段に蓄積されている未処理
   のリフレッシュ要求の個数の増加に応じてリフレッシュ
   要求の優先順位を、少なくとも中優先度、高優先度の２
   段階以上に変化させ、前記リフレッシュ要求の優先順位
   が高優先度になったとき、前記メモリアクセスキューに
   リフレッシュ要求を投入することにより、前記メモリア
   クセスキューに保持された他のメモリアクセス要求に先
   立ってリフレッシュを実行する手段とを具備することを
   特徴とするメモリ制御装置。
10. 【請求項１０】 リフレッシュ動作を必要とするメモリ
    を制御するメモリ制御装置において、 複数のリフレッシュ要求を蓄積するリフレッシュ要求蓄
    積手段と、 このリフレッシュ要求蓄積手段に所定個数以上の未処理
    のリフレッシュ要求が存在している場合、前記メモリの
    アクセスサイクルがリードサイクルからライトサイクル
    に切り替わる時にリフレッシュサイクルを実行するリフ
    レッシュ制御手段とを具備することを特徴とするメモリ
    制御装置。
11. 【請求項１１】 ＣＰＵと、ある特定のパターンで連続
    したメモリアクセスを行うデバイスとからのメモリアク
    セス要求に応じて、リフレッシュ動作を必要とするメモ
    リをアクセス制御するメモリ制御装置において、 複数のリフレッシュ要求を蓄積するリフレッシュ要求蓄
    積手段と、 このリフレッシュ要求蓄積手段に所定個数以上の未処理
    のリフレッシュ要求が存在している場合、前記メモリに
    対するアクセス要求元が前記ＣＰＵから前記特定のパタ
    ーンで連続したメモリアクセスを行うデバイスに切り替
    わる時にリフレッシュサイクルを実行するリフレッシュ
    制御手段とを具備することを特徴とするメモリ制御装
    置。
12. 【請求項１２】 リフレッシュ動作を必要とするメモリ
    を制御するメモリ制御装置において、 複数のリフレッシュ要求を蓄積するリフレッシュ要求蓄
    積手段と、 このリフレッシュ要求蓄積手段に所定個数以上の未処理
    のリフレッシュ要求が存在している場合、前記メモリに
    対するバースト転送要求が発行された時、前記リフレッ
    シュ要求蓄積手段に蓄積されている未処理のリフレッシ
    ュ要求がある一定個数以下になるまでリフレッシュサイ
    クルを繰り返し実行するリフレッシュ制御手段とを具備
    することを特徴とするメモリ制御装置。
13. 【請求項１３】 リフレッシュ動作を必要とするメモリ
    を制御するメモリ制御装置において、 定期的にリフレッシュ割り込み信号を発生するリフレッ
    シュタイマと、 未処理のリフレッシュ要求の個数を示すカウント値を保
    持するカウンタであって、前記リフレッシュタイマから
    リフレッシュ割り込み信号が発生される度に前記カウン
    ト値が増分され、リフレッシュサイクルが実行させる度
    に前記カウント値が減分されるカウンタと、 このカウンタのカウント値の増加に応じて、他のメモリ
    アクセス要求に対する前記フレッシュ要求の優先度を変
    化させる手段と、 リフレッシュ要求および他のメモリアクセス要求を優先
    度順に実行する手段と、 前記カウンタのカウント値の少なくとも１つに所定のメ
    モリ制御オペレーションを割り当てておき、前記メモリ
    制御装置の初期化時のリセットにて前記カウンタ値を前
    記所定のメモリ制御オペレーションを示す値に設定する
    ことによって、前記所定のメモリ制御オペレーションを
    実行することを特徴とするメモリ制御装置。
14. 【請求項１４】 前記メモリはセルフリフレッシュ機構
    を有しており、 前記カウンタの所定のカウント値には前記メモリをセル
    フリフレッシュモードから通常動作モードに切り替える
    メモリ制御オペレーションが割り当てられていることを
    特徴とする請求項１３記載のメモリ制御装置。
15. 【請求項１５】 リフレッシュ動作を必要とするメモリ
    を制御するメモリ制御装置において、 定期的にリフレッシュ割り込み信号を発生するリフレッ
    シュタイマと、 未処理のリフレッシュ要求の個数を示すカウント値を保
    持するカウンタであって、前記リフレッシュタイマから
    リフレッシュ割り込み信号が発生される度に前記カウン
    ト値が増分され、リフレッシュサイクルが実行させる度
    に前記カウント値が減分されるカウンタと、 このカウンタのカウント値が第１の値以上の時にフラグ
    をセットし、前記カウント値が前記第１の値から、それ
    よりも小さい第２の値に変化された時に前記フラグをリ
    セットする手段と、 前記フラグがセットされたとき、前記フラグがリセット
    されるまでリフレッシュサイクルを繰り返し実行する手
    段とを具備することを特徴とするメモリ制御装置。
16. 【請求項１６】 リフレッシュ動作を必要とし、且つリ
    ード／ライトアクセスのための複数の動作モードを有す
    るメモリを制御するメモリ制御方法において、 複数のリフレッシュ要求を蓄積し、 所定個数以上の未処理のリフレッシュ要求が蓄積されて
    いる場合、前記メモリの動作モードの切り替わり時に、
    未処理のリフレッシュ要求の個数がある一定個数に低減
    するまでリフレッシュサイクルを繰り返し実行すること
    を特徴とするメモリ制御方法。
17. 【請求項１７】 リフレッシュ動作を必要とするメモリ
    を制御するメモリ制御方法において、 複数のリフレッシュ要求を蓄積し、 蓄積されている未処理のリフレッシュ要求の個数の増加
    に応じてリフレッシュ要求の優先順位を、少なくとも低
    優先度、中優先度、高優先度の３段階以上に変化させ、 （１）高優先度のリフレッシュ要求 （２）ページモードアクセス可能なメモリリード／ライ
    ト要求 （３）中優先度のリフレッシュ要求 （４）メモリリード／ライト要求 （５）低優先度のリフレッシュ要求 の順で実行すべき処理の優先度制御を行うことを特徴と
    するメモリ制御方法。
18. 【請求項１８】 リフレッシュ動作を必要とするメモリ
    を制御するメモリ制御方法において、 複数のリフレッシュ要求を蓄積し、 所定個数以上の未処理のリフレッシュ要求が存在してい
    る場合、前記メモリのアクセスサイクルがリードサイク
    ルからライトサイクルに切り替わる時にリフレッシュサ
    イクルを実行することを特徴とするメモリ制御方法。
19. 【請求項１９】 ＣＰＵと、ある特定のパターンで連続
    したメモリアクセスを行うデバイスとからのメモリアク
    セス要求に応じて、リフレッシュ動作を必要とするメモ
    リをアクセス制御するメモリ制御方法において、 複数のリフレッシュ要求を蓄積し、 このリフレッシュ要求蓄積手段に所定個数以上の未処理
    のリフレッシュ要求が蓄積されている場合、前記メモリ
    に対するアクセス要求元が前記ＣＰＵから前記特定のパ
    ターンで連続したメモリアクセスを行うデバイスに切り
    替わる時にリフレッシュサイクルを実行することを特徴
    とするメモリ制御方法。
20. 【請求項２０】 リフレッシュ動作を必要とするメモリ
    を制御するメモリ制御方法において、 複数のリフレッシュ要求を蓄積し、 所定個数以上の未処理のリフレッシュ要求が蓄積されて
    いる場合、前記メモリに対するバースト転送要求が発行
    された時、蓄積されている未処理のリフレッシュ要求が
    ある一定個数以下になるまでリフレッシュサイクルを繰
    り返し実行することを特徴とするメモリ制御方法。