JP2022514128A - メモリコントローラのリフレッシュスキーム - Google Patents

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Abstract

一形態では、メモリコントローラは、コマンドキュー、アービタ、リフレッシュ論理回路、及び最終アービタを含む。コマンドキューは、メモリに対するメモリアクセス要求を受信し格納する。アービタは、第１のタイプのアクセス及び第２のタイプのアクセスにしたがって、コマンドキューからアクセスを選択的に選択する。第１のタイプのアクセス及び第２のタイプのアクセスは、メモリにおける対応するメモリアクセスの異なるページステータスに対応する。リフレッシュ論理回路は、メモリのバンクに対してリフレッシュコマンドを生成し、保留中のリフレッシュの数にしたがってその値が設定される優先度インジケータをリフレッシュコマンドとともに提供する。最終アービタは、優先度インジケータに基づいて、第１のタイプのアクセス及び第２のタイプのアクセスのメモリアクセス要求に関してリフレッシュコマンドを選択的に順序付ける。【選択図】図５

Description

コンピュータシステムは通常、メインメモリに、安価で高密度のダイナミックランダムアクセスメモリ（ＤＲＡＭ）チップを使用する。今日販売されているほとんどのＤＲＡＭチップは、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）によって公布されている様々なダブルデータレート（ＤＤＲ）ＤＲＡＭ規格と互換性がある。ＤＲＡＭチップは、永続的なメモリデバイスではない。したがって、コンピュータシステムの通常の動作中に、データを保持するために、ＤＲＡＭチップによる周期的なメモリリフレッシュが必要とされる。メモリリフレッシュは、半導体ＤＲＡＭの動作中に必要なバックグラウンドメンテナンスプロセスである。メモリデータの各ビットは、ＤＲＡＭチップを形成する小さなコンデンサ上の電荷の有無として格納される。コンデンサ上の電荷は、時間の経過とともに漏出し、メモリリフレッシュを行わないと、格納されているデータは失われる。データの損失を防ぐために、外部回路はコマンドを送信して、メモリに周期的に行を読み取らせ行を書き換えさせ、行のメモリセルのコンデンサ上の電荷を元の電荷レベルに戻す。リフレッシュが行われている間、メモリは、通常の読み取り及び書き込み操作には利用不可能である。
ＤＲＡＭ帯域幅に対するリフレッシュ動作の影響を仲介する試みがなされてきた。既知のメモリコントローラは、ＤＲＡＭをリフレッシュするための２つのプロセスのいずれかを採用している。第１の例では、メモリコントローラは、メモリへの他のアクセスが保留中でなくなるまで待機し、それから、メモリコントローラが、メモリに対してリフレッシュを行う。これらはカジュアルリフレッシュと呼ばれる。別の例において、メモリコントローラが長く待機しすぎて、メモリのリフレッシュの必要性が非常に高く、メモリコントローラが緊急リフレッシュを提供する場合がある。前述の各例では、メモリトランザクションが停止し、その結果、メモリパフォーマンスが低下する場合がある。
一部の実施形態によるデータ処理システムのブロック図形式である。 図１のデータ処理システムに用いるのに適したアクセラレーテッドプロセッシングユニット（ＡＰＵ）のブロック図形式である。 一部の実施形態による図２のＡＰＵに用いるのに適したメモリコントローラ及び関連する物理インターフェース（ＰＨＹ）のブロック図形式である。 一部の実施形態による図２のＡＰＵに用いるのに適した別のメモリコントローラ及び関連するＰＨＹのブロック図形式である。 一部の実施形態によるメモリコントローラのブロック図形式である。 一部の実施形態によるメモリコントローラの一部のブロック図形式である。 一部の実施形態による図５及び６のリフレッシュ論理回路に使用され得るリフレッシュ論理回路のブロック図である。
以下の説明において、異なる図面での同じ参照番号の使用は、類似または同一の項目を示す。別段に注記されない限り、単語「結合される」及びその関連する動詞の活用形は、当該技術分野において知られている手段による、直接的な接続及び間接的な電気接続の両方を含み、別段に注記されない限り、直接的な接続のいずれかの説明は、間接的な電気接続の適切な形態を用いる代替の実施形態も黙示する。
以下に一形式で説明するように、メモリコントローラは、コマンドキュー、アービタ、リフレッシュ論理回路、及び最終アービタを含む。コマンドキューは、メモリに対するメモリアクセス要求を受信し格納する。アービタは、第１のタイプのアクセス及び第２のタイプのアクセスにしたがって、コマンドキューからアクセスを選択的に選択する。第１のタイプのアクセス及び第２のタイプのアクセスは、メモリにおける対応するメモリアクセスの異なるページステータスに対応する。リフレッシュ論理回路は、メモリのバンクに対してリフレッシュコマンドを生成する。リフレッシュ論理回路は、リフレッシュコマンドとともに、保留中のリフレッシュの数に応じてその値が設定される優先度インジケータを提供する。最終アービタは、第１のタイプのアクセス及び第２のタイプのアクセスのメモリアクセス要求に関して、リフレッシュコマンドを選択的に順序付ける。順序付けは、優先度インジケータに基づく。
別の形式において、データ処理システムは、メモリアクセスエージェント、メモリシステム、及びメモリコントローラを含む。メモリアクセスエージェントは、メモリに対するメモリアクセス要求を提供する。メモリシステムは、メモリアクセスエージェントに結合されている。メモリコントローラは、メモリシステムに結合されており、メモリアクセスエージェントは、コマンドキュー、アービタ、及び最終アービタを含む。コマンドキューは、メモリアクセスエージェントから受信したメモリアクセスコマンドを格納する。アービタは、第１のタイプのアクセス及び第２のタイプのアクセスにしたがって、コマンドキューからメモリアクセスを選択的に選択する。アクセスの各タイプは、メモリにおけるバンクの異なるページステータスに対応する。最終アービタは、リフレッシュ論理回路から受信した入力に基づいて調停を行う。リフレッシュ論理回路は、メモリのバンクに対してリフレッシュコマンドを生成し、リフレッシュコマンドに優先度インジケータを提供する。優先度インジケータの値は、保留中のリフレッシュの数に応じて設定されて、第１のタイプのアクセス及び第２のタイプのアクセスに関してリフレッシュコマンドを選択的に順序付ける。
さらに別の形式では、メモリコントローラを介してメモリシステムにおけるメモリのリフレッシュを管理する方法。複数のメモリアクセス要求が受信され、コマンドキューに格納される。メモリアクセス要求は、第１のタイプのアクセス及び第２のタイプのアクセスにしたがって、コマンドキューから選択的に選択される。第１のタイプのアクセス及び第２のタイプのアクセスは、メモリにおける対応するメモリアクセスの異なるページステータスに対応する。リフレッシュコマンドが、メモリのバンクに対して生成される。優先度インジケータが、リフレッシュコマンドとともに提供される。リフレッシュコマンドは、優先度インジケータに基づいて、第１のタイプのアクセス及び第２のタイプのアクセスのメモリアクセス要求に関して選択的に順序付けられる。
図１は、一部の実施形態によるデータ処理システム１００をブロック図形式で示す。データ処理システム１００は、一般に、アクセラレーテッドプロセッシングユニット（ＡＰＵ）の形態のデータプロセッサ１１０、メモリシステム１２０、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）システム１５０、ユニバーサルシリアルバス（ＵＳＢ）システム１６０、及びディスクドライブ１７０を含む。データプロセッサ１１０は、データ処理システム１００の中央処理装置（ＣＰＵ）として動作し、現代のコンピュータシステムにおいて有用である様々なバス及びインターフェースを提供する。これらのインターフェースには、２つのダブルデータレート（ＤＤＲｘ）メモリチャネル、ＰＣＩｅリンクへの接続用のＰＣＩｅルートコンプレックス、ＵＳＢネットワークへの接続用のＵＳＢコントローラ、及びシリアルアドバンスドテクノロジーアタッチメント（ＳＡＴＡ）マスストレージデバイスへのインターフェースが含まれる。
メモリシステム１２０は、メモリチャネル１３０及びメモリチャネル１４０を含む。メモリチャネル１３０は、この実施例において別々のランクに対応する代表的なＤＩＭＭ１３４、１３６、及び１３８を含む、ＤＤＲｘバス１３２に接続されているデュアルインラインメモリモジュール（ＤＩＭＭ）のセットを含む。同様に、メモリチャネル１４０は、代表的なＤＩＭＭ１４４、１４６、及び１４８を含む、ＤＤＲｘバス１４２に接続されているＤＩＭＭのセットを含む。
ＰＣＩｅシステム１５０は、データプロセッサ１１０のＰＣＩｅルートコンプレックスに接続されているＰＣＩｅスイッチ１５２、ＰＣＩｅデバイス１５４、ＰＣＩｅデバイス１５６、及びＰＣＩｅデバイス１５８を含む。ＰＣＩｅデバイス１５６は、今度は、システム基本入出力システム（ＢＩＯＳ）メモリ１５７に接続されている。システムＢＩＯＳメモリ１５７は、読み出し専用メモリ（ＲＯＭ）、フラッシュ電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、及び同様のものなどの、様々な不揮発性メモリタイプのうちのいずれかであり得る。
ＵＳＢシステム１６０は、データプロセッサ１１０のＵＳＢマスタに接続されているＵＳＢハブ１６２、ならびにＵＳＢハブ１６２にそれぞれ接続されている代表的なＵＳＢデバイス１６４、１６６、及び１６８を含む。ＵＳＢデバイス１６４、１６６、及び１６８は、キーボード、マウス、フラッシュＥＥＰＲＯＭポート、及び同様のもののようなデバイスであり得る。
ディスクドライブ１７０は、ＳＡＴＡバス経由でデータプロセッサ１１０に接続されており、オペレーティングシステム、アプリケーションプログラム、アプリケーションファイル、及び同様のものに対するマスストレージを提供する。
データ処理システム１００は、メモリチャネル１３０及びメモリチャネル１４０を提供することによって現代のコンピューティングアプリケーションにおける使用に適する。メモリチャネル１３０及び１４０のそれぞれは、最先端のＤＤＲメモリ、例えばＤＤＲバージョン４（ＤＤＲ４）、低電力ＤＤＲ４（ＬＰＤＤＲ４）、グラフィックスＤＤＲバージョン５（ＧＤＤＲ５）、及び高帯域幅メモリ（ＨＢＭ）などに接続することができ、かつ、未来のメモリ技術に適合させることができる。これらのメモリは、高いバス帯域幅及び高速動作を提供する。同時に、それらはまた、低電力モードをも提供して、ラップトップコンピュータなどのバッテリ駆動のアプリケーションに対する電力を節約し、かつ、ビルトイン温度監視をも提供する。
図２は、図１のデータ処理システム１００に用いるのに適したＡＰＵ２００をブロック図形式で示す。ＡＰＵ２００は、一般に、中央処理装置（ＣＰＵ）コアコンプレックス２１０、グラフィックスコア２２０、ディスプレイエンジンのセット２３０、メモリ管理ハブ２４０、データファブリック２５０、ペリフェラルコントローラのセット２６０、ペリフェラルバスコントローラのセット２７０、システム管理ユニット（ＳＭＵ）２８０、及びメモリコントローラのセット２９０を含む。
ＣＰＵコアコンプレックス２１０は、ＣＰＵコア２１２及びＣＰＵコア２１４を含む。この実施例において、ＣＰＵコアコンプレックス２１０は、２つのＣＰＵコアを含むが、他の実施形態において、ＣＰＵコアコンプレックス２１０は、任意の数のＣＰＵコアを含み得る。各ＣＰＵコア２１２及び２１４は、制御ファブリックを形成するシステム管理ネットワーク（ＳＭＮ）に、かつ、データファブリック２５０に双方向接続されており、メモリアクセス要求をデータファブリック２５０に提供することが可能である。各ＣＰＵコア２１２及び２１４は、単一コアであり得、または、さらに、キャッシュなどの特定のリソースを共有する２つ以上の単一コアを含むコアコンプレックスであり得る。
グラフィックスコア２２０は、頂点処理、フラグメント処理、シェーディング、テクスチャブレンディング、及び同様のものなどのグラフィックス動作を高度に統合的かつ並列的に実行可能な高性能のグラフィックスプロセッシングユニット（ＧＰＵ）である。グラフィックスコア２２０は、ＳＭＮに、かつ、データファブリック２５０に双方向接続されており、メモリアクセス要求をデータファブリック２５０に提供することが可能である。これに関連して、ＡＰＵ２００は、ＣＰＵコアコンプレックス２１０及びグラフィックスコア２２０が同一のメモリ空間を共有するユニファイドメモリアーキテクチャ、または、ＣＰＵコアコンプレックス２１０及びグラフィックスコア２２０がメモリ空間の一部を共有する一方、グラフィックスコア２２０は、ＣＰＵコアコンプレックス２１０がアクセス不可能なプライベートグラフィックスメモリも使用するメモリアーキテクチャのいずれかをサポートし得る。
ディスプレイエンジン２３０は、モニタに表示するためにグラフィックスコア２２０によって生成されたオブジェクトをレンダリングし、ラスタライズする。グラフィックスコア２２０及びディスプレイエンジン２３０は、メモリシステム１２０における適切なアドレスへの均一な変換のために共通メモリ管理ハブ２４０に双方向接続されており、メモリ管理ハブ２４０は、そうしたメモリアクセスを生成し、メモリシステムから返された読み出しデータを受信するためにデータファブリック２５０に双方向接続されている。
データファブリック２５０は、任意のメモリアクセスエージェントとメモリコントローラ２９０の間でメモリアクセス要求及びメモリ応答をルーティングするためのクロスバースイッチを含む。データファブリック２５０はまた、システム構成に基づいてメモリアクセスの宛先を判定するためにＢＩＯＳによって定義されるシステムメモリマップ、ならびに各仮想接続のためのバッファも含む。
ペリフェラルコントローラ２６０は、ＵＳＢコントローラ２６２及びＳＡＴＡインターフェースコントローラ２６４を含み、これらのそれぞれは、システムハブ２６６にかつＳＭＮバスに双方向接続されている。これら２つのコントローラは、ＡＰＵ２００で使用され得るペリフェラルコントローラの例示に過ぎない。
ペリフェラルバスコントローラ２７０は、システムコントローラまたは「サウスブリッジ」（ＳＢ）２７２及びＰＣＩｅコントローラ２７４を含み、これらのそれぞれは、入力／出力（Ｉ／Ｏ）ハブ２７６にかつＳＭＮバスに双方向接続されている。Ｉ／Ｏハブ２７６はまた、システムハブ２６６にかつデータファブリック２５０に双方向接続されている。したがって、例えば、ＣＰＵコアは、データファブリック２５０がＩ／Ｏハブ２７６を介してルーティングするアクセスを通して、ＵＳＢコントローラ２６２、ＳＡＴＡインターフェースコントローラ２６４、ＳＢ２７２、またはＰＣＩｅコントローラ２７４のレジスタをプログラミングすることができる。
ＳＭＵ２８０は、ＡＰＵ２００上でリソースの動作を制御し、それらの間で通信を同期させるローカルコントローラである。ＳＭＵ２８０は、ＡＰＵ２００上で様々なプロセッサのパワーアップシーケンスを管理し、複数のオフチップデバイスを、リセット、イネーブル、及び他の信号を介して制御する。ＳＭＵ２８０は、図２に示されない、位相ロックループ（ＰＬＬ）などの１つ以上のクロック源を含み、これらクロック源は、ＡＰＵ２００の各コンポーネントに対するクロック信号を提供する。ＳＭＵ２８０はまた、様々なプロセッサ及び他の機能ブロックに対する電力を管理し、ＣＰＵコア２１２及び２１４ならびにグラフィックスコア２２０から測定消費電力値を受信して、適切な電力状態を判定し得る。
ＡＰＵ２００はまた、様々なシステム監視及び節電機能を実装する。特に、１つのシステム監視機能は、温度監視である。例えば、ＡＰＵ２００が高温になった場合、ＳＭＵ２８０は、ＣＰＵコア２１２及び２１４ならびに／またはグラフィックスコア２２０の周波数及び電圧を低下させることができる。ＡＰＵ２００が高温になりすぎた場合、ＡＰＵを完全にシャットダウンすることができる。温度イベントは、外部センサからＳＭＵ２８０によってＳＭＮバスを介して受信することもでき、ＳＭＵ２８０は、それに応答して、クロック周波数及び／または電源電圧を低下させることができる。
図３は、一部の実施形態による図２のＡＰＵ２００で用いるのに適したメモリコントローラ３００及び関連する物理インターフェース（ＰＨＹ）３３０をブロック図形式で示す。メモリコントローラ３００は、メモリチャネル３１０及び電源エンジン３２０を含む。メモリチャネル３１０は、ホストインターフェース３１２、メモリチャネルコントローラ３１４、及び物理インターフェース３１６を含む。ホストインターフェース３１２は、メモリチャネルコントローラ３１４をデータファブリック２５０にスケーラブルデータポート（ＳＤＰ）経由で双方向接続する。物理インターフェース３１６は、ＤＤＲ－ＰＨＹインターフェース仕様（ＤＦＩ）に準拠するバス経由で、メモリチャネルコントローラ３１４をＰＨＹ３３０に双方向接続する。電源エンジン３２０は、ＳＭＮバス経由でＳＭＵ２８０、アドバンストペリフェラルバス（ＡＰＢ）経由でＰＨＹ３３０に双方向接続されており、そしてまた、メモリチャネルコントローラ３１４にも双方向に接続されている。ＰＨＹ３３０は、図１のメモリチャネル１３０またはメモリチャネル１４０などのメモリチャネルへの双方向接続を有する。メモリコントローラ３００は、単一のメモリチャネルコントローラ３１４を使用する単一のメモリチャネル用のメモリコントローラのインスタンス化であり、かつ、さらに後述される方式でメモリチャネルコントローラ３１４の動作を制御する電源エンジン３２０を有する。
図４は、一部の実施形態による図２のＡＰＵ２００で用いるのに適した別のメモリコントローラ４００ならびに関連するＰＨＹ４４０及び４５０をブロック図形式で示す。メモリコントローラ４００は、メモリチャネル４１０及び４２０、ならびに電源エンジン４３０を含む。メモリチャネル４１０は、ホストインターフェース４１２、メモリチャネルコントローラ４１４、及び物理インターフェース４１６を含む。ホストインターフェース４１２は、メモリチャネルコントローラ４１４をデータファブリック２５０にＳＤＰ経由で双方向接続する。物理インターフェース４１６は、メモリチャネルコントローラ４１４をＰＨＹ４４０に双方向接続し、ＤＦＩ仕様に準拠するものである。メモリチャネル４２０は、ホストインターフェース４２２、メモリチャネルコントローラ４２４、及び物理インターフェース４２６を含む。ホストインターフェース４２２は、メモリチャネルコントローラ４２４をデータファブリック２５０に別のＳＤＰ経由で双方向接続する。物理インターフェース４２６は、メモリチャネルコントローラ４２４をＰＨＹ４５０に双方向接続し、ＤＦＩ仕様に準拠するものである。電源エンジン４３０は、ＳＭＮバス経由でＳＭＵ２８０に、ＡＰＢ経由でＰＨＹ４４０及び４５０に双方向接続されており、またメモリチャネルコントローラ４１４及び４２４に双方向接続されている。ＰＨＹ４４０は、図１のメモリチャネル１３０などのメモリチャネルへの双方向接続を有する。ＰＨＹ４５０は、図１のメモリチャネル１４０などのメモリチャネルへの双方向接続を有する。メモリコントローラ４００は、２つのメモリチャネルコントローラを有するメモリコントローラのインスタンス化であり、かつ、さらに後述される方式でメモリチャネルコントローラ４１４及びメモリチャネルコントローラ４２４の両方の動作を制御する共有電源エンジン４３０を使用する。
図５は、一部の実施形態によるメモリコントローラ５００をブロック図形式で示す。メモリコントローラ５００は、メモリチャネルコントローラ５１０及び電源コントローラ５５０を含む。メモリチャネルコントローラ５１０は、インターフェース５１２、キュー５１４、コマンドキュー５２０、アドレス生成器５２２、連想メモリ（ＣＡＭ）５２４、リプレイキュー５３０、リフレッシュ論理回路ブロック５３２、タイミングブロック５３４、ページテーブル５３６、アービタ５３８、誤り訂正符号（ＥＣＣ）チェックブロック５４２、ＥＣＣ生成ブロック５４４、及びデータバッファ（ＤＢ）５４６を含む。
インターフェース５１２は、データファブリック２５０への外部バス経由での第１の双方向接続を有し、かつ出力を有する。メモリコントローラ５００において、この外部バスは、ＡＲＭ Ｈｏｌｄｉｎｇｓ、ＰＬＣ ｏｆ Ｃａｍｂｒｉｄｇｅ、Ｅｎｇｌａｎｄによって指定された「ＡＸＩ４」として知られているアドバンストエクステンシブルインターフェースバージョン４と互換性があるが、他の実施形態において他の種類のインターフェースであり得る。インターフェース５１２は、メモリアクセス要求を、ＦＣＬＫ（またはＭＥＭＣＬＫ）ドメインとして知られている第１のクロックドメインから、ＵＣＬＫドメインとして知られているメモリコントローラ５００内部の第２のクロックドメインに移動させる。同様に、キュー５１４は、メモリアクセスを、ＵＣＬＫドメインからＤＦＩインターフェースと関連するＤＦＩＣＬＫドメインに提供する。
アドレス生成器５２２は、ＡＸＩ４バス経由でデータファブリック２５０から受信したメモリアクセス要求のアドレスを復号する。メモリアクセス要求は、正規化されたアドレスとして表現される物理アドレス空間におけるアクセスアドレスを含む。アドレス生成器５２２は、正規化されたアドレスを、メモリシステム１２０における実際のメモリデバイスをアドレス指定し、そして関連するアクセスを効率的にスケジューリングするのに用いることができるフォーマットに変換する。このフォーマットは、メモリアクセス要求を特定のランク、行アドレス、列アドレス、バンクアドレス、及びバンクグループと関連付けるリージョン識別子を含む。スタートアップ時に、システムＢＩＯＳは、メモリシステム１２０におけるメモリデバイスにクエリを行ってそれらのサイズ及び構成を判定し、アドレス生成器５２２と関連する構成レジスタのセットをプログラミングする。アドレス生成器５２２は、構成レジスタに格納されている構成を使用して、正規化されたアドレスを適切なフォーマットに変換する。コマンドキュー５２０は、ＣＰＵコア２１２及び２１４ならびにグラフィックスコア２２０などの、データ処理システム１００におけるメモリアクセスエージェントから受信したメモリアクセス要求のキューである。コマンドキュー５２０は、アドレス生成器５２２によって復号されたアドレスフィールド、加えて、アクセスタイプ及びサービス品質（ＱｏＳ）識別子を含む、アービタ５３８がメモリアクセスを効率的に選択することを可能にする他のアドレス情報を格納する。ＣＡＭ５２４は、ライトアフターライト（ＷＡＷ）及びリードアフターライト（ＲＡＷ）の順序付け規則といった順序付け規則を実行する情報を含む。
リプレイキュー５３０は、アドレス及びコマンドパリティ応答、ＤＤＲ４ ＤＲＡＭに対する書き込み巡回冗長検査（ＣＲＣ）応答、またはＧＤＤＲ５ ＤＲＡＭに対する書き込み及び読み出しＣＲＣ応答などの応答を待機している、アービタ５３８によって選択されたメモリアクセスを格納するための一時キューである。リプレイキュー５３０は、ＥＣＣチェックブロック５４２にアクセスして、返されたＥＣＣが正しいかそれともエラーを示すかを判定する。リプレイキュー５３０は、これらのサイクルのうちの１つのパリティまたはＣＲＣエラーの場合、これらのアクセスがリプレイされることを可能にする。
リフレッシュ論理回路５３２は、メモリアクセスエージェントから受信した通常の読み出し及び書き込みメモリアクセス要求から別々に生成される様々なパワーダウン、リフレッシュ、及び終端抵抗（ＺＱ）較正サイクルに対する状態機械を含む。例えば、メモリランクがプリチャージパワーダウンにある場合、そのメモリランクは、リフレッシュサイクルを実行するために周期的に起動されなければならない。リフレッシュ論理回路５３２は、自動リフレッシュコマンドを周期的に生成して、ＤＲＡＭチップにおけるメモリセルのストレージコンデンサからの電荷漏れによって引き起こされるデータエラーを防ぐ。加えて、リフレッシュ論理回路５３２は、ＺＱを周期的に較正して、システムにおける温度変化によるオンダイ終端抵抗における不整合を防ぐ。リフレッシュ論理回路５３２はまた、いつＤＲＡＭデバイスを異なるパワーダウンモードにするかも決定する。
アービタ５３８は、コマンドキュー５２０に双方向接続されており、メモリチャネルコントローラ５１０の心臓部である。アービタ５３８は、アクセスの知的スケジューリングによって効率を向上させて、メモリバスの使用率を高める。アービタ５３８は、タイミングブロック５３４を使用して、コマンドキュー５２０における特定のアクセスが発行に適格であるかどうかをＤＲＡＭタイミングパラメータに基づいて判定することによって、適切なタイミング関係を強化する。例えば、各ＤＲＡＭには、「ｔＲＣ」として知られる、同じバンクに対するアクティブコマンド間の最小指定時間がある。タイミングブロック５３４は、このタイミングパラメータ及びＪＥＤＥＣ仕様に指定される他のタイミングパラメータに基づいて適格性を判定するカウンタのセットを保持し、リプレイキュー５３０に双方向接続されている。ページテーブル５３６は、アービタ５３８に対するメモリチャネルの各バンク及びランクにおけるアクティブページに関する状態情報を保持し、リプレイキュー５３０に双方向接続されている。
インターフェース５１２から受信した書き込みメモリアクセス要求に応答して、ＥＣＣ生成ブロック５４４は、書き込みデータにしたがいＥＣＣを計算する。ＤＢ５４６は、受信したメモリアクセス要求に対する書き込みデータ及びＥＣＣを格納する。ＤＢ５４６は、アービタ５３８が、メモリチャネルへディスパッチする対応する書き込みアクセスを選択すると、組み合わされた書き込みデータ／ＥＣＣをキュー５１４に出力する。
電源コントローラ５５０は、アドバンストエクステンシブルインターフェース、バージョン１（ＡＸＩ）へのインターフェース５５２、ＡＰＢインターフェース５５４、及び電源エンジン５６０を含む。インターフェース５５２は、図５に別に示される「ＥＶＥＮＴ＿ｎ」とラベル付けされているイベント信号を受信する入力を含む、ＳＭＮへの第１の双方向接続、及び出力を有する。ＡＰＢインターフェース５５４は、インターフェース５５２の出力に接続されている入力、及びＡＰＢ経由でのＰＨＹへの接続のための出力を有する。電源エンジン５６０は、インターフェース５５２の出力に接続されている入力、及びキュー５１４の入力に接続されている出力を有する。電源エンジン５６０は、構成レジスタのセット５６２、マイクロコントローラ（μＣ）５６４、セルフリフレッシュコントローラ（ＳＬＦＲＥＦ／ＰＥ）５６６、及び信頼性に優れた読み出し／書き込みトレーニングエンジン（ＲＲＷ／ＴＥ）５６８を含む。構成レジスタ５６２は、ＡＸＩバス経由でプログラミングされ、メモリコントローラ５００における様々なブロックの動作を制御する構成情報を格納する。したがって、構成レジスタ５６２は、図５に詳細に示されていないこれらのブロックに接続されている出力を有する。セルフリフレッシュコントローラ５６６は、リフレッシュ論理回路５３２によるリフレッシュの自動生成に加えて、手動でのリフレッシュの生成を可能にするエンジンである。信頼性に優れた読み出し／書き込みトレーニングエンジン５６８は、ＤＤＲインターフェース読み出しレイテンシトレーニング及びループバックテストなどの目的のために、メモリまたはＩ／Ｏデバイスに連続的なメモリアクセスストリームを提供する。
メモリチャネルコントローラ５１０は、関連するメモリチャネルへのディスパッチのためにメモリアクセスを選択することを可能にする回路を含む。所望の調停決定を行うために、アドレス生成器５２２は、アドレス情報を、メモリシステムにおけるランク、行アドレス、列アドレス、バンクアドレス、及びバンクグループを含むプリデコード情報に復号し、コマンドキュー５２０は、プリデコード情報を格納する。構成レジスタ５６２は、アドレス生成器５２２が、受信したアドレス情報を復号する方法を判定するための構成情報を格納する。アービタ５３８は、復号されたアドレス情報、タイミングブロック５３４によって示されるタイミング適格性情報、及びページテーブル５３６によって示されるアクティブページ情報を使用して、ＱｏＳ要件などの他の基準にしたがいながらメモリアクセスを効率的にスケジューリングする。例えば、アービタ５３８は、メモリページを変更するのに必要とされるプリチャージ及びアクティブ化コマンドのオーバーヘッドを回避するようにオープンページへのアクセスについて選好を実施し、かつ、１つのバンクへのオーバーヘッドアクセスを、それらを別のバンクへの読み出し及び書き込みアクセスを用いてインターリーブすることによって隠す。特に、通常の動作中に、アービタ５３８は、異なるページを選択する前にプリチャージされることを要求されるまで、ページを異なるバンクにおいて開いたままにすることを決定し得る。
図６は、一部の実施形態による図５のメモリコントローラ５００の一部６００のブロック図を示す。部分６００は、アービタ５３８、リフレッシュ論理回路５３２、及びアービタ５３８の動作に関連する制御回路のセット６６０を含む。アービタ５３８は、サブアービタのセット６０５及び最終アービタ６５０を含む。サブアービタ６０５は、サブアービタ６１０、サブアービタ６２０、及びサブアービタ６３０を含む。サブアービタ６１０は、「ＰＨ ＡＲＢ」とラベル付けされたページヒットアービタ６１２、及び出力レジスタ６１４を含む。ページヒットアービタ６１２は、コマンドキュー５２０に接続されている第１の入力、第２の入力、及び出力を有する。レジスタ６１４は、ページヒットアービタ６１２の出力に接続されているデータ入力、ＵＣＬＫ信号を受信するためのクロック入力、及び出力を有する。サブアービタ６２０は、「ＰＣ ＡＲＢ」とラベル付けされたページ競合アービタ６２２、及び出力レジスタ６２４を含む。ページ競合アービタ６２２は、コマンドキュー５２０に接続されている第１の入力、第２の入力、及び出力を有する。レジスタ６２４は、ページ競合アービタ６２２の出力に接続されているデータ入力、ＵＣＬＫ信号を受信するためのクロック入力、及び出力を有する。サブアービタ６３０は、「ＰＭ ＡＲＢ」とラベル付けされたページミスアービタ６３２、及び出力レジスタ６３４を含む。ページミスアービタ６３２は、コマンドキュー５２０に接続されている第１の入力、第２の入力、及び出力を有する。レジスタ６３４は、ページミスアービタ６３２の出力に接続されているデータ入力、ＵＣＬＫ信号を受信するためのクロック入力、及び出力を有する。最終アービタ６５０は、ページクローズ予測子６６２の出力に接続されている第１の入力、リフレッシュ論理回路５３２の出力に接続されている第２の入力、出力レジスタ６１４の出力に接続されている第３の入力、出力レジスタ６２４の出力に接続されている第４の入力、レジスタ６３４の出力に接続されている第５の入力、及びキュー５１４に調停の勝者を提供するための第１の出力を有する。
リフレッシュ論理回路５３２の出力は、優先度インジケータを、関連するリフレッシュコマンドとともに提供する。リフレッシュ論理回路５３２はまた、最終アービタ６５０の出力に接続されている入力を有する。
制御回路６６０は、図５に関して前述したようなタイミングブロック５３４及びページテーブル５３６、ならびにページクローズ予測子６６２を含む。タイミングブロック５３４は、入力、ならびにページヒットアービタ６１２、ページ競合アービタ６２２、及びページミスアービタ６３２の第１の入力に接続されている出力を有する。ページテーブル５３６は、リプレイキュー５３０の出力に接続されている入力、リプレイキュー５３０の入力に接続されている出力、コマンドキュー５２０の入力に接続されている出力、タイミングブロック５３４の入力に接続されている出力、及びページクローズ予測子６６２の入力に接続されている出力を有する。ページクローズ予測子６６２は、ページテーブル５３６の１つの出力に接続されている入力、出力レジスタ６１４の出力に接続されている入力、及び最終アービタ６５０の第２の入力に接続されている出力を有する。
動作中、アービタ５３８は、コマンドキュー５２０及びリフレッシュ論理５３２からメモリアクセス要求（コマンド）を、各エントリのページステータス及び各リフレッシュコマンドの優先度を考慮に入れることによって選択する。メモリアクセスの優先度は、中間リフレッシュ間隔に基づくが、メモリアクセス要求のページステータスにかつリフレッシュコマンドの優先度インジケータのステータスに基づいて変更することができる。アービタ５３８は、リフレッシュ論理回路５３２と並列して動作して、既存の集積回路技術の処理限界と送信限界の不一致に対処する３つのサブアービタを含む。それぞれのサブ調停の勝者は、優先度インジケータを有するリフレッシュコマンドとともに、最終アービタ６５０に提示される。最終アービタ６５０は、これら３つのサブ調停の勝者とリフレッシュ論理５３２からのリフレッシュ動作の間で、キュー５１４に出力するための選択を行う。
ページヒットアービタ６１２、ページ競合アービタ６２２、及びページミスアービタ６３２のそれぞれは、これらのそれぞれのカテゴリに収まるコマンドキュー５２０におけるコマンドのタイミング適格性を判定するために、タイミングブロック５３４の出力に接続されている入力を有する。タイミングブロック５３４は、各ランクの各バンクに対する特定の動作に関連する期間をカウントするバイナリカウンタのアレイを含む。ステータスを判定するために必要とされるタイマーの数は、タイミングパラメータ、所与のメモリタイプのバンク数、及び所与のメモリチャネルでシステムがサポートするランク数に依存する。順番に実装されるタイミングパラメータの数は、システムに実装されているメモリのタイプに依存する。例えば、ＧＤＤＲ５メモリは、他のＤＤＲｘメモリタイプよりも多くのタイミングパラメータに準拠するために、より多くのタイマーを必要とする。バイナリカウンタとして実装された汎用タイマーのアレイを含めることにより、タイミングブロック５３４は、スケーリングして、異なるメモリタイプに再利用することができる。
ページヒットは、オープンページに対する読み取りまたは書き込みサイクルである。ページヒットアービタ６１２は、オープンページに対するコマンドキュー５２０におけるアクセス間で調停を行う。ページ競合は、バンクにおける１つの行が現在アクティブ化されているときのバンクにおける別の行へのアクセスである。ページ競合アービタ６２２は、対応するバンク及びランクで現在オープンであるページと競合するページに対するコマンドキュー５２０におけるアクセス間で調停を行う。ページ競合アービタ６２２は、サブ調停の勝者を選択し、これは、プリチャージコマンドの発行を引き起こす。ページミスは、プリチャージ状態にあるバンクへのアクセスである。ページミスアービタ６３２は、プリチャージされたメモリバンクに対するコマンドキュー５２０におけるアクセス間で調停を行う。アービタ５３８は、メモリアクセスのタイプにしたがって、コマンドキュー５２０からアクセスを選択的に選択する。ページヒットアービタ６１２、ページ競合アービタ６２２、及びページミスアービタ６３２のそれぞれは、第１のタイプのアクセスまたは第２のタイプのアクセスを出力する。
第１のタイプのアクセス及び第２のタイプのアクセスは、メモリにおける対応するメモリアクセスの異なるページステータスに対応する。より具体的には、ページヒットアービタ６１２は、第１のタイプのアクセスを出力する。ページ競合アービタ６２２及びページミスアービタ６３２はそれぞれ、第２のタイプのアクセスを出力する。３つのサブ調停の勝者間で相対的な優先度を判定した後、最終アービタ６５０は、サブ調停の勝者がリフレッシュコマンドと競合するかどうか（すなわち、それらが同じバンク及びランクを対象とするかどうか）を判定する。そのような競合がなく、かつ、リフレッシュ時間間隔が満たされているとき、最終アービタ６５０は、リフレッシュコマンドを選択する。競合があるとき、最終アービタ６５０は、以下の規則に準拠する。リフレッシュコマンドに対する優先度インジケータが第１の優先度ステータス（中間優先度）であり、かつ、ページヒットアービタ６１２が保留中のページヒットを選択するとき、最終アービタ６５０は、ページヒットアービタ６１２によって示されるアクセスを選択する。リフレッシュコマンドに対する優先度インジケータが第２の優先度ステータス（緊急優先度）であり、かつ、サブ調停の勝者がページヒットアービタ６１２からのものであるとき、最終アービタ６５０は、リフレッシュ論理回路５３２によって示されるアクセスを選択し、それによって、実行するのに、ページヒットではなくリフレッシュコマンドを優先する。場合によっては、リフレッシュ論理回路５３２は、リフレッシュコマンドの優先度ステータスを、緊急リフレッシュカウント閾値に基づいて緊急ステータスに昇格させる。
リフレッシュ論理回路５３２は、リフレッシュコマンドとともに優先度インジケータを提供して、リフレッシュコマンドの優先度ステータスを最終アービタ６５０に対して指定する。リフレッシュ論理回路５３２は、保留中のリフレッシュの数にしたがって、優先度インジケータの値を設定する。リフレッシュ論理回路５３２は、優先度インジケータに第１の優先度ステータスまたは第２の優先度ステータスを割り当てる。リフレッシュ論理５３２は、バンクごとのリフレッシュサイクルを、所定の期間に基づいて均等に分散させる。所定の期間は、タイミング依存リフレッシュ間隔である中間リフレッシュ間隔であり、これは、リフレッシュ時間間隔（ｔＲＥＦＩ）及びメモリコントローラに割り当てられているメモリバンクの数に基づく。中間リフレッシュのトリガーは、未実行のリフレッシュの閾値に依存する。
リフレッシュ論理回路５３２内で、優先度は、保留中のリフレッシュの数に基づいて初期設定される。一般に、リフレッシュ論理回路５３２は、第１のタイプのアクセスと第２のタイプのアクセスの間で実行するように、リフレッシュコマンドを昇格させる。より具体的には、最終アービタ６５０は、ターゲットメモリバンクに対するページヒットトランザクションがないときにリフレッシュコマンドを送信する。第２の優先度ステータスに応答して、最終アービタ６５０は、リフレッシュコマンドを、第１のタイプのアクセス及び第２のタイプのアクセスよりも上に昇格させる。それによって、場合によっては、最終アービタ６５０は、実行するのに、メモリバンクに対する保留中の要求ではなく、リフレッシュコマンドを優先する。
ページヒット、ページ競合、及びページミスに対するサブアービタを使用することにより、アービタ５３８は、サブ調停に基づきアクセスを選択的に選択し、それらを、第１のタイプのアクセス及び第２のタイプのアクセスとしてカテゴライズすることができる。最終アービタ６５０は、保留中のリフレッシュの数に基づきメモリ１３２のバンク１３４に対してリフレッシュコマンドを生成するリフレッシュ論理回路５３２から受信した入力に基づいて、リフレッシュコマンドを選択することができる。最終アービタ６５０は、第１のタイプのアクセス及び第２のタイプのアクセスに関して、リフレッシュコマンドを順序付ける。中間リフレッシュ時間間隔は、ｔＲＥＦＩ未満の期間である。メモリアクセスのタイプに基づいてかつ保留中のリフレッシュの数にしたがってリフレッシュコマンドを順序付けることにより、リフレッシュコマンドを、リフレッシュ時間間隔よりも高い頻度で、かつ緊急リフレッシュによる不利益を回避するのに十分な量の時間で送信することが可能になる。
他の実施形態では、アービタ５３８は、異なる数のサブアービタを含み得る。例えば、アービタ５３８は、２つのサブアービタを含み得、１つはページヒット用のアービタであり、もう１つはページ競合及びページミス用のアービタである。この場合、アービタ５３８は、２つのサブ調停に基づくページタイプにアクセス可能である。
一部の実施形態では、リフレッシュ論理回路５３２は、１つのｔＲＥＦＩにおいてバンクごとにリフレッシュコマンドを生成し、その結果、一部のバンクがリフレッシュしている高作業負荷中に、他のトランザクションが、メモリ１３２を備えた他のバンクを利用して、メモリ１３２のバス帯域幅をより完全に利用するようにする。一般に、トランザクション中に中間リフレッシュコマンドを送信するために、最終アービタ６５０は、所定のクロックサイクルが満了し、バンクのページが閉じられたときに、第１のまたは第２の優先度ステータスを有する中間リフレッシュコマンドに、緊急リフレッシュステータスをアサートする。これにより、バンクごとの中間リフレッシュコマンドをメモリ１３２に対して均等かつ一貫して生成することが可能になる。最終アービタ６５０は、ページヒットとページミスの間でバンクに対して生成するバンクごとの中間リフレッシュコマンドを調停する。ページヒットとページミスの間で生成するバンクごとの中間リフレッシュコマンドの優先度を昇格させると、さらに、ページを閉じることから生じる不利益からメモリ１３２が守られる。有利には、バンクごとの中間リフレッシュコマンドは、メモリの行を開いてから行内の列にアクセスするまでに必要なクロックサイクル（ｔｒｃｄ）を軽減し、プリチャージコマンドを発行してから次の行を開くまでに必要なクロックサイクル（ｔｒｐ）を軽減する。
一部の実施形態では、アービタ５３８は、優先度インジケータを用いてメモリバンクの優先度を下げる。同等の優先度インジケータを備えた少なくとも２つのメモリバンクに対するリフレッシュコマンドを同時に受信したことに応答して、アービタ５３８は、リフレッシュコマンドの最新の受信者であるメモリバンクを、リフレッシュコマンドの最古の受信者であるメモリのバンクより下に降格させる。リフレッシュ論理回路５３２から緊急リフレッシュコマンドを受信したことに応答して、アービタ５３８は、対応するバンクの行のアクティブ化をブロックして、バンクにおいて新しいアクティビティが開始されないようにする。バンクに対する緊急リフレッシュコマンドを受信した後、アービタ５３８は、リフレッシュ要求を２つの状況でバンクに送信する。第１に、アービタ５３８は、緊急リフレッシュコマンドが生成されたと同時にリフレッシュタイミングが満たされた場合、緊急リフレッシュコマンドをバンクに直ちに送信する。第２に、緊急リフレッシュコマンドが生成されたと同時にリフレッシュタイミングが満たされたわけではない場合、アービタ５３８は、リフレッシュタイミングが満たされるのを待ってから、リフレッシュ要求を対応するバンクに送信する。
図７は、一部の実施形態による図５及び６のリフレッシュ論理回路５３２に使用され得るリフレッシュ論理回路７００のブロック図を示す。リフレッシュ論理回路７００は、一般に、リフレッシュ内部タイマー７０５、バンクごとのタイマーアレイ７１０、保留中のリフレッシュキュー７２０、未実行のリフレッシュカウンタ７３０、第１の比較器７４０、及び第２の比較器７５０を含む。
リフレッシュ内部タイマー７０５は、クロックソースに接続されている入力、及び未実行のリフレッシュカウンタ７３０に増分カウントを提供するための出力を有する。バンクごとのタイマーアレイ７１０は、クロック信号を受信するための入力、及び保留中のリフレッシュキュー７２０にバンクごとのリフレッシュを提供するための出力を有する。保留中のリフレッシュキュー７２０は、バンクごとのタイマーアレイ７１０に接続されている第１の入力、第２の入力、及び最終アービタ６５０にリフレッシュコマンドを提供するための出力を有する。未実行のリフレッシュカウンタ７３０は、「ＩＮＣ」とラベル付けされた第１の入力、最終アービタ６５０の出力に接続されている「ＤＥＣ」とラベル付けされた第２の入力、及び出力を有する。未実行のリフレッシュカウンタ７３０の出力は、第１の比較器７４０及び第２の比較器７５０に、未実行のリフレッシュカウントを提供する。第１の比較器７４０はまた、プログラム可能な緊急リフレッシュリミットを受信するための第２の入力、及びリフレッシュコマンドに優先度インジケータを提供するための出力も含む。第２の比較器７５０はまた、プログラム可能な中間リフレッシュリミットを受信するための第２の入力、及び最終アービタ６５０にリフレッシュコマンド信号とともに優先度インジケータを提供するための「緊急」とラベル付けされた出力も含む。最終アービタ６５０は、保留中のリフレッシュキュー７２０及び未実行のリフレッシュカウンタ７３０に「リフレッシュ送信済み」信号を提供して、保留中のリフレッシュの数を追跡する。
動作中、リフレッシュ論理回路７００は、ｔＲＥＦＩを追跡するためのクロック信号を受信する。リフレッシュ論理回路７００は、ｔＲＥＦＩに基づいて中間リフレッシュ時間間隔を判定し、クロック信号及びメモリコントローラに割り当てられているバンクの総数に基づいてリフレッシュコマンドを提供する。各サイクルは、リフレッシュが送信されることなく中間期間が経過し、リフレッシュ内部タイマー７０５は、未実行のリフレッシュカウンタ７３０を増分するように信号を送る。バンクごとのタイマーアレイ７１０は、クロック信号を受信し、各メモリバンクに対応する保留中のリフレッシュキュー７２０にリフレッシュコマンドを提供する。保留中のリフレッシュキュー７２０は、リフレッシュコマンド及び優先度インジケータを最終アービタ６５０に提供する。リフレッシュ論理回路７００は、保留中のリフレッシュの数にしたがって優先度インジケータの値を設定する。第１の比較器７４０は、未実行のリフレッシュの数を緊急リフレッシュリミットと比較し、未実行のリフレッシュカウンタ７３０が緊急リフレッシュリミットを超えると、保留中のリフレッシュコマンドに対する優先度インジケータを昇格させる。第２の比較器７５０は、未実行のリフレッシュの数を中間リフレッシュリミットと比較し、未実行のリフレッシュカウンタ７３０が中間リフレッシュカウント閾値を超えると、優先度インジケータを第１の優先度ステータスに設定する。
一部の実施形態では、リフレッシュ論理回路７００は、２つのバンクごとのリフレッシュコマンドを生成する。リフレッシュ論理回路７００は、優先度インジケータが第１の優先度ステータスであり、かつ、リフレッシュタイマーがリフレッシュタイミング間隔を超えたときに、ペアになっているバンクに対する保留中のリフレッシュコマンドに対する優先度インジケータを昇格させる。したがって、ペアになっているバンクの１つがページを閉じており、かつ、中間リフレッシュ間隔が経過しているとき、ペアになっているバンクの両方に対する優先度インジケータは、緊急リフレッシュステータスに昇格される。ターゲットバンクにおいてページが開かれていることに応答して、最終アービタ６５０は、両方のバンクをプリチャージする。
バンクごとのリフレッシュコマンドに対する中間優先度を示すことを選択することにより、リフレッシュ論理回路７００は、アービタ５３８が、時間内に大部分のリフレッシュを送信して、緊急リフレッシュによるレイテンシの不利益を回避することが可能になる。さらに、メモリ帯域幅が増加するため、プロセッサのパフォーマンスを向上させることが可能となる。一例では、メモリ帯域幅の使用率は、バンクごとの中間リフレッシュが使用される場合、バンクごとのカジュアルなまたは緊急のリフレッシュのみのスキームが利用される場合と比べて、ダブルデータレートタイプの６つの同期グラフィックスランダムアクセスメモリ（ＧＤＤＲ６）において、約３％増大する。
図５、６、及び７の回路は、ハードウェア及びソフトウェアの様々な組み合わせにより実装され得る。例えば、ハードウェア回路は、プライオリティエンコーダ、有限状態機械、プログラマブル論理アレイ（ＰＬＡ）などを含み得、アービタ５３８は、保留中のコマンドの相対的なタイミング適格性を評価するために格納されたプログラム命令を実行するマイクロコントローラとともに実装され得る。この場合、命令のいくつかは、マイクロコントローラによる実行のために、非一時的なコンピュータメモリまたはコンピュータ可読記憶媒体に格納され得る。様々な実施形態では、非一時的なコンピュータ可読記憶媒体は、磁気もしくは光ディスク記憶装置、フラッシュメモリなどのソリッドステート記憶装置、または他の不揮発性メモリデバイスもしくはデバイス（複数可）を含む。非一時的なコンピュータ可読記憶媒体に格納されたコンピュータ可読命令は、ソースコード、アセンブリ言語コード、オブジェクトコード、または１つ以上のプロセッサによって解釈されかつ／もしくは実行可能な他の命令フォーマットにあってもよい。
図１のＡＰＵ１１０または図５のメモリコントローラ５００またはアービタ５３８といったその任意の部分は、プログラムによって読み取ることができ、集積回路を製造するために直接的または間接的に使用することができるデータベースまたは他のデータ構造の形式にあるコンピュータアクセス可能データ構造によって記述されまたは表されてもよい。例えば、このデータ構造は、ＶｅｒｉｌｏｇまたはＶＨＤＬなどの高レベル設計言語（ＨＤＬ）においてハードウェア機能性の動作レベル記述またはレジスタ転送レベル（ＲＴＬ）記述であってもよい。記述は、合成ライブラリからのゲートのリストを含むネットリストを生成するために記述を合成し得る合成ツールによって読み取られてもよい。ネットリストは、集積回路を含むハードウェアの機能性をも表すゲートのセットを含む。それから、ネットリストは、マスクに適用されることになる幾何学的形状を記述したデータセットを生成するように配置かつ経路指定されてもよい。マスクは次いで、集積回路を生成するために様々な半導体製造工程において使用されてもよい。あるいは、コンピュータアクセス可能記憶媒体上のデータベースは、必要に応じてネットリスト（合成ライブラリの有無にかかわらず）もしくはデータセット、またはグラフィックデータシステム（ＧＤＳ）ＩＩデータであり得る。
特定の実施形態が説明されてきたが、これらの実施形態に対する様々な変更例が、当業者には明らかであろう。例えば、メモリコントローラ５００の内部アーキテクチャ及び／またはアービタ５３８は、異なる実施形態において変化し得る。メモリコントローラ５００は、例えば高帯域幅メモリ（ＨＢＭ）、ＲＡＭバスＤＲＡＭ（ＲＤＲＡＭ）、同期グラフィックスランダムアクセスメモリなどの、ＤＤＲｘメモリ以外の他のタイプのメモリにインターフェースし得る。図示の実施形態は、バンクごとの中間リフレッシュ時間間隔に対応するメモリの各バンクを示したが、他の実施形態では、メモリのペアになっているバンクの両方のバンクが、バンクごとの中間リフレッシュ時間間隔への応答をサポートすることができる。
したがって、開示された実施形態の範囲内に入る開示された実施形態の全ての変更例を網羅することが、添付の特許請求の範囲によって意図される。

Claims (36)

  1. メモリコントローラ（５００）であって、
    メモリ（１２０）に対するメモリアクセス要求を受信し格納するコマンドキュー（５２０）と、
    第１のタイプのアクセス（６１０）及び第２のタイプのアクセスにしたがって、前記コマンドキュー（５００）からアクセスを選択的に選択するためのアービタ（５３８）であって、前記第１のタイプのアクセス（６２０/６３０）及び前記第２のタイプのアクセスは、前記メモリ（１２０）における対応するメモリアクセスの異なるページステータスに対応する、前記アービタ（５３８）と、
    前記メモリのバンク（１３４）に対してリフレッシュコマンドを生成し、保留中のリフレッシュの数にしたがってその値が設定される優先度インジケータを前記リフレッシュコマンドとともに提供するためのリフレッシュ論理回路（５３２）と、
    前記第１のタイプのアクセス（６１０）及び前記第２のタイプのアクセス（６２０／６３０）のメモリアクセス要求に関して前記リフレッシュコマンドを前記優先度インジケータに基づいて選択的に順序付けるための最終アービタ（６５０）と、を備える、メモリコントローラ（５００）。
  2. 前記リフレッシュ論理回路が、
    前記優先度インジケータに、第１の優先度ステータス及び第２の優先度ステータスのいずれかを割り当て、
    前記最終アービタが、前記第１の優先度ステータスに応答して、前記リフレッシュコマンドを、前記第１のタイプのアクセス（６１０）と前記第２のタイプのアクセス（６２０／６３０）の間に昇格させる、請求項１に記載のメモリコントローラ（５００）。
  3. 前記最終アービタ（６５０）が、さらに、前記第２の優先度ステータスに応答して、前記リフレッシュコマンドを、前記第１のタイプのアクセス（６１０）及び前記第２のタイプのアクセス（６２０/６３０）よりも上に昇格させる、請求項２に記載のメモリコントローラ（５００）。
  4. 前記リフレッシュ論理回路（５３２）が、
    バンクごとの保留中のリフレッシュの数をカウントするリフレッシュカウンタ（７２０）と、
    前記リフレッシュカウンタ（７２０）が所定の閾値を超えた場合、前記リフレッシュコマンドに前記第１の優先度ステータスを提供する、前記リフレッシュカウンタ（７２０）に結合されている比較器（７５０）と、を備える、請求項２に記載のメモリコントローラ（５００）。
  5. 周期的期間（５３４）に基づいて、前記リフレッシュ論理回路（５３２）が、さらに、前記リフレッシュカウンタ（７２０）が下限閾値と上限閾値の間にあるときに、保留中のリフレッシュコマンドに対する前記優先度インジケータを昇格させる、請求項４に記載のメモリコントローラ（５００）。
  6. 前記周期的期間が、所定のリフレッシュ間隔及び前記メモリコントローラに割り当てられているバンク（１２０）の総数から生じる、請求項５に記載のメモリコントローラ（５００）。
  7. 前記リフレッシュ論理回路（５３２）が、さらに、プログラマブルカウンタ（７３０）に基づいて前記優先度インジケータを割り当て、前記プログラマブルカウンタ（７３０）は、保留中のリフレッシュコマンドの数を追跡する、請求項１に記載のメモリコントローラ（５００）。
  8. 前記リフレッシュ論理回路（５３２）が、さらに、前記プログラマブルカウンタ（７３０）が緊急リフレッシュカウント閾値を超えたとき、保留中のリフレッシュコマンドに対する前記優先度インジケータを昇格させる、請求項７に記載のメモリコントローラ（５００）。
  9. 前記第１のタイプのアクセス（６２０/６３０）がページヒットではなく、前記第２のタイプのアクセスがページヒットである（６１０）、請求項１に記載のメモリコントローラ（５００）。
  10. 前記アービタ（５３８）が、サブ調停に基づいてアクセスを選択的に選択するための複数のサブアービタ（６１２／６２２／６３２）を備え、
    １つのサブ調停はページヒットであり（６１０）、他の各サブ調停はページヒットではない、請求項１に記載のメモリコントローラ（５００）。
  11. １つより多いバンクに対する優先度インジケータを同時に受信したことに応答して、前記最終アービタが、前記リフレッシュコマンドの最新の受信者である前記メモリ（１３４）の前記バンクの前記優先度インジケータを、前記リフレッシュコマンドの最古の受信者である前記メモリの前記バンクの下に降格させる、請求項１に記載のメモリコントローラ（５００）。
  12. 前記メモリコントローラが、２つのバンクごとのリフレッシュをサポートすることが可能な同期グラフィックスランダムアクセスメモリにインターフェースするように適合されている、請求項１に記載のメモリコントローラ（５００）。
  13. 前記リフレッシュ論理回路（５３２）が、さらに、前記優先度インジケータが第１の優先度ステータスであり、かつ、リフレッシュタイマー（７３０）がリフレッシュタイミング間隔を超えているとき、ペアになっているバンクにおける保留中のリフレッシュコマンドに対する優先度インジケータを昇格させる（７００）、請求項１２に記載のメモリコントローラ（５００）。
  14. 前記リフレッシュ論理回路（５３２）が、さらに、プログラマブルカウンタ（７３０）が緊急リフレッシュカウント閾値を超え、かつ、前記ペアになっているバンクの両方のバンクが第１のタイプのアクセスを有するとき、保留中のリフレッシュコマンドに対する前記優先度インジケータを、前記ペアになっているバンクに対する第２の優先度ステータスへと昇格させる（７００）、請求項１３に記載のメモリコントローラ。
  15. メモリに対するメモリアクセス要求を提供するためのメモリアクセスエージェント（２１０／２２０）と、
    前記メモリアクセスエージェントに結合されているメモリシステム（１２０）と、
    前記メモリシステム及び前記メモリアクセスエージェント（２１０／２２０）に結合されているメモリコントローラ（５００）と、を備え、
    前記メモリコントローラは、
    前記メモリアクセスエージェント（２１０／２２０）から受信したメモリアクセスコマンドを格納するためのコマンドキュー（５２０）、
    第１のタイプのアクセス（６２０/６３０）及び第２のタイプのアクセス（６１０）にしたがって、前記コマンドキュー（５２０）からメモリアクセスを選択的に選択するためのアービタ（５３８）であって、各タイプのアクセスは、前記メモリ（１３２）におけるバンク（１３４）の異なるページステータスに対応する、前記アービタ（５３８）、及び
    前記メモリ（１３２）の前記バンク（１３４）に対してリフレッシュコマンドを生成し、保留中のリフレッシュの数にしたがってその値が設定される優先度インジケータを前記リフレッシュコマンドに提供するリフレッシュ論理回路（５３２）から受信した入力に基づいて調停を行って、第１のタイプのアクセス及び第２のタイプのアクセスに関して前記リフレッシュコマンドを選択的に順序付ける最終アービタ（６５０）、を備える、データ処理システム（１００）。
  16. 前記メモリコントローラ（５００）が、
    前記優先度インジケータに、第１の優先度ステータス及び第２の優先度ステータスのいずれかを割り当て（７００）、
    前記第１の優先度ステータスに応答して、前記リフレッシュコマンドを、前記第１のタイプのアクセスと前記第２のタイプのアクセスの間に昇格させる（７００）、請求項１５に記載のデータ処理システム（１００）。
  17. 前記メモリコントローラ（５００）が、さらに、クロックに部分的に基づいて前記優先度インジケータに前記第１の優先度ステータスを割り当て、
    前記クロックは、リフレッシュ間隔を追跡するためのものであり、
    前記メモリコントローラ（５００）が、リフレッシュ時間間隔及び前記メモリコントローラに割り当てられているバンクの総数に基づいて、中間リフレッシュ時間間隔を判定する（７０５）、請求項１６に記載のデータ処理システム（１００）。
  18. 前記中間リフレッシュ時間間隔が、前記リフレッシュ時間間隔よりも短い期間である、請求項１７に記載のデータ処理システム（１００）。
  19. 前記中間リフレッシュ時間間隔に応答して、前記メモリコントローラ（５００）が、前記リフレッシュ間隔よりも高い頻度で前記バンクに対して前記リフレッシュコマンドを生成する、請求項１７に記載のデータ処理システム（１００）。
  20. 前記メモリコントローラ（５００）がさらに、
    リフレッシュカウンタ（７２０）の所定の閾値に基づいて前記優先度インジケータを割り当て、前記リフレッシュカウンタ（７２０）は、前記メモリにおけるバンクごとの保留中のリフレッシュの数をカウントするものであり、
    前記リフレッシュカウンタ（７２０）が下限閾値と上限閾値の間にあるとき、周期的な時間サイクルに基づいて、保留中のリフレッシュコマンドに対する前記優先度インジケータを昇格させる、請求項１５に記載のデータ処理システム（１００）。
  21. 前記メモリコントローラ（５００）が、さらに、プログラマブルカウンタ（７３０）に基づいて、前記優先度インジケータに第２の優先度ステータスを割り当てる、請求項１５に記載のデータ処理システム（１００）。
  22. 前記メモリコントローラ（５００）が、前記第２の優先度ステータスに応答して、前記リフレッシュコマンドの前記優先度インジケータを、前記第１のタイプのアクセス及び前記第２のタイプのアクセスよりも上に昇格させる、請求項２１に記載のデータ処理システム（１００）。
  23. 前記メモリコントローラが、前記第２の優先度ステータスのアサーションに応答して、対応するメモリのバンクが開くことをブロックする、請求項２１に記載のデータ処理システム（１００）
  24. 前記アービタが複数のサブアービタを備え、前記複数のサブアービタは、サブ調停に基づいてアクセスを選択的に選択するためのものであり、１つのサブ調停はページヒットであり、他の各サブ調停はページヒットではない、請求項１５に記載のデータ処理システム。
  25. 前記メモリアクセスエージェント（２１０／２２０）が、
    中央処理装置コア（２１０）と、
    グラフィックスプロセッシングユニットコア（２２０）と、
    前記中央処理装置コア及び前記グラフィックスプロセッシングユニットコアを前記メモリコントローラ（５００）に相互接続するためのデータファブリック（２５０）と、を備える、請求項１５に記載のデータ処理システム（１００）。
  26. 前記メモリ（１２０）が高帯域幅メモリである、請求項１５に記載のデータ処理システム（１００）。
  27. メモリコントローラ（５００）を介してメモリシステムにおけるメモリのリフレッシュを管理する方法であって、
    複数のメモリアクセス要求を受信することと、
    前記複数のメモリアクセス要求をコマンドキュー（５２０）に格納することと、
    前記メモリ（１２０）における対応するメモリアクセスの異なるページステータスに対応する第１のタイプのアクセス及び第２のタイプのアクセスにしたがって、前記コマンドキュー（５２０）からメモリアクセス要求を選択的に選択することと、
    前記メモリ（１２０）のバンク（１３４）に対してリフレッシュコマンドを生成し、優先度インジケータを前記リフレッシュコマンドとともに提供する（７００）ことと、
    前記優先度インジケータに基づいて、前記第１のタイプのアクセス及び前記第２のタイプのアクセスのメモリアクセス要求に関して前記リフレッシュコマンドを選択的に順序付ける（５３２／６５０）ことと、を含む、方法。
  28. 前記リフレッシュコマンドに前記優先度インジケータを提供する（５３２）ことが、さらに、
    前記優先度インジケータに、第１の優先度ステータス及び第２の優先度ステータスのいずれかを割り当てる（７００）ことと、
    前記第１の優先度ステータスに応答して、前記リフレッシュコマンドを、前記第１のタイプのアクセスと前記第２のタイプのアクセスの間に昇格させる（７００）ことと、
    前記第２の優先度ステータスに応答して、前記リフレッシュコマンドを、前記第１のタイプのアクセス及び前記第２のタイプのアクセスよりも上に昇格させる（７００）ことと、を含む、請求項２７に記載の方法。
  29. リフレッシュカウンタ（７２０）の所定の閾値に基づいて前記優先度インジケータを割り当てることをさらに含み、前記リフレッシュカウンタ（７２０）は、前記メモリにおけるバンクごとの保留中のリフレッシュの数をカウントする（７２０）、請求項２７に記載の方法。
  30. 前記リフレッシュカウンタ（７２０）が下限閾値と上限閾値の間にあるとき、周期的期間に基づいて、保留中のリフレッシュコマンドに対する前記優先度インジケータを昇格させることをさらに含む、請求項２９に記載の方法。
  31. 前記周期的期間が、所定のリフレッシュ間隔及び前記メモリコントローラ（５００）に割り当てられているバンクの総数から生じる、請求項３０に記載の方法。
  32. プログラマブルカウンタ（７３０）に基づいて前記優先度インジケータを割り当てることをさらに含み、前記プログラマブルカウンタ（７３０）は、スケジュールされかつ未完成のリフレッシュコマンドの数を追跡する（７００）、請求項２７に記載の方法。
  33. 前記プログラマブルカウンタ（７３０）が緊急リフレッシュカウント閾値を超えたとき、保留中のリフレッシュコマンドに対する前記優先度インジケータを昇格させる（７００）ことをさらに含む、請求項３２に記載の方法。
  34. 前記第１のタイプのアクセスがページヒットではなく（６２０/６３０）、前記第２のタイプのアクセスがページヒットである（６１０）、請求項２７に記載の方法。
  35. サブ調停（６１０／６２０／６３０）に基づいてアクセスを選択的に選択することをさらに含み、アービタは、複数のサブアービタ（６１２/６２２/６３３）を備え、１つのサブ調停はページヒットであり、他の各サブ調停はページヒットではない（６１２/６２２/６３２）、請求項２７に記載の方法。
  36. 前記リフレッシュコマンドが、選択されたバンク（１３４）に対するものである、請求項２７に記載の方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010085405A1 (en) * 2009-01-22 2010-07-29 Rambus Inc. Maintenance operations in a dram
US10475519B2 (en) 2018-03-23 2019-11-12 Micron Technology, Inc. Methods for detecting and mitigating memory media degradation and memory devices employing the same
JP2020170315A (ja) * 2019-04-02 2020-10-15 キヤノン株式会社 アクセス管理装置
CN110265029A (zh) * 2019-06-21 2019-09-20 百度在线网络技术（北京）有限公司 语音芯片和电子设备
KR20210012439A (ko) * 2019-07-25 2021-02-03 삼성전자주식회사 마스터 지능 소자 및 이의 제어 방법
US11222685B2 (en) * 2020-05-15 2022-01-11 Advanced Micro Devices, Inc. Refresh management for DRAM
US11561862B2 (en) * 2020-05-29 2023-01-24 Advanced Micro Devices, Inc. Refresh management for DRAM
US11809743B2 (en) * 2020-09-21 2023-11-07 Advanced Micro Devices, Inc. Refresh management list for DRAM
CN112259141B (zh) * 2020-10-27 2023-11-03 海光信息技术股份有限公司 动态随机存取存储器的刷新方法及内存控制器、电子装置
CN112382321B (zh) * 2020-11-12 2024-05-31 海光信息技术股份有限公司 动态随机存取存储器的刷新方法及内存控制器、电子装置
US11755235B2 (en) * 2020-11-13 2023-09-12 Ciena Corporation Increasing random access bandwidth of a DDR memory in a counter application
CN112650697B (zh) * 2020-12-24 2023-04-18 西安翔腾微电子科技有限公司 一种基于ddr3存储控制器接口的多个主设备的仲裁电路
US11669274B2 (en) * 2021-03-31 2023-06-06 Advanced Micro Devices, Inc. Write bank group mask during arbitration
KR20230045774A (ko) 2021-09-29 2023-04-05 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템 및 그것의 동작 방법
WO2023182992A1 (en) * 2022-03-24 2023-09-28 Google Llc Efficient dram refresh management using graded refresh alert levels

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09259031A (ja) * 1996-03-27 1997-10-03 Hitachi Ltd フレームメモリアクセス制御方法
JPH1011964A (ja) * 1996-06-28 1998-01-16 Toshiba Corp メモリ制御装置およびメモリ制御方法
JPH10149311A (ja) * 1996-11-20 1998-06-02 Ricoh Co Ltd メモリ制御装置
JP2004500667A (ja) * 2000-04-03 2004-01-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 改良されたメモリリクエスト調停機構を有するメモリコントローラを含むバスブリッジ
WO2018013157A1 (en) * 2016-07-15 2018-01-18 Advanced Micro Devices, Inc. Command arbitration for high speed memory interfaces

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5179667A (en) * 1988-09-14 1993-01-12 Silicon Graphics, Inc. Synchronized DRAM control apparatus using two different clock rates
KR0142795B1 (ko) * 1994-12-01 1998-08-17 문정환 디램 리프레쉬 회로
US5557578A (en) 1995-05-01 1996-09-17 Apple Computer, Inc. Dynamic memory refresh controller and method
JPH09288614A (ja) 1996-04-22 1997-11-04 Mitsubishi Electric Corp 半導体集積回路装置、半導体記憶装置およびそのための制御回路
US6286083B1 (en) 1998-07-08 2001-09-04 Compaq Computer Corporation Computer system with adaptive memory arbitration scheme
US6356485B1 (en) 1999-02-13 2002-03-12 Integrated Device Technology, Inc. Merging write cycles by comparing at least a portion of the respective write cycle addresses
FR2797970A1 (fr) * 1999-08-31 2001-03-02 Koninkl Philips Electronics Nv Adressage d'une memoire
US6804758B2 (en) 2001-06-29 2004-10-12 Xgi Technology Inc. Method for adaptive arbitration of requests for memory access in a multi-stage pipeline engine
US6785793B2 (en) 2001-09-27 2004-08-31 Intel Corporation Method and apparatus for memory access scheduling to reduce memory access latency
US7426621B2 (en) 2005-12-09 2008-09-16 Advanced Micro Devices, Inc. Memory access request arbitration
US7617368B2 (en) 2006-06-14 2009-11-10 Nvidia Corporation Memory interface with independent arbitration of precharge, activate, and read/write
US8271746B1 (en) 2006-11-03 2012-09-18 Nvidia Corporation Tiering of linear clients
US8074011B2 (en) * 2006-12-06 2011-12-06 Fusion-Io, Inc. Apparatus, system, and method for storage space recovery after reaching a read count limit
KR101490327B1 (ko) * 2006-12-06 2015-02-05 퓨전-아이오, 인크. 뱅크 인터리브를 이용한 솔리드-스테이트 스토리지의 명령 관리 장치, 시스템 및 방법
US9104599B2 (en) * 2007-12-06 2015-08-11 Intelligent Intellectual Property Holdings 2 Llc Apparatus, system, and method for destaging cached data
US7734856B2 (en) 2007-08-22 2010-06-08 Lantiq Deutschland Gmbh Method for operating a plurality of arbiters and arbiter system
US9195618B2 (en) 2009-06-16 2015-11-24 Nvidia Corporation Method and system for scheduling memory requests
WO2011033811A1 (ja) * 2009-09-16 2011-03-24 シャープ株式会社 表示装置および表示装置の駆動方法
US8615629B2 (en) 2010-01-18 2013-12-24 Marvell International Ltd. Access scheduler
US8392650B2 (en) * 2010-04-01 2013-03-05 Intel Corporation Fast exit from self-refresh state of a memory device
US8285892B2 (en) 2010-05-05 2012-10-09 Lsi Corporation Quantum burst arbiter and memory controller
WO2012116369A2 (en) * 2011-02-25 2012-08-30 Fusion-Io, Inc. Apparatus, system, and method for managing contents of a cache
US9075710B2 (en) * 2012-04-17 2015-07-07 SanDisk Technologies, Inc. Non-volatile key-value store
US10956044B2 (en) * 2013-05-16 2021-03-23 Advanced Micro Devices, Inc. Memory system with region-specific memory access scheduling
US9313164B2 (en) * 2013-06-24 2016-04-12 Qualcomm Incorporated Updating rich communication suite capability information over a communications network
US9281046B2 (en) 2013-10-08 2016-03-08 Advanced Micro Devices, Inc. Data processor with memory controller for high reliability operation and method
AR099040A1 (es) * 2014-01-09 2016-06-22 Qualcomm Inc Sistemas y métodos de comunicación de canal de retorno de la memoria dinámica de acceso aleatorio (dram)
WO2016176807A1 (zh) * 2015-05-04 2016-11-10 华为技术有限公司 一种dram刷新方法、装置和系统
KR102321793B1 (ko) * 2015-08-12 2021-11-08 삼성전자주식회사 플렉시블 리프레쉬 스킵 영역을 운영하는 반도체 메모리 장치
KR102399475B1 (ko) * 2015-12-28 2022-05-18 삼성전자주식회사 리프레쉬 콘트롤러 및 이를 포함하는 메모리 장치
US9576637B1 (en) 2016-05-25 2017-02-21 Advanced Micro Devices, Inc. Fine granularity refresh
US11675659B2 (en) * 2016-07-15 2023-06-13 Advanced Micro Devices, Inc. DDR memory error recovery
US10402120B2 (en) * 2016-07-15 2019-09-03 Advanced Micro Devices, Inc. Memory controller arbiter with streak and read/write transaction management
JP6697360B2 (ja) * 2016-09-20 2020-05-20 キオクシア株式会社 メモリシステムおよびプロセッサシステム
KR20180075761A (ko) * 2016-12-26 2018-07-05 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템, 및, 그의 리프레시 동작방법
US9997212B1 (en) * 2017-04-24 2018-06-12 Micron Technology, Inc. Accessing data in memory
US10109339B1 (en) * 2017-07-28 2018-10-23 Micron Technology, Inc. Memory devices with selective page-based refresh
JP6806019B2 (ja) * 2017-09-26 2020-12-23 オムロン株式会社 制御装置
US10297304B1 (en) * 2017-11-12 2019-05-21 Nanya Technology Corporation Memory device and operating method thereof
JP6576480B2 (ja) * 2018-01-16 2019-09-18 華邦電子股▲ふん▼有限公司Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ． メモリデバイス及びそのデータリフレッシュ方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09259031A (ja) * 1996-03-27 1997-10-03 Hitachi Ltd フレームメモリアクセス制御方法
JPH1011964A (ja) * 1996-06-28 1998-01-16 Toshiba Corp メモリ制御装置およびメモリ制御方法
JPH10149311A (ja) * 1996-11-20 1998-06-02 Ricoh Co Ltd メモリ制御装置
JP2004500667A (ja) * 2000-04-03 2004-01-08 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 改良されたメモリリクエスト調停機構を有するメモリコントローラを含むバスブリッジ
WO2018013157A1 (en) * 2016-07-15 2018-01-18 Advanced Micro Devices, Inc. Command arbitration for high speed memory interfaces
US20180018291A1 (en) * 2016-07-15 2018-01-18 Advanced Micro Devices, Inc. Command arbitration for high speed memory interfaces

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