JP2002207541A - マイクロコンピュータ及びデータ処理装置 - Google Patents
マイクロコンピュータ及びデータ処理装置Info
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- JP2002207541A JP2002207541A JP2001000355A JP2001000355A JP2002207541A JP 2002207541 A JP2002207541 A JP 2002207541A JP 2001000355 A JP2001000355 A JP 2001000355A JP 2001000355 A JP2001000355 A JP 2001000355A JP 2002207541 A JP2002207541 A JP 2002207541A
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- Japan
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- access
- bus
- power consumption
- microcomputer
- low power
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 割り込みレベルを考慮することなく、システ
ムの消費電力を的確に低減する。 【解決手段】 デバイスに対するアクセスが発生しない
期間を判別するためのアクセス判定手段（８２）と、上
記アクセス判定手段の判別結果に基づいて、上記デバイ
スに対するアクセスが発生しない期間に上記デバイスを
低消費電力モードへ遷移させるための信号を生成可能な
制御信号生成手段（８３）とを含んでバスコントローラ
（８）を構成し、上記デバイスに対するアクセスが発生
しない期間に上記デバイスを低消費電力モードへ遷移さ
せ、上記デバイスでの電力消費を抑えることで、システ
ムの消費電力低減の適正化を図る。
ムの消費電力を的確に低減する。 【解決手段】 デバイスに対するアクセスが発生しない
期間を判別するためのアクセス判定手段（８２）と、上
記アクセス判定手段の判別結果に基づいて、上記デバイ
スに対するアクセスが発生しない期間に上記デバイスを
低消費電力モードへ遷移させるための信号を生成可能な
制御信号生成手段（８３）とを含んでバスコントローラ
（８）を構成し、上記デバイスに対するアクセスが発生
しない期間に上記デバイスを低消費電力モードへ遷移さ
せ、上記デバイスでの電力消費を抑えることで、システ
ムの消費電力低減の適正化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータに関し、特に、デバイス間のデータ転送におけるバ
ス制御を行うためのバスコントローラの改良技術に関
し、例えば半導体記憶装置の一例とされるＳＤＲＡＭ
（シンクロナス・ダイナミック・ランダム・アクセス・
メモリ）を含むマイクロコンピュータシステムに適用し
て有効な技術に関する。
ータに関し、特に、デバイス間のデータ転送におけるバ
ス制御を行うためのバスコントローラの改良技術に関
し、例えば半導体記憶装置の一例とされるＳＤＲＡＭ
（シンクロナス・ダイナミック・ランダム・アクセス・
メモリ）を含むマイクロコンピュータシステムに適用し
て有効な技術に関する。
【０００２】
【従来の技術】マイクロコンピュータと、それによって
アクセス可能な半導体メモリなどの周辺デバイスとを結
合し、予め定められたプログラムを実行することによっ
て、所望のデータ処理を可能とするものとして、データ
処理装置がある。コンピュータシステムは、そのような
データ処理装置の一例とされ、マイクロコンピュータや
各種半導体メモリが信号のやり取り可能なバスによって
結合され、さらに、キーボード等の入力装置や、ＣＲＴ
ディスプレイ装置などの表示装置が設けられている。マ
イクロコンピュータは、コンピュータシステムの論理的
中核とされ、アドレス指定、情報の読み出しと書き込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有する。
アクセス可能な半導体メモリなどの周辺デバイスとを結
合し、予め定められたプログラムを実行することによっ
て、所望のデータ処理を可能とするものとして、データ
処理装置がある。コンピュータシステムは、そのような
データ処理装置の一例とされ、マイクロコンピュータや
各種半導体メモリが信号のやり取り可能なバスによって
結合され、さらに、キーボード等の入力装置や、ＣＲＴ
ディスプレイ装置などの表示装置が設けられている。マ
イクロコンピュータは、コンピュータシステムの論理的
中核とされ、アドレス指定、情報の読み出しと書き込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有する。
【０００３】尚、マイクロコンピュータについて記載さ
れた文献の例としては、昭和５９年１１月３０日に株式
会社オーム社から発行された「ＬＳＩハンドブック（第
５４０頁〜）がある。
れた文献の例としては、昭和５９年１１月３０日に株式
会社オーム社から発行された「ＬＳＩハンドブック（第
５４０頁〜）がある。
【０００４】
【発明が解決しようとする課題】マイクロコンピュータ
は、ＳＤＲＡＭとのインタフェース機能を有する。マイ
クロコンピュータに内蔵されているバスコントローラに
おける制御レジスタに所定の値を書き込むことによっ
て、ＳＤＲＡＭを、スタンバイ状態の一種であるセルフ
リフレッシュモードに遷移させることができる。そのよ
うなリフレッシュモードから通常動作状態への復帰も、
バスコントローラにおける上記制御レジスタに所定の値
を書き込むことによって可能とされる。このため、ＳＤ
ＲＡＭをセルフリフレッシュモードに遷移させるために
は、プログラムにおいてバスコントローラの制御レジス
タに所定の値を明示的に書き込む必要がある。従って、
ＳＤＲＡＭをセルフリフレッシュモードへと遷移できる
のは、マイクロコンピュータ自身が通常動作状態からス
タンバイ状態へ遷移する場合など、プログラムが、予め
ＳＤＲＡＭに対するアクセスが長時間に亘って発生して
いないことが分かっている場合に限られている。
は、ＳＤＲＡＭとのインタフェース機能を有する。マイ
クロコンピュータに内蔵されているバスコントローラに
おける制御レジスタに所定の値を書き込むことによっ
て、ＳＤＲＡＭを、スタンバイ状態の一種であるセルフ
リフレッシュモードに遷移させることができる。そのよ
うなリフレッシュモードから通常動作状態への復帰も、
バスコントローラにおける上記制御レジスタに所定の値
を書き込むことによって可能とされる。このため、ＳＤ
ＲＡＭをセルフリフレッシュモードに遷移させるために
は、プログラムにおいてバスコントローラの制御レジス
タに所定の値を明示的に書き込む必要がある。従って、
ＳＤＲＡＭをセルフリフレッシュモードへと遷移できる
のは、マイクロコンピュータ自身が通常動作状態からス
タンバイ状態へ遷移する場合など、プログラムが、予め
ＳＤＲＡＭに対するアクセスが長時間に亘って発生して
いないことが分かっている場合に限られている。
【０００５】ところが、上記マイクロコンピュータが動
作しているときにでも、ＳＤＲＡＭへのアクセスが生じ
ない期間が存在する。例えば上記マイクロコンピュータ
内の中央処理装置（ＣＰＵ）が内部レジスタのみを使用
して演算処理している場合や、ＲＯＭ又はＲＡＭやキャ
ッシュメモリを搭載したマイクロコンピュータにおいて
ＣＰＵが必要とされる命令やデータが、上記ＲＯＭ又は
ＲＡＭやキャッシュメモリ内に存在する場合などであ
る。かかる場合には、ＳＤＲＡＭをアクセスしなくて
も、目的とするデータが得られるため、ＳＤＲＡＭはア
クセスされない。
作しているときにでも、ＳＤＲＡＭへのアクセスが生じ
ない期間が存在する。例えば上記マイクロコンピュータ
内の中央処理装置（ＣＰＵ）が内部レジスタのみを使用
して演算処理している場合や、ＲＯＭ又はＲＡＭやキャ
ッシュメモリを搭載したマイクロコンピュータにおいて
ＣＰＵが必要とされる命令やデータが、上記ＲＯＭ又は
ＲＡＭやキャッシュメモリ内に存在する場合などであ
る。かかる場合には、ＳＤＲＡＭをアクセスしなくて
も、目的とするデータが得られるため、ＳＤＲＡＭはア
クセスされない。
【０００６】しかしながら、マイクロコンピュータが通
常動作しているときにＳＤＲＡＭへのアクセスが発生し
ていない期間をプログラムのコーディング段階で把握す
ることは困難である。従って、例えば上記マイクロコン
ピュータ内のＣＰＵが内部レジスタのみを使用して演算
処理している場合や、ＲＯＭ又はＲＡＭやキャッシュメ
モリを搭載したマイクロコンピュータにおいてＣＰＵが
必要とされる命令やデータが、上記ＲＯＭ又はＲＡＭや
キャッシュメモリ内に存在する場合においては、実際に
ＳＤＲＡＭがアクセスされていないにもかかわらず、当
該ＳＤＲＡＭは通常動作状態とされ、上記ＳＤＲＡＭを
搭載するシステムにおいて無駄な電力消費を生ずる。そ
れを改善するには、例えば特開平９−６４９０号公報に
記載されているように、周辺デバイスに対するアクセス
状況を保持可能な保持手段と、所定期間アクセスされな
い周辺デバイスに対する低消費電力モード指示のための
信号を上記保持手段の保持内容に基づいて形成する制御
論理とを含んでマイクロコンピュータを構成すれば良
い。このとき、低消費電力モード指示信号は、割り込み
コントローラに入力され、上記低消費電力モード指示信
号がアサートされることにより、対応する周辺デバイス
を低消費電力モードに移行するための割り込み処理が行
われる。これについて本願発明者が検討したところ、上
記低消費電力モード指示信号の割り込み処理における割
り込みレベルが重要となることが見いだされた。例え
ば、上記低消費電力モード指示信号の割り込み処理にお
ける割り込みレベルが低く過ぎると、それよりも割り込
みレベルの高い割り込みが優先されることから、低消費
電力モード指示信号がアサートされてから実際に周辺デ
バイスが低消費電力モードに遷移されるまでの時間が長
くなってしまう。それとは逆に上記低消費電力モード指
示信号の割り込み処理における割り込みレベルを高くす
ると、低消費電力モード指示信号の割り込み処理が優先
されることによって、他の重要な割り込み処理の開始が
不所望に遅延されるおそれがある。
常動作しているときにＳＤＲＡＭへのアクセスが発生し
ていない期間をプログラムのコーディング段階で把握す
ることは困難である。従って、例えば上記マイクロコン
ピュータ内のＣＰＵが内部レジスタのみを使用して演算
処理している場合や、ＲＯＭ又はＲＡＭやキャッシュメ
モリを搭載したマイクロコンピュータにおいてＣＰＵが
必要とされる命令やデータが、上記ＲＯＭ又はＲＡＭや
キャッシュメモリ内に存在する場合においては、実際に
ＳＤＲＡＭがアクセスされていないにもかかわらず、当
該ＳＤＲＡＭは通常動作状態とされ、上記ＳＤＲＡＭを
搭載するシステムにおいて無駄な電力消費を生ずる。そ
れを改善するには、例えば特開平９−６４９０号公報に
記載されているように、周辺デバイスに対するアクセス
状況を保持可能な保持手段と、所定期間アクセスされな
い周辺デバイスに対する低消費電力モード指示のための
信号を上記保持手段の保持内容に基づいて形成する制御
論理とを含んでマイクロコンピュータを構成すれば良
い。このとき、低消費電力モード指示信号は、割り込み
コントローラに入力され、上記低消費電力モード指示信
号がアサートされることにより、対応する周辺デバイス
を低消費電力モードに移行するための割り込み処理が行
われる。これについて本願発明者が検討したところ、上
記低消費電力モード指示信号の割り込み処理における割
り込みレベルが重要となることが見いだされた。例え
ば、上記低消費電力モード指示信号の割り込み処理にお
ける割り込みレベルが低く過ぎると、それよりも割り込
みレベルの高い割り込みが優先されることから、低消費
電力モード指示信号がアサートされてから実際に周辺デ
バイスが低消費電力モードに遷移されるまでの時間が長
くなってしまう。それとは逆に上記低消費電力モード指
示信号の割り込み処理における割り込みレベルを高くす
ると、低消費電力モード指示信号の割り込み処理が優先
されることによって、他の重要な割り込み処理の開始が
不所望に遅延されるおそれがある。
【０００７】このように低消費電力モード指示信号を割
り込みコントローラに入力してデバイスを低消費電力モ
ードに遷移させるための割り込み処理が行われる場合、
割り込みレベルの設定によっては低消費電力モードに遷
移されるまでの時間が長くなったり、他の重要な割り込
み処理の開始が不所望に遅延されるおそれがある。
り込みコントローラに入力してデバイスを低消費電力モ
ードに遷移させるための割り込み処理が行われる場合、
割り込みレベルの設定によっては低消費電力モードに遷
移されるまでの時間が長くなったり、他の重要な割り込
み処理の開始が不所望に遅延されるおそれがある。
【０００８】本発明の目的は、割り込みレベルを考慮す
ることなく、システムの消費電力を的確に低減するため
の技術を提供することにある。
ることなく、システムの消費電力を的確に低減するため
の技術を提供することにある。
【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１１】すなわち、外部バスによって結合されたデ
バイスを通常動作モードと低消費電力モードとに選択的
に設定可能なイネーブル信号を上記デバイスに対して外
部出力するための専用端子と、データ転送におけるバス
制御を可能とするバスコントローラとを含んでマイクロ
コンピュータが構成されるとき、上記デバイスに対する
アクセスが発生しない期間を判別するためのアクセス判
別手段と、上記判別手段の判別結果に基づいて上記イネ
ーブル信号をネゲートすることで上記デバイスを通常動
作モードから低消費電力モードに遷移可能な制御信号生
成手段とを含んで上記バスコントローラを構成する。
バイスを通常動作モードと低消費電力モードとに選択的
に設定可能なイネーブル信号を上記デバイスに対して外
部出力するための専用端子と、データ転送におけるバス
制御を可能とするバスコントローラとを含んでマイクロ
コンピュータが構成されるとき、上記デバイスに対する
アクセスが発生しない期間を判別するためのアクセス判
別手段と、上記判別手段の判別結果に基づいて上記イネ
ーブル信号をネゲートすることで上記デバイスを通常動
作モードから低消費電力モードに遷移可能な制御信号生
成手段とを含んで上記バスコントローラを構成する。
【００１２】上記の手段によれば、アクセス判定手段
は、デバイスに対するアクセスが発生しない期間を判別
し、制御信号生成手段は、上記判別手段の判別結果に基
づいて上記イネーブル信号をネゲートすることで上記デ
バイスを通常動作モードから低消費電力モードに遷移さ
せる。このことが、中央処理装置に対する割り込みレベ
ルを考慮することなく、システムの消費電力低減の適正
化を達成する。
は、デバイスに対するアクセスが発生しない期間を判別
し、制御信号生成手段は、上記判別手段の判別結果に基
づいて上記イネーブル信号をネゲートすることで上記デ
バイスを通常動作モードから低消費電力モードに遷移さ
せる。このことが、中央処理装置に対する割り込みレベ
ルを考慮することなく、システムの消費電力低減の適正
化を達成する。
【００１３】また、演算処理のための中央処理装置と、
外部バスによって結合されたデバイスを通常動作モード
と低消費電力モードとに選択的に設定可能なイネーブル
信号を上記デバイスに対して外部出力するための専用端
子と、データ転送におけるバス制御を可能とするバスコ
ントローラとを含んでマイクロコンピュータが構成され
るとき、上記中央処理装置によって管理されるアドレス
空間のどの位置に上記デバイスが配置されているかを把
握するための情報を記憶可能な第１レジスタと、上記デ
バイスに対するアクセス判定の基準となるバスサイクル
数を記憶可能な第２レジスタと、上記第１レジスタに記
憶された情報によって特定される上記デバイスに対する
アクセスが発生しない期間を判別するとともに、上記デ
バイスに対するアクセスが発生しない期間のバスサイク
ル数が、上記第２レジスタに記憶された上記バスサイク
ル数に達したことを検出するためのアクセス判定手段
と、上記判別手段の判別結果に基づいて上記イネーブル
信号をネゲートすることで上記デバイスを通常動作モー
ドから低消費電力モードに遷移可能な制御信号生成手段
とを含んで上記バスコントローラを構成する。
外部バスによって結合されたデバイスを通常動作モード
と低消費電力モードとに選択的に設定可能なイネーブル
信号を上記デバイスに対して外部出力するための専用端
子と、データ転送におけるバス制御を可能とするバスコ
ントローラとを含んでマイクロコンピュータが構成され
るとき、上記中央処理装置によって管理されるアドレス
空間のどの位置に上記デバイスが配置されているかを把
握するための情報を記憶可能な第１レジスタと、上記デ
バイスに対するアクセス判定の基準となるバスサイクル
数を記憶可能な第２レジスタと、上記第１レジスタに記
憶された情報によって特定される上記デバイスに対する
アクセスが発生しない期間を判別するとともに、上記デ
バイスに対するアクセスが発生しない期間のバスサイク
ル数が、上記第２レジスタに記憶された上記バスサイク
ル数に達したことを検出するためのアクセス判定手段
と、上記判別手段の判別結果に基づいて上記イネーブル
信号をネゲートすることで上記デバイスを通常動作モー
ドから低消費電力モードに遷移可能な制御信号生成手段
とを含んで上記バスコントローラを構成する。
【００１４】上記の手段によれば、アクセス判定手段
は、上記第１レジスタに記憶された情報によって特定さ
れる上記デバイスに対するアクセスが発生しない期間を
判別するとともに、上記デバイスに対するアクセスが発
生しない期間のバスサイクル数が、上記第２レジスタに
記憶された上記バスサイクル数に達したことを検出し、
制御信号生成手段は、上記判別手段の判別結果に基づい
て上記イネーブル信号をネゲートすることで上記デバイ
スを通常動作モードから低消費電力モードに遷移させ
る。このことが、中央処理装置に対する割り込みレベル
を考慮することなく、システムの消費電力低減の適正化
を達成する。また、上記デバイスに対するアクセスが発
生しない期間が、上記第２レジスタに記憶された上記バ
スサイクル数に達した状態で上記デバイスを低消費電力
モードへ遷移させることにより、上記デバイスへのアク
セスが必要な期間と、そうでない期間とが短い間隔で繰
り返される場合において、それに追随して上記デバイス
が頻繁に低消費電力モードへ遷移されるのを排除するこ
とができるため、上記デバイスが低消費電力モードから
通常動作状態へ復帰する際のオーバーヘッドの増加を抑
えることができる。
は、上記第１レジスタに記憶された情報によって特定さ
れる上記デバイスに対するアクセスが発生しない期間を
判別するとともに、上記デバイスに対するアクセスが発
生しない期間のバスサイクル数が、上記第２レジスタに
記憶された上記バスサイクル数に達したことを検出し、
制御信号生成手段は、上記判別手段の判別結果に基づい
て上記イネーブル信号をネゲートすることで上記デバイ
スを通常動作モードから低消費電力モードに遷移させ
る。このことが、中央処理装置に対する割り込みレベル
を考慮することなく、システムの消費電力低減の適正化
を達成する。また、上記デバイスに対するアクセスが発
生しない期間が、上記第２レジスタに記憶された上記バ
スサイクル数に達した状態で上記デバイスを低消費電力
モードへ遷移させることにより、上記デバイスへのアク
セスが必要な期間と、そうでない期間とが短い間隔で繰
り返される場合において、それに追随して上記デバイス
が頻繁に低消費電力モードへ遷移されるのを排除するこ
とができるため、上記デバイスが低消費電力モードから
通常動作状態へ復帰する際のオーバーヘッドの増加を抑
えることができる。
【００１５】
【発明の実施の形態】図１には、本発明にかかるデータ
処理装置の一例であるコンピュータシステムが示され
る。
処理装置の一例であるコンピュータシステムが示され
る。
【００１６】図１に示されるコンピュータシステムは、
マイクロコンピュータ１００と、このマイクロコンピュ
ータ１００によってアクセス可能なＳＤＲＡＭ１６とを
含んで成る。ここで、ＳＤＲＡＭ１６が、本発明におけ
るデバイスの一例とされる。マイクロコンピュータ１０
０の外部には、外部バス１５が設けられ、この外部バス
１５を介してマイクロコンピュータ１００がＳＤＲＡＭ
１６に結合されている。上記外部バス１５は、コマンド
やアドレス信号及びデータなどの各種信号を伝達するた
めの複数のバスラインによって形成される。また、マイ
クロコンピュータ１００には、上記外部バス１５との間
で各種信号のやり取りを可能とするための複数の端子と
は別に、ＳＤＲＡＭ１６に対してクロックイネーブル信
号ＣＫＥを供給するための専用端子１４が設けられてい
る。ＳＤＲＡＭ１４では、上記専用端子１４から出力さ
れるクロックイネーブル信号ＣＫＥがハイレベルにアサ
ートさると、外部バス１５を介して伝達されるクロック
信号の取り込みが有効とされる。このとき、ＳＤＲＡＭ
１６は、通常動作モードとされる。また、上記専用端子
１４から出力されるクロックイネーブル信号ＣＫＥがロ
ーレベルにネゲートされると、外部バス１５を介して伝
達されるクロック信号の取り込みが無効とされる。この
とき、ＳＤＲＡＭ１６はクロック信号に同期動作されな
いため、低消費電力モードとされる。
マイクロコンピュータ１００と、このマイクロコンピュ
ータ１００によってアクセス可能なＳＤＲＡＭ１６とを
含んで成る。ここで、ＳＤＲＡＭ１６が、本発明におけ
るデバイスの一例とされる。マイクロコンピュータ１０
０の外部には、外部バス１５が設けられ、この外部バス
１５を介してマイクロコンピュータ１００がＳＤＲＡＭ
１６に結合されている。上記外部バス１５は、コマンド
やアドレス信号及びデータなどの各種信号を伝達するた
めの複数のバスラインによって形成される。また、マイ
クロコンピュータ１００には、上記外部バス１５との間
で各種信号のやり取りを可能とするための複数の端子と
は別に、ＳＤＲＡＭ１６に対してクロックイネーブル信
号ＣＫＥを供給するための専用端子１４が設けられてい
る。ＳＤＲＡＭ１４では、上記専用端子１４から出力さ
れるクロックイネーブル信号ＣＫＥがハイレベルにアサ
ートさると、外部バス１５を介して伝達されるクロック
信号の取り込みが有効とされる。このとき、ＳＤＲＡＭ
１６は、通常動作モードとされる。また、上記専用端子
１４から出力されるクロックイネーブル信号ＣＫＥがロ
ーレベルにネゲートされると、外部バス１５を介して伝
達されるクロック信号の取り込みが無効とされる。この
とき、ＳＤＲＡＭ１６はクロック信号に同期動作されな
いため、低消費電力モードとされる。
【００１７】マイクロコンピュータ１００は、特に制限
されないが、中央処理装置（ＣＰＵ）１、リードオンリ
ーメモリ（ＲＯＭ）２、ランダムアクセスメモリ（ＲＡ
Ｍ）３、ダイレクトメモリアクセスコントローラ（ＤＭ
ＡＣ）５、キャッシュメモリ６、キャッシュコントロー
ラ（ＣＣＮ）７、バスコントローラ（ＢＳＣ）８、クロ
ックパルス発振器（ＣＰＧ）９、割り込みコントローラ
（ＩＮＴＣ）１１、シリアルコミュニケーションインタ
フェース（ＳＣＩ）１２、及びタイマ１３とを含んで成
る。
されないが、中央処理装置（ＣＰＵ）１、リードオンリ
ーメモリ（ＲＯＭ）２、ランダムアクセスメモリ（ＲＡ
Ｍ）３、ダイレクトメモリアクセスコントローラ（ＤＭ
ＡＣ）５、キャッシュメモリ６、キャッシュコントロー
ラ（ＣＣＮ）７、バスコントローラ（ＢＳＣ）８、クロ
ックパルス発振器（ＣＰＧ）９、割り込みコントローラ
（ＩＮＴＣ）１１、シリアルコミュニケーションインタ
フェース（ＳＣＩ）１２、及びタイマ１３とを含んで成
る。
【００１８】ＣＰＵ１は、本システムの論理的中核とさ
れ、主として、アドレス指定、情報の読み出しと書き込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有し、演算制御部や、バス制御部、メモリアクセス制
御部などから構成される。ＣＰＵバス４や周辺バス１０
及び外部バス１５に結合されている各種デバイスは、Ｃ
ＰＵ１によって管理されるアドレス空間に配置される。
れ、主として、アドレス指定、情報の読み出しと書き込
み、データの演算、命令のシーケンス、割り込の受付
け、記憶装置と入出力装置との情報交換の起動等の機能
を有し、演算制御部や、バス制御部、メモリアクセス制
御部などから構成される。ＣＰＵバス４や周辺バス１０
及び外部バス１５に結合されている各種デバイスは、Ｃ
ＰＵ１によって管理されるアドレス空間に配置される。
【００１９】ＲＯＭ２にはＣＰＵ１での計算や制御に必
要なプログラムが読み出し専用の状態で格納されてい
る。ＲＡＭ３はメインメモリとされ、ＣＰＵ１での計算
や制御に必要なプログラムやデータがロードされる。上
記ＲＯＭ２やＲＡＭ３は、ＣＰＵバス４を介してＣＰＵ
１に結合されている。ＣＰＵバス４は、コマンドやアド
レス及びデータなどの各種信号を伝達するための複数の
バスラインによって形成される。
要なプログラムが読み出し専用の状態で格納されてい
る。ＲＡＭ３はメインメモリとされ、ＣＰＵ１での計算
や制御に必要なプログラムやデータがロードされる。上
記ＲＯＭ２やＲＡＭ３は、ＣＰＵバス４を介してＣＰＵ
１に結合されている。ＣＰＵバス４は、コマンドやアド
レス及びデータなどの各種信号を伝達するための複数の
バスラインによって形成される。
【００２０】ＤＭＡＣ５は、ＢＳＣ８に対してＤＭＡ転
送のためのコマンドやアドレスを出力する。また、ＢＳ
Ｃ８との間でＤＭＡ転送にかかるデータのやり取りを可
能とする。ＤＭＡＣ５は、特に制限されないが、２チャ
ンネルを有し、転送要求信号に応じてメモリをアドレシ
ングすると同時にその転送要求信号に応ずるＩ／Ｏデバ
イスを選択してデータ転送を行うシングルアドレシング
モードや、リードサイクルを起動してメモリとメモリと
の間でのデータ転送を行うデュアルアドレシングモー
ド、さらにはメモリとＳＣＩ１２との間のチェインブロ
ック転送モードなどをサポートする。このＤＭＡＣ５に
は、ＤＭＡ転送時のメモリアドレスを指定するメモリア
ドレスレジスタ、転送先又は転送元になる入出力回路の
アドレスを指定するＩ／Ｏアドレスレジスタ、転送語数
を指定するバイトカウントレジスタ、モードレジスタな
どのＩ／Ｏレジスタ群が含まれる。ＤＭＡＣ５はそれぞ
れのチャンネルに対応して転送要求信号が入力され、ま
た、必要に応じて転送終了信号を出力する。
送のためのコマンドやアドレスを出力する。また、ＢＳ
Ｃ８との間でＤＭＡ転送にかかるデータのやり取りを可
能とする。ＤＭＡＣ５は、特に制限されないが、２チャ
ンネルを有し、転送要求信号に応じてメモリをアドレシ
ングすると同時にその転送要求信号に応ずるＩ／Ｏデバ
イスを選択してデータ転送を行うシングルアドレシング
モードや、リードサイクルを起動してメモリとメモリと
の間でのデータ転送を行うデュアルアドレシングモー
ド、さらにはメモリとＳＣＩ１２との間のチェインブロ
ック転送モードなどをサポートする。このＤＭＡＣ５に
は、ＤＭＡ転送時のメモリアドレスを指定するメモリア
ドレスレジスタ、転送先又は転送元になる入出力回路の
アドレスを指定するＩ／Ｏアドレスレジスタ、転送語数
を指定するバイトカウントレジスタ、モードレジスタな
どのＩ／Ｏレジスタ群が含まれる。ＤＭＡＣ５はそれぞ
れのチャンネルに対応して転送要求信号が入力され、ま
た、必要に応じて転送終了信号を出力する。
【００２１】キャッシュメモリ６には、外部バス１５に
結合されたＳＤＲＡＭ１６から読み出されたデータや、
上記ＳＤＲＡＭ１６に書き戻すべきデータが格納され
る。
結合されたＳＤＲＡＭ１６から読み出されたデータや、
上記ＳＤＲＡＭ１６に書き戻すべきデータが格納され
る。
【００２２】ＣＣＮ７では、ＣＰＵ１が必要とするデー
タが上記キャッシュメモリ６内に存在するか否かの判定
が行われる。ＣＰＵ１が必要とするデータがキャッシュ
メモリ６内に存在する場合にはキャッシュメモリ６内の
データに必要な処理をするべく、キャッシュメモリ６の
制御を行う。それに対して、ＣＰＵ１が必要とするデー
タがキャッシュメモリ６内に存在しない場合には、当該
データをＳＤＲＡＭ１６から読み出すため、ＢＳＣ８に
対してコマンドとアドレスを出力する。これに応じてＳ
ＤＲＡＭ１６から読み出されたデータは、ＣＰＵ１に伝
達されるとともに、キャッシュメモリ６に格納され、次
回のメモリアクセスに備えられる。
タが上記キャッシュメモリ６内に存在するか否かの判定
が行われる。ＣＰＵ１が必要とするデータがキャッシュ
メモリ６内に存在する場合にはキャッシュメモリ６内の
データに必要な処理をするべく、キャッシュメモリ６の
制御を行う。それに対して、ＣＰＵ１が必要とするデー
タがキャッシュメモリ６内に存在しない場合には、当該
データをＳＤＲＡＭ１６から読み出すため、ＢＳＣ８に
対してコマンドとアドレスを出力する。これに応じてＳ
ＤＲＡＭ１６から読み出されたデータは、ＣＰＵ１に伝
達されるとともに、キャッシュメモリ６に格納され、次
回のメモリアクセスに備えられる。
【００２３】ＢＳＣ８は、ＳＤＲＡＭ１６に対するアク
セスが必要である場合には、外部バス１５を介してＳＤ
ＲＡＭ１６にコマンドとアドレスを出力する。このと
き、クロックイネーブル信号ＣＫＥがローレベルにネゲ
ートされることで、ＳＤＲＡＭ１６が低消費電力モード
になっていれば、コマンドとアドレスに先立ってクロッ
クイネーブル信号ＣＫＥをハイレベルにする。ＳＤＲＡ
Ｍ１６をアクセスする必要が無い場合には、クロックイ
ネーブル信号ＣＫＥはローレベルのままとされる。
セスが必要である場合には、外部バス１５を介してＳＤ
ＲＡＭ１６にコマンドとアドレスを出力する。このと
き、クロックイネーブル信号ＣＫＥがローレベルにネゲ
ートされることで、ＳＤＲＡＭ１６が低消費電力モード
になっていれば、コマンドとアドレスに先立ってクロッ
クイネーブル信号ＣＫＥをハイレベルにする。ＳＤＲＡ
Ｍ１６をアクセスする必要が無い場合には、クロックイ
ネーブル信号ＣＫＥはローレベルのままとされる。
【００２４】ＣＰＧ９は、コンピュータシステムの各部
において使用されるクロック信号を生成する。
において使用されるクロック信号を生成する。
【００２５】ＢＳＣ８には周辺バス１０が結合される。
周辺バス１０は、コマンドやアドレス及びデータなどの
各種信号を伝達するための複数のバスラインから形成さ
れる。このような周辺バス１０には、特に制限されない
が、ＩＮＴＣ１１、ＳＣＩ１２、及びタイマ１３が結合
される。
周辺バス１０は、コマンドやアドレス及びデータなどの
各種信号を伝達するための複数のバスラインから形成さ
れる。このような周辺バス１０には、特に制限されない
が、ＩＮＴＣ１１、ＳＣＩ１２、及びタイマ１３が結合
される。
【００２６】ＩＮＴＣ１１は、所定の優先順位に従って
各種割り込みを制御する。ＳＣＩ１２は、他のＬＳＩと
の間でシリアルデータの通信を行うためのモジュール
で、調歩同期式モードによる通信と、クロック同期式モ
ードによる通信との選択が可能とされる。動作モードの
指定や、データフォーマットの指定、ビットレートの設
定及び送受信制御のための複数のレジスタと、送受信の
コントロール回路、及びバスインタフェースなどを含ん
で成る。
各種割り込みを制御する。ＳＣＩ１２は、他のＬＳＩと
の間でシリアルデータの通信を行うためのモジュール
で、調歩同期式モードによる通信と、クロック同期式モ
ードによる通信との選択が可能とされる。動作モードの
指定や、データフォーマットの指定、ビットレートの設
定及び送受信制御のための複数のレジスタと、送受信の
コントロール回路、及びバスインタフェースなどを含ん
で成る。
【００２７】タイマ１３には、ウォッチドックタイマ、
１６ビットフリーランニングタイマ、ＰＷＭタイマな
ど、各種タイマが含まれる。ウォッチドックタイマは、
システムの監視を行うもので、システムの暴走などによ
り、タイマカウンタの値が書換えられずにオーバーフロ
ーすると、ＣＰＵ１に対してリセット又はＮＭＩ（ノン
マスカブル割り込み）を発生する。また、この機能を利
用しない場合には、インターバルタイマとしても使用可
能とされる。１６ビットフリーランニングタイマは、特
に制限されないが、１６ビットフリーランニングカウン
タをベースにして、２種類の独立した波形出力が可能と
され、また、入力パルスの幅や、外部クロックの周期を
測定することができる。ＰＷＭタイマは、２チャンネル
設けられ、各チャンネル毎に、８ビットタイマカウンタ
と８ビットデューティレジスタがあり、この８ビットデ
ューティレジスタに設定する値によって０〜１００％の
デューティパルスを得ることができるようになってい
る。
１６ビットフリーランニングタイマ、ＰＷＭタイマな
ど、各種タイマが含まれる。ウォッチドックタイマは、
システムの監視を行うもので、システムの暴走などによ
り、タイマカウンタの値が書換えられずにオーバーフロ
ーすると、ＣＰＵ１に対してリセット又はＮＭＩ（ノン
マスカブル割り込み）を発生する。また、この機能を利
用しない場合には、インターバルタイマとしても使用可
能とされる。１６ビットフリーランニングタイマは、特
に制限されないが、１６ビットフリーランニングカウン
タをベースにして、２種類の独立した波形出力が可能と
され、また、入力パルスの幅や、外部クロックの周期を
測定することができる。ＰＷＭタイマは、２チャンネル
設けられ、各チャンネル毎に、８ビットタイマカウンタ
と８ビットデューティレジスタがあり、この８ビットデ
ューティレジスタに設定する値によって０〜１００％の
デューティパルスを得ることができるようになってい
る。
【００２８】図２には上記ＢＳＣ８の構成例が示され
る。
る。
【００２９】特に制限されないが、ＢＳＣ８は、セレク
タ８１、アクセス判定回路８２、制御信号生成回路８
３、及び第１制御レジスタ８４を含んで成る。
タ８１、アクセス判定回路８２、制御信号生成回路８
３、及び第１制御レジスタ８４を含んで成る。
【００３０】セレクタ８１は、上記ＤＭＡＣ５と上記Ｃ
ＣＮ７とを選択的にアクセス判定回路８２に結合させ
る。上記ＤＭＡＣ５と上記ＣＣＮ７の何れがセレクタ８
１を介してアクセス判定回路８２に結合されるかは、Ｃ
ＰＵ１によって制御される。
ＣＮ７とを選択的にアクセス判定回路８２に結合させ
る。上記ＤＭＡＣ５と上記ＣＣＮ７の何れがセレクタ８
１を介してアクセス判定回路８２に結合されるかは、Ｃ
ＰＵ１によって制御される。
【００３１】制御レジスタ８４には、ＣＰＵ１によって
管理されるアドレス空間のどの位置にＳＤＲＡＭ１６が
配置されているかを把握するための情報が書き込まれ
る。
管理されるアドレス空間のどの位置にＳＤＲＡＭ１６が
配置されているかを把握するための情報が書き込まれ
る。
【００３２】また、アクセス判定回路８２は、セレクタ
８１を介して入力されたコマンド及びアドレスに基づい
て、上記ＳＤＲＡＭ１６に対するアクセスが発生しない
期間を判別する。ＳＤＲＡＭ１６に対するアクセスが発
生したか否かは、セレクタ８１を介して入力されたアド
レスが、制御レジスタ８４に格納されている情報と一致
するか否かの判定により可能とされる。セレクタ８１を
介して入力されたアドレスが、制御レジスタ８４に格納
されている情報と一致すれば、ＳＤＲＡＭ１６に対する
アクセスと判定され、セレクタ８１を介して入力された
アドレスが、制御レジスタ８４に格納されている情報と
一致しなければ、ＳＤＲＡＭ１６に対するアクセスでは
ないと判定される。この判定結果は、制御信号生成回路
８３へ伝達される。
８１を介して入力されたコマンド及びアドレスに基づい
て、上記ＳＤＲＡＭ１６に対するアクセスが発生しない
期間を判別する。ＳＤＲＡＭ１６に対するアクセスが発
生したか否かは、セレクタ８１を介して入力されたアド
レスが、制御レジスタ８４に格納されている情報と一致
するか否かの判定により可能とされる。セレクタ８１を
介して入力されたアドレスが、制御レジスタ８４に格納
されている情報と一致すれば、ＳＤＲＡＭ１６に対する
アクセスと判定され、セレクタ８１を介して入力された
アドレスが、制御レジスタ８４に格納されている情報と
一致しなければ、ＳＤＲＡＭ１６に対するアクセスでは
ないと判定される。この判定結果は、制御信号生成回路
８３へ伝達される。
【００３３】制御信号生成回路８３は、上記アクセス判
定回路の判別結果に基づいて、上記デバイスに対するア
クセスが発生しない期間に上記ＳＤＲＡＭ１６を低消費
電力モードへ遷移させるための信号を生成する。この信
号は、ＳＤＲＡＭ１６に対するクロックイネーブル信号
ＣＫＥであり、このクロックイネーブル信号ＣＫＥがロ
ーレベルにネゲートされることで、ＳＤＲＡＭ１６の低
消費電力モードへの遷移が指示される。
定回路の判別結果に基づいて、上記デバイスに対するア
クセスが発生しない期間に上記ＳＤＲＡＭ１６を低消費
電力モードへ遷移させるための信号を生成する。この信
号は、ＳＤＲＡＭ１６に対するクロックイネーブル信号
ＣＫＥであり、このクロックイネーブル信号ＣＫＥがロ
ーレベルにネゲートされることで、ＳＤＲＡＭ１６の低
消費電力モードへの遷移が指示される。
【００３４】図６には、上記ＳＤＲＡＭ１６の構成例が
示される。
示される。
【００３５】図６に示されるＳＤＲＡＭ１６は、特に制
限されないが、公知の半導体集積回路製造技術によって
単結晶シリコン基板のような一つの半導体基板に形成さ
れ、メモリバンクＡを構成するメモリアレイ２００Ａと
メモリバンクＢを構成するメモリアレイ２００Ｂを備え
る。それぞれのメモリアレイ２００Ａ，２００Ｂは、マ
トリクス配置されたダイナミック型のメモリセルを備
え、図に従えば、同一列に配置されたメモリセルの選択
端子は列毎のワード線（図示せず）に結合され、同一行
に配置されたメモリセルのデータ入出力端子は行毎に相
補データ線（図示せず）に結合される。
限されないが、公知の半導体集積回路製造技術によって
単結晶シリコン基板のような一つの半導体基板に形成さ
れ、メモリバンクＡを構成するメモリアレイ２００Ａと
メモリバンクＢを構成するメモリアレイ２００Ｂを備え
る。それぞれのメモリアレイ２００Ａ，２００Ｂは、マ
トリクス配置されたダイナミック型のメモリセルを備
え、図に従えば、同一列に配置されたメモリセルの選択
端子は列毎のワード線（図示せず）に結合され、同一行
に配置されたメモリセルのデータ入出力端子は行毎に相
補データ線（図示せず）に結合される。
【００３６】上記メモリアレイ２００Ａの図示しないワ
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読み出しによ
ってそれぞれの相補データ線に現れる微小電位差を検出
して増幅する増幅回路である。それにおけるカラムスイ
ッチ回路は、相補データ線を各別に選択して相補共通デ
ータ線２０４に導通させるためのスイッチ回路である。
カラムスイッチ回路はカラムデコーダ２０３Ａによるカ
ラムアドレス信号のデコード結果に従って選択動作され
る。メモリアレイ２００Ｂ側にも同様にロウデコーダ２
０１Ｂ，センスアンプ及びカラム選択回路２０２Ｂ，カ
ラムデコーダ２０３Ｂが設けられる。相補共通データ線
２０４は、入出力部２１０を介してデータ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ１５に接続される。アドレス入力端子Ａ
０〜Ａ１１から供給されるロウアドレス信号とカラムア
ドレス信号はカラムアドレスバッファ２０５とロウアド
レスバッファ２０６にアドレスマルチプレクス形式で取
り込まれる。供給されたアドレス信号はそれぞれのバッ
ファが保持する。ロウアドレスバッファ２０６は、リフ
レッシュ動作モードにおいて、リフレッシュカウンタ２
０８から出力されるリフレッシュアドレス信号をロウア
ドレス信号として取り込む。カラムアドレスバッファ２
０５の出力はカラムアドレスカウンタ２０７のプリセッ
トデータとして供給され、カラムアドレスカウンタ２０
７は、動作モードに応じて、上記プリセットデータとし
てのカラムアドレス信号、又はそのカラムアドレス信号
を順次インクリメントした値を、カラムデコーダ２０３
Ａ，２０３Ｂに向けて出力する。
ード線はロウデコーダ２０１Ａによるロウアドレス信号
のデコード結果に従って１本が選択レベルに駆動され
る。メモリアレイ２００Ａの図示しない相補データ線は
センスアンプ及びカラム選択回路２０２Ａに結合され
る。センスアンプ及びカラム選択回路２０２Ａにおける
センスアンプは、メモリセルからのデータ読み出しによ
ってそれぞれの相補データ線に現れる微小電位差を検出
して増幅する増幅回路である。それにおけるカラムスイ
ッチ回路は、相補データ線を各別に選択して相補共通デ
ータ線２０４に導通させるためのスイッチ回路である。
カラムスイッチ回路はカラムデコーダ２０３Ａによるカ
ラムアドレス信号のデコード結果に従って選択動作され
る。メモリアレイ２００Ｂ側にも同様にロウデコーダ２
０１Ｂ，センスアンプ及びカラム選択回路２０２Ｂ，カ
ラムデコーダ２０３Ｂが設けられる。相補共通データ線
２０４は、入出力部２１０を介してデータ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ１５に接続される。アドレス入力端子Ａ
０〜Ａ１１から供給されるロウアドレス信号とカラムア
ドレス信号はカラムアドレスバッファ２０５とロウアド
レスバッファ２０６にアドレスマルチプレクス形式で取
り込まれる。供給されたアドレス信号はそれぞれのバッ
ファが保持する。ロウアドレスバッファ２０６は、リフ
レッシュ動作モードにおいて、リフレッシュカウンタ２
０８から出力されるリフレッシュアドレス信号をロウア
ドレス信号として取り込む。カラムアドレスバッファ２
０５の出力はカラムアドレスカウンタ２０７のプリセッ
トデータとして供給され、カラムアドレスカウンタ２０
７は、動作モードに応じて、上記プリセットデータとし
てのカラムアドレス信号、又はそのカラムアドレス信号
を順次インクリメントした値を、カラムデコーダ２０３
Ａ，２０３Ｂに向けて出力する。
【００３７】コントローラ２１２は、特に制限されない
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（記号＊はローイネーブ
ル又は信号反転を意味する）、カラムアドレスストロー
ブ信号ＣＡＳ＊、ロウアドレスストローブ信号ＲＡＳ
＊、及びライトイネーブル信号ＷＥ＊などの外部制御信
号と、アドレス入力端子Ａ０〜Ａ１１からの制御データ
などが供給され、それら信号のレベルや変化のタイミン
グなどに基づいてＳＤＲＡＭの動作モード及び上記回路
ブロックの動作を制御するための内部タイミング信号を
形成するもので、そのためのコントロールロジック（図
示せず）とモードレジスタ３００を備える。上記クロッ
ク信号ＣＬＫ、クロックイネーブル信号ＣＫＥや、チッ
プセレクト信号ＣＳ＊などの各種制御信号は、ＢＳＣ８
から外部バス１５を介して伝達される。
が、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫ
Ｅ、チップセレクト信号ＣＳ＊（記号＊はローイネーブ
ル又は信号反転を意味する）、カラムアドレスストロー
ブ信号ＣＡＳ＊、ロウアドレスストローブ信号ＲＡＳ
＊、及びライトイネーブル信号ＷＥ＊などの外部制御信
号と、アドレス入力端子Ａ０〜Ａ１１からの制御データ
などが供給され、それら信号のレベルや変化のタイミン
グなどに基づいてＳＤＲＡＭの動作モード及び上記回路
ブロックの動作を制御するための内部タイミング信号を
形成するもので、そのためのコントロールロジック（図
示せず）とモードレジスタ３００を備える。上記クロッ
ク信号ＣＬＫ、クロックイネーブル信号ＣＫＥや、チッ
プセレクト信号ＣＳ＊などの各種制御信号は、ＢＳＣ８
から外部バス１５を介して伝達される。
【００３８】クロック信号ＣＬＫはＳＤＲＡＭ１６のマ
スタクロックとされる。チップセレクト信号ＣＳ＊はそ
のローレベルによってコマンド入力サイクルの開始を指
示する。チップセレクト信号ＣＳ＊がハイレベルのとき
（チップ非選択状態）、その他の信号入力は意味を持た
ない。ただし、メモリバンクの選択状態やバースト動作
などの内部動作はチップ非選択状態への変化によって影
響されない。ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊の各信号は、
コマンドサイクルを定義するときに有意の信号とされ
る。クロックイネーブル信号ＣＫＥは次のクロック信号
の有効性を指示する信号であり、このクロックイネーブ
ル信号ＣＫＥがハイレベルであれば次のクロック信号Ｃ
ＬＫの立ち上がりエッジが有効とされ、ローレベルのと
きは無効とされる。上記ロウアドレス信号は、クロック
信号ＣＬＫの立ち上がりエッジに同期するロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおけ
る端子Ａ０〜Ａ１１のレベルによって定義される。
スタクロックとされる。チップセレクト信号ＣＳ＊はそ
のローレベルによってコマンド入力サイクルの開始を指
示する。チップセレクト信号ＣＳ＊がハイレベルのとき
（チップ非選択状態）、その他の信号入力は意味を持た
ない。ただし、メモリバンクの選択状態やバースト動作
などの内部動作はチップ非選択状態への変化によって影
響されない。ＲＡＳ＊，ＣＡＳ＊，ＷＥ＊の各信号は、
コマンドサイクルを定義するときに有意の信号とされ
る。クロックイネーブル信号ＣＫＥは次のクロック信号
の有効性を指示する信号であり、このクロックイネーブ
ル信号ＣＫＥがハイレベルであれば次のクロック信号Ｃ
ＬＫの立ち上がりエッジが有効とされ、ローレベルのと
きは無効とされる。上記ロウアドレス信号は、クロック
信号ＣＬＫの立ち上がりエッジに同期するロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおけ
る端子Ａ０〜Ａ１１のレベルによって定義される。
【００３９】端子Ａ１１からの入力は、上記ロウアドレ
スストローブ・バンクアクティブコマンドサイクルにお
いてバンク選択信号とみなされる。すなわち、Ａ１１の
入力がローレベルのときはメモリバンクＡが選択され、
ハイレベルのときはメモリバンクＢが選択される。メモ
リバンクの選択制御は、特に制限されないが、選択メモ
リバンク側のロウデコーダのみの活性化、非選択メモリ
バンク側のカラムスイッチ回路の全非選択、選択メモリ
バンク側のみの入出力部２１０への接続などの処理によ
って行うことができる。
スストローブ・バンクアクティブコマンドサイクルにお
いてバンク選択信号とみなされる。すなわち、Ａ１１の
入力がローレベルのときはメモリバンクＡが選択され、
ハイレベルのときはメモリバンクＢが選択される。メモ
リバンクの選択制御は、特に制限されないが、選択メモ
リバンク側のロウデコーダのみの活性化、非選択メモリ
バンク側のカラムスイッチ回路の全非選択、選択メモリ
バンク側のみの入出力部２１０への接続などの処理によ
って行うことができる。
【００４０】プリチャージコマンドサイクルにおける端
子Ａ１１の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ローレベルは、Ａ１１で指示されている一方のメモリバ
ンクがプリチャージ対象であることを指示する。上記カ
ラムアドレス信号は、クロック信号ＣＬＫの立ち上がり
エッジに同期するリード又はライトコマンドサイクルに
おける端子Ａ０〜Ａ７のレベルによって定義される。そ
して、このようにして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
子Ａ１１の入力は相補データ線などに対するプリチャー
ジ動作の態様を指示し、そのハイレベルはプリチャージ
の対象が双方のメモリバンクであることを指示し、その
ローレベルは、Ａ１１で指示されている一方のメモリバ
ンクがプリチャージ対象であることを指示する。上記カ
ラムアドレス信号は、クロック信号ＣＬＫの立ち上がり
エッジに同期するリード又はライトコマンドサイクルに
おける端子Ａ０〜Ａ７のレベルによって定義される。そ
して、このようにして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。
【００４１】図３には上記コンピュータシステムにおけ
る主要部の動作タイミングが示される。同図においいて
ＡＤＲ１，ＡＤＲ２は、外部バス１５に結合されたデバ
イスがマッピングされたアドレスを、ＡＤＲ３は、周辺
バス１０に結合されたデバイスがマッピングされたアド
レスをそれぞれ示している。説明の便宜上、ＤＭＡＣ５
又はＣＣＮ７から、ＣＭＤ１，ＮＯＰ，ＣＭＤ２，ＣＭ
Ｄ３の順にコマンドが出力された場合を想定する。ここ
で、ＮＯＰは無操作命令であり、ＣＭＤ１，ＣＭＤ２，
ＣＭＤ３は、上記無操作命令以外の命令を示す。ＮＯＰ
が発行された場合、ＳＤＲＡＭ１６に対するアクセスは
行われない。ＤＭＡＣ５又はＣＣＮ７から出力されたコ
マンドがＮＯＰであることは、アクセス判定回路８２に
よって判定される。ＳＤＲＡＭ１６が通常動作状態であ
る場合、制御信号生成回路８３は、上記アクセス判定回
路８２の判定結果に基づいてクロックイネーブル信号Ｃ
ＫＥをローレベルにネゲートする（１７）。クロックイ
ネーブル信号ＣＫＥがローレベルにネゲートされること
によって、ＳＤＲＡＭ１６では、クロック信号ＣＬＫの
取り込みが無効とされ、それによって低消費電力モード
とされる。ＳＤＲＡＭ１６の低消費電力モードにおける
消費電力は、通常動作時の数十分の１に低減される。Ｓ
ＤＲＡＭ１６の低消費電力モードは、セルフリフレッシ
ュモードに比べると、通常動作状態への復帰に要する時
間が短いので、その分、処理時間のオーバーヘッドを抑
えることができる。
る主要部の動作タイミングが示される。同図においいて
ＡＤＲ１，ＡＤＲ２は、外部バス１５に結合されたデバ
イスがマッピングされたアドレスを、ＡＤＲ３は、周辺
バス１０に結合されたデバイスがマッピングされたアド
レスをそれぞれ示している。説明の便宜上、ＤＭＡＣ５
又はＣＣＮ７から、ＣＭＤ１，ＮＯＰ，ＣＭＤ２，ＣＭ
Ｄ３の順にコマンドが出力された場合を想定する。ここ
で、ＮＯＰは無操作命令であり、ＣＭＤ１，ＣＭＤ２，
ＣＭＤ３は、上記無操作命令以外の命令を示す。ＮＯＰ
が発行された場合、ＳＤＲＡＭ１６に対するアクセスは
行われない。ＤＭＡＣ５又はＣＣＮ７から出力されたコ
マンドがＮＯＰであることは、アクセス判定回路８２に
よって判定される。ＳＤＲＡＭ１６が通常動作状態であ
る場合、制御信号生成回路８３は、上記アクセス判定回
路８２の判定結果に基づいてクロックイネーブル信号Ｃ
ＫＥをローレベルにネゲートする（１７）。クロックイ
ネーブル信号ＣＫＥがローレベルにネゲートされること
によって、ＳＤＲＡＭ１６では、クロック信号ＣＬＫの
取り込みが無効とされ、それによって低消費電力モード
とされる。ＳＤＲＡＭ１６の低消費電力モードにおける
消費電力は、通常動作時の数十分の１に低減される。Ｓ
ＤＲＡＭ１６の低消費電力モードは、セルフリフレッシ
ュモードに比べると、通常動作状態への復帰に要する時
間が短いので、その分、処理時間のオーバーヘッドを抑
えることができる。
【００４２】ＤＭＡＣ５又はＣＣＮ７から、コマンドＣ
ＭＤ２とアドレスＡＤＲ２が出力された場合、ＳＤＲＡ
Ｍ１６に対するアクセスが必要であることがアクセス判
定回路８２によって判定され、その判定結果に応じて制
御信号生成回路８３によってクロックイネーブル信号Ｃ
ＫＥがハイレベルにアサートされる（１８）。それによ
ってＳＤＲＡＭ１６では、クロック信号ＣＬＫの取り込
みが有効とされ、通常動作モードに復帰される。
ＭＤ２とアドレスＡＤＲ２が出力された場合、ＳＤＲＡ
Ｍ１６に対するアクセスが必要であることがアクセス判
定回路８２によって判定され、その判定結果に応じて制
御信号生成回路８３によってクロックイネーブル信号Ｃ
ＫＥがハイレベルにアサートされる（１８）。それによ
ってＳＤＲＡＭ１６では、クロック信号ＣＬＫの取り込
みが有効とされ、通常動作モードに復帰される。
【００４３】ＤＭＡＣ５又はＣＣＮ７から、コマンドＣ
ＭＤ３とアドレスＡＤＲ３が出力された場合、アクセス
判定回路８２は、それが、周辺バス１０に結合されたデ
バイスへのアクセスであることをアドレスＡＤＲ３から
判定する。周辺バス１０に結合されたデバイスへのアク
セスの場合、ＳＤＲＡＭ１６に対するアクセスは不要と
なるため、制御信号生成回路８３は、上記アクセス判定
回路８２の判定結果に基づいてクロックイネーブル信号
ＣＫＥをローレベルにネゲートする（１９）。クロック
イネーブル信号ＣＫＥがローレベルにネゲートされるこ
とによって、ＳＤＲＡＭ１６は、クロック信号ＣＬＫの
取り込みが無効とされ、それによって低消費電力モード
に変換される。
ＭＤ３とアドレスＡＤＲ３が出力された場合、アクセス
判定回路８２は、それが、周辺バス１０に結合されたデ
バイスへのアクセスであることをアドレスＡＤＲ３から
判定する。周辺バス１０に結合されたデバイスへのアク
セスの場合、ＳＤＲＡＭ１６に対するアクセスは不要と
なるため、制御信号生成回路８３は、上記アクセス判定
回路８２の判定結果に基づいてクロックイネーブル信号
ＣＫＥをローレベルにネゲートする（１９）。クロック
イネーブル信号ＣＫＥがローレベルにネゲートされるこ
とによって、ＳＤＲＡＭ１６は、クロック信号ＣＬＫの
取り込みが無効とされ、それによって低消費電力モード
に変換される。
【００４４】上記の例によれば、以下の作用効果を得る
ことができる。
ことができる。
【００４５】（１）入力されたコマンド及びアドレスに
基づいて、ＳＤＲＡＭ１６に対するアクセスが発生しな
い期間を判別し、それに基づいて、上記ＳＤＲＡＭ１６
に対するアクセスが発生しない期間に上記ＳＤＲＡＭ１
６を低消費電力モードへ遷移させることができるので、
ＣＰＵ１に対する割り込みレベルを考慮することなく、
上記ＳＤＲＡＭ１６での電力消費を的確に抑えることが
できる。
基づいて、ＳＤＲＡＭ１６に対するアクセスが発生しな
い期間を判別し、それに基づいて、上記ＳＤＲＡＭ１６
に対するアクセスが発生しない期間に上記ＳＤＲＡＭ１
６を低消費電力モードへ遷移させることができるので、
ＣＰＵ１に対する割り込みレベルを考慮することなく、
上記ＳＤＲＡＭ１６での電力消費を的確に抑えることが
できる。
【００４６】（２）上記（１）の作用効果により、マイ
クロコンピュータシステム全体の消費電力の低減を図る
ことができる。
クロコンピュータシステム全体の消費電力の低減を図る
ことができる。
【００４７】図４には、上記ＢＳＣ８の別の構成例が示
される。
される。
【００４８】図４に示されるＢＳＣ８が、図２に示され
るのと大きく相違するのは、制御レジスタ８４とは別に
制御レジスタ８５が設けられている点である。この制御
レジスタ８５は、ＳＤＲＡＭ１６に対するアクセス判定
の基準となるバスサイクル数を記憶するためのもので、
この記憶情報はＣＰＵ１によって書き換え可能とされ
る。アクセス判定回路８２は、上記セレクタ８１を介し
て入力されたコマンド及びアドレスに基づいて、ＳＤＲ
ＡＭ１６に対するアクセスが発生しない期間を判別する
とともに、ＳＤＲＡＭ１６に対するアクセスが発生しな
い期間が、制御レジスタ８５に記憶されたバスサイクル
数に達したことを検出する。この検出結果に基づいて、
上記デバイスに対するアクセスが発生しない期間に上記
デバイスを低消費電力モードへ遷移させるための信号と
して、クロックイネーブル信号ＣＫＥをローレベルにネ
ゲートする。クロックイネーブル信号ＣＫＥがローレベ
ルにネゲートされることによって、ＳＤＲＡＭ１６は、
クロック信号ＣＬＫの取り込みが無効とされ、それによ
って低消費電力モードとされる。
るのと大きく相違するのは、制御レジスタ８４とは別に
制御レジスタ８５が設けられている点である。この制御
レジスタ８５は、ＳＤＲＡＭ１６に対するアクセス判定
の基準となるバスサイクル数を記憶するためのもので、
この記憶情報はＣＰＵ１によって書き換え可能とされ
る。アクセス判定回路８２は、上記セレクタ８１を介し
て入力されたコマンド及びアドレスに基づいて、ＳＤＲ
ＡＭ１６に対するアクセスが発生しない期間を判別する
とともに、ＳＤＲＡＭ１６に対するアクセスが発生しな
い期間が、制御レジスタ８５に記憶されたバスサイクル
数に達したことを検出する。この検出結果に基づいて、
上記デバイスに対するアクセスが発生しない期間に上記
デバイスを低消費電力モードへ遷移させるための信号と
して、クロックイネーブル信号ＣＫＥをローレベルにネ
ゲートする。クロックイネーブル信号ＣＫＥがローレベ
ルにネゲートされることによって、ＳＤＲＡＭ１６は、
クロック信号ＣＬＫの取り込みが無効とされ、それによ
って低消費電力モードとされる。
【００４９】尚、上記アクセス判定回路８２において、
上記セレクタ８１を介して入力されたコマンド及びアド
レスに基づいて、ＳＤＲＡＭ１６に対するアクセスが発
生しない期間を判定する機能については、図２に示され
る場合と同様である。
上記セレクタ８１を介して入力されたコマンド及びアド
レスに基づいて、ＳＤＲＡＭ１６に対するアクセスが発
生しない期間を判定する機能については、図２に示され
る場合と同様である。
【００５０】図５には、図４に示される構成を採用した
場合の動作タイミング例が示される。
場合の動作タイミング例が示される。
【００５１】図５に示される例では、ＳＤＲＡＭ１６に
対するアクセスが不要となる期間が３バスサイクルに達
した場合にクロックイネーブル信号ＣＫＥがローレベル
にネゲートされるように（２２）、制御レジスタ８５へ
の情報書き込みが行われる。
対するアクセスが不要となる期間が３バスサイクルに達
した場合にクロックイネーブル信号ＣＫＥがローレベル
にネゲートされるように（２２）、制御レジスタ８５へ
の情報書き込みが行われる。
【００５２】信号遷移箇所２１に着目すると、コマンド
ＣＭＤ２の取り込みは、図３に示される場合に比べて１
バスサイクル早くなっており、ＳＤＲＡＭ１６を低消費
電力モードから通常動作モードへ復帰する際のオーバー
ヘッドの増加が抑えられる。ＮＯＰが３バスサイクル目
に達すると、そのことがアクセス制御回路８２によって
検出され、その検出結果に基づいて制御信号生成回路８
３によってクロックイネーブル信号ＣＫＥをローレベル
にネゲートする。これによりＳＤＲＡＭ１６は、クロッ
ク信号ＣＬＫの取り込みが無効とされ、低消費電力モー
ドとされる。
ＣＭＤ２の取り込みは、図３に示される場合に比べて１
バスサイクル早くなっており、ＳＤＲＡＭ１６を低消費
電力モードから通常動作モードへ復帰する際のオーバー
ヘッドの増加が抑えられる。ＮＯＰが３バスサイクル目
に達すると、そのことがアクセス制御回路８２によって
検出され、その検出結果に基づいて制御信号生成回路８
３によってクロックイネーブル信号ＣＫＥをローレベル
にネゲートする。これによりＳＤＲＡＭ１６は、クロッ
ク信号ＣＬＫの取り込みが無効とされ、低消費電力モー
ドとされる。
【００５３】このように、入力されたコマンド及びアド
レスに基づいて、ＳＤＲＡＭ１６に対するアクセスが発
生しない期間を判別するとともに、上記ＳＤＲＡＭ１６
に対するアクセスが発生しない期間が、上記レジスタに
記憶された上記バスサイクル数に達したことを検出し、
それに基づいて、上記デバイスに対するアクセスが発生
しない期間に上記ＳＤＲＡＭ１６を低消費電力モードへ
遷移させることによって、上記ＳＤＲＡＭ１６での電力
消費を抑えることができるので、ＣＰＵ１に対する割り
込みレベルを考慮することなく、システムの消費電力低
減の適正化を図ることができる。
レスに基づいて、ＳＤＲＡＭ１６に対するアクセスが発
生しない期間を判別するとともに、上記ＳＤＲＡＭ１６
に対するアクセスが発生しない期間が、上記レジスタに
記憶された上記バスサイクル数に達したことを検出し、
それに基づいて、上記デバイスに対するアクセスが発生
しない期間に上記ＳＤＲＡＭ１６を低消費電力モードへ
遷移させることによって、上記ＳＤＲＡＭ１６での電力
消費を抑えることができるので、ＣＰＵ１に対する割り
込みレベルを考慮することなく、システムの消費電力低
減の適正化を図ることができる。
【００５４】さらに、ＳＤＲＡＭ１６に対するアクセス
判定の基準となるバスサイクル数を記憶可能なレジスタ
８５を設け、上記ＳＤＲＡＭ１６に対するアクセスが発
生しない期間が、上記レジスタに記憶された上記バスサ
イクル数に達したことを検出するようにしているため、
上記ＳＤＲＡＭ１６へのアクセスが必要な期間と、そう
でない期間とが短い間隔で繰り返される場合において、
それに追随して上記ＳＤＲＡＭ１６が頻繁に低消費電力
モードへ遷移されるのを排除することができるため、上
記ＳＤＲＡＭ１６が低消費電力モードから通常動作状態
へ復帰する際のオーバーヘッドの増加を抑えることがで
きる。
判定の基準となるバスサイクル数を記憶可能なレジスタ
８５を設け、上記ＳＤＲＡＭ１６に対するアクセスが発
生しない期間が、上記レジスタに記憶された上記バスサ
イクル数に達したことを検出するようにしているため、
上記ＳＤＲＡＭ１６へのアクセスが必要な期間と、そう
でない期間とが短い間隔で繰り返される場合において、
それに追随して上記ＳＤＲＡＭ１６が頻繁に低消費電力
モードへ遷移されるのを排除することができるため、上
記ＳＤＲＡＭ１６が低消費電力モードから通常動作状態
へ復帰する際のオーバーヘッドの増加を抑えることがで
きる。
【００５５】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。
【００５６】例えば、上記の例ではバスコントローラ８
内にアクセス判定回路８２や制御信号発生回路８３を内
蔵するものについて説明したが、バスコントローラ８と
は別個に上記各機能を設けるようにしても良い。
内にアクセス判定回路８２や制御信号発生回路８３を内
蔵するものについて説明したが、バスコントローラ８と
は別個に上記各機能を設けるようにしても良い。
【００５７】また、ＳＤＲＡＭ１６は本発明におけるデ
バイスの一例であり、このＳＤＲＡＭ１６以外のデバイ
スについても、消費電力制御を行うことができる。
バイスの一例であり、このＳＤＲＡＭ１６以外のデバイ
スについても、消費電力制御を行うことができる。
【００５８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種データ処理
装置に適用することができる。
なされた発明をその背景となった利用分野であるコンピ
ュータシステムに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種データ処理
装置に適用することができる。
【００５９】本発明は、少なくともマイクロコンピュー
タを含むことを条件に適用することができる。
タを含むことを条件に適用することができる。
【００６０】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００６１】すなわち、デバイスに対するアクセスが発
生しない期間を判別するためのアクセス判定手段と、上
記アクセス判定手段の判別結果に基づいて、上記デバイ
スに対するアクセスが発生しない期間に上記デバイスを
低消費電力モードへ遷移させるための信号を生成可能な
制御信号生成手段とを設けることにより、上記デバイス
に対するアクセスが発生しない期間に上記デバイスを低
消費電力モードへ遷移させ、上記デバイスでの電力消費
を的確に抑えることができるため、ＣＰＵに対する割り
込みレベルを考慮することなく、システムの消費電力を
的確に低減することができる。
生しない期間を判別するためのアクセス判定手段と、上
記アクセス判定手段の判別結果に基づいて、上記デバイ
スに対するアクセスが発生しない期間に上記デバイスを
低消費電力モードへ遷移させるための信号を生成可能な
制御信号生成手段とを設けることにより、上記デバイス
に対するアクセスが発生しない期間に上記デバイスを低
消費電力モードへ遷移させ、上記デバイスでの電力消費
を的確に抑えることができるため、ＣＰＵに対する割り
込みレベルを考慮することなく、システムの消費電力を
的確に低減することができる。
【００６２】また、上記デバイスに対するアクセス判定
の基準となるバスサイクル数を記憶可能なレジスタを設
け、上記デバイスに対するアクセスが発生しない期間
が、上記レジスタに記憶された上記バスサイクル数に達
した状態で上記デバイスを低消費電力モードへ遷移させ
ることにより、上記デバイスへのアクセスが必要な期間
と、そうでない期間とが短い間隔で繰り返される場合に
おいて、それに追随して上記デバイスが頻繁に低消費電
力モードへ遷移されるのを排除することができるため、
上記デバイスが低消費電力モードから通常動作状態へ復
帰する際のオーバーヘッドの増加を抑えることができ
る。
の基準となるバスサイクル数を記憶可能なレジスタを設
け、上記デバイスに対するアクセスが発生しない期間
が、上記レジスタに記憶された上記バスサイクル数に達
した状態で上記デバイスを低消費電力モードへ遷移させ
ることにより、上記デバイスへのアクセスが必要な期間
と、そうでない期間とが短い間隔で繰り返される場合に
おいて、それに追随して上記デバイスが頻繁に低消費電
力モードへ遷移されるのを排除することができるため、
上記デバイスが低消費電力モードから通常動作状態へ復
帰する際のオーバーヘッドの増加を抑えることができ
る。
【図１】本発明にかかるコンピュータシステムの構成例
ブロック図である。
ブロック図である。
【図２】上記コンピュータシステムにおけるマイクロコ
ンピュータに含まれるＢＳＣの構成例ブロック図であ
る。
ンピュータに含まれるＢＳＣの構成例ブロック図であ
る。
【図３】上記コンピュータシステムにおける主要部の動
作タイミング図である。
作タイミング図である。
【図４】上記コンピュータシステムにおけるマイクロコ
ンピュータに含まれるＢＳＣの別の構成例ブロック図で
ある。
ンピュータに含まれるＢＳＣの別の構成例ブロック図で
ある。
【図５】上記コンピュータシステムにおける主要部の別
の動作タイミング図である。
の動作タイミング図である。
【図６】上記コンピュータシステムにおけるＳＤＲＡＭ
の構成例ブロック図である。
の構成例ブロック図である。
１ ＣＰＵ ２ ＲＯＭ ３ ＲＡＭ ４ ＣＰＵバス ５ ＤＭＡＣ ６ キャッシュメモリ ７ ＣＣＮ ８ ＢＳＣ ９ ＣＰＧ １０ 周辺バス １１ ＩＮＴＣ １２ ＳＣＩ １３ タイマ １４ 専用端子 １５ 外部バス １６ ＳＤＲＡＭ ８１ セレクタ ８２ アクセス判定回路 ８３ 制御信号生成回路 ８４，８５ 制御レジスタ
Claims (5)
- 【請求項１】 外部バスによって結合されたデバイスを
通常動作モードと低消費電力モードとに選択的に設定可
能なイネーブル信号を上記デバイスに対して外部出力す
るための専用端子と、データ転送におけるバス制御を可
能とするバスコントローラと、を含み、 上記バスコントローラは、上記デバイスに対するアクセ
スが発生しない期間を判別するためのアクセス判別手段
と、 上記判別手段の判別結果に基づいて上記イネーブル信号
をネゲートすることで上記デバイスを通常動作モードか
ら低消費電力モードに遷移可能な制御信号生成手段と、
を含んで成ることを特徴とするマイクロコンピュータ。 - 【請求項２】 演算処理のための中央処理装置と、外部
バスによって結合されたデバイスを通常動作モードと低
消費電力モードとに選択的に設定可能なイネーブル信号
を上記デバイスに対して外部出力するための専用端子
と、データ転送におけるバス制御を可能とするバスコン
トローラと、を含み、 上記バスコントローラは、上記中央処理装置によって管
理されるアドレス空間のどの位置に上記デバイスが配置
されているかを把握するための情報を記憶可能なレジス
タと、 上記レジスタに記憶された情報によって特定される上記
デバイスに対するアクセスが発生しない期間を判別する
ためのアクセス判別手段と、 上記判別手段の判別結果に基づいて上記イネーブル信号
をネゲートすることで上記デバイスを通常動作モードか
ら低消費電力モードに遷移可能な制御信号生成手段と、
を含んで成ることを特徴とするマイクロコンピュータ。 - 【請求項３】 演算処理のための中央処理装置と、外部
バスによって結合されたデバイスを通常動作モードと低
消費電力モードとに選択的に設定可能なイネーブル信号
を上記デバイスに対して外部出力するための専用端子
と、データ転送におけるバス制御を可能とするバスコン
トローラと、を含み、 上記バスコントローラは、上記中央処理装置によって管
理されるアドレス空間のどの位置に上記デバイスが配置
されているかを把握するための情報を記憶可能な第１レ
ジスタと、 上記デバイスに対するアクセス判定の基準となるバスサ
イクル数を記憶可能な第２レジスタと、 上記第１レジスタに記憶された情報によって特定される
上記デバイスに対するアクセスが発生しない期間を判別
するとともに、上記デバイスに対するアクセスが発生し
ない期間のバスサイクル数が、上記第２レジスタに記憶
された上記バスサイクル数に達したことを検出するため
のアクセス判定手段と、 上記判別手段の判別結果に基づいて上記イネーブル信号
をネゲートすることで上記デバイスを通常動作モードか
ら低消費電力モードに遷移可能な制御信号生成手段と、
を含んで成ることを特徴とするマイクロコンピュータ。 - 【請求項４】 請求項１乃至３の何れか１項記載のマイ
クロコンピュータと、それによってアクセス可能なデバ
イスとを含んで成るデータ処理装置。 - 【請求項５】 上記デバイスは、上記マイクロコンピュ
ータによって生成された信号に同期動作され、上記マイ
クロコンピュータから出力されたイネーブル信号がネゲ
ートされることによって低消費電力モードに遷移可能な
半導体記憶装置とされる請求項４記載のデータ処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000355A JP2002207541A (ja) | 2001-01-05 | 2001-01-05 | マイクロコンピュータ及びデータ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001000355A JP2002207541A (ja) | 2001-01-05 | 2001-01-05 | マイクロコンピュータ及びデータ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002207541A true JP2002207541A (ja) | 2002-07-26 |
Family
ID=18869156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001000355A Pending JP2002207541A (ja) | 2001-01-05 | 2001-01-05 | マイクロコンピュータ及びデータ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002207541A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040540A1 (en) * | 2002-10-30 | 2004-05-13 | Gracel Co., Ltd. | Apparatus for driving light emitting device of display having matrix structure |
| JP2006350845A (ja) * | 2005-06-17 | 2006-12-28 | Fuji Xerox Co Ltd | 制御回路、情報処理装置、及び制御方法 |
| US9135966B2 (en) | 2011-08-09 | 2015-09-15 | Renesas Electronics Corporation | Semiconductor device including memory capable of reducing power consumption |
| JP7488128B2 (ja) | 2019-06-28 | 2024-05-21 | ルネサス エレクトロニクス アメリカ インコーポレイテッド | Ｄｄｒ５クライアントｐｍｉｃパワーアップシーケンスおよび状態遷移 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH096490A (ja) * | 1995-06-20 | 1997-01-10 | Hitachi Ltd | マイクロコンピュータ、及びデータ処理装置 |
| JPH1153049A (ja) * | 1997-08-05 | 1999-02-26 | Toshiba Corp | コンピュータシステム |
| JP2000339216A (ja) * | 1999-04-30 | 2000-12-08 | Internatl Business Mach Corp <Ibm> | コンピュータ・システムのメモリ・カードによって使用される電力を制御する方法 |
-
2001
- 2001-01-05 JP JP2001000355A patent/JP2002207541A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4586645B2 (ja) * | 2005-06-17 | 2010-11-24 | 富士ゼロックス株式会社 | 制御回路、情報処理装置、及び制御方法 |
| US9135966B2 (en) | 2011-08-09 | 2015-09-15 | Renesas Electronics Corporation | Semiconductor device including memory capable of reducing power consumption |
| JP7488128B2 (ja) | 2019-06-28 | 2024-05-21 | ルネサス エレクトロニクス アメリカ インコーポレイテッド | Ｄｄｒ５クライアントｐｍｉｃパワーアップシーケンスおよび状態遷移 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071217 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100106 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100427 |