JPH09106674A - 同期型ダイナミック半導体記憶装置 - Google Patents
同期型ダイナミック半導体記憶装置Info
- Publication number
- JPH09106674A JPH09106674A JP7263893A JP26389395A JPH09106674A JP H09106674 A JPH09106674 A JP H09106674A JP 7263893 A JP7263893 A JP 7263893A JP 26389395 A JP26389395 A JP 26389395A JP H09106674 A JPH09106674 A JP H09106674A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- data
- circuit
- time
- request signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】連続するデータの読み出し又は書き込み動作の
際の平均データ転送速度が低下するのを防止する。 【解決手段】リフレッシュタイマ回路２０Ａは、初期値
Ｔをダウンカウンタ２１にロードした後、計数値Ｔが０
になるとリフレッシュ要求信号ＲＲＱを活性にして半導
体記憶回路１０Ａに供給する。リフレッシュ要求強制回
路３０は、データを連続してシンクロナスＤＲＡＭ１１
へ書き込もうとし又はシンクロナスＤＲＡＭ１１から読
み出そうとするのに必要な略時間ｍと計数値Ｔとを比較
し、ｍ＞Ｔであれば、該データの書き込み開始前又は読
み出し開始前にダウンカウンタ２１をリセットしてリフ
レッシュタイマ回路２０から強制的にリフレッシュ要求
信号ＲＲＱを出力させる。ただし、ｍ＜Ｔであれば強制
的なリフレッシュ要求信号ＲＲＱを出力させない。
際の平均データ転送速度が低下するのを防止する。 【解決手段】リフレッシュタイマ回路２０Ａは、初期値
Ｔをダウンカウンタ２１にロードした後、計数値Ｔが０
になるとリフレッシュ要求信号ＲＲＱを活性にして半導
体記憶回路１０Ａに供給する。リフレッシュ要求強制回
路３０は、データを連続してシンクロナスＤＲＡＭ１１
へ書き込もうとし又はシンクロナスＤＲＡＭ１１から読
み出そうとするのに必要な略時間ｍと計数値Ｔとを比較
し、ｍ＞Ｔであれば、該データの書き込み開始前又は読
み出し開始前にダウンカウンタ２１をリセットしてリフ
レッシュタイマ回路２０から強制的にリフレッシュ要求
信号ＲＲＱを出力させる。ただし、ｍ＜Ｔであれば強制
的なリフレッシュ要求信号ＲＲＱを出力させない。
Description
【０００１】
【発明の属する技術分野】本発明は、同期型ダイナミッ
ク半導体記憶装置に関する。
ク半導体記憶装置に関する。
【０００２】
【従来の技術】図４は、従来の同期型ダイナミック半導
体記憶装置の概略構成を示すブロック図である。この装
置は、記憶回路１０と、リフレッシュタイマ回路２０と
を備えており、記憶回路１０は、シンクロナスＤＲＡＭ
１１と、制御回路１２と、バッファゲート１３とを備え
ている。
体記憶装置の概略構成を示すブロック図である。この装
置は、記憶回路１０と、リフレッシュタイマ回路２０と
を備えており、記憶回路１０は、シンクロナスＤＲＡＭ
１１と、制御回路１２と、バッファゲート１３とを備え
ている。
【０００３】シンクロナスＤＲＡＭ１１は、例えばJEDE
C準拠であり、マシンクロックＭＣＬＫ、チップセレク
ト信号＊ＣＳ、行アドレスストローブ信号＊ＲＡＳ、列
アドレスストローブ信号＊ＣＡＳ、ライトイネーブル信
号＊ＷＥ及びアドレスＡＤＤＲが供給され、データ書き
込みの場合にはさらにデータＤＡＴＡが供給され、マシ
ンクロックＭＣＬＫに同期して、（＊ＣＳ，＊ＲＡＳ，
＊ＣＡＳ，＊ＷＥ）により定まるコマンドに応じた動作
を行う。ここに、＊は、これが付いてないときと逆に、
低レベルのときアクティブであることを示す。コマンド
には、例えば図５〜８に示すような、 アクティベイトコマンドＡＣ＝（０，０，１，１） リードコマンド ＲＣ＝（０，１，１，１） ライトコマンド ＷＣ＝（０，１，０，０） プリチャージコマンド ＰＣ＝（０，０，１，０） リフレッシュコマンド ＲＦ＝（０，０，０，１） 及び、レジスタ設定コマンド（０，０，０，０）などが
ある。
C準拠であり、マシンクロックＭＣＬＫ、チップセレク
ト信号＊ＣＳ、行アドレスストローブ信号＊ＲＡＳ、列
アドレスストローブ信号＊ＣＡＳ、ライトイネーブル信
号＊ＷＥ及びアドレスＡＤＤＲが供給され、データ書き
込みの場合にはさらにデータＤＡＴＡが供給され、マシ
ンクロックＭＣＬＫに同期して、（＊ＣＳ，＊ＲＡＳ，
＊ＣＡＳ，＊ＷＥ）により定まるコマンドに応じた動作
を行う。ここに、＊は、これが付いてないときと逆に、
低レベルのときアクティブであることを示す。コマンド
には、例えば図５〜８に示すような、 アクティベイトコマンドＡＣ＝（０，０，１，１） リードコマンド ＲＣ＝（０，１，１，１） ライトコマンド ＷＣ＝（０，１，０，０） プリチャージコマンド ＰＣ＝（０，０，１，０） リフレッシュコマンド ＲＦ＝（０，０，０，１） 及び、レジスタ設定コマンド（０，０，０，０）などが
ある。
【０００４】シンクロナスＤＲＡＭ１１は、モードレジ
スタＭＲを備えており、レジスタ設定コマンド（０，
０，０，０）が供給されると、この時のアドレスＡＤＤ
Ｒの値で定まるモードを内部のモードレジスタＭＲに設
定する。モードには、バーストレングス、ラップタイ
プ、ＣＡＳレーテンシ及び転送サイクルがある。制御回
路１２は、フルアドレスＡ、データＤＡＴ、リセット信
号＊ＲＳＴ、リードライト信号Ｒ／Ｗ及びリフレッシュ
要求信号ＲＲＱに応じ、マシンクロックＭＣＬＫに同期
して、チップセレクト信号＊ＣＳ、行アドレスストロー
ブ信号＊ＲＡＳ、列アドレスストローブ信号＊ＣＡＳ、
ライトイネーブル信号＊ＷＥ、ハーフアドレスＡＤＤＲ
及びデータＤＡＴＡを生成し出力する。例えば、システ
ムリセット信号＊ＲＳＴがアクティブになると、制御回
路１２は、シンクロナスＤＲＡＭ１１に対する所定のパ
ワーオンシーケンスが終了するまで外部に対してデータ
転送抑止信号＊ＰＯＮをアクティブにし、このパワーオ
ンシーケンスの１つとして、レジスタ設定コマンド
（０，０，０，０）をシンクロナスＤＲＡＭ１１に供給
する。レジスタ設定コマンド（０，０，０，０）は、シ
ステムリセット以外においても、モードデータ確定信号
＊ＭＯＤがアクティブの時に生成される。ハーフアドレ
スＡＤＤＲは、フルアドレスＡをアドレスマルチプレク
サに供給して時分割で得られる行アドレス又は列アドレ
スである。データＤＡＴＡはデータＤＡＴに対応してい
る。
スタＭＲを備えており、レジスタ設定コマンド（０，
０，０，０）が供給されると、この時のアドレスＡＤＤ
Ｒの値で定まるモードを内部のモードレジスタＭＲに設
定する。モードには、バーストレングス、ラップタイ
プ、ＣＡＳレーテンシ及び転送サイクルがある。制御回
路１２は、フルアドレスＡ、データＤＡＴ、リセット信
号＊ＲＳＴ、リードライト信号Ｒ／Ｗ及びリフレッシュ
要求信号ＲＲＱに応じ、マシンクロックＭＣＬＫに同期
して、チップセレクト信号＊ＣＳ、行アドレスストロー
ブ信号＊ＲＡＳ、列アドレスストローブ信号＊ＣＡＳ、
ライトイネーブル信号＊ＷＥ、ハーフアドレスＡＤＤＲ
及びデータＤＡＴＡを生成し出力する。例えば、システ
ムリセット信号＊ＲＳＴがアクティブになると、制御回
路１２は、シンクロナスＤＲＡＭ１１に対する所定のパ
ワーオンシーケンスが終了するまで外部に対してデータ
転送抑止信号＊ＰＯＮをアクティブにし、このパワーオ
ンシーケンスの１つとして、レジスタ設定コマンド
（０，０，０，０）をシンクロナスＤＲＡＭ１１に供給
する。レジスタ設定コマンド（０，０，０，０）は、シ
ステムリセット以外においても、モードデータ確定信号
＊ＭＯＤがアクティブの時に生成される。ハーフアドレ
スＡＤＤＲは、フルアドレスＡをアドレスマルチプレク
サに供給して時分割で得られる行アドレス又は列アドレ
スである。データＤＡＴＡはデータＤＡＴに対応してい
る。
【０００５】バッファゲート１３は、システムクロック
ＳＣＬＫの駆動能力を増幅したマシンクロックＭＣＬＫ
を出力する。リフレッシュタイマ回路２０は、これをリ
セットしてから所定時間（リフレッシュ周期）経過後に
リフレッシュ要求信号ＲＲＱを出力し、制御回路１２に
供給する。制御回路１２は、リフレッシュ要求信号ＲＲ
Ｑに応答して、シンクロナスＤＲＡＭ１１にプリチャー
ジコマンドＰＣ及びリフレッシュコマンドＲＦを順に供
給し、次いでリフレッシュタイマ回路２０にリセット信
号を供給してリフレッシュタイマ回路２０をリセットす
る。
ＳＣＬＫの駆動能力を増幅したマシンクロックＭＣＬＫ
を出力する。リフレッシュタイマ回路２０は、これをリ
セットしてから所定時間（リフレッシュ周期）経過後に
リフレッシュ要求信号ＲＲＱを出力し、制御回路１２に
供給する。制御回路１２は、リフレッシュ要求信号ＲＲ
Ｑに応答して、シンクロナスＤＲＡＭ１１にプリチャー
ジコマンドＰＣ及びリフレッシュコマンドＲＦを順に供
給し、次いでリフレッシュタイマ回路２０にリセット信
号を供給してリフレッシュタイマ回路２０をリセットす
る。
【０００６】図５及び図７は、データリード動作を示
し、図６及び図８は、データライト動作を示す。記憶回
路１０は２バンク構成であるが、これらの図では簡単化
のために１バンクの動作のみを示している。また、これ
らの図のいずれも、最初のアクティベイトコマンドＡＣ
の前に不図示のプリチャージコマンドＰＣがシンクロナ
スＤＲＡＭ１１に供給される。以下、２クロックサイク
ル単位（ｋ＝２）でシンクロナスＤＲＡＭ１１に対する
データの書き込み及び読み出しがｍ回連続して行われる
（データ転送数がｍ）とする。また、バーストレングス
は‘１’であるとする。
し、図６及び図８は、データライト動作を示す。記憶回
路１０は２バンク構成であるが、これらの図では簡単化
のために１バンクの動作のみを示している。また、これ
らの図のいずれも、最初のアクティベイトコマンドＡＣ
の前に不図示のプリチャージコマンドＰＣがシンクロナ
スＤＲＡＭ１１に供給される。以下、２クロックサイク
ル単位（ｋ＝２）でシンクロナスＤＲＡＭ１１に対する
データの書き込み及び読み出しがｍ回連続して行われる
（データ転送数がｍ）とする。また、バーストレングス
は‘１’であるとする。
【０００７】図５のデータリード動作では、フルアドレ
スＡ及び高レベルのリードライト信号Ｒ／Ｗが制御回路
１２に供給され、制御回路１２はシンクロナスＤＲＡＭ
１１に対し、アクティベイトコマンドＡＣと、フルアド
レスＡの上位である行アドレスＲ０とを供給し、次いで
リードコマンドＲＣと、フルアドレスＡの下位である列
アドレスＣ０とを供給し、次いでリードコマンドＲＣ
と、列アドレスＣ０をインクリメントした列アドレスＣ
１とを供給する。シンクロナスＤＲＡＭ１１に対し、前
回のリードコマンドＲＣを供給してから、マシンクロッ
クＭＣＬＫを単位とする一定時間以内に次のリードコマ
ンドＲＣを供給すれば、シンクロナスＤＲＡＭ１１に対
し列アドレスのみ供給することにより、連続的な読み出
しが行われる。これは、ライトコマンドＷＣについても
同様である。
スＡ及び高レベルのリードライト信号Ｒ／Ｗが制御回路
１２に供給され、制御回路１２はシンクロナスＤＲＡＭ
１１に対し、アクティベイトコマンドＡＣと、フルアド
レスＡの上位である行アドレスＲ０とを供給し、次いで
リードコマンドＲＣと、フルアドレスＡの下位である列
アドレスＣ０とを供給し、次いでリードコマンドＲＣ
と、列アドレスＣ０をインクリメントした列アドレスＣ
１とを供給する。シンクロナスＤＲＡＭ１１に対し、前
回のリードコマンドＲＣを供給してから、マシンクロッ
クＭＣＬＫを単位とする一定時間以内に次のリードコマ
ンドＲＣを供給すれば、シンクロナスＤＲＡＭ１１に対
し列アドレスのみ供給することにより、連続的な読み出
しが行われる。これは、ライトコマンドＷＣについても
同様である。
【０００８】次いでリードコマンドＲＣと、行アドレス
Ｃ１をインクリメントした列アドレスＣ２とを供給し、
以下、列アドレスＣｍ−１まで同様にする。ＣＡＳレー
テンシは、図７では３であり、リードコマンドＲＣをシ
ンクロナスＤＲＡＭ１１に入力してから３クロック後
に、アドレス（Ｒ０，Ｃ０）のデータＤ０が読み出され
る。その後、２クロック毎にアドレス（Ｒ０，Ｃｉ）の
データＤｉがｉ＝１、２、３、・・・、ｍ−１の順に読
み出される。
Ｃ１をインクリメントした列アドレスＣ２とを供給し、
以下、列アドレスＣｍ−１まで同様にする。ＣＡＳレー
テンシは、図７では３であり、リードコマンドＲＣをシ
ンクロナスＤＲＡＭ１１に入力してから３クロック後
に、アドレス（Ｒ０，Ｃ０）のデータＤ０が読み出され
る。その後、２クロック毎にアドレス（Ｒ０，Ｃｉ）の
データＤｉがｉ＝１、２、３、・・・、ｍ−１の順に読
み出される。
【０００９】図６のデータライト動作では、フルアドレ
スＡ、低レベルのリードライト信号Ｒ／Ｗ及び一連のデ
ータＤ０〜Ｄｍ−１が制御回路１２に供給され、制御回
路１２はシンクロナスＤＲＡＭ１１に対し、アクティベ
イトコマンドＡＣと、フルアドレスＡの上位である行ア
ドレスＲ０とを供給し、次いでライトコマンドＷＣと、
フルアドレスＡの下位である列アドレスＣ０と、データ
Ｄ０とを供給し、次いでライトコマンドＷＣと、コラム
アドレス列アドレスＣ０をインクリメントした列アドレ
スＣ１と、データＤ１とを供給し、次いでライトコマン
ドＷＣと、コラムアドレス列アドレスＣ１をインクリメ
ントした列アドレスＣ２と、データＤ２とを供給し、以
下、列アドレスＣｍ−１まで同様にする。
スＡ、低レベルのリードライト信号Ｒ／Ｗ及び一連のデ
ータＤ０〜Ｄｍ−１が制御回路１２に供給され、制御回
路１２はシンクロナスＤＲＡＭ１１に対し、アクティベ
イトコマンドＡＣと、フルアドレスＡの上位である行ア
ドレスＲ０とを供給し、次いでライトコマンドＷＣと、
フルアドレスＡの下位である列アドレスＣ０と、データ
Ｄ０とを供給し、次いでライトコマンドＷＣと、コラム
アドレス列アドレスＣ０をインクリメントした列アドレ
スＣ１と、データＤ１とを供給し、次いでライトコマン
ドＷＣと、コラムアドレス列アドレスＣ１をインクリメ
ントした列アドレスＣ２と、データＤ２とを供給し、以
下、列アドレスＣｍ−１まで同様にする。
【００１０】
【発明が解決しようとする課題】しかし、データリード
中にリフレッシュ要求信号ＲＲＱが活性になると、図７
に示すように、連続するデータリード動作が中断され、
制御回路１２からシンクロナスＤＲＡＭ１１へプリチャ
ージコマンドＰＣ及びリフレッシュコマンドＲＦが供給
され、その後、データリード動作が再開される。データ
リード動作を再開する場合、アクティベイトコマンドＡ
Ｃと、フルアドレスＡの上位である行アドレスＲ０との
供給から始めなければならず、無駄時間が生じ、連続す
るデータの平均転送速度が低下する原因となる。
中にリフレッシュ要求信号ＲＲＱが活性になると、図７
に示すように、連続するデータリード動作が中断され、
制御回路１２からシンクロナスＤＲＡＭ１１へプリチャ
ージコマンドＰＣ及びリフレッシュコマンドＲＦが供給
され、その後、データリード動作が再開される。データ
リード動作を再開する場合、アクティベイトコマンドＡ
Ｃと、フルアドレスＡの上位である行アドレスＲ０との
供給から始めなければならず、無駄時間が生じ、連続す
るデータの平均転送速度が低下する原因となる。
【００１１】同様に、データライト中にリフレッシュ要
求信号ＲＲＱが活性になると、図８に示すように、連続
するデータライト動作が中断され、制御回路１２からシ
ンクロナスＤＲＡＭ１１へプリチャージコマンドＰＣ及
びリフレッシュコマンドＲＦが供給され、その後、デー
タライト動作が再開される。再開の際、アクティベイト
コマンドＡＣと、フルアドレスＡの上位である行アドレ
スＲ０との供給から始めなければならず、無駄時間が生
じ、連続するデータの平均転送速度が低下する原因とな
る。
求信号ＲＲＱが活性になると、図８に示すように、連続
するデータライト動作が中断され、制御回路１２からシ
ンクロナスＤＲＡＭ１１へプリチャージコマンドＰＣ及
びリフレッシュコマンドＲＦが供給され、その後、デー
タライト動作が再開される。再開の際、アクティベイト
コマンドＡＣと、フルアドレスＡの上位である行アドレ
スＲ０との供給から始めなければならず、無駄時間が生
じ、連続するデータの平均転送速度が低下する原因とな
る。
【００１２】本発明の目的は、このような問題点に鑑
み、連続するデータの読み出し又は書き込み動作の際の
平均データ転送速度が低下するのを防止することができ
る同期型ダイナミック半導体記憶装置を提供することに
ある。
み、連続するデータの読み出し又は書き込み動作の際の
平均データ転送速度が低下するのを防止することができ
る同期型ダイナミック半導体記憶装置を提供することに
ある。
【００１３】
【課題を解決するための手段及びその作用効果】本発明
に係る同期型ダイナミック半導体記憶装置では、クロッ
クに同期してデータを連続して、記憶部から読み出し又
は該記憶部に書き込み、リフレッシュ要求信号に応答し
て該記憶部のデータを保持するためのリフレッシュ動作
を行う半導体記憶回路と、リセットしてから所定時間Ｔ
経過後に該リフレッシュ要求信号を出力し、リセットし
てから現時点までの時間ｔ又は現時点から該リフレッシ
ュ要求信号を出力する迄の時間Ｔ−ｔを出力するリフレ
ッシュタイマ回路と、データを連続して該記憶部へ書き
込もうとし又は該記憶部から読み出そうとするのに必要
な略時間をｎとしたとき、ｎ＋ｔ＞Ｔであれば、該デー
タの書き込み開始前又は読み出し開始前に該リフレッシ
ュタイマ回路に対し強制的に該リフレッシュ要求信号を
出力させるリフレッシュ要求強制回路と、該リフレッシ
ュタイマ回路のリフレッシュ要求信号出力に応答して該
リフレッシュタイマ回路をリセットさせる制御回路とを
有する。
に係る同期型ダイナミック半導体記憶装置では、クロッ
クに同期してデータを連続して、記憶部から読み出し又
は該記憶部に書き込み、リフレッシュ要求信号に応答し
て該記憶部のデータを保持するためのリフレッシュ動作
を行う半導体記憶回路と、リセットしてから所定時間Ｔ
経過後に該リフレッシュ要求信号を出力し、リセットし
てから現時点までの時間ｔ又は現時点から該リフレッシ
ュ要求信号を出力する迄の時間Ｔ−ｔを出力するリフレ
ッシュタイマ回路と、データを連続して該記憶部へ書き
込もうとし又は該記憶部から読み出そうとするのに必要
な略時間をｎとしたとき、ｎ＋ｔ＞Ｔであれば、該デー
タの書き込み開始前又は読み出し開始前に該リフレッシ
ュタイマ回路に対し強制的に該リフレッシュ要求信号を
出力させるリフレッシュ要求強制回路と、該リフレッシ
ュタイマ回路のリフレッシュ要求信号出力に応答して該
リフレッシュタイマ回路をリセットさせる制御回路とを
有する。
【００１４】本発明によれば、ｎ＋ｔ＞Ｔが成立すると
き、連続するデータの書き込み開始前又は読み出し開始
前に強制的なリフレッシュ要求が発生するので、連続す
るデータの平均転送速度が転送中断により低下するのを
防止することができる。本発明の第１態様では、上記リ
フレッシュ要求強制回路は、ｎ＞Ｔであれば上記リフレ
ッシュタイマ回路に対し強制的な上記リフレッシュ要求
信号を出力させない。
き、連続するデータの書き込み開始前又は読み出し開始
前に強制的なリフレッシュ要求が発生するので、連続す
るデータの平均転送速度が転送中断により低下するのを
防止することができる。本発明の第１態様では、上記リ
フレッシュ要求強制回路は、ｎ＞Ｔであれば上記リフレ
ッシュタイマ回路に対し強制的な上記リフレッシュ要求
信号を出力させない。
【００１５】この第１態様によれば、ｎ＋ｔ＞Ｔが成立
してもｎ＞Ｔの場合には強制的なリフレッシュ要求が発
生しないので、リフレッシュ間隔が無意味に短縮される
のを防止することができる。第１発明の第２態様では、
上記リフレッシュ要求強制回路は、上記必要な略時間ｎ
を求めるために、上記記憶部から又は該記憶部へのデー
タ転送の単位時間ｋと連続するデータの転送数ｍとの積
を演算する演算回路を有する。
してもｎ＞Ｔの場合には強制的なリフレッシュ要求が発
生しないので、リフレッシュ間隔が無意味に短縮される
のを防止することができる。第１発明の第２態様では、
上記リフレッシュ要求強制回路は、上記必要な略時間ｎ
を求めるために、上記記憶部から又は該記憶部へのデー
タ転送の単位時間ｋと連続するデータの転送数ｍとの積
を演算する演算回路を有する。
【００１６】この第２態様によれば、任意の転送サイク
ルに対し本発明を適用することができる。
ルに対し本発明を適用することができる。
【００１７】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態の同期
型ダイナミック半導体記憶装置の概略構成を示す。図４
と同一構成要素には、同一符号を付してその説明を省略
する。この同期型ダイナミック半導体記憶装置は、１つ
又は２以上のＩＣで構成されている。
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態の同期
型ダイナミック半導体記憶装置の概略構成を示す。図４
と同一構成要素には、同一符号を付してその説明を省略
する。この同期型ダイナミック半導体記憶装置は、１つ
又は２以上のＩＣで構成されている。
【００１８】転送サイクルがｋクロック、すなわち、デ
ータＤＡＴＡを連続して、シンクロナスＤＲＡＭ１１か
ら読み出し又はシンクロナスＤＲＡＭ１１に書き込む場
合に、データＤＡＴＡの最初の読み出し又は書き込み
後、ｋマシンクロック毎に単位データ（１ワード）の転
送が行われるとする。また、データ転送数がｍであると
する。バーストレングスは１であるとする。ｋ及びｍ
は、記憶回路１０Ａの外部のデータ転送側で決定され
る。一方、シンクロナスＤＲＡＭ１１は、上述のように
行アドレスが定まった後に列アドレスが、マシンクロッ
クＭＣＬＫを単位とする一定時間内に供給されると、同
一行アドレスのデータアクセス動作を行うので、ｋ及び
ｍの情報は、シンクロナスＤＲＡＭ１１及び制御回路１
２Ａ自体にとって不要である。
ータＤＡＴＡを連続して、シンクロナスＤＲＡＭ１１か
ら読み出し又はシンクロナスＤＲＡＭ１１に書き込む場
合に、データＤＡＴＡの最初の読み出し又は書き込み
後、ｋマシンクロック毎に単位データ（１ワード）の転
送が行われるとする。また、データ転送数がｍであると
する。バーストレングスは１であるとする。ｋ及びｍ
は、記憶回路１０Ａの外部のデータ転送側で決定され
る。一方、シンクロナスＤＲＡＭ１１は、上述のように
行アドレスが定まった後に列アドレスが、マシンクロッ
クＭＣＬＫを単位とする一定時間内に供給されると、同
一行アドレスのデータアクセス動作を行うので、ｋ及び
ｍの情報は、シンクロナスＤＲＡＭ１１及び制御回路１
２Ａ自体にとって不要である。
【００１９】中断なしにｍワードのデータＤＡＴＡを連
続して、シンクロナスＤＲＡＭ１１から読み出し又はシ
ンクロナスＤＲＡＭ１１に書き込むのに要する時間ｎ
は、ｋ・ｍに略等しい。第１実施形態では、ｋ＝１、ｍ
＝ｎであるとする。同期型ダイナミック半導体記憶装置
は、記憶回路１０Ａと、リフレッシュタイマ回路２０Ａ
と、リフレッシュ要求強制回路３０とを備えている。
続して、シンクロナスＤＲＡＭ１１から読み出し又はシ
ンクロナスＤＲＡＭ１１に書き込むのに要する時間ｎ
は、ｋ・ｍに略等しい。第１実施形態では、ｋ＝１、ｍ
＝ｎであるとする。同期型ダイナミック半導体記憶装置
は、記憶回路１０Ａと、リフレッシュタイマ回路２０Ａ
と、リフレッシュ要求強制回路３０とを備えている。
【００２０】リフレッシュタイマ回路２０は、ダウンカ
ウンタ２１と、ゼロ検出回路２２とを備えている。ダウ
ンカウンタ２１は、そのクロック入力端ＣＫにシステム
クロックＳＣＬＫが供給され、ロード制御入力端Ｌ及び
データ入力端Ｄにそれぞれ制御回路１２Ａからのロード
信号及び初期値が供給され、データ出力端Ｑから計数値
ＣＤが取り出される。ゼロ検出回路２２は、計数値ＣＤ
が０であることを検出すると、リフレッシュ要求信号Ｒ
ＲＱをアクティブにする。リフレッシュ要求信号ＲＲＱ
は制御回路１２Ａに供給される。
ウンタ２１と、ゼロ検出回路２２とを備えている。ダウ
ンカウンタ２１は、そのクロック入力端ＣＫにシステム
クロックＳＣＬＫが供給され、ロード制御入力端Ｌ及び
データ入力端Ｄにそれぞれ制御回路１２Ａからのロード
信号及び初期値が供給され、データ出力端Ｑから計数値
ＣＤが取り出される。ゼロ検出回路２２は、計数値ＣＤ
が０であることを検出すると、リフレッシュ要求信号Ｒ
ＲＱをアクティブにする。リフレッシュ要求信号ＲＲＱ
は制御回路１２Ａに供給される。
【００２１】リフレッシュ要求強制回路３０は、レジス
タ３１と、比較器３２及び３３と、アンドゲート３４と
を備えている。レジスタ３１には、データ転送数ｍが設
定される。比較器３２は、データ転送数ｍとリフレッシ
ュ間隔Ｔとを比較し、ｍ＜Ｔであれば比較器３３の出力
を有効にする。リフレッシュ間隔Ｔは、シンクロナスＤ
ＲＡＭ１１により定まる定数であり、その単位はマシン
クロックである。
タ３１と、比較器３２及び３３と、アンドゲート３４と
を備えている。レジスタ３１には、データ転送数ｍが設
定される。比較器３２は、データ転送数ｍとリフレッシ
ュ間隔Ｔとを比較し、ｍ＜Ｔであれば比較器３３の出力
を有効にする。リフレッシュ間隔Ｔは、シンクロナスＤ
ＲＡＭ１１により定まる定数であり、その単位はマシン
クロックである。
【００２２】比較器３３は、データ転送数ｍと計数値Ｃ
Ｄとを比較し、その出力が有効であり且つｍ＞ＣＤの場
合には高レベルを出力し、その他の場合には低レベルを
出力する。アンドゲート３４には比較器３３の出力及び
制御回路１２ＡからのタイミングパルスＴＰが供給され
る。アンドゲート３４の出力は、ダウンカウンタ２１の
リセット入力端Ｒに供給される。
Ｄとを比較し、その出力が有効であり且つｍ＞ＣＤの場
合には高レベルを出力し、その他の場合には低レベルを
出力する。アンドゲート３４には比較器３３の出力及び
制御回路１２ＡからのタイミングパルスＴＰが供給され
る。アンドゲート３４の出力は、ダウンカウンタ２１の
リセット入力端Ｒに供給される。
【００２３】次に、上記の如く構成された第１実施形態
の動作を説明する。連続するｍワードのデータＤＡＴＡ
を、制御回路１２ＡからシンクロナスＤＲＡＭ１１へ書
き込み開始し又はシンクロナスＤＲＡＭ１１から制御回
路１２Ａへ読み出し開始する前（データ転送開始前）
に、記憶回路１０Ａの外部から制御回路１２ＡにＤＡＴ
＝ｍが供給され、同時に、データ転送数ストローブ信号
＊ＴＲＳがアクティブ（低レベル）にされる。制御回路
１２Ａは、これに応答し、データ転送数ストローブ信号
＊ＴＲＳがアクティブのときのデータＤＡＴをデータ転
送数ｍとして、レジスタ３１に設定し、次いで、アンド
ゲート３４にタイミングパルスＴＰを供給する。このと
き、図２（Ａ）に示すようにｍ＜Ｔかつｍ＞ＣＤであれ
ば、アンドゲート３４が開かれ、タイミングパルスＴＰ
がアンドゲート３４を通ってダウンカウンタ２１のリセ
ット入力端Ｒに供給される。これにより、ＣＤ＝０とな
り、リフレッシュ要求信号ＲＲＱが活性になる。
の動作を説明する。連続するｍワードのデータＤＡＴＡ
を、制御回路１２ＡからシンクロナスＤＲＡＭ１１へ書
き込み開始し又はシンクロナスＤＲＡＭ１１から制御回
路１２Ａへ読み出し開始する前（データ転送開始前）
に、記憶回路１０Ａの外部から制御回路１２ＡにＤＡＴ
＝ｍが供給され、同時に、データ転送数ストローブ信号
＊ＴＲＳがアクティブ（低レベル）にされる。制御回路
１２Ａは、これに応答し、データ転送数ストローブ信号
＊ＴＲＳがアクティブのときのデータＤＡＴをデータ転
送数ｍとして、レジスタ３１に設定し、次いで、アンド
ゲート３４にタイミングパルスＴＰを供給する。このと
き、図２（Ａ）に示すようにｍ＜Ｔかつｍ＞ＣＤであれ
ば、アンドゲート３４が開かれ、タイミングパルスＴＰ
がアンドゲート３４を通ってダウンカウンタ２１のリセ
ット入力端Ｒに供給される。これにより、ＣＤ＝０とな
り、リフレッシュ要求信号ＲＲＱが活性になる。
【００２４】図２中のパルスは、リフレッシュ動作期
間、すなわち図７の（プリチャージ）＋（リフレッシュ
サイクル）の期間又は図８の（ライトリカバリ）＋（プ
リチャージ）＋（リフレッシュサイクル）の期間を示し
ている。ライトリカバリは、現在の書き込みが完了する
までのウェイト時間である。制御回路１２Ａはこれに応
答して、ダウンカウンタ２１のデータ入力端Ｄに初期値
Ｔを供給し、ダウンカウンタ２１のロード制御入力端Ｌ
にロード信号を供給することにより、リフレッシュタイ
マ回路２０Ａをリセットする。制御回路１２Ａはさら
に、その内部のリフレッシュアドレスカウンタの計数値
をアドレスＡＤＤＲとして出力し、上述のプリチャージ
コマンドＰＣ及びリフレッシュコマンドＲＦを順に出力
し、該リフレッシュアドレスカウンタをインクリメント
する。
間、すなわち図７の（プリチャージ）＋（リフレッシュ
サイクル）の期間又は図８の（ライトリカバリ）＋（プ
リチャージ）＋（リフレッシュサイクル）の期間を示し
ている。ライトリカバリは、現在の書き込みが完了する
までのウェイト時間である。制御回路１２Ａはこれに応
答して、ダウンカウンタ２１のデータ入力端Ｄに初期値
Ｔを供給し、ダウンカウンタ２１のロード制御入力端Ｌ
にロード信号を供給することにより、リフレッシュタイ
マ回路２０Ａをリセットする。制御回路１２Ａはさら
に、その内部のリフレッシュアドレスカウンタの計数値
をアドレスＡＤＤＲとして出力し、上述のプリチャージ
コマンドＰＣ及びリフレッシュコマンドＲＦを順に出力
し、該リフレッシュアドレスカウンタをインクリメント
する。
【００２５】シンクロナスＤＲＡＭ１１のリフレッシュ
動作終了後に、待っていたデータ転送が開始される。こ
のようにすることにより、図２（Ｂ）に示すようにデー
タ転送中にリフレッシュ要求信号ＲＲＱが活性にならな
いので、図５又は図６に示すように中断無しに効率良く
データ転送が行われ、平均転送速度の低下が防止され
る。なお、図５及び図６はｋ＝２の場合を示している。
動作終了後に、待っていたデータ転送が開始される。こ
のようにすることにより、図２（Ｂ）に示すようにデー
タ転送中にリフレッシュ要求信号ＲＲＱが活性にならな
いので、図５又は図６に示すように中断無しに効率良く
データ転送が行われ、平均転送速度の低下が防止され
る。なお、図５及び図６はｋ＝２の場合を示している。
【００２６】図２（Ｃ）に示すようにｍ＞Ｔの場合に
は、データ転送開始前にリフレッシュ要求信号ＲＲＱを
活性にしてもデータ転送中にリフレッシュ要求信号ＲＲ
Ｑが活性になるので、データ転送開始前にリフレッシュ
要求信号ＲＲＱを活性にする意味がない。この場合、比
較器３３の比較結果によらず比較器３３の出力が低レベ
ルになるので、ダウンカウンタ２１はリセットされな
い。したがって、リフレッシュ間隔が無意味に短縮され
るのを防止することができる。
は、データ転送開始前にリフレッシュ要求信号ＲＲＱを
活性にしてもデータ転送中にリフレッシュ要求信号ＲＲ
Ｑが活性になるので、データ転送開始前にリフレッシュ
要求信号ＲＲＱを活性にする意味がない。この場合、比
較器３３の比較結果によらず比較器３３の出力が低レベ
ルになるので、ダウンカウンタ２１はリセットされな
い。したがって、リフレッシュ間隔が無意味に短縮され
るのを防止することができる。
【００２７】［第２実施形態］図３は、本発明の第２実
施形態の同期型ダイナミック半導体記憶装置の概略構成
を示す。図１と同一構成要素には、同一符号を付してそ
の説明を省略する。第１実施形態では、上述の転送サイ
クルが１クロックの場合を説明したが、第２実施形態で
はこれが一般にｋクロックである場合を説明する。ｋが
プログラムにより２以上に設定されるのは、同期型ダイ
ナミック半導体記憶装置とデータを送受する装置の動作
速度が同期型ダイナミック半導体記憶装置のそれより遅
い場合である。
施形態の同期型ダイナミック半導体記憶装置の概略構成
を示す。図１と同一構成要素には、同一符号を付してそ
の説明を省略する。第１実施形態では、上述の転送サイ
クルが１クロックの場合を説明したが、第２実施形態で
はこれが一般にｋクロックである場合を説明する。ｋが
プログラムにより２以上に設定されるのは、同期型ダイ
ナミック半導体記憶装置とデータを送受する装置の動作
速度が同期型ダイナミック半導体記憶装置のそれより遅
い場合である。
【００２８】リフレッシュタイマ回路２０Ａは、アップ
カウンタ２１Ａと、オアゲート２３とを備えている。ア
ップカウンタ２１Ａは、そのクロック入力端ＣＫにシス
テムクロックＳＣＬＫが供給され、リセット入力端Ｒに
制御回路１２Ｂからのリセット信号が供給され、データ
出力端Ｑ及びキャリーアウト出力端ＣＯからそれぞれ計
数値ＣＵ及びキャリー信号が取り出される。オアゲート
２３には、このキャリー信号とリフレッシュ要求強制回
路３０の出力が供給され、オアゲート２３からリフレッ
シュ要求信号ＲＲＱが出力される。
カウンタ２１Ａと、オアゲート２３とを備えている。ア
ップカウンタ２１Ａは、そのクロック入力端ＣＫにシス
テムクロックＳＣＬＫが供給され、リセット入力端Ｒに
制御回路１２Ｂからのリセット信号が供給され、データ
出力端Ｑ及びキャリーアウト出力端ＣＯからそれぞれ計
数値ＣＵ及びキャリー信号が取り出される。オアゲート
２３には、このキャリー信号とリフレッシュ要求強制回
路３０の出力が供給され、オアゲート２３からリフレッ
シュ要求信号ＲＲＱが出力される。
【００２９】リフレッシュ要求強制回路３０Ａは、図１
のリフレッシュ要求強制回路３０の構成にさらに、レジ
スタ３５と、乗算器３６と、加算器３７とを備えてい
る。レジスタ３５には、上記ｋが設定される。乗算器３
６は、ｋとｍの積ｎ、すなわち略転送時間を算出する。
ｋは例えば１〜３の範囲の値であり、乗算器３６は、ｋ
＝２の場合にはｍを上位側へ１ビットシフトさせるだけ
でよく、ｋ＝３の場合にはｍを上位側へ１ビットシフト
させたものとｍとを加算すればよいので、簡単な構成で
高速演算が可能である。
のリフレッシュ要求強制回路３０の構成にさらに、レジ
スタ３５と、乗算器３６と、加算器３７とを備えてい
る。レジスタ３５には、上記ｋが設定される。乗算器３
６は、ｋとｍの積ｎ、すなわち略転送時間を算出する。
ｋは例えば１〜３の範囲の値であり、乗算器３６は、ｋ
＝２の場合にはｍを上位側へ１ビットシフトさせるだけ
でよく、ｋ＝３の場合にはｍを上位側へ１ビットシフト
させたものとｍとを加算すればよいので、簡単な構成で
高速演算が可能である。
【００３０】比較器３２は、略転送時間ｎとリフレッシ
ュ間隔Ｔとを比較し、ｎ＜Ｔであれば比較器３３の出力
を有効にする。加算器３７は、アップカウンタ２１Ａの
計数値（タイマリセット後の経過時間）ＣＵと略転送時
間ｎとを加算する。比較器３３は、タイマリセット後転
送終了までの略時間ｎ＋ＣＵとリフレッシュ間隔Ｔとを
比較し、その出力が有効であり且つｎ＋ＣＵ＞Ｔの場合
に高レベルを出力し、その他の場合には低レベルを出力
する。
ュ間隔Ｔとを比較し、ｎ＜Ｔであれば比較器３３の出力
を有効にする。加算器３７は、アップカウンタ２１Ａの
計数値（タイマリセット後の経過時間）ＣＵと略転送時
間ｎとを加算する。比較器３３は、タイマリセット後転
送終了までの略時間ｎ＋ＣＵとリフレッシュ間隔Ｔとを
比較し、その出力が有効であり且つｎ＋ＣＵ＞Ｔの場合
に高レベルを出力し、その他の場合には低レベルを出力
する。
【００３１】アンドゲート３４の出力は、オアゲート２
３に供給される。他の構成は、上記第１実施形態と同一
である。次に、上記の如く構成された第２実施形態の動
作を説明する。連続するｍワードのデータＤＡＴＡを、
制御回路１２ＢからシンクロナスＤＲＡＭ１１へ書き込
み開始し又はシンクロナスＤＲＡＭ１１から制御回路１
２Ｂへ読み出し開始する前（データ転送開始前）に、記
憶回路１０Ｂの外部から制御回路１２ＢにＤＡＴ＝
（ｋ，ｍ）が供給され、同時に、データ転送数ストロー
ブ信号＊ＴＲＳがアクティブ（低レベル）にされる。制
御回路１２Ｂは、これに応答し、データ転送数ストロー
ブ信号＊ＴＲＳがアクティブのときのデータＤＡＴの上
位を転送クロックｋとしてレジスタ３５に設定し、デー
タＤＡＴの下位をデータ転送数ｍとして、レジスタ３１
に設定し、次いで、アンドゲート３４にタイミングパル
スＴＰを供給する。このとき、図２（Ａ）に示すように
ｎ＜Ｔかつｎ＋ＣＵ＞Ｔであれば、アンドゲート３４が
開かれ、タイミングパルスＴＰがアンドゲート３４及び
オアゲート２３を通り、活性のリフレッシュ要求信号Ｒ
ＲＱとして制御回路１２Ｂに供給される。制御回路１２
Ｂはこれに応答して、アップカウンタ２１Ａのリセット
入力端Ｒにリセットパルスを供給することにより、リフ
レッシュタイマ回路２０Ｂをリセットする。
３に供給される。他の構成は、上記第１実施形態と同一
である。次に、上記の如く構成された第２実施形態の動
作を説明する。連続するｍワードのデータＤＡＴＡを、
制御回路１２ＢからシンクロナスＤＲＡＭ１１へ書き込
み開始し又はシンクロナスＤＲＡＭ１１から制御回路１
２Ｂへ読み出し開始する前（データ転送開始前）に、記
憶回路１０Ｂの外部から制御回路１２ＢにＤＡＴ＝
（ｋ，ｍ）が供給され、同時に、データ転送数ストロー
ブ信号＊ＴＲＳがアクティブ（低レベル）にされる。制
御回路１２Ｂは、これに応答し、データ転送数ストロー
ブ信号＊ＴＲＳがアクティブのときのデータＤＡＴの上
位を転送クロックｋとしてレジスタ３５に設定し、デー
タＤＡＴの下位をデータ転送数ｍとして、レジスタ３１
に設定し、次いで、アンドゲート３４にタイミングパル
スＴＰを供給する。このとき、図２（Ａ）に示すように
ｎ＜Ｔかつｎ＋ＣＵ＞Ｔであれば、アンドゲート３４が
開かれ、タイミングパルスＴＰがアンドゲート３４及び
オアゲート２３を通り、活性のリフレッシュ要求信号Ｒ
ＲＱとして制御回路１２Ｂに供給される。制御回路１２
Ｂはこれに応答して、アップカウンタ２１Ａのリセット
入力端Ｒにリセットパルスを供給することにより、リフ
レッシュタイマ回路２０Ｂをリセットする。
【００３２】他の動作は、上記第１実施形態と同一であ
る。なお、本発明には外にも種々の変形例が含まれる。
例えば、略転送時間ｎは、ｋ・ｍにデータ転送動作開始
後最初の読み出し又は書き込みが行われるまでの時間を
加えた正確な転送時間であってもよい。また、比較器３
２の一方の入力端に供給されるリフレッシュ間隔Ｔは、
この値からリフレッシュ動作期間（図２中のパルス期
間）を引いた値であってもよい。
る。なお、本発明には外にも種々の変形例が含まれる。
例えば、略転送時間ｎは、ｋ・ｍにデータ転送動作開始
後最初の読み出し又は書き込みが行われるまでの時間を
加えた正確な転送時間であってもよい。また、比較器３
２の一方の入力端に供給されるリフレッシュ間隔Ｔは、
この値からリフレッシュ動作期間（図２中のパルス期
間）を引いた値であってもよい。
【図１】本発明の第１実施形態の同期型ダイナミック半
導体記憶装置の概略構成を示すブロック図である。
導体記憶装置の概略構成を示すブロック図である。
【図２】図１の装置の動作説明図である。
【図３】本発明の第２実施形態の同期型ダイナミック半
導体記憶装置の概略構成を示すブロック図である。
導体記憶装置の概略構成を示すブロック図である。
【図４】従来の同期型ダイナミック半導体記憶装置の概
略構成を示すブロック図である。
略構成を示すブロック図である。
【図５】データリード中にリフレッシュサイクルが発生
しない場合のタイミングチャートである。
しない場合のタイミングチャートである。
【図６】データライト中にリフレッシュサイクルが発生
しない場合のタイミングチャートである。
しない場合のタイミングチャートである。
【図７】データリード中にリフレッシュサイクルが発生
した場合のタイミングチャートである。
した場合のタイミングチャートである。
【図８】データライト中にリフレッシュサイクルが発生
した場合のタイミングチャートである。
した場合のタイミングチャートである。
１０、１０Ａ、１０Ｂ 記憶回路 １１ シンクロナスＤＲＡＭ １２、１２Ａ、１２Ｂ 制御回路 １３ バッファゲート ２０、２０Ａ、２０Ｂ リフレッシュタイマ回路 ２１ ダウンカウンタ ２１Ａ アップカウンタ ２２ ゼロ検出回路 ２３ オアゲート ３０、３０Ａ リフレッシュ要求強制回路 ３１、３５ レジスタ ３２、３３ 比較器 ３４ アンドゲート ３６ 乗算器 ３７ 加算器
Claims (3)
- 【請求項１】 クロックに同期してデータを連続して、
記憶部から読み出し又は該記憶部に書き込み、リフレッ
シュ要求信号に応答して該記憶部のデータを保持するた
めのリフレッシュ動作を行う半導体記憶回路と、 リセットしてから所定時間Ｔ経過後に該リフレッシュ要
求信号を出力し、リセットしてから現時点までの時間ｔ
又は現時点から該リフレッシュ要求信号を出力する迄の
時間Ｔ−ｔを出力するリフレッシュタイマ回路と、 データを連続して該記憶部へ書き込もうとし又は該記憶
部から読み出そうとするのに必要な略時間をｎとしたと
き、ｎ＋ｔ＞Ｔであれば、該データの書き込み開始前又
は読み出し開始前に該リフレッシュタイマ回路に対し強
制的に該リフレッシュ要求信号を出力させるリフレッシ
ュ要求強制回路と、 該リフレッシュタイマ回路のリフレッシュ要求信号出力
に応答して該リフレッシュタイマ回路をリセットさせる
制御回路とを有することを特徴とする同期型ダイナミッ
ク半導体記憶装置。 - 【請求項２】 上記リフレッシュ要求強制回路は、ｎ＞
Ｔであれば上記リフレッシュタイマ回路に対し強制的な
上記リフレッシュ要求信号を出力させないことを特徴と
する請求項１記載の同期型ダイナミック半導体記憶装
置。 - 【請求項３】 上記リフレッシュ要求強制回路は、上記
必要な略時間ｎを求めるために、上記記憶部から又は該
記憶部へのデータ転送の単位時間ｋと連続するデータの
転送数ｍとの積を演算する演算回路を有することを特徴
とする請求項１又は２記載の同期型ダイナミック半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263893A JPH09106674A (ja) | 1995-10-12 | 1995-10-12 | 同期型ダイナミック半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263893A JPH09106674A (ja) | 1995-10-12 | 1995-10-12 | 同期型ダイナミック半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09106674A true JPH09106674A (ja) | 1997-04-22 |
Family
ID=17395725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7263893A Pending JPH09106674A (ja) | 1995-10-12 | 1995-10-12 | 同期型ダイナミック半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09106674A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353872B1 (en) | 1998-06-04 | 2002-03-05 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
| JP2008500675A (ja) * | 2004-05-26 | 2008-01-10 | フリースケール セミコンダクター インコーポレイテッド | Ｄｒａｍにおける自動ヒドゥン・リフレッシュ及びその方法 |
| JP5146457B2 (ja) * | 2007-10-05 | 2013-02-20 | 富士通株式会社 | 情報処理装置、記憶部制御装置、記憶部制御方法 |
-
1995
- 1995-10-12 JP JP7263893A patent/JPH09106674A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6353872B1 (en) | 1998-06-04 | 2002-03-05 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
| US6510489B2 (en) | 1998-06-04 | 2003-01-21 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
| US6859857B2 (en) | 1998-06-04 | 2005-02-22 | Oki Electric Industry Co., Ltd. | Memory interface circuit |
| JP2008500675A (ja) * | 2004-05-26 | 2008-01-10 | フリースケール セミコンダクター インコーポレイテッド | Ｄｒａｍにおける自動ヒドゥン・リフレッシュ及びその方法 |
| JP5146457B2 (ja) * | 2007-10-05 | 2013-02-20 | 富士通株式会社 | 情報処理装置、記憶部制御装置、記憶部制御方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3240348B2 (ja) | シンクロナス・ダイナミック・ランダム・アクセス・メモリの自動活性化 | |
| US6201760B1 (en) | Apparatus and method for performing data read operation in DDR SDRAM | |
| US6073223A (en) | Memory controller and method for intermittently activating and idling a clock signal for a synchronous memory | |
| US20030115405A1 (en) | Semiconductor memory device and electronic apparatus | |
| JP3225531B2 (ja) | メモリカード | |
| WO2003056563A1 (fr) | Dispositif de stockage a semi-conducteur et son procede de commande de regeneration | |
| US20060104150A1 (en) | Semiconductor memory device | |
| KR0142795B1 (ko) | 디램 리프레쉬 회로 | |
| JPH01125795A (ja) | 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム | |
| JP2009086702A (ja) | メモリ制御装置および半導体装置 | |
| US6002615A (en) | Clock shift circuit and synchronous semiconductor memory device using the same | |
| US6735139B2 (en) | System and method for providing asynchronous SRAM functionality with a DRAM array | |
| JPH10233091A (ja) | 半導体記憶装置およびデータ処理装置 | |
| US6484244B1 (en) | Method and system for storing and processing multiple memory commands | |
| JP2002074952A (ja) | 同期型半導体記憶装置及びその入力回路の制御方法 | |
| US6918016B1 (en) | Method and apparatus for preventing data corruption during a memory access command postamble | |
| JPH09180438A (ja) | メモリ制御装置 | |
| US20050235100A1 (en) | Semiconductor integrated circuit device, microcomputer, and electronic equipment | |
| JPH09106674A (ja) | 同期型ダイナミック半導体記憶装置 | |
| JP2000067576A (ja) | 半導体記憶装置 | |
| US7103707B2 (en) | Access control unit and method for use with synchronous dynamic random access memory device | |
| JPH08115593A (ja) | 半導体記憶装置、及びデータ処理装置 | |
| KR100505593B1 (ko) | 동기식 디램 및 이의 데이터 출력 제어방법 | |
| JPH05107314A (ja) | Ｉｃ試験装置 | |
| JP2007115087A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |