JP3240348B2 - シンクロナス・ダイナミック・ランダム・アクセス・メモリの自動活性化 - Google Patents
シンクロナス・ダイナミック・ランダム・アクセス・メモリの自動活性化Info
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
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- G11C8/06—Address interface arrangements, e.g. address buffers
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Description
【発明の詳細な説明】 技術分野 本発明は、半導体メモリ集積回路に関し、詳細には同
期ダイナミック・ランダム・アクセス・メモリに関す
る。
期ダイナミック・ランダム・アクセス・メモリに関す
る。
背景技術 同期ダイナミック・ランダム・アクセス・メモリ又は
シンクロナス・ダイナミック・ランダム・アクセス・メ
モリ（SDRAM）は、同期型メモリ・システム中で動作す
るように設計されている。したがって、電圧低下及びセ
ルフ・リフレッシュ・モード時のクロック・イネーブル
信号を除く全ての入出力信号がシステム・クロックのア
クティブ・エッジに同期される。
シンクロナス・ダイナミック・ランダム・アクセス・メ
モリ（SDRAM）は、同期型メモリ・システム中で動作す
るように設計されている。したがって、電圧低下及びセ
ルフ・リフレッシュ・モード時のクロック・イネーブル
信号を除く全ての入出力信号がシステム・クロックのア
クティブ・エッジに同期される。
SDRAMは、ダイナミック・メモリの動作性能を大幅に
向上させる。例えば、幾つかのSDRAMは、列アドレスを
自動的に生成して、データを記憶するためにSDRAM内で
行及び列に組織された記憶セルのメモリ・アレイにアド
レスすることによって、バースト・モードのバースト・
データを高速なデータ転送速度で同期的に提供すること
ができる。更に、SDRAMが２つのメモリ・アレイ・バン
クを有する場合は、２つのバンク間のインターリーブに
よってプリチャージ時間を隠すことができることが好ま
しい。
向上させる。例えば、幾つかのSDRAMは、列アドレスを
自動的に生成して、データを記憶するためにSDRAM内で
行及び列に組織された記憶セルのメモリ・アレイにアド
レスすることによって、バースト・モードのバースト・
データを高速なデータ転送速度で同期的に提供すること
ができる。更に、SDRAMが２つのメモリ・アレイ・バン
クを有する場合は、２つのバンク間のインターリーブに
よってプリチャージ時間を隠すことができることが好ま
しい。
非同期型DRAMでは、ひとたび行アドレス及び列アドレ
スがそのDRAMに発せられ、行アドレス・ストローブ信号
及び列アドレス・ストローブ信号が不活性化されると
（deactivated）、DRAMメモリは、プリチャージされ（p
recharged）、他のアクセスに対して使用可能となる。
しかしながら、以前の列アクセスが完了するまでは、DR
AMアレイ内において他の行にアクセスすることができな
い。
スがそのDRAMに発せられ、行アドレス・ストローブ信号
及び列アドレス・ストローブ信号が不活性化されると
（deactivated）、DRAMメモリは、プリチャージされ（p
recharged）、他のアクセスに対して使用可能となる。
しかしながら、以前の列アクセスが完了するまでは、DR
AMアレイ内において他の行にアクセスすることができな
い。
対照的にSDRAMは、そのSDRAMメモリ・アレイにおける
複数の記憶セルから成る行にアクセスし、プリチャージ
するのに別個のコマンドを必要とする。複数のバンク・
メモリ・アレイを有するSDRAMのようなSDRAMに行アドレ
ス及び列アドレスが一旦提供されると、アクセスされた
バンク・メモリ・アレイは、その後も活性化状態を維持
する。PRECHARGE（プリチャージ）コマンドがメモリ・
アレイの選択された行を不活性化し、プリチャージする
までは、内部的に生成された行アドレス・ストローブは
活性化状態を維持し、その選択された行はオープンして
いる。
複数の記憶セルから成る行にアクセスし、プリチャージ
するのに別個のコマンドを必要とする。複数のバンク・
メモリ・アレイを有するSDRAMのようなSDRAMに行アドレ
ス及び列アドレスが一旦提供されると、アクセスされた
バンク・メモリ・アレイは、その後も活性化状態を維持
する。PRECHARGE（プリチャージ）コマンドがメモリ・
アレイの選択された行を不活性化し、プリチャージする
までは、内部的に生成された行アドレス・ストローブは
活性化状態を維持し、その選択された行はオープンして
いる。
SDRAMの転送動作には、以前にアクセスされたバンク
・メモリ・アレイを不活性化し、プリチャージするPREC
HARGEコマンド動作を実行することと、行アドレスをレ
ジスタ（記録）し、転送動作中にアクセスされるべきバ
ンク・メモリ・アレイを活性化するACTIVE（アクティ
ブ：活性）コマンド動作を実行することと、列アドレス
をレジスタし、バースト・サイクルを始動する転送READ
（リード）コマンド或いは転送WRITE（ライト）コマン
ドを実行することとが含まれる。多くの周波数で、PREC
HARGEコマンド動作及びACTIVEコマンド動作を実行する
時間は、余分なクロック・サイクルにまで加算され、待
ちサイクルとなる無駄な時間となる。よって、SDRAMで
のランダム読出し（READS）及びランダム書込み（WRITE
S）の間に起こりうる無駄なクロック・サイクルを排除
する必要がある。
・メモリ・アレイを不活性化し、プリチャージするPREC
HARGEコマンド動作を実行することと、行アドレスをレ
ジスタ（記録）し、転送動作中にアクセスされるべきバ
ンク・メモリ・アレイを活性化するACTIVE（アクティ
ブ：活性）コマンド動作を実行することと、列アドレス
をレジスタし、バースト・サイクルを始動する転送READ
（リード）コマンド或いは転送WRITE（ライト）コマン
ドを実行することとが含まれる。多くの周波数で、PREC
HARGEコマンド動作及びACTIVEコマンド動作を実行する
時間は、余分なクロック・サイクルにまで加算され、待
ちサイクルとなる無駄な時間となる。よって、SDRAMで
のランダム読出し（READS）及びランダム書込み（WRITE
S）の間に起こりうる無駄なクロック・サイクルを排除
する必要がある。
発明の開示 本発明は、データを記憶するために行及び列に組織さ
れた複数の記憶セルから成るメモリ・アレイを有する記
憶装置であり、コマンド信号に応答する記憶装置を提供
する。この記憶装置は、システム・クロックのアクティ
ブ・エッジに同期して動作し、選択されたコマンド信号
に応答して、システム・クロックの第１のアクティブ・
エッジで、メモリ・アレイ上での第１の動作を制御する
第１のコマンドを始動するコマンド・デコーダ／コント
ローラを有する。更にコマンド・デコーダ／コントロー
ラは、システム・クロックの第２のアクティブ・エッジ
で、メモリ・アレイ上での第２の動作を制御する第２の
コマンドを始動する。システム・クロックのこの第２ア
クティブ・エッジは、第１動作中に発生する。指示回路
が、第１コマンドに応答し、第１動作の完了を指示する
第１コマンド完了信号を提供する。第２回路が、第２コ
マンドに応答して第２動作の第１の部分を実行し、第１
コマンド完了信号に応答して第２動作の第２の部分を実
行する。
れた複数の記憶セルから成るメモリ・アレイを有する記
憶装置であり、コマンド信号に応答する記憶装置を提供
する。この記憶装置は、システム・クロックのアクティ
ブ・エッジに同期して動作し、選択されたコマンド信号
に応答して、システム・クロックの第１のアクティブ・
エッジで、メモリ・アレイ上での第１の動作を制御する
第１のコマンドを始動するコマンド・デコーダ／コント
ローラを有する。更にコマンド・デコーダ／コントロー
ラは、システム・クロックの第２のアクティブ・エッジ
で、メモリ・アレイ上での第２の動作を制御する第２の
コマンドを始動する。システム・クロックのこの第２ア
クティブ・エッジは、第１動作中に発生する。指示回路
が、第１コマンドに応答し、第１動作の完了を指示する
第１コマンド完了信号を提供する。第２回路が、第２コ
マンドに応答して第２動作の第１の部分を実行し、第１
コマンド完了信号に応答して第２動作の第２の部分を実
行する。
本発明の好適実施例では、第２のコマンドはアクティ
ブ・コマンドである。この実施例では、第２動作の第１
部分が、メモリ・アレイの行アドレスを表す値を受け取
り、これを保持する。第２動作第２の部分が、行アドレ
スをリリースし、メモリ・アレイにおける複数の記憶セ
ルから成る行を活性化する。
ブ・コマンドである。この実施例では、第２動作の第１
部分が、メモリ・アレイの行アドレスを表す値を受け取
り、これを保持する。第２動作第２の部分が、行アドレ
スをリリースし、メモリ・アレイにおける複数の記憶セ
ルから成る行を活性化する。
本発明の好適実施例では、第１コマンドはプリチャー
ジ・コマンドであり、第１動作が、メモリ・アレイに対
するプリチャージと不活性化とを含む。任意選択で、第
１のコマンドが転送コマンドであり、第１動作が、メモ
リ・アレイの記憶セルへ、或いは該記憶セルからデータ
を転送する第１の転送動作部分と、コマンド・デコーダ
／コントローラが前記転送動作部分後に自動的に自動プ
リチャージ動作部分を始動する第２の自動プリチャージ
動作部分とを含む。転送コマンドは、読出しコマンドで
も書込みコマンドでもよい。
ジ・コマンドであり、第１動作が、メモリ・アレイに対
するプリチャージと不活性化とを含む。任意選択で、第
１のコマンドが転送コマンドであり、第１動作が、メモ
リ・アレイの記憶セルへ、或いは該記憶セルからデータ
を転送する第１の転送動作部分と、コマンド・デコーダ
／コントローラが前記転送動作部分後に自動的に自動プ
リチャージ動作部分を始動する第２の自動プリチャージ
動作部分とを含む。転送コマンドは、読出しコマンドで
も書込みコマンドでもよい。
メモリ装置の好適実施例では、指示回路が、タイムア
ウト回路を含む。メモリ装置の他の好適実施例では、指
示回路が監視回路を含む。
ウト回路を含む。メモリ装置の他の好適実施例では、指
示回路が監視回路を含む。
本発明の一好適実施例では、記憶装置はシンクロナス
・ダイナミック・ランダム・アクセス・メモリ（SDRA
M）である。SDRAMが、第２のメモリ・アレイを有し、こ
のSDRAMが、２つのバンク・メモリ・アレイを含むよう
に構築されることが好ましい。本発明の好ましいこの形
態では、SDRAMは、バンク・メモリ・アレイを選択して
転送動作を行うように為すバンク選択ビットに応答す
る。
・ダイナミック・ランダム・アクセス・メモリ（SDRA
M）である。SDRAMが、第２のメモリ・アレイを有し、こ
のSDRAMが、２つのバンク・メモリ・アレイを含むよう
に構築されることが好ましい。本発明の好ましいこの形
態では、SDRAMは、バンク・メモリ・アレイを選択して
転送動作を行うように為すバンク選択ビットに応答す
る。
図面の簡単な説明 第１図は、本発明に従ったSDRAMのブロック図であ
る。
る。
第２図は、４サイクル読出し・バースト転送動作を示
すタイミング図である。
すタイミング図である。
第３図は、４サイクル書込みバースト転送動作を示す
タイミング図である。
タイミング図である。
第４図は、READコマンドに続いてAUTO−PRECHARGEコ
マンドを実施する４サイクル読出し・バースト転送動作
を示すタイミング図である。
マンドを実施する４サイクル読出し・バースト転送動作
を示すタイミング図である。
発明を実施するための最良の形態 好適実施例の以下の詳細説明では、本明細書の一部を
構成し、本発明を実施することのできる具体的な実施例
を例示的に示す添付図面を参照する。他の実施例を利用
することができ、構造的及び論理的な変更は、本発明の
範囲から逸脱することなく実施可能であることを理解さ
れたい。よって、以下の詳細説明を限定的な意味で受け
取るべきではなく、本発明の範囲は、添付の請求の範囲
によって画定されるものである。
構成し、本発明を実施することのできる具体的な実施例
を例示的に示す添付図面を参照する。他の実施例を利用
することができ、構造的及び論理的な変更は、本発明の
範囲から逸脱することなく実施可能であることを理解さ
れたい。よって、以下の詳細説明を限定的な意味で受け
取るべきではなく、本発明の範囲は、添付の請求の範囲
によって画定されるものである。
本発明に従ったシンクロナス・ダイナミック・ランダ
ム・アクセス・メモリ又は同期ダイナミック・ランダム
・アクセス・メモリ（SDRAM）の概要を、ブロック図の
形で第１図の20に示す。このSDRAM20の回路の多くは、M
icron Technology,Inc.社のMT48LC4M4R1 S 4 MEG X 4 S
DRAM等の周知のSDRAMの回路と類似のものであり、引用
することで本明細書に組み込む同社の機能仕様書に詳細
に説明されている。SDRAM20は、バンク０メモリ・アレ
イ22及びバンク１メモリ・アレイ24を含み、双方ともに
行及び列に組織されたデータ記憶用の複数の記憶セルを
有する。SDRAM20の一実施例において、各バンク・メモ
リ・アレイは、2048行×1024列の個別アレイを４つ含
む。
ム・アクセス・メモリ又は同期ダイナミック・ランダム
・アクセス・メモリ（SDRAM）の概要を、ブロック図の
形で第１図の20に示す。このSDRAM20の回路の多くは、M
icron Technology,Inc.社のMT48LC4M4R1 S 4 MEG X 4 S
DRAM等の周知のSDRAMの回路と類似のものであり、引用
することで本明細書に組み込む同社の機能仕様書に詳細
に説明されている。SDRAM20は、バンク０メモリ・アレ
イ22及びバンク１メモリ・アレイ24を含み、双方ともに
行及び列に組織されたデータ記憶用の複数の記憶セルを
有する。SDRAM20の一実施例において、各バンク・メモ
リ・アレイは、2048行×1024列の個別アレイを４つ含
む。
第１図に示すように、電源は、SDRAM20のピンVcc及び
Vssに提供される。一般的なSDRAM20は、3.3V環境などの
低電圧環境で最適なメモリ性能を示す。システム・クロ
ック（CLK）信号はCLK入力ピンを通してSDRAM20に提供
され、クロック・イネーブル信号（CKE）はCKE入力ピン
を通して提供される。CLK信号は、CKE信号の状態に基づ
いて活性化・不活性化される。電圧低下時及びセルフ・
リフレッシュ・モード時のCKE入力信号を除いて、SDRAM
20の全ての入出力信号は、CLK信号のアクティブ・ゴー
イング・エッジ（第１図に示す実施例のポジティブ・ゴ
ーイング・エッジ）に同期される。
Vssに提供される。一般的なSDRAM20は、3.3V環境などの
低電圧環境で最適なメモリ性能を示す。システム・クロ
ック（CLK）信号はCLK入力ピンを通してSDRAM20に提供
され、クロック・イネーブル信号（CKE）はCKE入力ピン
を通して提供される。CLK信号は、CKE信号の状態に基づ
いて活性化・不活性化される。電圧低下時及びセルフ・
リフレッシュ・モード時のCKE入力信号を除いて、SDRAM
20の全ての入出力信号は、CLK信号のアクティブ・ゴー
イング・エッジ（第１図に示す実施例のポジティブ・ゴ
ーイング・エッジ）に同期される。
チップ・セレクト（CS＊）入力ピンはCS＊信号を入力
し、それがローの時にコマンド・デコーダ26を許可し
（イネーブル）、ハイの時にコマンド・デコーダ26を禁
止する（ディスエーブル）。コマンド・デコーダ26は、
コマンド・コントローラ28内に含まれる。コマンド・デ
コーダ26は、RAS＊ピン上で行アドレス・ストローブ（R
AS＊）信号、CAS＊ピン上で列アドレス・ストローブ（C
AS＊）信号、WE＊ピン上で書込みイネーブル（WE＊）信
号を含む制御信号を受け取る。コマンド・デコーダ26
は、RAS＊信号、CAS＊信号、並びにWE＊信号をデコード
し、コマンド・コントローラ28を、特定のコマンド動作
シーケンス中に置く。コマンド・コントローラ28は、バ
ンク０メモリ・アレイ22及びバンク１メモリ・アレイ24
からの読出し、或いはこれらへの書込みの制御時等での
デコードされたコマンドに基づいて、SDRAM20の各種回
路を制御する。バンク・アドレス（BA）信号がBA入力ピ
ンに提供され、コマンド・コントローラ28によって発せ
られたコマンドによって何れのバンク・メモリ・アレイ
を動作させなければならないかを規定する。
し、それがローの時にコマンド・デコーダ26を許可し
（イネーブル）、ハイの時にコマンド・デコーダ26を禁
止する（ディスエーブル）。コマンド・デコーダ26は、
コマンド・コントローラ28内に含まれる。コマンド・デ
コーダ26は、RAS＊ピン上で行アドレス・ストローブ（R
AS＊）信号、CAS＊ピン上で列アドレス・ストローブ（C
AS＊）信号、WE＊ピン上で書込みイネーブル（WE＊）信
号を含む制御信号を受け取る。コマンド・デコーダ26
は、RAS＊信号、CAS＊信号、並びにWE＊信号をデコード
し、コマンド・コントローラ28を、特定のコマンド動作
シーケンス中に置く。コマンド・コントローラ28は、バ
ンク０メモリ・アレイ22及びバンク１メモリ・アレイ24
からの読出し、或いはこれらへの書込みの制御時等での
デコードされたコマンドに基づいて、SDRAM20の各種回
路を制御する。バンク・アドレス（BA）信号がBA入力ピ
ンに提供され、コマンド・コントローラ28によって発せ
られたコマンドによって何れのバンク・メモリ・アレイ
を動作させなければならないかを規定する。
アドレス入力ビットは、入力ピンAO〜A10に提供され
る。後述するように、行アドレス入力ビット及び列アド
レス入力ビットは共にアドレス入力ピンに提供される。
書込み転送動作時に、データは、入出力ピン（DQ1〜DQ
4）を通してSDRAM20に提供される。読出し転送動作時
に、データは、入出力ピンDQ1〜DQ4を介してSDRAM20か
ら出力される。入出力マスク信号が、DQM入力ピンに提
供され、データ・イン・バッファ30及びデータ・アウト
・バッファ32を非持続的にバッファ制御する。
る。後述するように、行アドレス入力ビット及び列アド
レス入力ビットは共にアドレス入力ピンに提供される。
書込み転送動作時に、データは、入出力ピン（DQ1〜DQ
4）を通してSDRAM20に提供される。読出し転送動作時
に、データは、入出力ピンDQ1〜DQ4を介してSDRAM20か
ら出力される。入出力マスク信号が、DQM入力ピンに提
供され、データ・イン・バッファ30及びデータ・アウト
・バッファ32を非持続的にバッファ制御する。
SDRAM20は、予め規定された方法で、パワー・アップ
及び初期化が実施されなければならない。更に、バンク
０メモリ・アレイ22及びバンク１メモリ・アレイ24が、
プリチャージされ、アイドル状態に置かれなければなら
ない。バンク・メモリ・アレイのプリチャージは、後に
詳述するプリチャージ・コマンド動作で実行される。ア
イドル状態になった後、２つのAUTO−REFRESH（自動リ
フレッシュ）動作が実行されなければない。一般に、AU
TO−REFRESHコマンド及びSELF−REFRESH（セルフ・リフ
レッシュ）コマンドの２つのリフレッシュ・コマンドが
SDRAM20で使用可能である。メモリ・アレイをリフレッ
シュするために、AUTO−REFRESH及びSELF−REFRESHコマ
ンドが、リフレッシュ・コントローラ34、セルフ・リフ
レッシュ・オシレータ及びタイマ36、並びにリフレッシ
ュ・カウンタ38を使って当業界で公知の方法にて実行さ
れる。２つのAUTO−REFRESH動作が実行されると、SDRAM
20は、モード・レジスタ40のプログラミングに使用可能
となる。SDRAM20がパワーアップされたときに、モード
・レジスタ40は未知状態を有しているとみなされる。従
って、動作コマンドを実行する前に、モード・レジスタ
40をセット或いはプログラムしなければならない。
及び初期化が実施されなければならない。更に、バンク
０メモリ・アレイ22及びバンク１メモリ・アレイ24が、
プリチャージされ、アイドル状態に置かれなければなら
ない。バンク・メモリ・アレイのプリチャージは、後に
詳述するプリチャージ・コマンド動作で実行される。ア
イドル状態になった後、２つのAUTO−REFRESH（自動リ
フレッシュ）動作が実行されなければない。一般に、AU
TO−REFRESHコマンド及びSELF−REFRESH（セルフ・リフ
レッシュ）コマンドの２つのリフレッシュ・コマンドが
SDRAM20で使用可能である。メモリ・アレイをリフレッ
シュするために、AUTO−REFRESH及びSELF−REFRESHコマ
ンドが、リフレッシュ・コントローラ34、セルフ・リフ
レッシュ・オシレータ及びタイマ36、並びにリフレッシ
ュ・カウンタ38を使って当業界で公知の方法にて実行さ
れる。２つのAUTO−REFRESH動作が実行されると、SDRAM
20は、モード・レジスタ40のプログラミングに使用可能
となる。SDRAM20がパワーアップされたときに、モード
・レジスタ40は未知状態を有しているとみなされる。従
って、動作コマンドを実行する前に、モード・レジスタ
40をセット或いはプログラムしなければならない。
モード・レジスタ40は一般に持続性のレジスタであ
り、一旦プログラムされると、再びプログラムされる
か、SDRAM20が電源供給を失うまで、プログラム操作コ
ードを維持し続ける。SDRAM20で起こりうるプログラマ
ブル・オプションの殆どは、モード・レジスタ40に記憶
された操作コード中に規定される。一般に、モード・レ
ジスタ40は、CS＊、RAS＊、CAS＊及びWE＊がローにレジ
スタされているときに決定されるSET MODE REGISTER
（モード・レジスタ設定）コマンドを使って、BA入力ピ
ン及びアドレス入力A0〜A10を介して所望の命令コード
を提供することによってプログラムされる。
り、一旦プログラムされると、再びプログラムされる
か、SDRAM20が電源供給を失うまで、プログラム操作コ
ードを維持し続ける。SDRAM20で起こりうるプログラマ
ブル・オプションの殆どは、モード・レジスタ40に記憶
された操作コード中に規定される。一般に、モード・レ
ジスタ40は、CS＊、RAS＊、CAS＊及びWE＊がローにレジ
スタされているときに決定されるSET MODE REGISTER
（モード・レジスタ設定）コマンドを使って、BA入力ピ
ン及びアドレス入力A0〜A10を介して所望の命令コード
を提供することによってプログラムされる。
CLK信号の立上がりエッジで、CS＊及びRAS＊信号がロ
ー、CAS＊及びWE＊信号がハイのとき、有効なACTIVE
（アクティブ）コマンドがコマンド・コントローラ28に
よって始動される。ACTIVEコマンド時でのBA信号の状態
が、何れのバンク・メモリ・アレイを活性化し、アドレ
ス指定すべきかを決定する。ACTIVEコマンド時に、入力
ピンAO〜A10上のアドレス・ビットによって指示された
ような選択されたバンク・メモリ・アレイの行アドレス
を表す値が、クロック・ジェネレータ回路44から生成さ
れたクロック信号に応答して行アドレス・ラッチ42にラ
ッチされる。ラッチされた行アドレスは行マルチプレク
サ46に提供され、該行マルチプレクサ46は、BA信号の状
態に従って、バンク０メモリ・アレイ22に提供すべき行
アドレスを行アドレス・バッファ48に提供するか、或い
は、バンク１メモリ・アレイ24に提供すべき行アドレス
を行アドレス・バッファ50に提供する。行デコーダ52
は、行アドレス・バッファ48から提供された行アドレス
をデコードして、読出し転送動作或いは書込み転送動作
のために、その行アドレスに対応する2,048本の内の１
ライン又は１行を活性化し、これによってバンク０メモ
リ・アレイ22の複数記憶セルの内の対応行を活性化す
る。行デコーダ54も同様にして、行アドレス・バッファ
50中の行アドレスをデコードして、読出し転送動作或い
は書込み転送動作のために、その行アドレスに対応す
る、バンク１メモリ・アレイ24に関する2,048本の内の
１ライン又は１行を活性化し、これによってバンク１メ
モリ・アレイ24の複数記憶セルの内の対応行を活性化す
る。選択されたバンク・メモリの１行がACTIVEコマンド
で活性化した後に、行にアクセスするためには、別のAC
TIVEコマンドがバンク・メモリ・アレイに付与される前
に、後述するPRECHARGEコマンド或いはAUTO−PRECHARGE
コマンドでこのバンク・メモリ・アレイがプリチャージ
されなければならない。
ー、CAS＊及びWE＊信号がハイのとき、有効なACTIVE
（アクティブ）コマンドがコマンド・コントローラ28に
よって始動される。ACTIVEコマンド時でのBA信号の状態
が、何れのバンク・メモリ・アレイを活性化し、アドレ
ス指定すべきかを決定する。ACTIVEコマンド時に、入力
ピンAO〜A10上のアドレス・ビットによって指示された
ような選択されたバンク・メモリ・アレイの行アドレス
を表す値が、クロック・ジェネレータ回路44から生成さ
れたクロック信号に応答して行アドレス・ラッチ42にラ
ッチされる。ラッチされた行アドレスは行マルチプレク
サ46に提供され、該行マルチプレクサ46は、BA信号の状
態に従って、バンク０メモリ・アレイ22に提供すべき行
アドレスを行アドレス・バッファ48に提供するか、或い
は、バンク１メモリ・アレイ24に提供すべき行アドレス
を行アドレス・バッファ50に提供する。行デコーダ52
は、行アドレス・バッファ48から提供された行アドレス
をデコードして、読出し転送動作或いは書込み転送動作
のために、その行アドレスに対応する2,048本の内の１
ライン又は１行を活性化し、これによってバンク０メモ
リ・アレイ22の複数記憶セルの内の対応行を活性化す
る。行デコーダ54も同様にして、行アドレス・バッファ
50中の行アドレスをデコードして、読出し転送動作或い
は書込み転送動作のために、その行アドレスに対応す
る、バンク１メモリ・アレイ24に関する2,048本の内の
１ライン又は１行を活性化し、これによってバンク１メ
モリ・アレイ24の複数記憶セルの内の対応行を活性化す
る。選択されたバンク・メモリの１行がACTIVEコマンド
で活性化した後に、行にアクセスするためには、別のAC
TIVEコマンドがバンク・メモリ・アレイに付与される前
に、後述するPRECHARGEコマンド或いはAUTO−PRECHARGE
コマンドでこのバンク・メモリ・アレイがプリチャージ
されなければならない。
CLK信号の立上がりエッジで、CS＊及びCAS＊信号がロ
ー、RAS＊及びWE＊信号がハイのとき、有効なREADコマ
ンドが始動される。コマンド・コントローラ28からのRE
ADコマンドが、列アドレス・ラッチ56を制御する。列ア
ドレス・ラッチ56は、READコマンドの始動時に、アドレ
ス・ビットAO〜A9を受け取り、BA信号によって選択され
たバンク・メモリ・アレイの列アドレスを表す値を保持
する。列アドレス・ラッチ56は、クロック・ジェネレー
タ58によって生成されたクロック信号に応答してこの列
アドレスをラッチする。アドレス・ピンA10は、READコ
マンド後に、後に詳述するAUTO−PRECHARGE（自動プリ
チャージ）コマンドを自動的に始動すべきかどうかを決
定するコマンド信号の入力経路を提供する。コマンド・
コントローラ28から提供されたREADコマンドはまた、バ
ースト・カウンタ60を始動させることによって、後に詳
述するバースト読出しサイクルを始動する。
ー、RAS＊及びWE＊信号がハイのとき、有効なREADコマ
ンドが始動される。コマンド・コントローラ28からのRE
ADコマンドが、列アドレス・ラッチ56を制御する。列ア
ドレス・ラッチ56は、READコマンドの始動時に、アドレ
ス・ビットAO〜A9を受け取り、BA信号によって選択され
たバンク・メモリ・アレイの列アドレスを表す値を保持
する。列アドレス・ラッチ56は、クロック・ジェネレー
タ58によって生成されたクロック信号に応答してこの列
アドレスをラッチする。アドレス・ピンA10は、READコ
マンド後に、後に詳述するAUTO−PRECHARGE（自動プリ
チャージ）コマンドを自動的に始動すべきかどうかを決
定するコマンド信号の入力経路を提供する。コマンド・
コントローラ28から提供されたREADコマンドはまた、バ
ースト・カウンタ60を始動させることによって、後に詳
述するバースト読出しサイクルを始動する。
列アドレス・バッファ62は、バースト・カウンタ60の
出力を受け取り、列アドレスの現在のカウントを列デコ
ーダ64に提供する。列デコーダ64は1,024×４本のライ
ン又は列の内の４ライン又は４列を活性化して、現在の
列アドレスに対応するセンス増幅器及び入出力（I/O）
ゲーティング回路66と、センス増幅器及び入出力（I/
O）ゲーティング回路68とに提供する。センス増幅器及
びI/0ゲーティング回路66及び68は、アクティブな行デ
コーダ・ライン及びアクティブな列デコーダ・ラインに
よってアドレス指定された記憶セルに記憶されたデータ
を当業界で周知な方法で検出するよう動作し、読出し動
作時に、バンク０メモリ・アレイ22或いはバンク１メモ
リ・アレイ24からこうして選択された４ビット・バイト
・データをそれぞれデータ・アウト・バッファ32に提供
する。データ・アウト・バッファ32は、その被選択４ビ
ット・バイトのデータを入力／出力データ・ピンDQ1〜D
Q4に提供する。
出力を受け取り、列アドレスの現在のカウントを列デコ
ーダ64に提供する。列デコーダ64は1,024×４本のライ
ン又は列の内の４ライン又は４列を活性化して、現在の
列アドレスに対応するセンス増幅器及び入出力（I/O）
ゲーティング回路66と、センス増幅器及び入出力（I/
O）ゲーティング回路68とに提供する。センス増幅器及
びI/0ゲーティング回路66及び68は、アクティブな行デ
コーダ・ライン及びアクティブな列デコーダ・ラインに
よってアドレス指定された記憶セルに記憶されたデータ
を当業界で周知な方法で検出するよう動作し、読出し動
作時に、バンク０メモリ・アレイ22或いはバンク１メモ
リ・アレイ24からこうして選択された４ビット・バイト
・データをそれぞれデータ・アウト・バッファ32に提供
する。データ・アウト・バッファ32は、その被選択４ビ
ット・バイトのデータを入力／出力データ・ピンDQ1〜D
Q4に提供する。
長さ４を有するバースト読出しにおいて、列アドレス
・ラッチ56に記憶された最初の列アドレスを使用して、
バースト読出し動作の最初のバースト・サイクル中に、
センス増幅器及び入出力ゲーティング回路66或いは68を
活性化させる。次いで、次の３クロック・サイクル中
に、バースト・カウンタ60は、シーケンス・タイプによ
って規定されたとおりに、列アドレス・ラッチ56に記憶
された列アドレスからカウント・アップし、次の３つの
データ・メモリ位置を「バースト」又はクロックアウト
する。フルページ・バーストは、BURSTTERMINATION（バ
ースト終了）コマンド或いはPRECHARGEコマンドがコマ
ンド・コントローラ28によって指示されるまで、或いは
他のパースト動作で中断されるまで、ラップ・アラウン
ドし、「バースト」動作を再開し続ける。
・ラッチ56に記憶された最初の列アドレスを使用して、
バースト読出し動作の最初のバースト・サイクル中に、
センス増幅器及び入出力ゲーティング回路66或いは68を
活性化させる。次いで、次の３クロック・サイクル中
に、バースト・カウンタ60は、シーケンス・タイプによ
って規定されたとおりに、列アドレス・ラッチ56に記憶
された列アドレスからカウント・アップし、次の３つの
データ・メモリ位置を「バースト」又はクロックアウト
する。フルページ・バーストは、BURSTTERMINATION（バ
ースト終了）コマンド或いはPRECHARGEコマンドがコマ
ンド・コントローラ28によって指示されるまで、或いは
他のパースト動作で中断されるまで、ラップ・アラウン
ドし、「バースト」動作を再開し続ける。
CLK信号の立上がりエッジで、CS＊、CAS＊、WE＊信号
がロー、RAS＊信号がハイのとき、有効なWRITEコマンド
が始動される。コマンド・コントローラ28から提供され
たWRITEコマンドは、クロック・ジェネレータ58を制御
し、クロック・ジェネレータ58に列アドレス・ラッチ56
を刻時させる。列アドレス・ラッチ56は、WRITEコマン
ドの始動時に、アドレス入力ピンAO〜A9に提供されたア
ドレスによって指示されるとおりに、BA信号の状態によ
って選択されたバンク・メモリ・アレイの列アドレスを
表す値を受け取り、これを保持する。読出し動作と同様
に、WRITEコマンド中、アドレス・ピンA10は、WRITEコ
マンドに続けて後述のAUTO PRECHARGEコマンドを始動
すべきかどうかを選択する追加機能を提供する。バース
ト・カウンタ60は、バースト書込みサイクルを始動す
る。列アドレス・バッファ62は、バースト・カウンタ60
の出力を受け取り、現在の列アドレスを列デコーダ64に
提供する。列デコーダ64は、この列アドレスに対応し
て、センス増幅器及び入出力ゲーティング回路66及び68
に対して1,024×４本のラインの内の４本を活性化し、
その入力されてくる４ビット・バイト・データがバンク
０メモリ・アレイ22或いはバンク１メモリ・アレイ24の
どこに記憶されるべきかを指示する。
がロー、RAS＊信号がハイのとき、有効なWRITEコマンド
が始動される。コマンド・コントローラ28から提供され
たWRITEコマンドは、クロック・ジェネレータ58を制御
し、クロック・ジェネレータ58に列アドレス・ラッチ56
を刻時させる。列アドレス・ラッチ56は、WRITEコマン
ドの始動時に、アドレス入力ピンAO〜A9に提供されたア
ドレスによって指示されるとおりに、BA信号の状態によ
って選択されたバンク・メモリ・アレイの列アドレスを
表す値を受け取り、これを保持する。読出し動作と同様
に、WRITEコマンド中、アドレス・ピンA10は、WRITEコ
マンドに続けて後述のAUTO PRECHARGEコマンドを始動
すべきかどうかを選択する追加機能を提供する。バース
ト・カウンタ60は、バースト書込みサイクルを始動す
る。列アドレス・バッファ62は、バースト・カウンタ60
の出力を受け取り、現在の列アドレスを列デコーダ64に
提供する。列デコーダ64は、この列アドレスに対応し
て、センス増幅器及び入出力ゲーティング回路66及び68
に対して1,024×４本のラインの内の４本を活性化し、
その入力されてくる４ビット・バイト・データがバンク
０メモリ・アレイ22或いはバンク１メモリ・アレイ24の
どこに記憶されるべきかを指示する。
WRITEコマンド動作中に、データは、入出力ピンDQ1〜
DQ4を通してデータ・イン・バッファ30に提供される。
データ・イン・バッファ30は、バンク０メモリ・アレイ
22に対応するラッチ70と、バンク１メモリ・アレイ24に
対応するラッチ72とに、入力書込みデータを提供する。
４ビット・バイトの入力書込みデータは、現在の列アド
レスに対応する活性化された４本のラインに基づいて、
当業界で周知な方法で、ラッチ70或いは72から、センス
増幅器及び入出力ゲーティング回路66或いは68で選択さ
れたバンク・メモリ・アレイに提供される。
DQ4を通してデータ・イン・バッファ30に提供される。
データ・イン・バッファ30は、バンク０メモリ・アレイ
22に対応するラッチ70と、バンク１メモリ・アレイ24に
対応するラッチ72とに、入力書込みデータを提供する。
４ビット・バイトの入力書込みデータは、現在の列アド
レスに対応する活性化された４本のラインに基づいて、
当業界で周知な方法で、ラッチ70或いは72から、センス
増幅器及び入出力ゲーティング回路66或いは68で選択さ
れたバンク・メモリ・アレイに提供される。
長さ４を有するバースト書込み動作中、データの最初
のバイトが、列アドレス・ラッチ56に記憶された列アド
レスによってアドレス指定されたメモリ・アレイ位置に
記憶される。読出しバースト動作と同様に、次いで、次
の３クロック・サイクル中に、バースト・カウンタ60
は、シーケンス・タイプによって規定された通りに、列
ラッチ56に記憶された列アドレスからカウント・アップ
し、次の３つのメモリ位置に記憶されるべきデータを
「バースト」又はクロック・インする。フルページ・バ
ーストは、BURST TERMINATIONコマンド或いはPRECHARG
Eコマンドによって終了されるまで、或いは他のパース
ト動作で中断されるまで、ラップ・アラウンドしデータ
の書込みを継続する。
のバイトが、列アドレス・ラッチ56に記憶された列アド
レスによってアドレス指定されたメモリ・アレイ位置に
記憶される。読出しバースト動作と同様に、次いで、次
の３クロック・サイクル中に、バースト・カウンタ60
は、シーケンス・タイプによって規定された通りに、列
ラッチ56に記憶された列アドレスからカウント・アップ
し、次の３つのメモリ位置に記憶されるべきデータを
「バースト」又はクロック・インする。フルページ・バ
ーストは、BURST TERMINATIONコマンド或いはPRECHARG
Eコマンドによって終了されるまで、或いは他のパース
ト動作で中断されるまで、ラップ・アラウンドしデータ
の書込みを継続する。
バースト読出し動作及びバースト書込み動作は、SET
MODE REGISTERコマンド中にプログラム可能なモード
・レジスタ40内に規定されたバースト・モードによって
制御される。バースト動作は、読出し或いは書込みアク
セス中における、指定されたメモリ・アレイ位置から
の、或いはこれに対する連続するデータ・フローを提供
するものである。SDRAM20の一実施例では、長さが２、
４、８、或いはフルページ（1,024）サイクルのバース
トを、モード・レジスタ40にプログラムすることが可能
である。本発明の一実施例において、バースト読出し／
シングル書込みモードは、書込み動作を１バースト長さ
として許容し、しかも、読出し動作を、モード・レジス
タ40に規定された通りのプログラムされたバースト長さ
とすることを許容するものである。
MODE REGISTERコマンド中にプログラム可能なモード
・レジスタ40内に規定されたバースト・モードによって
制御される。バースト動作は、読出し或いは書込みアク
セス中における、指定されたメモリ・アレイ位置から
の、或いはこれに対する連続するデータ・フローを提供
するものである。SDRAM20の一実施例では、長さが２、
４、８、或いはフルページ（1,024）サイクルのバース
トを、モード・レジスタ40にプログラムすることが可能
である。本発明の一実施例において、バースト読出し／
シングル書込みモードは、書込み動作を１バースト長さ
として許容し、しかも、読出し動作を、モード・レジス
タ40に規定された通りのプログラムされたバースト長さ
とすることを許容するものである。
加えて、バースト・シーケンスは、SET MODE REGIS
TERコマンド中にモード・レジスタ40にプログラムされ
るプログラマブル機能である。一般に、順次シーケンス
或いはインタリービング（交錯）・シーケンスを含む２
種類のバースト・シーケンスが選択可能である。シーケ
ンシャル・シーケンスは、２つのバンク・メモリ・アレ
イの１つの中の連続した位置をバーストする。インタリ
ービング・シーケンスは、バンク０メモリ・アレイ22と
バンク１メモリ・アレイ24との間を交錯（インタリー
ブ）する。SDRAM20の一実施例では、シーケンシャル・
シーケンス及びインタリービング・シーケンスは２、
４、及び８サイクルのバーストをサポートする。この実
施例では、シーケンシャル・シーケンスは、フルページ
長のバースト・サイクルをサポートする。
TERコマンド中にモード・レジスタ40にプログラムされ
るプログラマブル機能である。一般に、順次シーケンス
或いはインタリービング（交錯）・シーケンスを含む２
種類のバースト・シーケンスが選択可能である。シーケ
ンシャル・シーケンスは、２つのバンク・メモリ・アレ
イの１つの中の連続した位置をバーストする。インタリ
ービング・シーケンスは、バンク０メモリ・アレイ22と
バンク１メモリ・アレイ24との間を交錯（インタリー
ブ）する。SDRAM20の一実施例では、シーケンシャル・
シーケンス及びインタリービング・シーケンスは２、
４、及び８サイクルのバーストをサポートする。この実
施例では、シーケンシャル・シーケンスは、フルページ
長のバースト・サイクルをサポートする。
CLK信号のポジティブ・ゴーイング・エッジで、C
S＊、WE＊、RAS＊信号がロー、CAS＊信号がハイのと
き、コマンド・コントローラは、有効なPRECHARGEコマ
ンドを始動する。PRECHARGEコマンド動作は、PRECHARGE
コマンド始動時のBA信号の状態によって、選択されたバ
ンク・メモリ・アレイを不活性化し、プリチャージす
る。このようにして、以前にアクセスされた行は不活性
化され、プリチャージされて、この行がリフレッシュさ
れたり、或いは別の行がアクセスされたりすることがで
きるようになる。バンク・メモリ・アレイがプリチャー
ジされた後は、このバンク・メモリ・アレイはアイドル
状態となり、このバンク・メモリ・アレイに別のREADコ
マンド或いはWRITEコマンドが発せられる際にはこれに
先立って、このバンク・メモリ・アレイを活性化しなけ
ればならない。SDRAM20のこの好適実施例では、同じ行
にアクセスしているかぎり、複数のREADコマンド及びWR
ITEコマンドを実行するのに、それぞれのコマンドの間
にプリチャージを実行する必要がない。
S＊、WE＊、RAS＊信号がロー、CAS＊信号がハイのと
き、コマンド・コントローラは、有効なPRECHARGEコマ
ンドを始動する。PRECHARGEコマンド動作は、PRECHARGE
コマンド始動時のBA信号の状態によって、選択されたバ
ンク・メモリ・アレイを不活性化し、プリチャージす
る。このようにして、以前にアクセスされた行は不活性
化され、プリチャージされて、この行がリフレッシュさ
れたり、或いは別の行がアクセスされたりすることがで
きるようになる。バンク・メモリ・アレイがプリチャー
ジされた後は、このバンク・メモリ・アレイはアイドル
状態となり、このバンク・メモリ・アレイに別のREADコ
マンド或いはWRITEコマンドが発せられる際にはこれに
先立って、このバンク・メモリ・アレイを活性化しなけ
ればならない。SDRAM20のこの好適実施例では、同じ行
にアクセスしているかぎり、複数のREADコマンド及びWR
ITEコマンドを実行するのに、それぞれのコマンドの間
にプリチャージを実行する必要がない。
SDRAM20の好適一実施例において、PRECHARGEコマンド
は、どちらか一方或いは両方のバンクをプリチャージす
ることができる。PRECHARGEコマンドの始動時にアドレ
ス入力ピンA10の値がローにレジスタされている場合
に、個々のバンクのプリチャージが実行される。個々の
バンクのプリチャージの際、BA信号の状態が、どちらの
バンクがプリチャージされるかを規定する。PRECHARGE
コマンドの始動時にA10がハイにレジスタされている場
合は、両方のバンクがプリチャージされる。PRECHARGE
コマンドの始動時にA10がハイにレジスタされている場
合、BAは「ドント・ケア（don't care）」とみなされ
る。
は、どちらか一方或いは両方のバンクをプリチャージす
ることができる。PRECHARGEコマンドの始動時にアドレ
ス入力ピンA10の値がローにレジスタされている場合
に、個々のバンクのプリチャージが実行される。個々の
バンクのプリチャージの際、BA信号の状態が、どちらの
バンクがプリチャージされるかを規定する。PRECHARGE
コマンドの始動時にA10がハイにレジスタされている場
合は、両方のバンクがプリチャージされる。PRECHARGE
コマンドの始動時にA10がハイにレジスタされている場
合、BAは「ドント・ケア（don't care）」とみなされ
る。
ACTIVE、READ、WRITE、或いはPRECHARGEコマンドの何
れの場合の間でも、どのバンク・メモリ・アレイにアク
セスすべきかは、そのコマンド始動時のBA信号のレジス
タ記録によって決定される。BA信号の値がローにレジス
タされている場合、バンク０メモリ・アレイ22が選択さ
れ、BA信号の値がハイにレジスタされている場合、バン
ク１メモリ・アレイ24が選択される。前述のように、PR
ECHARGEコマンド時に、BA信号がどのバンクを選択する
かを決定するのは、入力ピンA10の値がローである場合
だけである。PRECHARGEコマンド時に入力ピンA10の値が
ハイの場合は、BAは「ドント・ケア」となる。
れの場合の間でも、どのバンク・メモリ・アレイにアク
セスすべきかは、そのコマンド始動時のBA信号のレジス
タ記録によって決定される。BA信号の値がローにレジス
タされている場合、バンク０メモリ・アレイ22が選択さ
れ、BA信号の値がハイにレジスタされている場合、バン
ク１メモリ・アレイ24が選択される。前述のように、PR
ECHARGEコマンド時に、BA信号がどのバンクを選択する
かを決定するのは、入力ピンA10の値がローである場合
だけである。PRECHARGEコマンド時に入力ピンA10の値が
ハイの場合は、BAは「ドント・ケア」となる。
被選択バンク・メモリ・アレイの行がACTIVEコマンド
で選択されると、バンク・メモリ・アレイのこの行は活
性化され、PRECHARGEコマンドがこの選択されたバンク
・メモリ・アレイに発せられるまでは活性化状態であり
続ける。言い換えると、RAS＊信号が外部から一旦レジ
スタされると、選択されたバンク・メモリ・アレイに内
部的に生成されたRAS＊信号は、PRECHARGEコマンドが提
供されるまでアクティブであり続ける。READコマンド及
びWRITEコマンドの後に、PRECHARGEコマンドを行う必要
は必ずしもないが、バンク・メモリ・アレイは、新しい
行アドレスをレジスタする前にプリチャージされなけれ
ばならない。バンク・メモリ・アレイ内の行を選択する
ときには、もう一方のバンク・メモリ・アレイは、READ
コマンド及びWRITEコマンドが２つのバンク・メモリ・
アレイ間でインタリーブできるように、アクティブのま
まであり続けることができる。
で選択されると、バンク・メモリ・アレイのこの行は活
性化され、PRECHARGEコマンドがこの選択されたバンク
・メモリ・アレイに発せられるまでは活性化状態であり
続ける。言い換えると、RAS＊信号が外部から一旦レジ
スタされると、選択されたバンク・メモリ・アレイに内
部的に生成されたRAS＊信号は、PRECHARGEコマンドが提
供されるまでアクティブであり続ける。READコマンド及
びWRITEコマンドの後に、PRECHARGEコマンドを行う必要
は必ずしもないが、バンク・メモリ・アレイは、新しい
行アドレスをレジスタする前にプリチャージされなけれ
ばならない。バンク・メモリ・アレイ内の行を選択する
ときには、もう一方のバンク・メモリ・アレイは、READ
コマンド及びWRITEコマンドが２つのバンク・メモリ・
アレイ間でインタリーブできるように、アクティブのま
まであり続けることができる。
バンク・メモリ・アレイのプリチャージは、SDRAM20
の二重バンク構造のためにほとんどの場合隠される。プ
リチャージを隠すため、アクセスされているバンク・メ
モリ・アレイがバースト・モードにある間に、アクセス
されていないバンク・メモリ・アレイにPRECHARGEコマ
ンドが発せられる。
の二重バンク構造のためにほとんどの場合隠される。プ
リチャージを隠すため、アクセスされているバンク・メ
モリ・アレイがバースト・モードにある間に、アクセス
されていないバンク・メモリ・アレイにPRECHARGEコマ
ンドが発せられる。
同じバンク内での読出し動作中、１つの行から別の行
へ移るときには、プリチャージ時間TRPの多くは依然と
して隠される。読出し動作時、読出し待ち時間が２クロ
ック以上の場合、PRECHARGEコマンドを、最後のデータ
・アウトの最大１クロック・サイクル前に始動すること
ができる。読出し待ち時間が１クロックの場合には、最
後のデータ・アウトが使用可能である時にのみ、PRECHA
RGEコマンドは発せられる。いずれにせよ、最後のデー
タ・アウトが有効に保持されているサイクルの間に、少
なくとも１クロック・サイクルのプリチャージ時間TRP
が必ず発生する。すなわち、読出し待ち時間が２クロッ
ク・サイクル以上ならば、２クロック・サイクルのプリ
チャージ時間TRPうちの１クロック・サイクル、或いは
３クロック・サイクルのうちの２クロック・サイクルを
隠すことができる。これ以外では、１クロックのプリチ
ャージのみが隠される。
へ移るときには、プリチャージ時間TRPの多くは依然と
して隠される。読出し動作時、読出し待ち時間が２クロ
ック以上の場合、PRECHARGEコマンドを、最後のデータ
・アウトの最大１クロック・サイクル前に始動すること
ができる。読出し待ち時間が１クロックの場合には、最
後のデータ・アウトが使用可能である時にのみ、PRECHA
RGEコマンドは発せられる。いずれにせよ、最後のデー
タ・アウトが有効に保持されているサイクルの間に、少
なくとも１クロック・サイクルのプリチャージ時間TRP
が必ず発生する。すなわち、読出し待ち時間が２クロッ
ク・サイクル以上ならば、２クロック・サイクルのプリ
チャージ時間TRPうちの１クロック・サイクル、或いは
３クロック・サイクルのうちの２クロック・サイクルを
隠すことができる。これ以外では、１クロックのプリチ
ャージのみが隠される。
同じバンク・メモリ・アレイがWRITEコマンドからPRE
CHARGEコマンドに移行するときに、WRITEコマンドは、
最後のデータ・イン要素からPRECHARGEコマンドの始動
までに書込みリカバリ時間（TWR）を必要とする。
CHARGEコマンドに移行するときに、WRITEコマンドは、
最後のデータ・イン要素からPRECHARGEコマンドの始動
までに書込みリカバリ時間（TWR）を必要とする。
AUTO−PRECHARGEコマンドは、SDRAM20の非持続性の機
能であり、PRECHARGEコマンドに関して前述した個々の
バンク・プリチャージ機能の全てを同じように実行す
る。SDRAM20の好適実施例のAUTO−PRECHARGEコマンドの
機能により、ユーザが、READコマンド或いはWRITEコマ
ンドの終了後にプリチャージを自動的に実行するREADコ
マンド或いはWRITEコマンドをプログラムすることが可
能となる。
能であり、PRECHARGEコマンドに関して前述した個々の
バンク・プリチャージ機能の全てを同じように実行す
る。SDRAM20の好適実施例のAUTO−PRECHARGEコマンドの
機能により、ユーザが、READコマンド或いはWRITEコマ
ンドの終了後にプリチャージを自動的に実行するREADコ
マンド或いはWRITEコマンドをプログラムすることが可
能となる。
AUTO−PRECHARGEコマンド機能を使用することによっ
て、SDRAM20の機能動作中に手動でPRECHARGEコマンドを
発する必要がなくなる。AUTO−PRECHARGEコマンドは、
バースト・サイクル内の最も早い有効な段階に確実にプ
リチャージを始動させる。ユーザは、プリチャージ時間
（TRP）が終了するまで別のコマンドを発することがで
きない。したがって、AUTO−PRECHARGEコマンドがSDRAM
20に使用されるときには、TRPが終了するまで、被選択
バンク・メモリ・アレイに再びアクセスすることが禁止
される。例えば、２サイクルの読出しが選択され、TRP
を満たすために３クロック周期が必要な場合、バースト
動作終了後２クロックの間はバンク・メモリ・アレイに
アクセスすることができない。例えば、４サイクルのバ
ーストがプログラムされ、TRPを満たすために３クロッ
ク周期が必要な場合、読出し待ち時間が２クロック以上
であれば、バースト終了後１クロック・サイクルの間は
バンク・メモリ・アレイにアクセスすることができず、
読出し待ち時間が前記以外であれば、バースト・サイク
ル終了後２クロックの間はバンク・メモリ・アレイにア
クセスすることができない。
て、SDRAM20の機能動作中に手動でPRECHARGEコマンドを
発する必要がなくなる。AUTO−PRECHARGEコマンドは、
バースト・サイクル内の最も早い有効な段階に確実にプ
リチャージを始動させる。ユーザは、プリチャージ時間
（TRP）が終了するまで別のコマンドを発することがで
きない。したがって、AUTO−PRECHARGEコマンドがSDRAM
20に使用されるときには、TRPが終了するまで、被選択
バンク・メモリ・アレイに再びアクセスすることが禁止
される。例えば、２サイクルの読出しが選択され、TRP
を満たすために３クロック周期が必要な場合、バースト
動作終了後２クロックの間はバンク・メモリ・アレイに
アクセスすることができない。例えば、４サイクルのバ
ーストがプログラムされ、TRPを満たすために３クロッ
ク周期が必要な場合、読出し待ち時間が２クロック以上
であれば、バースト終了後１クロック・サイクルの間は
バンク・メモリ・アレイにアクセスすることができず、
読出し待ち時間が前記以外であれば、バースト・サイク
ル終了後２クロックの間はバンク・メモリ・アレイにア
クセスすることができない。
１クロックの場合には、最後のデータ・アウトが使用
可能である時にのみ、PRECHARGEコマンドは発せられ
る。いずれにせよ、最後のデータ・アウトが有効に保持
されているサイクルの間に、少なくとも１クロック・サ
イクルのプリチャージ時間TRPが必す発生する。すなわ
ち、読出し待ち時間が２クロック・サイクル以上なら
ば、２クロック・サイクルのプリチャージ時間TRPうち
の１クロック・サイクル、或いは３クロック・サイクル
のうちの２クロック・サイクルを隠すことができる。こ
れ以外では、１クロックのプリチャージのみが隠され
る。
可能である時にのみ、PRECHARGEコマンドは発せられ
る。いずれにせよ、最後のデータ・アウトが有効に保持
されているサイクルの間に、少なくとも１クロック・サ
イクルのプリチャージ時間TRPが必す発生する。すなわ
ち、読出し待ち時間が２クロック・サイクル以上なら
ば、２クロック・サイクルのプリチャージ時間TRPうち
の１クロック・サイクル、或いは３クロック・サイクル
のうちの２クロック・サイクルを隠すことができる。こ
れ以外では、１クロックのプリチャージのみが隠され
る。
同じバンク・メモリ・アレイがWRITEコマンドからPRE
CHARGEコマンドに移行するときに、WRITEコマンドは、
最後のデータ・イン要素からPRECHARGEコマンドの始動
までに書込みリカバリ時間（TWR）を必要とする。
CHARGEコマンドに移行するときに、WRITEコマンドは、
最後のデータ・イン要素からPRECHARGEコマンドの始動
までに書込みリカバリ時間（TWR）を必要とする。
AUTO−PRECHARGEコマンドは、SDRAM20の非持続性の機
能であり、PRECHARGEコマンドに関して前述した個々の
バンク・プリチャージ機能の全てを同じように実行す
る。SDRAM20の好適実施例のAUTO−PRECHARGEコマンドの
機能により、ユーザが、READコマンド或いはWRITEコマ
ンドの終了後にプリチャージを自動的に実行するREADコ
マンド或いはWRITEコマンドをプログラムすることが可
能となる。
能であり、PRECHARGEコマンドに関して前述した個々の
バンク・プリチャージ機能の全てを同じように実行す
る。SDRAM20の好適実施例のAUTO−PRECHARGEコマンドの
機能により、ユーザが、READコマンド或いはWRITEコマ
ンドの終了後にプリチャージを自動的に実行するREADコ
マンド或いはWRITEコマンドをプログラムすることが可
能となる。
AUTO−PRECHARGEコマンド機能を使用することによっ
て、SDRAM20の機能動作中に手動でPRECHARGEコマンドを
発する必要がなくなる。AUTO−PRECHARGEコマンドは、
バースト・サイクル内の最も早い有効な段階に確実にプ
リチャージを始動させる。ユーザは、プリチャージ時間
（TRP）が終了するまで別のコマンドを発することがで
きない。したがって、AUTO−PRECHARGEコマンドがSDRAM
20に使用されるときには、TRPが終了するまで、被選択
バンク・メモリ・アレイに再びアクセスすることが禁止
される。例えば、２サイクルの読出しが選択され、TRP
を満たすために３クロック周期が必要な場合、バースト
動作終了後２クロックの間はバンク・メモリ・アレイに
アクセスすることができない。例えば、４サイクルのバ
ーストがプログラムされ、TRPを満たすために３クロッ
ク周期が必要な場合、読出し待ち時間が２クロック以上
であれば、バースト終了後１クロック・サイクルの間は
バンク・メモリ・アレイにアクセスすることができず、
読出し待ち時間が前記以外であれば、バースト・サイク
ル終了後２クロックの間はバンク・メモリ・アレイにア
クセスすることができない。
て、SDRAM20の機能動作中に手動でPRECHARGEコマンドを
発する必要がなくなる。AUTO−PRECHARGEコマンドは、
バースト・サイクル内の最も早い有効な段階に確実にプ
リチャージを始動させる。ユーザは、プリチャージ時間
（TRP）が終了するまで別のコマンドを発することがで
きない。したがって、AUTO−PRECHARGEコマンドがSDRAM
20に使用されるときには、TRPが終了するまで、被選択
バンク・メモリ・アレイに再びアクセスすることが禁止
される。例えば、２サイクルの読出しが選択され、TRP
を満たすために３クロック周期が必要な場合、バースト
動作終了後２クロックの間はバンク・メモリ・アレイに
アクセスすることができない。例えば、４サイクルのバ
ーストがプログラムされ、TRPを満たすために３クロッ
ク周期が必要な場合、読出し待ち時間が２クロック以上
であれば、バースト終了後１クロック・サイクルの間は
バンク・メモリ・アレイにアクセスすることができず、
読出し待ち時間が前記以外であれば、バースト・サイク
ル終了後２クロックの間はバンク・メモリ・アレイにア
クセスすることができない。
同じバンク・メモリ・アレイがアクセスされていると
き、書込み動作は、最後のデータ・イン要素からPRECHA
RGEコマンドの始動までの書込みリカバリ時間（TWR）を
必要とする。したがって、最後のデータ・イン要素から
TWR＋TRPの間はバンク・メモリ・アレイに再アクセスす
ることができない。
き、書込み動作は、最後のデータ・イン要素からPRECHA
RGEコマンドの始動までの書込みリカバリ時間（TWR）を
必要とする。したがって、最後のデータ・イン要素から
TWR＋TRPの間はバンク・メモリ・アレイに再アクセスす
ることができない。
読出し待ち時間は、SET MODE REGISTERコマンド中
にモード・レジスタ40に規定されるSDRAM20のプログラ
ム可能な機能である。一般に、１、２、及び３クロック
の読出し待ち時間が使用可能である。読出し待ち時間
は、システム・クロックの速度とは無関係に、このクロ
ックでデータが使用可能になることを保証するものであ
る。データは、システム・クロックの周波数に応じて読
出し待ち時間より最大１クロック・サイクル短い時間で
入出力ピンDQ1〜DQ4上で使用可能になる。最小アクセス
時間より大きなサイクル速度でプログラムされた２クロ
ックの読出し待ち時間は、最初のクロックのほぼ直後に
データを提供する。
にモード・レジスタ40に規定されるSDRAM20のプログラ
ム可能な機能である。一般に、１、２、及び３クロック
の読出し待ち時間が使用可能である。読出し待ち時間
は、システム・クロックの速度とは無関係に、このクロ
ックでデータが使用可能になることを保証するものであ
る。データは、システム・クロックの周波数に応じて読
出し待ち時間より最大１クロック・サイクル短い時間で
入出力ピンDQ1〜DQ4上で使用可能になる。最小アクセス
時間より大きなサイクル速度でプログラムされた２クロ
ックの読出し待ち時間は、最初のクロックのほぼ直後に
データを提供する。
アイドル状態或いは待ち状態の間に他の不必要なコマ
ンドがレジスタされることを防ぐために、ノー・オペレ
ーション（NOP）コマンドをSDRAM20に提供することがで
きる。
ンドがレジスタされることを防ぐために、ノー・オペレ
ーション（NOP）コマンドをSDRAM20に提供することがで
きる。
４サイクル・バースト読出し動作を第２図のタイミン
グ図に示す。図示のとおり、システム・クロックのサイ
クル時間は、tCKで示されている。ACTIVEコマンドの始
動からREADコマンドの始動まで時間はtRCDで表示され、
時刻t0から時刻t2までの２クロック・サイクルとなって
いる。第２図に示すとおり、読出しバースト転送サイク
ル全体の期間はtRCで表され、９クロック・サイクルで
ある。第２図に示すとおり、行アドレス・ストローブが
活性であるACTIVEコマンド全体の期間はtRASで表され、
４クロック・サイクルである。各サイクル・バーストの
READアクセス時間はtACで表されている。第２図に示す
とおり、READコマンドの始動からDQの最初のクロック・
データ・アウト・サイクルまでの時間はtAAで表され
る。これは列アドレス・ストローブ待ち時間を表すもの
であり、２クロック期間である。第２図に示すとおり、
PRECHARGEコマンド期間（TRP）は３システム・クロック
・サイクルである。
グ図に示す。図示のとおり、システム・クロックのサイ
クル時間は、tCKで示されている。ACTIVEコマンドの始
動からREADコマンドの始動まで時間はtRCDで表示され、
時刻t0から時刻t2までの２クロック・サイクルとなって
いる。第２図に示すとおり、読出しバースト転送サイク
ル全体の期間はtRCで表され、９クロック・サイクルで
ある。第２図に示すとおり、行アドレス・ストローブが
活性であるACTIVEコマンド全体の期間はtRASで表され、
４クロック・サイクルである。各サイクル・バーストの
READアクセス時間はtACで表されている。第２図に示す
とおり、READコマンドの始動からDQの最初のクロック・
データ・アウト・サイクルまでの時間はtAAで表され
る。これは列アドレス・ストローブ待ち時間を表すもの
であり、２クロック期間である。第２図に示すとおり、
PRECHARGEコマンド期間（TRP）は３システム・クロック
・サイクルである。
第２図に示すとおり、ACTIVEコマンドはコマンド・コ
ントローラ28によって時刻t0に始動される。対応するRE
ADコマンドは時刻t2に始動される。最初のサイクル・バ
ースト・データは時刻t4に出力される。４回のサイクル
・データ・バーストの最終のバーストは時刻t7に出力さ
れる。時刻t6で、最後から２番目のデータ・バーストが
出力されるとき、PRECHARGEコマンドが始動され、時刻t
6でのPRECHARGEコマンドから３クロック・サイクル遅れ
て、次のACTIVEコマンドが時刻t9に始動される。
ントローラ28によって時刻t0に始動される。対応するRE
ADコマンドは時刻t2に始動される。最初のサイクル・バ
ースト・データは時刻t4に出力される。４回のサイクル
・データ・バーストの最終のバーストは時刻t7に出力さ
れる。時刻t6で、最後から２番目のデータ・バーストが
出力されるとき、PRECHARGEコマンドが始動され、時刻t
6でのPRECHARGEコマンドから３クロック・サイクル遅れ
て、次のACTIVEコマンドが時刻t9に始動される。
４サイクル書込み転送動作を第３図のタイミング図に
示す。第３図のタイミング図は、４サイクル読出しバー
スト転送動作を示す第２図のタイミング図とよく似てい
る。よって、WRITEコマンドとREADコマンドの間の違い
のみを以下に説明する。書込み動作時の、データ・イン
・セットアップ時間はtDSで表され、データ・イン・ホ
ールド時間はtDHで表されている。書込みリカバリ時間
はTWRで示され、第３図の時刻t5〜時刻t6の間の１クロ
ック・サイクルである。
示す。第３図のタイミング図は、４サイクル読出しバー
スト転送動作を示す第２図のタイミング図とよく似てい
る。よって、WRITEコマンドとREADコマンドの間の違い
のみを以下に説明する。書込み動作時の、データ・イン
・セットアップ時間はtDSで表され、データ・イン・ホ
ールド時間はtDHで表されている。書込みリカバリ時間
はTWRで示され、第３図の時刻t5〜時刻t6の間の１クロ
ック・サイクルである。
WRITEコマンドがt2で始動されてから、４回のデータ
・バーストがバンク・メモリ・アレイの１つに書き込ま
れ、書込みリカバリ時間が終了するまでの時間は、第３
図の時刻t2〜時刻t6の間の４クロック・サイクルであ
る。したがって、４サイクル読出し・バースト転送動作
と同様に、４サイクル書込みバースト転送動作のコマン
ド全体の期間（tRC）はやはり９クロック・サイクルと
なる。
・バーストがバンク・メモリ・アレイの１つに書き込ま
れ、書込みリカバリ時間が終了するまでの時間は、第３
図の時刻t2〜時刻t6の間の４クロック・サイクルであ
る。したがって、４サイクル読出し・バースト転送動作
と同様に、４サイクル書込みバースト転送動作のコマン
ド全体の期間（tRC）はやはり９クロック・サイクルと
なる。
第２図及び第３図はともに４サイクル・バースト転送
動作を表すものであるが、前述のとおり、SDRAM20は、
２、４、８、或いはフルページ・サイクルのバースト動
作を実行するようにプログラムできることが好ましいの
であり、本発明は４バースト転送動作に限定されるもの
ではない。
動作を表すものであるが、前述のとおり、SDRAM20は、
２、４、８、或いはフルページ・サイクルのバースト動
作を実行するようにプログラムできることが好ましいの
であり、本発明は４バースト転送動作に限定されるもの
ではない。
実際のPRECHARGEコマンドを発する必要のない、AUTO
−PRECHARGEコマンドを自動的に発するようにプログラ
ムされたREADコマンドを利用する４サイクル読出し・バ
ースト転送動作を第４図のタイミング図に示す。AUTO−
PRECHARGEコマンドが時刻t6で内部的に実行されるた
め、時刻t6で、PRECHARGEコマンドに代わってNOPコマン
ドが発せられる以外は、第４図は第２図と同様である。
第３図を同様に修正して、WRITEコマンドに続いてAUTO
−PRECHARGEコマンドを示すことが可能である。
−PRECHARGEコマンドを自動的に発するようにプログラ
ムされたREADコマンドを利用する４サイクル読出し・バ
ースト転送動作を第４図のタイミング図に示す。AUTO−
PRECHARGEコマンドが時刻t6で内部的に実行されるた
め、時刻t6で、PRECHARGEコマンドに代わってNOPコマン
ドが発せられる以外は、第４図は第２図と同様である。
第３図を同様に修正して、WRITEコマンドに続いてAUTO
−PRECHARGEコマンドを示すことが可能である。
システム・クロック（CLK）信号の多くの周波数で、P
RECHARGEコマンドの実行時間（TRP）と、読出しアドレ
ス・ストローブから列アドレス・ストローブまでの遅延
時間（tRCD）とは、SDRAMの一般的なタイミング仕様を
満足しない。遅延tRCDは、ACTIVEコマンドの始動からRE
ADコマンド或いはWRITEコマンドの始動までの時間を表
す。より速い周波数のCLK信号、或いはより低速のSDRAM
では、tRP及びtRCDに要する合計時間は、２つ（tRP及び
tRCD）を単一のパラメータとして実現できる場合と比べ
て、１クロック・サイクル又は１システム・クロック・
サイクル（tCK）余計にかかり、そのため待ちサイクル
が生じる。
RECHARGEコマンドの実行時間（TRP）と、読出しアドレ
ス・ストローブから列アドレス・ストローブまでの遅延
時間（tRCD）とは、SDRAMの一般的なタイミング仕様を
満足しない。遅延tRCDは、ACTIVEコマンドの始動からRE
ADコマンド或いはWRITEコマンドの始動までの時間を表
す。より速い周波数のCLK信号、或いはより低速のSDRAM
では、tRP及びtRCDに要する合計時間は、２つ（tRP及び
tRCD）を単一のパラメータとして実現できる場合と比べ
て、１クロック・サイクル又は１システム・クロック・
サイクル（tCK）余計にかかり、そのため待ちサイクル
が生じる。
READコマンド或いはWRITEコマンドに続いてPRECHARGE
コマンド或いはAUTO−PRECHARGEコマンドが実行されるR
EADコマンド或いはWRITEコマンドでは、TRPにtRCDを加
えた合計時間が非常に大きくなるという前述の問題は、
追加の待ちサイクルにつながる可能性がある。例えば、
第２図乃至第４図で、時刻t6でのPRECHARGEコマンドの
始動と時刻t9でのACTIVEコマンドの始動の間に、時刻t7
及び時刻t8で発せられる２つのNOPコマンドが、時刻t1
で発せられるNOPコマンドのようなACTIVEコマンドと次
のREADコマンドの間のNOPコマンドに加わって、TRPにt
RCDを加えた合計時間を包含するには十分ではない。こ
うした場合、PRECHARGEコマンドとACTIVEコマンドの間
に、第２図乃至第４図の時刻t9などで、全転送動作サイ
クルに追加の待ちサイクルを加えるACTIVEコマンドの代
わりに追加のNOPコマンドを挿入する必要がある。例え
ば、システム・クロック・サイクルtCKが10ナノ秒、PRE
CHARGEコマンドを実行する実内部時間が34ナノ秒、ACTI
VEコマンドの始動とREADコマンド或いはWRITEコマンド
の始動の間の実内部時間が14ナノ秒である場合、34ナノ
秒の時間は、４クロック、すなわち時間TRPの40ナノ秒
に増加され、14ナノ秒のtRCDが、２クロック・サイクル
すなわち20ナノ秒になる。
コマンド或いはAUTO−PRECHARGEコマンドが実行されるR
EADコマンド或いはWRITEコマンドでは、TRPにtRCDを加
えた合計時間が非常に大きくなるという前述の問題は、
追加の待ちサイクルにつながる可能性がある。例えば、
第２図乃至第４図で、時刻t6でのPRECHARGEコマンドの
始動と時刻t9でのACTIVEコマンドの始動の間に、時刻t7
及び時刻t8で発せられる２つのNOPコマンドが、時刻t1
で発せられるNOPコマンドのようなACTIVEコマンドと次
のREADコマンドの間のNOPコマンドに加わって、TRPにt
RCDを加えた合計時間を包含するには十分ではない。こ
うした場合、PRECHARGEコマンドとACTIVEコマンドの間
に、第２図乃至第４図の時刻t9などで、全転送動作サイ
クルに追加の待ちサイクルを加えるACTIVEコマンドの代
わりに追加のNOPコマンドを挿入する必要がある。例え
ば、システム・クロック・サイクルtCKが10ナノ秒、PRE
CHARGEコマンドを実行する実内部時間が34ナノ秒、ACTI
VEコマンドの始動とREADコマンド或いはWRITEコマンド
の始動の間の実内部時間が14ナノ秒である場合、34ナノ
秒の時間は、４クロック、すなわち時間TRPの40ナノ秒
に増加され、14ナノ秒のtRCDが、２クロック・サイクル
すなわち20ナノ秒になる。
前述の例では、プリチャージの実内部時間に行アドレ
スが使用可能となるのに必要な実内部時間を加えた時間
は、14ナノ秒プラス34ナノ秒で、合わせて48ナノ秒とな
り、５クロック・サイクルよりわずかに短いものとな
る。それにもかかわらず、前述のとおり、従来技術のSD
RAMでは、PRECHARGEコマンドの始動からREADコマンド或
いはWRITEコマンドの始動までに60ナノ秒、すなわち６
クロック・サイクルが必要であった。本発明のSDRAM20
は、ACTIVEコマンドを１サイクル早く、例えば時刻t9で
始動させることによって、この問題を解決する。この早
い時期のACTIVEコマンドの始動を可能とするために、指
示回路80は、コマンド・コントローラ28からのPRECHARG
Eコマンドに応答して、PRECHARGEが内部的に終了すると
PRECHARGE完了信号をライン82に発行する。ACTIVEコマ
ンドがコマンド・コントローラ28によって始動されたと
き、クロック・ジェネレータ44は、アドレス入力ピンAO
〜A10からの入力された行アドレスを行アドレス・ラッ
チ42にラッチしている。しかし、行アドレス42は、ライ
ン82からのPRECHARGE完了信号によって指示される内部
プリチャージ動作の完了まで、内部的に行アドレスを保
持する。このようにして、無駄な待ちサイクルは排除さ
れる。
スが使用可能となるのに必要な実内部時間を加えた時間
は、14ナノ秒プラス34ナノ秒で、合わせて48ナノ秒とな
り、５クロック・サイクルよりわずかに短いものとな
る。それにもかかわらず、前述のとおり、従来技術のSD
RAMでは、PRECHARGEコマンドの始動からREADコマンド或
いはWRITEコマンドの始動までに60ナノ秒、すなわち６
クロック・サイクルが必要であった。本発明のSDRAM20
は、ACTIVEコマンドを１サイクル早く、例えば時刻t9で
始動させることによって、この問題を解決する。この早
い時期のACTIVEコマンドの始動を可能とするために、指
示回路80は、コマンド・コントローラ28からのPRECHARG
Eコマンドに応答して、PRECHARGEが内部的に終了すると
PRECHARGE完了信号をライン82に発行する。ACTIVEコマ
ンドがコマンド・コントローラ28によって始動されたと
き、クロック・ジェネレータ44は、アドレス入力ピンAO
〜A10からの入力された行アドレスを行アドレス・ラッ
チ42にラッチしている。しかし、行アドレス42は、ライ
ン82からのPRECHARGE完了信号によって指示される内部
プリチャージ動作の完了まで、内部的に行アドレスを保
持する。このようにして、無駄な待ちサイクルは排除さ
れる。
本発明の一実施例では、指示回路80は、内部タイマに
基づいて、時刻t6などの、PRECHARGEコマンド或いはAUT
O−PRECHARGEコマンドの始めから時間を計り始めるタイ
ム・アウト回路とともに実現される。本発明のこの実施
例に基づいてSDRAM20を製造する場合には、SDRAMは、プ
リチャージ動作を実行するために概算の内部時間を決定
することが一般に特徴であり、金属マスクやヒューズで
「結線（hardwired）」される。
基づいて、時刻t6などの、PRECHARGEコマンド或いはAUT
O−PRECHARGEコマンドの始めから時間を計り始めるタイ
ム・アウト回路とともに実現される。本発明のこの実施
例に基づいてSDRAM20を製造する場合には、SDRAMは、プ
リチャージ動作を実行するために概算の内部時間を決定
することが一般に特徴であり、金属マスクやヒューズで
「結線（hardwired）」される。
本発明の他の実施例では、指示回路80は、適当なバン
ク・メモリ・アレイが活性化され、行アドレスが行アド
レス・ラッチ42から行マルチプレクサ46に転送され、こ
の行アドレスが更に選択された適当なバンク・メモリ・
アレイに提供されるように、SDRAM20の適当な回路を監
視して内部プリチャージ動作の完了を判定する監視回路
として実現される。
ク・メモリ・アレイが活性化され、行アドレスが行アド
レス・ラッチ42から行マルチプレクサ46に転送され、こ
の行アドレスが更に選択された適当なバンク・メモリ・
アレイに提供されるように、SDRAM20の適当な回路を監
視して内部プリチャージ動作の完了を判定する監視回路
として実現される。
本発明に基づく指示回路80及び行アドレス・ラッチ42
は、ACTIVEコマンドとPRECHARGEコマンドのパイプライ
ン処理を可能とする本発明の機能を包含する他の周知の
方法で動作することができる。例えば、PRECHARGEコマ
ンドに続くACTIVEコマンドを１クロック早く始動する前
述の方法は、より速い周波数のシステム・クロック信号
CLK、或いはより低速のSDRAMにおいて、１クロック・サ
イクルを節約する。加えて本発明は同様に、AUTO−PREC
HARGEコマンド或いはPRECHARGEコマンドに適用される。
は、ACTIVEコマンドとPRECHARGEコマンドのパイプライ
ン処理を可能とする本発明の機能を包含する他の周知の
方法で動作することができる。例えば、PRECHARGEコマ
ンドに続くACTIVEコマンドを１クロック早く始動する前
述の方法は、より速い周波数のシステム・クロック信号
CLK、或いはより低速のSDRAMにおいて、１クロック・サ
イクルを節約する。加えて本発明は同様に、AUTO−PREC
HARGEコマンド或いはPRECHARGEコマンドに適用される。
以上、特定の実施例を、好適実施例の説明の目的で図
示し説明したが、同じ目的を達成するように計画された
様々な代替実施例及び／或いは等価な実施例が、本発明
の範囲から逸脱することなく、図示し説明した具体的な
実施例に代わりうることを当業者は理解しよう。電気、
コンピュータ、及び電気通信技術の熟練者は、本発明
が、非常に多様な実施例において実施可能なことを容易
に理解しよう。本出願は、本明細書に論じた好適実施例
の一切の翻案或いは変形をカバーすることを意図したも
のである。よって、本発明が、請求の範囲及びその等価
物のみによって限定されるものであることを明白に主張
するものである。
示し説明したが、同じ目的を達成するように計画された
様々な代替実施例及び／或いは等価な実施例が、本発明
の範囲から逸脱することなく、図示し説明した具体的な
実施例に代わりうることを当業者は理解しよう。電気、
コンピュータ、及び電気通信技術の熟練者は、本発明
が、非常に多様な実施例において実施可能なことを容易
に理解しよう。本出願は、本明細書に論じた好適実施例
の一切の翻案或いは変形をカバーすることを意図したも
のである。よって、本発明が、請求の範囲及びその等価
物のみによって限定されるものであることを明白に主張
するものである。
フロントページの続き (56)参考文献 特開 平７−254278（ＪＰ，Ａ) 特開 平７−45067（ＪＰ，Ａ) 特開 平８−36883（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099
Claims (24)
- 【請求項１】データを記憶するために行及び列に組織さ
れて、コマンド信号に応答する複数の記憶セルから成る
メモリ・アレイを含み、システム・クロックのアクティ
ブ・エッジに同期して動作する記憶装置であって、 選択されたコマンド信号に応答して、前記システム・ク
ロックの第１アクティブ・エッジで、メモリ・アレイ上
での第１動作を制御する第１コマンドを始動し、前記第
１動作中に発生するシステム・クロックの第２アクティ
ブ・エッジで、メモリ・アレイ上での第２動作を制御す
る第２コマンドを始動するコマンド・デコーダ／コント
ローラと、 前記第１コマンドに応答して、前記第１動作の完了を指
示する第１コマンド完了信号を提供する指示回路と、 前記第２コマンドに応答して前記第２動作の第１部分を
実行し、前記第１コマンド完了信号に応答して前記第２
動作の第２部分を実行する第２の回路と、を備える記憶
装置。 - 【請求項２】前記第２コマンドがアクティブ・コマンド
であり、前記第２動作の前記第１部分が、前記メモリ・
アレイの行アドレスを表す値を受容し保持する、請求項
１に記載の記憶装置。 - 【請求項３】前記第２動作の前記第２部分が前記行アド
レスをリリースすることを含んで、前記メモリ・アレイ
中の複数の記憶セルから成る行を活性化する、請求項２
に記載の記憶装置。 - 【請求項４】前記第１コマンドがプリチャージ・コマン
ドであり、前記第１動作が前記メモリ・アレイをプリチ
ャージし、該メモリ・アレイを不活性化する、請求項１
に記載の記憶装置。 - 【請求項５】前記第１コマンドが転送コマンドであり、
前記第１動作が、前記メモリ・アレイの１つの記憶セル
に関してのデータ転送を為す第１転送動作部分と、前記
コマンド・デコーダ／コントローラが前記転送動作部分
の後に自動プリチャージ動作部分を自動的に始動する第
２自動プリチャージ動作部分とを含む、請求項１に記載
のメモリ装置。 - 【請求項６】前記転送コマンドが読出しコマンドであ
り、前記第１転送動作部分が前記メモリ・アレイ内の１
つの記憶セルからデータを読み出す、請求項５に記載の
記憶装置。 - 【請求項７】前記転送コマンドが書込みコマンドであ
り、前記第１転送動作部分が前記メモリ・アレイ内の１
つの記憶セルへデータを書き込む、請求項５に記載の記
憶装置。 - 【請求項８】前記記憶装置が、シンクロナス・ダイナミ
ック・ランダム・アクセス・メモリ（SDRAM）である、
請求項１に記載の記憶装置。 - 【請求項９】前記指示回路がタイムアウト回路を含む、
請求項１に記載の記憶装置。 - 【請求項１０】前記指示回路が監視回路を含む、請求項
１に記載の記憶装置。 - 【請求項１１】データを記憶するために行及び列に組織
されて、コマンド信号に応答する複数の記憶セルから成
るメモリ・アレイを含んで、システム・クロックのアク
ティブ・エッジに同期して動作する記憶装置の内部で、
コマンドをパイプライン処理する方法であって、 前記システム・クロックの第１アクティブ・エッジで、
前記メモリ・アレイ上での第１動作を制御する第１コマ
ンドを始動する段階と、 前記第１動作中に発生する前記システム・クロックの第
２アクティブ・エッジで、前記メモリ・アレイ上での第
２動作を制御する第２コマンドを始動する段階と、 前記コマンドに応答して、前記第１動作の完了を指示す
る段階と、 前記第２コマンドに応答して前記第２動作の第１部分を
実行する段階と、 前記第１動作が完了したことを指示する前記指示段階に
応答して前記第２動作の第２部分を実行する段階と、 の諸段階を含む方法。 - 【請求項１２】前記第２コマンドがアクティブ・コマン
ドであり、前記第２動作の前記第１部分を実行する前記
段階が、前記メモリ・アレイの行アドレスを表す値を受
容し保持する段階を含む、請求項11に記載の方法。 - 【請求項１３】前記第２動作の前記第２の部分を実行す
る前記段階が、前記行アドレスをリリースし、前記メモ
リ・アレイ中の複数の記憶セルから成る行を活性化する
段階を含む、請求項12に記載の方法。 - 【請求項１４】前記第１コマンドがプリチャージ・コマ
ンドであり、前記方法が、前記メモリ・アレイをプリチ
ャージし、該メモリ・アレイを不活性化する段階を含む
前記第１動作を実行する段階を更に含む、請求項11に記
載の方法。 - 【請求項１５】前記第１コマンドが転送コマンドであ
り、前記方法が、前記メモリ・アレイ内の１つの記憶セ
ルに関してのデータ転送を為す転送段階を含むと共に前
記メモリ・アレイを自動的にプリチャージし不活性化す
る自動プリチャージ段階とを含む前記第１動作を実行す
る段階を更に含む、請求項11に記載の方法。 - 【請求項１６】前記転送コマンドが読出しコマンドであ
り、前記転送段階が、前記メモリ・アレイの記憶セルか
らデータを読み出す段階を含む、請求項15に記載の方
法。 - 【請求項１７】前記転送コマンドが書込みコマンドであ
り、前記転送段階が、前記メモリ・アレイの記憶セルへ
データを書き込む段階を含む、請求項15に記載の方法。 - 【請求項１８】前記方法が、シンクロナス・ダイナミッ
ク・ランダム・アクセス・メモリ（SDRAM）中でコマン
ドをパイプライン処理する、請求項11に記載の方法。 - 【請求項１９】前記指示段階が、前記第１コマンドの始
動の始めから、該第１コマンドを実行する概算の時刻ま
で時間を計る段階を含む、請求項11に記載の方法。 - 【請求項２０】前記指示段階が、前記第１動作の完了を
決定すべく、前記記憶装置中の回路を監視する段階を含
む、請求項11に記載の方法。 - 【請求項２１】コマンド信号及びアドレス・ビットに応
答すると共に、データを記憶するために行及び列に組織
された複数の記憶セルから成るメモリ・アレイを有する
シンクロナス・ダイナミック・ランダム・アクセス・メ
モリ（SDRAM）中で転送動作を実行する方法であって、 異なる時刻に、プリチャージ・コマンド、該プリチャー
ジ・コマンド中に始動されるアクティブ・コマンド、並
びに転送コマンドを始動する段階と、 前記プリチャージ・コマンドに応答して前記メモリ・ア
レイを不活性化しプリチャージする段階と、 プリチャージ・コマンド動作の完了を指示する段階と、 前記アクティブ・コマンドの始動時に提供されるアドレ
ス・ビットによって指示される、前記メモリ・アレイの
行アドレスを表す値を受容し保持する段階と、 プリチャージ・コマンド動作の完了を指示する前記指示
段階に応答して、前記行アドレスをリリースし、前記メ
モリ・アレイ中の複数の記憶セルから成る行を活性化す
る段階と、 前記転送コマンドの始動時に提供されるアドレス・ビッ
トによって指示される、前記メモリ・アレイの列アドレ
スを表す値を受容し保持する段階と、 リリースされた前記行アドレス及び保持された前記列ア
ドレスによって識別された前記メモリ・アレイの記憶セ
ルに関してのデータ転送を為す段階と、 の諸段階を含む方法。 - 【請求項２２】前記転送コマンドが、前記転送段階中に
前記メモリ・アレイからデータが読み出されるような読
出しコマンドである、請求項21に記載の方法。 - 【請求項２３】前記転送コマンドが、前記転送段階中に
前記メモリ・アレイへデータが書き込まれるような書込
みコマンドである、請求項21に記載の方法。 - 【請求項２４】始動されている前記転送コマンド及びコ
マンド信号ビットの前記状態に基づいて、前記プリチャ
ージ・コマンドの代わりに、自動プリチャージ・コマン
ドを自動的に始動する段階を更に含む、請求項23に記載
の方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/481,920 US5600605A (en) | 1995-06-07 | 1995-06-07 | Auto-activate on synchronous dynamic random access memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0895162A3 (en) | 1992-01-22 | 1999-11-10 | Enhanced Memory Systems, Inc. | Enhanced dram with embedded registers |
| US6175901B1 (en) * | 1994-04-15 | 2001-01-16 | Micron Technology, Inc. | Method for initializing and reprogramming a control operation feature of a memory device |
| JP2705590B2 (ja) * | 1994-10-28 | 1998-01-28 | 日本電気株式会社 | 半導体記憶装置 |
| US6008823A (en) * | 1995-08-01 | 1999-12-28 | Rhoden; Desi | Method and apparatus for enhancing access to a shared memory |
| US5684978A (en) * | 1995-10-20 | 1997-11-04 | International Business Machines Corporation | Synchronous DRAM controller with memory access commands timed for optimized use of data bus |
| US6243768B1 (en) * | 1996-02-09 | 2001-06-05 | Intel Corporation | Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus |
| US5587961A (en) * | 1996-02-16 | 1996-12-24 | Micron Technology, Inc. | Synchronous memory allowing early read command in write to read transitions |
| US5950219A (en) * | 1996-05-02 | 1999-09-07 | Cirrus Logic, Inc. | Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same |
| KR100212142B1 (ko) * | 1996-09-12 | 1999-08-02 | 윤종용 | 매크로 명령기능을 가진 동기식 반도체 메모리장치와 매크로 명령의 저장 및 실행방법 |
| US5784582A (en) * | 1996-10-28 | 1998-07-21 | 3Com Corporation | Data processing system having memory controller for supplying current request and next request for access to the shared memory pipeline |
| US5982697A (en) * | 1996-12-02 | 1999-11-09 | Micron Technology, Inc. | Method for initializing and reprogramming a control operation feature of a memory device |
| US6230245B1 (en) | 1997-02-11 | 2001-05-08 | Micron Technology, Inc. | Method and apparatus for generating a variable sequence of memory device command signals |
| US6175894B1 (en) | 1997-03-05 | 2001-01-16 | Micron Technology, Inc. | Memory device command buffer apparatus and method and memory devices and computer systems using same |
| KR100253564B1 (ko) * | 1997-04-25 | 2000-05-01 | 김영환 | 고속 동작용 싱크로노스 디램 |
| JP3294153B2 (ja) * | 1997-05-28 | 2002-06-24 | 株式会社東芝 | 半導体メモリ |
| US5825711A (en) * | 1997-06-13 | 1998-10-20 | Micron Technology, Inc. | Method and system for storing and processing multiple memory addresses |
| US5996043A (en) | 1997-06-13 | 1999-11-30 | Micron Technology, Inc. | Two step memory device command buffer apparatus and method and memory devices and computer systems using same |
| US6484244B1 (en) | 1997-06-17 | 2002-11-19 | Micron Technology, Inc. | Method and system for storing and processing multiple memory commands |
| US5999481A (en) | 1997-08-22 | 1999-12-07 | Micron Technology, Inc. | Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals |
| US5856947A (en) * | 1997-08-27 | 1999-01-05 | S3 Incorporated | Integrated DRAM with high speed interleaving |
| JPH1196760A (ja) * | 1997-09-24 | 1999-04-09 | Fujitsu Ltd | 半導体記憶装置 |
| DE69816464T2 (de) | 1997-10-10 | 2004-04-15 | Rambus Inc., Los Altos | Vorrichtung und verfahren zum zeitverzögerungsausgleich von einrichtungen |
| US6202119B1 (en) | 1997-12-19 | 2001-03-13 | Micron Technology, Inc. | Method and system for processing pipelined memory commands |
| US5959929A (en) * | 1997-12-29 | 1999-09-28 | Micron Technology, Inc. | Method for writing to multiple banks of a memory device |
| EP0935199B1 (en) * | 1998-02-04 | 2011-05-04 | Panasonic Corporation | Memory control unit and memory control method and medium containing program for realizing the same |
| JP3313641B2 (ja) * | 1998-02-27 | 2002-08-12 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
| JPH11297072A (ja) * | 1998-04-13 | 1999-10-29 | Nec Corp | 半導体記憶装置とその制御方法 |
| US5963481A (en) * | 1998-06-30 | 1999-10-05 | Enhanced Memory Systems, Inc. | Embedded enhanced DRAM, and associated method |
| US6175905B1 (en) | 1998-07-30 | 2001-01-16 | Micron Technology, Inc. | Method and system for bypassing pipelines in a pipelined memory command generator |
| US6178488B1 (en) | 1998-08-27 | 2001-01-23 | Micron Technology, Inc. | Method and apparatus for processing pipelined memory commands |
| JP3362775B2 (ja) * | 1998-12-25 | 2003-01-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法 |
| US6330636B1 (en) | 1999-01-29 | 2001-12-11 | Enhanced Memory Systems, Inc. | Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank |
| JP2000268565A (ja) * | 1999-03-16 | 2000-09-29 | Toshiba Corp | 同期型半導体記憶装置 |
| US6542159B1 (en) * | 1999-05-19 | 2003-04-01 | Ati International S.R.L. | Apparatus to control memory accesses in a video system and method thereof |
| KR100336838B1 (ko) * | 1999-06-17 | 2002-05-16 | 윤종용 | 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치 |
| US6469703B1 (en) | 1999-07-02 | 2002-10-22 | Ati International Srl | System of accessing data in a graphics system and method thereof |
| DE10004110B4 (de) * | 2000-01-31 | 2005-12-08 | Infineon Technologies Ag | Verfahren und Schaltungsanordnung zur Lese/Schreibsteuerung eines synchronen Speichers |
| US6348827B1 (en) | 2000-02-10 | 2002-02-19 | International Business Machines Corporation | Programmable delay element and synchronous DRAM using the same |
| US6785764B1 (en) | 2000-05-11 | 2004-08-31 | Micron Technology, Inc. | Synchronous flash memory with non-volatile mode register |
| US6314049B1 (en) | 2000-03-30 | 2001-11-06 | Micron Technology, Inc. | Elimination of precharge operation in synchronous flash memory |
| US6851026B1 (en) | 2000-07-28 | 2005-02-01 | Micron Technology, Inc. | Synchronous flash memory with concurrent write and read operation |
| US6654847B1 (en) | 2000-06-30 | 2003-11-25 | Micron Technology, Inc. | Top/bottom symmetrical protection scheme for flash |
| US6615307B1 (en) * | 2000-05-10 | 2003-09-02 | Micron Technology, Inc. | Flash with consistent latency for read operations |
| US7073014B1 (en) * | 2000-07-28 | 2006-07-04 | Micron Technology, Inc. | Synchronous non-volatile memory system |
| US6728161B1 (en) * | 2000-06-30 | 2004-04-27 | Micron Technology, Inc. | Zero latency-zero bus turnaround synchronous flash memory |
| JP2001357670A (ja) * | 2000-04-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6470433B1 (en) * | 2000-04-29 | 2002-10-22 | Hewlett-Packard Company | Modified aggressive precharge DRAM controller |
| US6697907B1 (en) | 2000-06-30 | 2004-02-24 | Micron Technology, Inc. | Hardware initialization of a synchronous memory |
| US6304497B1 (en) | 2000-06-30 | 2001-10-16 | Micron Technology, Inc. | Synchronous memory status register |
| US6442076B1 (en) | 2000-06-30 | 2002-08-27 | Micron Technology, Inc. | Flash memory with multiple status reading capability |
| US20050135180A1 (en) * | 2000-06-30 | 2005-06-23 | Micron Technology, Inc. | Interface command architecture for synchronous flash memory |
| US6278654B1 (en) | 2000-06-30 | 2001-08-21 | Micron Technology, Inc. | Active terminate command in synchronous flash memory |
| US6675255B1 (en) | 2000-06-30 | 2004-01-06 | Micron Technology, Inc. | Device initialize command for a synchronous memory |
| US6785765B1 (en) * | 2000-06-30 | 2004-08-31 | Micron Technology, Inc. | Status register to improve initialization of a synchronous memory |
| US6246626B1 (en) | 2000-07-28 | 2001-06-12 | Micron Technology, Inc. | Protection after brown out in a synchronous memory |
| US6728798B1 (en) * | 2000-07-28 | 2004-04-27 | Micron Technology, Inc. | Synchronous flash memory with status burst output |
| US6366524B1 (en) | 2000-07-28 | 2002-04-02 | Micron Technology Inc. | Address decoding in multiple-bank memory architectures |
| US6396728B1 (en) | 2000-07-28 | 2002-05-28 | Micron Technology, Inc. | Array organization for high-performance memory devices |
| US6883044B1 (en) | 2000-07-28 | 2005-04-19 | Micron Technology, Inc. | Synchronous flash memory with simultaneous access to one or more banks |
| US6307779B1 (en) | 2000-07-28 | 2001-10-23 | Micron Technology, Inc. | Method and circuitry for bank tracking in write command sequence |
| US6445603B1 (en) | 2000-08-21 | 2002-09-03 | Micron Technology, Inc. | Architecture, package orientation and assembly of memory devices |
| US6496425B1 (en) | 2000-08-21 | 2002-12-17 | Micron Technology, Inc | Multiple bit line column redundancy |
| US6275446B1 (en) | 2000-08-25 | 2001-08-14 | Micron Technology, Inc. | Clock generation circuits and methods |
| US6310809B1 (en) | 2000-08-25 | 2001-10-30 | Micron Technology, Inc. | Adjustable pre-charge in a memory |
| US6504768B1 (en) | 2000-08-25 | 2003-01-07 | Micron Technology, Inc. | Redundancy selection in memory devices with concurrent read and write |
| US6877100B1 (en) * | 2000-08-25 | 2005-04-05 | Micron Technology, Inc. | Adjustable timing circuit of an integrated circuit by selecting and moving clock edges based on a signal propagation time stored in a programmable non-volatile fuse circuit |
| US6691204B1 (en) * | 2000-08-25 | 2004-02-10 | Micron Technology, Inc. | Burst write in a non-volatile memory device |
| US6580659B1 (en) | 2000-08-25 | 2003-06-17 | Micron Technology, Inc. | Burst read addressing in a non-volatile memory device |
| US6304488B1 (en) | 2000-08-25 | 2001-10-16 | Micron Technology, Inc. | Current limiting negative switch circuit |
| US6541849B1 (en) * | 2000-08-25 | 2003-04-01 | Micron Technology, Inc. | Memory device power distribution |
| US6507525B1 (en) | 2000-08-25 | 2003-01-14 | Micron Technology, Inc. | Differential sensing in a memory |
| US6711701B1 (en) * | 2000-08-25 | 2004-03-23 | Micron Technology, Inc. | Write and erase protection in a synchronous memory |
| US6496434B1 (en) | 2000-08-25 | 2002-12-17 | Micron Technology Inc. | Differential sensing in a memory using two cycle pre-charge |
| US6445625B1 (en) | 2000-08-25 | 2002-09-03 | Micron Technology, Inc. | Memory device redundancy selection having test inputs |
| US6359821B1 (en) | 2000-08-25 | 2002-03-19 | Micron Technology, Inc. | Differential sensing in a memory with reference current |
| US6327202B1 (en) | 2000-08-25 | 2001-12-04 | Micron Technology, Inc. | Bit line pre-charge in a memory |
| US6307790B1 (en) | 2000-08-30 | 2001-10-23 | Micron Technology, Inc. | Read compression in a memory |
| US6304510B1 (en) | 2000-08-31 | 2001-10-16 | Micron Technology, Inc. | Memory device address decoding |
| US6728150B2 (en) | 2002-02-11 | 2004-04-27 | Micron Technology, Inc. | Method and apparatus for supplementary command bus |
| US6690606B2 (en) * | 2002-03-19 | 2004-02-10 | Micron Technology, Inc. | Asynchronous interface circuit and method for a pseudo-static memory device |
| US6928026B2 (en) * | 2002-03-19 | 2005-08-09 | Broadcom Corporation | Synchronous global controller for enhanced pipelining |
| JP2003308246A (ja) * | 2002-04-17 | 2003-10-31 | Fujitsu Ltd | メモリコントローラのクロック制御装置及び方法 |
| US7251711B2 (en) * | 2002-05-28 | 2007-07-31 | Micron Technology, Inc. | Apparatus and methods having a command sequence |
| US6920524B2 (en) * | 2003-02-03 | 2005-07-19 | Micron Technology, Inc. | Detection circuit for mixed asynchronous and synchronous memory operation |
| CA2479868A1 (en) * | 2003-09-02 | 2005-03-02 | Ronald E. Brick | Light fixture |
| US7560956B2 (en) * | 2005-08-03 | 2009-07-14 | Micron Technology, Inc. | Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals |
| JP4848564B2 (ja) * | 2005-09-29 | 2011-12-28 | 株式会社ハイニックスセミコンダクター | 半導体メモリ装置のリセット制御回路 |
| US7286423B2 (en) * | 2006-02-27 | 2007-10-23 | Freescale Semiconductor, Inc. | Bit line precharge in embedded memory |
| US7436708B2 (en) * | 2006-03-01 | 2008-10-14 | Micron Technology, Inc. | NAND memory device column charging |
| US7440335B2 (en) * | 2006-05-23 | 2008-10-21 | Freescale Semiconductor, Inc. | Contention-free hierarchical bit line in embedded memory and method thereof |
| US7729191B2 (en) * | 2007-09-06 | 2010-06-01 | Micron Technology, Inc. | Memory device command decoding system and memory device and processor-based system using same |
| KR101198139B1 (ko) * | 2010-11-23 | 2012-11-12 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 프리차지 신호 발생 회로 |
| US9202551B2 (en) * | 2012-06-28 | 2015-12-01 | Intel Corporation | Flexible command addressing for memory |
| CN103927286B (zh) * | 2013-01-16 | 2018-05-15 | 森富科技股份有限公司 | 降低反射讯号的内存结构 |
| US11600312B1 (en) * | 2021-08-16 | 2023-03-07 | Micron Technology, Inc. | Activate commands for memory preparation |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257233A (en) * | 1990-10-31 | 1993-10-26 | Micron Technology, Inc. | Low power memory module using restricted RAM activation |
| US5335201A (en) * | 1991-04-15 | 1994-08-02 | Micron Technology, Inc. | Method for providing synchronous refresh cycles in self-refreshing interruptable DRAMs |
| US5208779A (en) * | 1991-04-15 | 1993-05-04 | Micron Technology, Inc. | Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs |
| US5229969A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown |
| US5229970A (en) * | 1991-04-15 | 1993-07-20 | Micron Technology, Inc. | Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown |
| JP2740097B2 (ja) * | 1992-03-19 | 1998-04-15 | 株式会社東芝 | クロック同期型半導体記憶装置およびそのアクセス方法 |
| JP2605576B2 (ja) * | 1993-04-02 | 1997-04-30 | 日本電気株式会社 | 同期型半導体メモリ |
| JP3244340B2 (ja) * | 1993-05-24 | 2002-01-07 | 三菱電機株式会社 | 同期型半導体記憶装置 |
| JP2697568B2 (ja) * | 1993-08-26 | 1998-01-14 | 日本電気株式会社 | 半導体記憶装置 |
-
1995
- 1995-06-07 US US08/481,920 patent/US5600605A/en not_active Expired - Lifetime
-
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