TW300308B - - Google Patents

Download PDF

Info

Publication number
TW300308B
TW300308B TW085107106A TW85107106A TW300308B TW 300308 B TW300308 B TW 300308B TW 085107106 A TW085107106 A TW 085107106A TW 85107106 A TW85107106 A TW 85107106A TW 300308 B TW300308 B TW 300308B
Authority
TW
Taiwan
Prior art keywords
command
memory array
memory
item
row
Prior art date
Application number
TW085107106A
Other languages
English (en)
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Application granted granted Critical
Publication of TW300308B publication Critical patent/TW300308B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Saccharide Compounds (AREA)

Description

A7 300308 B7 五、發明説明（1 ) 本發明係關於半導體記憶體積體電路，並特別關於同 步動態隨機存取記憶體。 (請先閱讀背面之注意事項再填寫本頁) 同步動態隨機存取記憶體（SDRAM)設計成在同步記憶 體系統中操作。因此除了在電源下降與自我刷新模式期間 之時脈致能信號之外，所有的輸入與輸出信號皆同步於系 統時脈的作用緣。 SDRAM對動態記憶體操作性能貢獻了相當的進展。例 如，某些SDRAM能藉由自動地產生行位址以定址在該 SDRAM內組織成供儲存資料用的行與列之儲存胞元組成的 記憶體陣列，而在猝發模式中以高速的資料速率同步地提 供猝發資料。另外，如果SDRAM包括兩個記億體陣列庫， SDRAM最好允許兩個庫之間的相互交錯，以隱藏預先充電 時間。 在同步DRAM中，一旦DRAM得到行與列位址而且列位 址閃控信號與行位址閃控信號被解除致動，諸DRAM記憶 體被預先充電並且可供另一次存取用。然而直到先前的列 存取完成之前，不能存取DRAM陣列中另一列。 經濟部中央標準局員工消費合作社印製 相反地，SDRAM需要供SDRAM記憶體陣列中一列儲存 胞元存取及預先充電用的諸單獨命令。一旦列與行位址提 供至有多個記憶體陣列庫的SDRAM中一 SDRAM，所存取的 記憶體陣列庫維持作用。直到PRECHARGE命令使記憶體 陣列的所選取列解除致動並預先充電之前，內部所產生的 列位址閃控維持作用而且該選取列爲開啓的。 在SDRAM中，傳送操作意味著執行PRECHARGE命令 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（2 ) 操作以使先前所存取的記憶體陣列庫解除致動並預先充 電；執行ACTIVE命令操作以暫存列位址並使傳送操作中 將存取的記憶體陣列庫致動；以及執行傳送READ或 WRITE命令以暫存行位址並啓始一猝發週期。執行 PRECHARGE命令操作與ACT I VE命令操作的時間往往導致 浪費的時間，這意味著致成等待週期中的額外時脈週期》 因此需要消除在SDRAM中隨機的讀取與寫入之間的可能浪 費的時脈週期。 本發明提供一種具有組織成供儲存資料用的列與行之 儲存胞元組成的記憶體陣列並對命令信號反應的記憶體裝 置》該記憶體裝置同步於系統時脈的作用緣而操作，並且 包括了對所選取命令信號反應的命令解碼器/控制器，以 便在系統時脈的第一個作用緣啓始控制記憶體陣列上第一 操作用的第一命令。命令解碼器/控制器又在系統時脈的 第二個作用緣啓始控制記憶體陣列上第二操作用的第二命 令。系統時脈的第二個作用緣在第一操作期間發生。指示 電路反應於第一命令而提供第一命令完成信號以指示第一 操作之完成。第二電路反應於第二命令而執行第二操作的 第一部份，並且反應於第一命令完成信號而執行第二操作 的第二部份。 在本發明一較佳實施例中，第二命令是作用命令。在 此實施例中，第二命令的第一部份包括了接收並保持代表 記憶體陣列一列位址的數値。第二命令的第二部份包括釋 放該列位址並且使記憶體陣列中一列儲存胞元致動》 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 經濟部中央樣準局員工消费合作社印製 A7 B7 五、發明説明（3 ) 在本發明一較佳實施例中，第一命令是預先充電命 令，其中第一操作包括使記憶體陣列預先充電並解除致 動。第一命令可選擇性地爲傳送命令*其中第一操作包括 供傳送資料進出記憶體陣列中一儲存胞元用的第一傳送操 作部份以及第二自動預先充電操作部份，其中命令解碼器 /控制器在傳送操作部份之後自動地啓始該自動預先充電 操作部份。傳送命令能夠爲讀取命令或寫入命令》 在記憶體裝置一較佳實施例中，指示電路包括一暫停 電路。在記憶體裝置另一較佳實施例中，指示電路包括一 監控電路。 在本發明一較佳實施例中，記憶體裝置爲同步動態隨 機存取記憶體（SDRAM) »該SDRAM最好包括一第二記憶 體陣列，使SDRAi(架構爲包括兩個記憶體陣列庫。在本發 明的此較隹形式中，SDRAM更反應於供選取傳送操作之記 憶體陣列庫用的庫選取位元。 第1圖是依本發明之SDRAM的方塊圖。 第2圖是舉例說明四週期讀取猝發傳送操作的時序 圖。 第3圖是舉例說明四週期寫入猝發傳送操作的時序 圖。 第4圖是舉例說明實現隨著READ命令後一 AUTO-PRECHARGE命令的四週期讀取猝發傳送操作的時序圖》 在以下諸較佳實施例的詳細描述中，參考了形成爲本 專利說明書一部份的諸附圖，其中經由圖解顯示了能實現 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝 訂 經濟部中央標準局貝工消費合作社印裝 - 3〇〇3〇8 a1 B7五、發明説明（4 ) 本發明之明確的實施例。可知能利用其他實施例而且在不 背離本發明之範疇的前提下，可完成結構上的或邏輯上的 變化。因此下列詳細描述將不採用爲限制，而且本發明之 範疇係由諸附加聲明所定義。 依本發明之同步動態隨機存取記憶體（SDRAM)在第1 圖中以方塊圖形式槪略地標示爲20。SDRAM 20的許多電 路類似於習知的SDRAM中的電路，比如Micron科技有限 公司 MT48LC4M4R1 S 4 MEG X 4 SDRAM，詳細描述 於相關的Micron科技有限公司功能規格說明書內，在此 納入爲參考》SDRAM 20包括庫0的記憶體陣列22以及庫 1的記憶體陣列24，兩者皆包含了組織成供儲存資料用的 列與行之儲存胞元。在SDRAM 20—實施例中，每一記憶 體陣列庫包含四個2 0 4 8列X 1 0 2 4行的單獨陣列。 如第1圖中所示，電源供應至SDRAM 20的接腳Vcc 與Vss。典型的SDRAM 20在比如3. 3伏特的低電壓環境 中提供最佳的記憶體性能。系統時脈（CLK)信號經由CLK 輸入接腳而提供，而且時脈致能信號（CKE)經由CKE輸入 接腳而提供至SDRAM 20» CLK信號依據CKE信號的狀態 而致動與解除致動。除了在電源下降與自我刷新模式期間 的CKE輸入信號之外，SDRAM 20所有的輸入與輸出信號 皆同步於CLK信號的作用上升緣（第1圖內所示實施例中朝 正向上升緣）。 晶片選取（CS*)輸入接腳輸入CS*信號，此信號在低 態使命令解碼器26致能，且在高態時使其除能。命令解碼 (請先閱讀背面之注意事項再填寫本頁) -裝_
、1T
-X 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 一 7 _ 經濟部中央標準局員工消費合作杜印製 A7 B7 五、發明説明（5 ) 器26包括於命令控制器28之中》命令解碼器26接收諸控 制信號，包括RAS*接腳上的列位址閃控（RAS*)信號、 CAS*接腳上的行位址閃控（CAS*)信號、以及WE*接腳上 的寫入致能（WE*)信號。命令解碼器2 6將RAS*、CAS*、 與WE*信號解碼以便將特定的命令操作順序放入命令控制 器28中。命令控制器28依據所解碼的命令控制SDRAM 20不同的電路，比如在控制期間讀取自或寫入至庫Q的記 憶體陣列22與庫1的記憶體陣列24 »庫位址（BA)信號提 供於BA輸入接腳上，以定義應該依照命令控制器28所發 出的某些命令而操作於哪個記憶體陣列庫上。 諸位址輸入位元提供於輸入接腳A0-A1G上。如以下 所述，列與行位址諸輸入位元皆提供於位址輸入諸接腳 上。在寫入傳送操作期間，資料經由輸入/輸出接腳 (DQ卜DQ4)而供應至SDRAM 20。在讀取傳送操作期 間，資料經由輪入/輪出接腳（DQ1-DQ4)從SDRAM 20送 出。輸入/輸出遮罩信號提供於DQM輸入接腳上，提供資 料輸入緩衝器30與資料輸出緩衝器32用的非持續性緩衝 器控制。 SDRAM 2G必須以預定的方式被起動及初始化。另 外，庫〇與庫1的記憶體陣列2 2與2 4必須被預先充電以及 處在閒置狀態。記憶體陣列庫的預先充電利用以下將予以 更詳細描述的預先充電命令操作而執行。一旦在閒置狀態 中，必須執行兩個AUTO-REFRESH操作。在SDRAM 20 中可用的兩個刷新命令典型地爲AUTO-REFRESH命令與 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
*1T 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（6 ) SELF-REFRESH命令。A U T 0 - R E F R E S Η 與3£1^-R E F R E S Η命令係利用刷新控制器3 4、自我刷新振盪器與 計時器36、以及刷新計數器38以本技術中習知的方式執 行而刷新諸記憶體陣列。一旦這兩個AUTO-REFRESH操 作被執行，SDRAM 20可用於供模式暫存器40之規劃。假 設在SDRAM 20起動時模式暫存器40有未知的狀態。因此 在執行任何操作命令之前，必須設定或規劃模式暫存器 40 ° 模式暫存器40典型地爲永久性暫存器，一旦其被規 劃，該模式暫存器維持所規劃的操作碼直到模式暫存器被 重新規劃或SDRAM 20喪失電源爲止。SDRAM 20大部份 可能的可規劃選項被定義在儲存於模式暫存器40內的操作 碼中。藉著經由BA輸入接腳與A0-A10位址輸入接脚提供 所需的操作碼，連同由CS*、RAS*、CAS*、與WE*所決 定的SET MODE REGISTER被暫存爲低態，模式暫存器 4 0被典型地規劃。 有效的ACTIVE命令在CS*與RAS*信號爲低態且 CAS*與WE*信號爲高態的情況下，在CLK信號的上升緣時 由命令控制器2 8啓始。在ACTIVE命令期間，B A信號的狀 態決定要致動的記憶體陣列庫以及位址。在ACTIVE命令 期間，表示所選取記憶體陣列庫之列位址的數値，如輸入 接腳A0-A10上的位址位元所標示，反應於產生自時脈產 生器電路44的時脈信號而被栓鎖在列位址栓鎖器42中。 所栓鎖之列位址提供至列多工器46，此多工器視BA信號 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐} I---『-----Π裝------訂.------^ (請先閱讀背面之注意事項再填寫本頁) B7 五、發明説明（7 ) 的狀態而定，提供列位址給供應至庫0記憶體陣列22的列 位址緩衝器48或者供應至庫1記憶體陣列24的列位址緩衝 器5 0。列解碼器5 2將列位址緩衝器48所提供的列位址解 碼，使2,0 4 8條線之中對應於讀取或寫入傳送操作的列位 址的那一條起作用，藉以使庫0記憶體陣列22中諸儲存胞 元的對應列起作用》同樣地，列解碼器54將列位址緩衝器 50所提供的列位址解碼，使庫1記憶體陣列2 4的2，0 4 8條 線之中對應於讀取或寫入傳送操作的列位址的那一條起作 用，藉以使庫1記憶體陣列24中諸儲存胞元的對應列起作 用。爲了在一旦所選取庫記憶體中的一列已經被以 ACTIVE命令致動時能存取一列，記憶體陣列庫必須在另 t 一個ACTIVE命令作用於記憶體陣列庫之前，用以下所述 的PRECHARGE命令或AUTO-PRECHARGE命令予以預先充 電。 經濟部中央橾準局員工消費合作杜印製 (請先閱讀背面之注意事項再填寫本頁) 有效的READ命令在CS*與CAS*信號爲低態且RAS*與 WE*信號爲高態的情況下，在CLK信號的上升緣時被啓 始。來自命令控制器28的READ命令控制了行位址栓鎖器 56,此栓鎖器接收位址位元A0-A9並且保持了表示由 READ命令啓始時的BA信號所選取的記憶體陣列庫之行位 址的數値。行位址栓鎖器56反應於時脈產生器58所產生 的時脈信號將行位址栓鎖。位址接腳A10提供一條供決定 AUTO-PRECHARGE命令（稍後將詳細描述）是否將在 READ命令後自動地啓始用的命令信號之输入路徑》從命 令控制器28提供的READ命令亦藉由起動一猝發計數器60 本紙張尺度適用中國國家標準（CNS〉Μ規格（210X297公釐） -10 - 經濟部中央標準局員工消費合作社印製 A7 B7五、發明説明（8 ) 而啓始稍後將詳細描述的一猝發讀取週期。 行位址緩衝器62接收猝發計數器60的輸出，提供行 位址之目前計數給行解碼器64。行解碼器64使提供至對 應於目前行位址的感測放大器與輸入/輸出（I/O)閘電路 Β6以及感測放大器與I/O閘電路68之1,024X4線中四線 致動》感測放大器與I/O閛電路66及68以此技術中習知的 方式操作，感測由作用的列解碼線與作用的行解碼線所定 址的儲存胞元中所存的資料，以便在讀取操作期間將來自 庫0記憶體陣列2 2或庫1記憶體陣列2 4的所選取四位元資 料位元組提供給資料輸出緩衝器32 »資料輸出緩衝器32 將所選取的四位元資料位元組提供給資料輸入/輸出接腳 DQ1-DQ4 ° 在長度爲4的猝發讀取之中，儲存於行位址栓鎖器56 內的初始行位址被用以在猝發讀取操作的第一猝發週期期 間使感測放大器與I/O閛電路6 6或6 8致動》然後在接下來 三個時脈週期期間，猝發計數器60從儲存於行位址栓鎖器 56內的行位址如同循序形式所定義地往上計數，以便“猝 發”或送出資料的接下來三個記憶體位置》全頁猝發將會 包裹並持續地重新開始此“猝發”操作，直到BURST TERMINATION命令或PRECHARGE命令由命令控制器28 下達，或者以另一個猝發操作予以中斷爲止。 有效的WRITE命令在CS*、CAS*與WE*信號爲低態且 RAS*信號爲高態的情況下，在CLK信號的上升緣時被啓 始。從命令控制器2 8提供的WRITE命令控制著時脈產生器 (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 泉 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ u _ Α7 Β7 五、發明説明（9 ) 58去提供行位址栓鎖器56的時脈，此栓鎖器接收並且保 持了表示由WRITE命令啓始時的BA信號之狀態所選取的記 憶體陣列庫之行位址的數値，正如在位址輸入接腳A0-A9 上提供的位址所指示的値。如同在讀取操作中一般，在 WRITE命令期間，位址接腳A10提供額外的特色去選取以 下所述的AUTO-PRECHARGE命令是否將隨著WRITE命令 之後被啓始。猝發計數器60啓始猝發寫入週期。行位址緩 衝器62接收猝發計數器60的輸出並且將目前的行位址提 供給行解碼器64。行解碼器64使1，024X4線中的四線作 用至對應於行位址的感測放大器與I/O閘電路66及68，以 指示所輸入的四位元資料位元組將會儲存至庫0記憶體陣 列22或者庫1記憶體陣列24 » 經濟部中央橾準局員工消費合作杜印製 (請先閱讀背面之注意事項再填寫本頁) 在WRITE命令操作期間，輸入/輪出接腳DQ1-DQ4上 的資料提供至資料輸入緩衝器30»資料輸入緩衝器30將 输入的寫入資料提供給對應於庫0記憶體陣列2 2的栓鎖器 70以及對應於庫1記憶體陣列24的栓鎖器72 »四位元之輸 入的寫入資料位元組以此技術中習知方式根據所致動的對 應於目前行位址的四條線利用感測放大器與I/O閛電路6 6 或68從栓鎖器70或72提供給所選取的記憶體陣列庫。 在長度爲4的猝發寫Λ操作期間，資料的第一位元組 儲存在由存於行位址栓鎖器56內的行位址所定址的記憶體 陣列位置上。如同讀取猝發操作一般，在接下來三個時脈 週期期間，猝發計數器6G從儲存於行栓鎖器56內的行位 址如循序形式所定義地往上計數，以便使將要儲存於接下 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局貝工消費合作社印製 A7 ____B7 五、發明説明（1 〇 ) 來三個記憶體位置的資料“猝發”或送入。全頁猝發將會 包裹並持續地寫入資料，直到由BURST TERMINATION 命令或PRECHARGE命令予以終止，或者以另一個猝發操 作予以中斷爲止。 猝發讀取與寫入操作由定義於模式暫存器40內的猝發 模式所控制，此暫存器在SET MODE REGISTER命令期 間是可規劃的。猝發操作在讀取或寫入存取期間具備了進 出特定記憶體陣列位置之資料的持續流通。在SDRAM 20 一實施例中，長度爲2、4、8、或全頁（1，024)週期的猝 發週期可以程式規劃至模式暫存器40內。在本發明一實施 例中，猝發讀取/單一寫入模式允許寫入操作爲長度1的猝 發，而且仍然允許讀取操作爲如模式暫存器40內所定義之 規劃的猝發長度》 另外，猝發順序是於SET MODE REGISTER命令期 間規劃至模式暫存器4 0內的可規劃特色。可供選取之猝發 順序典型地包括循序順序與交錯順序在內的兩種型式。循 序順序猝發經過兩個記憶體陣列庫其中之一內循序的位 置。交錯順序在庫0記憶體陣列22與庫1記憶體陣列24之 間交錯。在SDRAM 20—實施例中，循序與交錯兩種順序 皆支援2、4、與8週期的猝發。在此實施例中循序順序支 援全頁長度的猝發週期。 命令控制器在CS*、WE*與RAS*信號爲低態且CAS* 信號爲高態的情況下，在CLK信號的朝正向上升緣時啓始 有效的PRECHARGE命令。PRECHARGE命令操作使得由 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）—丨3 _ (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明（1 1 ) PRECHARGE命令啓始時BA信號之狀態所選取的記億體陣 列庫解除致動並預先充電。用這種方法能使先前存取之列 解除致動並預先充電，因此可刷新此列或者存取另一列。 一旦一記憶體陣列庫已被預先充電，此記憶體陣列庫處於 閒置狀態，而且必須在另一個READ命令或WRITE命令下 達至該記憶體陣列庫之前被致動。在SDRAM 20之較佳實 施例中，如果將存取相同的列，則多個READ與WRITE命 令不需要在每一命令之間預先充電。 在SDRAM 20—較佳實施例中，PRECHARGE命令允 許一個或兩個庫被預先充電。如果當PRECHARGE命令啓 始時位址輸入接腳A10上的値被暫存爲低態，則執行單一 庫的預先充電。在單一庫的預先充電期間，BA信號的狀態 定義哪個庫預先充電。當A10在PRECHARGE命令啓始時 被暫存爲高態時，兩個庫皆預先充電。如果A10在 PRECHARGE命令啓始時被暫存爲高態，BA被視爲“不在 乎，，。 在任何 ACTIVE、READ、WRITE、或 PRECHARGE 命 令期間，所存取的記憶體陣列庫由該命令啓始時BA信號之 暫存內容而決定。如果B A信號的値暫存爲低態，則選取庫 0記億體陣列22 ;如果BA信號的値暫存爲高態，則選取庫 1記憶體陣列24。如上所述，BA信號只有在輸入接腳A10 的値爲低態時才在PRECHARGE命令期間決定庫之一的選 取。如果在PRECHARGE命令期間輸入接腳A10的値爲高 態，BA變成“不在乎”。 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X：297公釐）-14 一 ----------^装-- (請先閱讀背面之注意事項再填寫本頁) 訂 A7 A7 經濟部中央標率局員工消費合作社印製 B7 --—------------ 五、發明説明（1 2 ) 當利用A C T I V E命令選取所選取記憶體陣列庫的一列 時，記憶體陣列庫此列變成被致動並且繼續保持作用直到 PRECHARGE命令被下達至所選取的記憶體陣列庫爲止。 換句話說，RAS*信號只有在外部顯示一次’但內部產生 至所選取記憶體陣列庫的R A S *信號保持作用直到 PRECHARGE命令被提供爲止。READ與WRITE命令並非一 定需要一 PRECHARGE命令隨著此命令’但記憶體陣列庫 必須在暫存新的列位址之前被預先充電。當選取一記憶體 陣列庫內一列時，其他的記憶體陣列庫能維持作用以便允 許READ與WRITE命令在這兩個記憶體陣列庫之間交錯。 由於SDRAM 2 0的雙庫結構，在大多數情況下能夠隱 藏記憶體陣列庫之預先充電。爲了隱藏此預先充電， PRECHARGE命令在所存取的記憶體陣列庫處在猝發模式 的同時被下達給未被存取的記憶體陣列庫。 在相同庫內的讀取操作期間，許多的預先充電時間 T#仍然能夠在從一列轉變至另一列時予以隱藏。假使讀 取等待時間爲兩個或更多時脈，當讀取操作期間 PRECHARGE命令可以在最後的資料輸出之前一個時脈週 期被啓始》當讀取等待時間爲一個時脈時，PRECHARGE 命令只在最終的資料輸出可用時才可下達。在任何情況 中，預先充電時間的至少一個時脈週期必須發生於最 後的資料輸出保持有效的週期期間。也就是說，假始讀取 等待時間爲兩個或更多時脈，預先充電時間的兩個時脈週 期之一或者三個時脈週期中的兩個可以予以隱藏。否則只 (請先閱讀背面之注意事項再填寫本I) .裝. 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0>< 297公釐） -15 - A7 __B7__ 五、發明説明（1 3 ) 有一個預先充電時脈可予以隠藏。 當相同的記憶體陣列庫正由胃RITE命令變化至 PRECHARGE命令時，WRITE命令需要從最後的資料輸入 週期到PRECHARGE命令的開始爲止之寫入恢復時間 (W。 AUTO-PRECHARGE命令在SDRAM 20中是非持續性 的特色，此命令執行上述供PRECHARGE命令用之所有相 同的單一庫預先充電功能。SDRAM 20之較佳實施例的 AUTO-PRECHARGE命令特色允許使用者規劃READ命令或 WRITE命令，使其在READ命令或WRITE命令完成時自動 地執行預先充電。 藉由使用AUTO-PRECHARGE命令此特色，不需要在 SDRAM 20的功能操作期間下達手動的PRECHARGE命 令。AUTO-PRECHARGE命令保證預先充電在猝發週期內 最早的有效階段被啓始。在預先充電時間（1:册）完成之 前，不允許使用者下達另一個命令。因此當AUTO -PRECHARGE命令利用於SDRAM 20之內時，直到完成 經濟部中央樣準局員工消費合作社印製 (請先閱讀背面之注意事項再『 ？本頁) 之前，所選取的記憶體陣列庫不能被再一次存取。例如， 如果選取了兩個週期的讀取並且需要三個時脈週期以滿足 ，在猝發操作完成隨後的兩個時脈期間不能存取記憶 體陣列庫。如果規劃了四個週期的猝發並且需要三個時脈 週期以滿足，假始讀取等待時間爲兩個或更多時脈， 在猝發完成隨後的一個時脈週期期間不能存取記憶體陣列 庫；否則在猝發週期完成隨後的兩個時脈期間不能存取記 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16 - 經濟部中央榡準局員工消費合作社印製 A7 B7 五、發明説明（14 ) 憶體陣列庫》 當相同的記憶體陣列庫將被存取時，寫入操作需要從 最後的資料輸入週期到PRECHARGE命令的開始爲止之寫 入恢復時間（TTO) »因此直到從最後的資料輸入週期算起 TTO+ t#之前，記憶體陣列庫不能被再存取》 讀取等待時間是SDRAM 20之可規劃的特色，在SET MODE REGISTER命令期間定義於模式暫存器40內。可用 的讀取等待時間典型地爲1、2、或3個時脈。無論系統時 脈速率爲何，讀取等待時間保證在此時脈時資料將變成可 用的。依系統時脈的頻率而定，資料能最多比讀取等待時 間少一個時脈週期而在輸入/輸出接腳DQ卜DQ4上變成可 用的。以大於最小存取時間的週期速率所規劃的兩個時脈 之讀取等待時間將會幾乎在第一個時脈之後立刻提供資 料。 無操作（N0P)命令能被提供至SDRAM 20,避免其他 非所欲的命令在閒置或等待狀態期間被記錄。 四個週期的猝發讀取操作圖示於第2圖中的時序圖》 如所示，系統時脈週期時間標示爲t π。從ACTIVE命令啓 始到READ命令啓始爲止的時間由表示，並代表比如在 時間t。與時間t2之間的兩個時脈週期。總讀取猝發傳送 週期時間長度表示爲，並且如第2圖中所示代表了 9個 時脈週期。列位址閃控在其中作用之總共的ACTIVE命令 時間長度表示爲，並且如第2圖中所示代表了 4個時脈 週期。供每一週期猝發進入用的READ存取時間表示爲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17 - . 「-裝 訂 (請先閱讀背面之注意事項再填寫本頁) 300308 A7 B7 經濟部中央樣準局員工消費合作社印製 五、發明説明（1 5 ) t μ。從READ命令啓始到DQ時脈第一個資料輸出週期爲止 的時間表示爲t ，而且指出了行位址閃控等待時間時間 長度，並且如第2圖中所示爲兩個時脈週期。PRECHARGE 命令時間長度（1：狀）如第2圖中所示爲3個系統時脈週期》 如第2圖中所示，ACTIVE命令由命令控制器28在時 間tQ時啓始；對應的READ命令在在時間1：2時啓始；資料 猝發的第一個週期在時間1；4時输出；而且四週期資料猝發 的最後週期在時間t7時輸出。在時間1；6時，PRECHARGE 命令在倒數第二個資料猝發輸出時被啓始；而且下一個 A C T I V E命令在時間t 9時被啓始，落後在時間t 6的 PRECHARGE命令3個時脈週期。 四個週期的傳送操作圖示於第3圖中的時序圖內》第3 圖的時序圖類似於第2圖中所描述四週期READ猝發傳送操 作的時序圖。因此現在僅描述在，RITE與READ命令之間 的差異。在WRITE操作期間’資料輸入設定時間表示爲 丈抓，而資料輸入保持時間表示爲。寫入恢復時間表示 爲在第3圖中這代表了在1;5與〖6之間的一個時脈週 期。 從當》RITE命令在t2啓始時到當4個資料猝發已被寫 入至記憶體陣列庫之一內之後寫入恢復時間完成時的時間 代表了在第3圖中1：2與16之間的4個時脈週期。因此如同 利用四週期讀取猝發傳送操作時，供四週期寫入猝發傳送 操作用的練1共的命令時間長度（1;叱）再次等於9個時脈週 期。 (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 泉 本紙張尺度適用中國國家標準（CNS〉A4規格（210'〆297公釐） -18 -
經濟部中央棣隼局員工消費合作杜印裝 、發明説明（16 ) 第2與3圖皆表示四週期猝發傳送操作，但如以上所述 SDRAM 2G最好能被規劃爲執行2、4、8、或全頁週期猝 發操作而且本發明不限於四週期猝發傳送操作。 第4圖中圖示了四週期讀取猝發傳送操作的時序圖， 其利用所規劃的READ命令自動地執行AUTO-PRECHARGE 命令，不需要執行實際的PRECHARGE命令。除了在時間 t6時下達N0P命令而非PRECHARGE命令之外，第4圖類似 於第2圖，因爲在時間t6時從內部執行AUT0-PRE CHARGE命令》第3圖能夠做類似的改進以描述隨著 WRITE命令之後的AUTO-PRECHARGE命令。 在系統時脈（CLK)信號的許多頻率下，執行 PRECHARGE命令的時間（t#)以及在列位址閃控到行位址 閃控之間的延遲時間（t^)並不符合SDRAM典型的時序規 格。1：/^延遲代表在ACTIVE命令啓始到READ或WRITE命 令開始之間的時間》在CLK信號某些較快頻率下或者在較 慢的SDRAM中，與t仰所需的總時間等於比假始這兩 個時間（tw與ίΛα))能夠視爲單一參數而完成時再多一個 額外的時脈週期或系統時脈週期時間（t π)，所以導致一 等待週期。 在利用PRECHARGE命令或者利用隨著READ命令或 Ο ITE命令之後的AUTO-PRECHARGE命令之READ命令或 WRITE命令中，上述的在與相加之間總時間太長 的問題可能導致額外的等待週期。例如在第2至4圖中，除 了介於ACTIVE命令與隨後的READ命令之間的Ν0Ρ命令 I I I I I I I 裝— I n ^ /, (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19 - 經濟部中央標準局員工消費合作社印製 A7 一_ _B7__ 五、發明説明（π ) (比如在時間、下達的NOP命令）以外，在介於時間16的 PRECHARGE命令啓始與時間1：9的ACTIVE命令啓始之間 的時間t7與時間t8下達的兩個N0P命令並不足以包含總共 的加時間長度》如果是此情形的話，必須將額外的 N0P命令插入在PRECHARGE命令與ACTIVE命令之間，比 如在第2至4圖中的時間t9，代替ACTIVE命令，此額外的 N0P命令使額外的等待週期增加至總傳送操作週期。例 如，如果系統時脈週期（t &)等於1 0奈秒，執行 PRECHARGE命令的實際內部時間等於34奈秒，而且在 ACTIVE命令啓始與READ或WRITE命令啓始之間的實際內 部時間爲14奈秒，則這34奈秒時間長度增加至供時間 用的4個時脈週期或40奈秒，而且這14奈秒導致七^等於 兩個時脈週斯或2G奈秒》 在上述所給例子中，實際的內部預先充電時間加上允 許列位址可用的實際內部時間爲1 4奈秒加上3 4奈秒，導 致總共48奈秒或恰好少於5個時脈週期。但是，如上面所 述在習知技藝的SDRAM中在PRECHARGE命令啓始與READ 或WRITE命令啓始之間需要60奈秒或6個時脈週期。本發 明之SDRAM 20藉由允許較早於比如時間t9 一個時脈週期 啓始ACTIVE命令而解決此問題。爲了允許ACTIVE命令 此較早的啓始，指示電路80反應於來自命令控制器28的 PRECHARGE命令而在PRECHARGE於內部結束時下達 PRECHARGE完成信號於線82上。當ACTIVE命令由命令 控制器28啓始時，時脈產生器44仍然將位址輸入接腳A1- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）-20 - (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央標準局負工消費合作社印製 A7 __ B7_ 五、發明説明（1 8 ) A10所输入的列位址栓鎖至列位址栓鎖器42內。然而，列 位址栓鎖器4 2保持列位址於內部直到內部預先充電操作如 線82上預先充電完成信號所指示地完成爲止。用此方法可 除去浪費的等待週期。 在本發明一實施例中，指示電路80利用暫停電路而實 現，此暫停電路根據內部的計時器從PRECHARGE或 AUTO-PRECHARGE命令之開端，比如時間t6開始計時。 當依據本發明此實施例製造SDRAM 2Q時，SDRAM典型的 特性爲決定執行PRECHARGE操作之估計的內部時間以及 藉由金屬光罩或熔絲選項的“硬體連線”。 在本發明另一實施例中，指示電路80以監控電路實 現，其監控SDRAM 20內的適當電路以決定何時內部的預 先充電操作完成，因此可使適當的記憶體陣列庫作用並且 可將列位址從列位址栓鎖器42釋放至提供給適當選取的記 憶體陣列庫之列多工器46。 依本發明之指示電路80與列位址栓鎖器42能夠以其 他習知方式操作而仍然包含本發明之特色，允許ACTIVE 與PRECHARGE命令之管線化。例如藉由上述隨著 PRECHARGE命令之後的ACTIVE命令提早一個時脈週期之 啓始，利用系統時脈信號CLK的某些較快頻率或利用某些 較慢型式的SDRAM節省一個時脈週期。另外，本發明同樣 地應用於AUTO-PRECHARGE命令或PRECHARGE命令。 雖然爲了較佳實施例之描述在本文中已圖示並敍述諸 特定實施例，熟悉此技藝者將可知在不背離本發明之範囔 本紙張尺度逋用中國國家標準（CNS ) A4規格（210 X 297公釐） -21 - (請先閱讀背面之注意事項再填寫本頁) .裝- A7 B7 五、發明説明（19 ) 的前提下，適合達成諸相同目的之許多種替代的和/或相 等的實現物可以代替所顯示與描述的特定實施例。熱悉電 子、電腦與電訊技術者將易於認知本發明可能以非常多種 的實施例矛以實現。此申請案意欲包含在此所討論的較佳 實施例之任何改作或變化。因此明白地期望本發明僅由諸 附加聲明與其相等物所限制。 (請先閱讀背面之注意事項再填寫本瓦) -裝 、va λ 經濟部中央標準局員工消費合作社印製 -22 ~ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） A7 A7 經濟部中央標準局員工消費合作社印製 B7 五、發明説明（2 〇 ) 元件標號對照 20… ...同步動態隨機存取記憶體 22 .. ...庫0記憶體陣列 24… ...庫1記憶體陣列 26… ...命令解碼器 28… ...命令控制器 30… ...資料輸入緩衝器 32 .., ...資料輸出緩衝器 34 .. ...刷新控制器 36… ...自我刷新振盪器與計數器 38 .. ...刷新計數器 40… ...模式暫存器 42 .., ...列位址栓鎖器 44… ...時脈產生器 46… ...列多工器 48… ...列位址緩衝器 50… ...列位址緩衝器 52… ...列解碼器 54 .. ...列解碼器 5 6.., ...行位址栓鎖器 58 .. ...時脈產生器 6 0… ...猝發計數器 (請先閱讀背面之注意事項再填寫本頁) -裝· 、va 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標隼局員工消費合作社印製 A7 B7五、發明説明（21 ) 62.....行位址緩衝器 64.....行解碼器 66.....感測放大器與I/O閘電路 68.....感測放大器與I/O閛電路 7 0.....栓鎖器 72.....栓鎖器 80.....指示電路 82.....信號線 DQM ....輸入/輸出遮罩 CKE....時脈致能 CLK ·…時脈 CS* ....晶片選取 W E * ....寫入致能 CAS木…行位址閃控 ras木.· ·歹ij位址m控 BA.....庫位址 D Q 1 - D Q 4 ....資料線 A0-A1 0.....位址線 (請先閱讀背面之注意事項再填寫本頁) 裝.
-1T 一 24 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）

Claims (1)

  1. 經濟部中央標準局貞工消费合作社印袈 A8 B8 C8 D8 六、申請專利範圍 1. 一種記憶體裝置，包括組織成供儲存資料用的列與行之儲 存胞元組成的記憶體陣列並且反應於諸命令信號，該記億 體裝置同步於系統時脈的作用緣而操作，該記憶體裝置包 含： 命令解碼器/控制器，反應於所選取的命令信號而在 系統時脈的第一個作用緣啓始用以控制記憶體陣列上第一 操作的第一命令，並且在系統時脈的第二個作用緣啓始用 以控制記憶體陣列上第二操作的第二命令，其中該系統時 脈的該第二作用緣發生於該第一操作期間； 指示電路，反應於該第一命令而提供用以指示該第一 操作之完成的第一命令完成信號；以及 第二電路，反應於該第二命令而執行該第二操作的第 一部份，並且反應於該第一命令完成信號而執行該第二操 作的第二部份。 2. 如申請專利範圍第1項之記憶體裝置，其中該第二命令爲 作用命令，並且其中該第二命令的該第一部份包括了接收 並保持代表記憶體陣列一列位址的數値。 3. 如申請專利範圍第2項之記憶體裝置，其中該第二命令的 該第二部份包括釋放該列位址並且使記憶體陣列中一列儲 存胞元致動。 4. 如申請專利範圍第1項之記億體裝置，其中該第一命令爲 預先充電命令，並且其中該第一操作包括使記憶體陣列預 先充電並解除致動。 5. 如申請專利範圍第1項之記憶體裝置，其中該第一命令爲 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-25 - I--：-----^H装-- (請先閱讀背面之注意事項再填寫本頁) 訂 六、申請專利範圍 傳送命令，其中該第一操作包括供傳送資料進出記億體陣 列中一儲存胞元用的第一傳送操作部份以及第二自動預先 充電操作部份，其中該命令解碼器/控制器在傳送操作部 份之後自動地啓始該自動預先充電操作部份。 6. 如申請專利範圍第5項之記憶體裝置，其中該傳送命令爲 讀取命令並且該第一傳送操作部份從該記憶體陣列中一儲 存胞元讀取資料。 7. 如申請專利範圍第5項之記憶體裝置，其中該傳送命令爲 寫入命令並且該第一傳送操作部份將資料寫入至該記憶體 陣列中一儲存胞元》 8. 如申請專利範圍第1項之記憶體裝置，其中該記憶體裝置 爲同步動態隨機存取記憶體（SDRAM)。 9. 如申請專利範圍第1項之記憶體裝置，其中該指示電路包 括一暫停電路。 10. 如申請專利範圍第1項之記憶體裝置，其中該指示電路包 括一監控電路。 經濟部中央標準局負工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 11. —種使記憶體裝置內命令管線化的方法，該記憶體裝置具 有組織成供儲存資料用的列與行之儲存胞元組成的記憶體 陣列並且反應於諸命令信號，該記憶體裝置同步於系統時 脈的作用緣而操作，該方法包含諸步驟： 在該系統時脈的第一作用緣時啓始用以控制記憶體陣 列上第一操作之第一命令；. 在該系統時脈的第二作用緣時啓始用以控制記憶體陣 列上第二操作之第二命令，其中該系統時脈的該第二作用 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）—26 經濟部中央標準局負工消费合作社印製 A8 B8 C8 D8 k、申請專利範圍 緣發生於該第一操作期間； 當該第一操作完成時反應於該命令而發出指示； 反應於該第二命令而執行該第二操作的第一部份；以 及 反應於指示該第一操作完成的指示步驟而執行該第二 操作的第二部份。 12.如申請專利範圍第11項之方法，其中該第二命令爲作用命 令並且執行第二操作的第一部份之步驟包括了接收並保持 代表記憶體陣列一列位址的値之步驟。 13·如申請專利範圍第12項之方法，其中執行第二操作的第二 部份之步驟包括了釋放該列位址並且使該記憶體陣列中一 列儲存胞元致動之步驟。 14 ·如申請專利範圍第1 1項之方法，其中該第一命令爲預先充 電命令並且該方法更包含了執行該第一操作之步驟，包括 使該記憶體陣列預先充電並解除致動的步驟。 15. 如申請專利範圍第11項之方法，其中該第一命令爲傳送命 令並且該方法更包括執行該第一操作之步驟，耽步驟包括 使資料傳送進出該記憶體陣列內一儲存胞元之傳送步驟， 並包括使該記憶體陣列自動地預先充電及解除致動之自動 預先充電步驟。 16. 如申請專利範圍第15項之方法，其中該第一命令爲讀取命 令並且該傳送步驟包括從該記憶體陣列內一儲存胞元讀取 資料之步驟。 17 ·如申請專利範圍第15項之方法，其中該第一命令爲寫入命 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-27 - (請先閱讀背面之注意事項再填寫本頁) 裝. 訂 C8 D8 3i)Q3〇8 六、申請專利範圍 令並且該傳送步驟包括將資料寫入該記憶體陣列內一儲存 胞元之步驟。 (請先閱讀背面之注意事項再填寫本頁) 18. 如申請專利範圍第11項之方法，其中該方法使同步動態隨 機存取記憶體（SDRAM)內諸命令管線化。 19. 如申請專利範圍第11項之方法，其中該指示步驟包括了從 該第一命令該啓始的開端直到執行該第一命令的估測時間 爲止的計時步驟》 20. 如申請專利範圍第11項之方法，其中該指示步驟包括了監 控該記憶體陣列內電路以決定該第一操作何時完成的步 驟。 21. —種執行同步動態隨機存取記憶體（SDRAM)內傳送操作 的方法，此記憶體反應於諸命令信號及位址位元並且包括 組織成供儲存資料用的列與行之儲存胞元組成的記憶體陣 列，該方法包含諸步驟： 在不同的時間啓始預先充電命令、作用命令、與傳送 命令，其中該作用命令啓始於預先充電命令期間； 反應於預先充電命令使該記憶體陣列解除致動並預先 充電； 經濟部中夹標準局貝工消费合作社印裝 送出預先充電命令操作完成的指示； 接收並保持在作用命令被啓始時提供的諸位址位元所 指示的代表該記憶體陣列一列位址的値； 反應於指示預先充電命令操作完成的指示步驟而釋放 該列位址並且使該記憶體陣列內一列儲存胞元致動； 接收並保持當傳送命令被啓始時提供的諸位址位元所 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） -28 - 8 8 8 8 ABCD 六、申請專利範圍 指示的代表該記憶體陣列一行位址的値；以及 傳送資料進出由該釋放的列位址與該保持的行位址所 確定的該記憶體陣列一儲存胞元。 2 2.如申請專利範圍第2 1項之方法，其中該傳送命令爲讀取命 令，使資料在該傳送步驟內從該記憶體陣列讀取。 2 3.如申請專利範圍第2 1項之方法，其中該傳送命令爲寫入命 令，使資料在該傳送步驟中寫入至該記憶體陣列內。 24.如申請專利範圍第23項之方法，更包含了根據所啓始的傳 送命令及命令信號位元的狀態而自動地啓始自動預先充電 命令以代替預先充電命令的步驟。 (請先閲讀背面之注意事項再填寫本頁) 装· 訂 經濟部中央標準局身工消费合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-29 -
TW085107106A 1995-06-07 1996-06-13 TW300308B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/481,920 US5600605A (en) 1995-06-07 1995-06-07 Auto-activate on synchronous dynamic random access memory

Publications (1)

Publication Number Publication Date
TW300308B true TW300308B (zh) 1997-03-11

Family

ID=23913920

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085107106A TW300308B (zh) 1995-06-07 1996-06-13

Country Status (9)

Country Link
US (1) US5600605A (zh)
EP (1) EP0830682B1 (zh)
JP (1) JP3240348B2 (zh)
KR (1) KR100273725B1 (zh)
AT (1) ATE205013T1 (zh)
AU (1) AU6276296A (zh)
DE (1) DE69614852T2 (zh)
TW (1) TW300308B (zh)
WO (1) WO1996041345A1 (zh)

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0895162A3 (en) 1992-01-22 1999-11-10 Enhanced Memory Systems, Inc. Enhanced dram with embedded registers
US6175901B1 (en) * 1994-04-15 2001-01-16 Micron Technology, Inc. Method for initializing and reprogramming a control operation feature of a memory device
JP2705590B2 (ja) * 1994-10-28 1998-01-28 日本電気株式会社 半導体記憶装置
US6008823A (en) * 1995-08-01 1999-12-28 Rhoden; Desi Method and apparatus for enhancing access to a shared memory
US5684978A (en) * 1995-10-20 1997-11-04 International Business Machines Corporation Synchronous DRAM controller with memory access commands timed for optimized use of data bus
US6243768B1 (en) * 1996-02-09 2001-06-05 Intel Corporation Method and apparatus for controlling data transfer between a synchronous DRAM-type memory and a system bus
US5587961A (en) * 1996-02-16 1996-12-24 Micron Technology, Inc. Synchronous memory allowing early read command in write to read transitions
US5950219A (en) * 1996-05-02 1999-09-07 Cirrus Logic, Inc. Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same
KR100212142B1 (ko) * 1996-09-12 1999-08-02 윤종용 매크로 명령기능을 가진 동기식 반도체 메모리장치와 매크로 명령의 저장 및 실행방법
US5784582A (en) * 1996-10-28 1998-07-21 3Com Corporation Data processing system having memory controller for supplying current request and next request for access to the shared memory pipeline
US5982697A (en) * 1996-12-02 1999-11-09 Micron Technology, Inc. Method for initializing and reprogramming a control operation feature of a memory device
US6230245B1 (en) 1997-02-11 2001-05-08 Micron Technology, Inc. Method and apparatus for generating a variable sequence of memory device command signals
US6175894B1 (en) 1997-03-05 2001-01-16 Micron Technology, Inc. Memory device command buffer apparatus and method and memory devices and computer systems using same
KR100253564B1 (ko) * 1997-04-25 2000-05-01 김영환 고속 동작용 싱크로노스 디램
JP3294153B2 (ja) * 1997-05-28 2002-06-24 株式会社東芝 半導体メモリ
US5825711A (en) * 1997-06-13 1998-10-20 Micron Technology, Inc. Method and system for storing and processing multiple memory addresses
US5996043A (en) 1997-06-13 1999-11-30 Micron Technology, Inc. Two step memory device command buffer apparatus and method and memory devices and computer systems using same
US6484244B1 (en) 1997-06-17 2002-11-19 Micron Technology, Inc. Method and system for storing and processing multiple memory commands
US5999481A (en) 1997-08-22 1999-12-07 Micron Technology, Inc. Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals
US5856947A (en) * 1997-08-27 1999-01-05 S3 Incorporated Integrated DRAM with high speed interleaving
JPH1196760A (ja) * 1997-09-24 1999-04-09 Fujitsu Ltd 半導体記憶装置
DE69816464T2 (de) 1997-10-10 2004-04-15 Rambus Inc., Los Altos Vorrichtung und verfahren zum zeitverzögerungsausgleich von einrichtungen
US6202119B1 (en) 1997-12-19 2001-03-13 Micron Technology, Inc. Method and system for processing pipelined memory commands
US5959929A (en) * 1997-12-29 1999-09-28 Micron Technology, Inc. Method for writing to multiple banks of a memory device
EP0935199B1 (en) * 1998-02-04 2011-05-04 Panasonic Corporation Memory control unit and memory control method and medium containing program for realizing the same
JP3313641B2 (ja) * 1998-02-27 2002-08-12 エヌイーシーマイクロシステム株式会社 半導体記憶装置
JPH11297072A (ja) * 1998-04-13 1999-10-29 Nec Corp 半導体記憶装置とその制御方法
US5963481A (en) * 1998-06-30 1999-10-05 Enhanced Memory Systems, Inc. Embedded enhanced DRAM, and associated method
US6175905B1 (en) 1998-07-30 2001-01-16 Micron Technology, Inc. Method and system for bypassing pipelines in a pipelined memory command generator
US6178488B1 (en) 1998-08-27 2001-01-23 Micron Technology, Inc. Method and apparatus for processing pipelined memory commands
JP3362775B2 (ja) * 1998-12-25 2003-01-07 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｄｒａｍ及びｄｒａｍのデータ・アクセス方法
US6330636B1 (en) 1999-01-29 2001-12-11 Enhanced Memory Systems, Inc. Double data rate synchronous dynamic random access memory device incorporating a static RAM cache per memory bank
JP2000268565A (ja) * 1999-03-16 2000-09-29 Toshiba Corp 同期型半導体記憶装置
US6542159B1 (en) * 1999-05-19 2003-04-01 Ati International S.R.L. Apparatus to control memory accesses in a video system and method thereof
KR100336838B1 (ko) * 1999-06-17 2002-05-16 윤종용 리프레시 주기 선택 회로 및 입/출력 비트 폭 선택 회로를 구비한 다이내믹 랜덤 액세스 메모리 장치
US6469703B1 (en) 1999-07-02 2002-10-22 Ati International Srl System of accessing data in a graphics system and method thereof
DE10004110B4 (de) * 2000-01-31 2005-12-08 Infineon Technologies Ag Verfahren und Schaltungsanordnung zur Lese/Schreibsteuerung eines synchronen Speichers
US6348827B1 (en) 2000-02-10 2002-02-19 International Business Machines Corporation Programmable delay element and synchronous DRAM using the same
US6785764B1 (en) 2000-05-11 2004-08-31 Micron Technology, Inc. Synchronous flash memory with non-volatile mode register
US6314049B1 (en) 2000-03-30 2001-11-06 Micron Technology, Inc. Elimination of precharge operation in synchronous flash memory
US6851026B1 (en) 2000-07-28 2005-02-01 Micron Technology, Inc. Synchronous flash memory with concurrent write and read operation
US6654847B1 (en) 2000-06-30 2003-11-25 Micron Technology, Inc. Top/bottom symmetrical protection scheme for flash
US6615307B1 (en) * 2000-05-10 2003-09-02 Micron Technology, Inc. Flash with consistent latency for read operations
US7073014B1 (en) * 2000-07-28 2006-07-04 Micron Technology, Inc. Synchronous non-volatile memory system
US6728161B1 (en) * 2000-06-30 2004-04-27 Micron Technology, Inc. Zero latency-zero bus turnaround synchronous flash memory
JP2001357670A (ja) * 2000-04-14 2001-12-26 Mitsubishi Electric Corp 半導体記憶装置
US6470433B1 (en) * 2000-04-29 2002-10-22 Hewlett-Packard Company Modified aggressive precharge DRAM controller
US6697907B1 (en) 2000-06-30 2004-02-24 Micron Technology, Inc. Hardware initialization of a synchronous memory
US6304497B1 (en) 2000-06-30 2001-10-16 Micron Technology, Inc. Synchronous memory status register
US6442076B1 (en) 2000-06-30 2002-08-27 Micron Technology, Inc. Flash memory with multiple status reading capability
US20050135180A1 (en) * 2000-06-30 2005-06-23 Micron Technology, Inc. Interface command architecture for synchronous flash memory
US6278654B1 (en) 2000-06-30 2001-08-21 Micron Technology, Inc. Active terminate command in synchronous flash memory
US6675255B1 (en) 2000-06-30 2004-01-06 Micron Technology, Inc. Device initialize command for a synchronous memory
US6785765B1 (en) * 2000-06-30 2004-08-31 Micron Technology, Inc. Status register to improve initialization of a synchronous memory
US6246626B1 (en) 2000-07-28 2001-06-12 Micron Technology, Inc. Protection after brown out in a synchronous memory
US6728798B1 (en) * 2000-07-28 2004-04-27 Micron Technology, Inc. Synchronous flash memory with status burst output
US6366524B1 (en) 2000-07-28 2002-04-02 Micron Technology Inc. Address decoding in multiple-bank memory architectures
US6396728B1 (en) 2000-07-28 2002-05-28 Micron Technology, Inc. Array organization for high-performance memory devices
US6883044B1 (en) 2000-07-28 2005-04-19 Micron Technology, Inc. Synchronous flash memory with simultaneous access to one or more banks
US6307779B1 (en) 2000-07-28 2001-10-23 Micron Technology, Inc. Method and circuitry for bank tracking in write command sequence
US6445603B1 (en) 2000-08-21 2002-09-03 Micron Technology, Inc. Architecture, package orientation and assembly of memory devices
US6496425B1 (en) 2000-08-21 2002-12-17 Micron Technology, Inc Multiple bit line column redundancy
US6275446B1 (en) 2000-08-25 2001-08-14 Micron Technology, Inc. Clock generation circuits and methods
US6310809B1 (en) 2000-08-25 2001-10-30 Micron Technology, Inc. Adjustable pre-charge in a memory
US6504768B1 (en) 2000-08-25 2003-01-07 Micron Technology, Inc. Redundancy selection in memory devices with concurrent read and write
US6877100B1 (en) * 2000-08-25 2005-04-05 Micron Technology, Inc. Adjustable timing circuit of an integrated circuit by selecting and moving clock edges based on a signal propagation time stored in a programmable non-volatile fuse circuit
US6691204B1 (en) * 2000-08-25 2004-02-10 Micron Technology, Inc. Burst write in a non-volatile memory device
US6580659B1 (en) 2000-08-25 2003-06-17 Micron Technology, Inc. Burst read addressing in a non-volatile memory device
US6304488B1 (en) 2000-08-25 2001-10-16 Micron Technology, Inc. Current limiting negative switch circuit
US6541849B1 (en) * 2000-08-25 2003-04-01 Micron Technology, Inc. Memory device power distribution
US6507525B1 (en) 2000-08-25 2003-01-14 Micron Technology, Inc. Differential sensing in a memory
US6711701B1 (en) * 2000-08-25 2004-03-23 Micron Technology, Inc. Write and erase protection in a synchronous memory
US6496434B1 (en) 2000-08-25 2002-12-17 Micron Technology Inc. Differential sensing in a memory using two cycle pre-charge
US6445625B1 (en) 2000-08-25 2002-09-03 Micron Technology, Inc. Memory device redundancy selection having test inputs
US6359821B1 (en) 2000-08-25 2002-03-19 Micron Technology, Inc. Differential sensing in a memory with reference current
US6327202B1 (en) 2000-08-25 2001-12-04 Micron Technology, Inc. Bit line pre-charge in a memory
US6307790B1 (en) 2000-08-30 2001-10-23 Micron Technology, Inc. Read compression in a memory
US6304510B1 (en) 2000-08-31 2001-10-16 Micron Technology, Inc. Memory device address decoding
US6728150B2 (en) 2002-02-11 2004-04-27 Micron Technology, Inc. Method and apparatus for supplementary command bus
US6690606B2 (en) * 2002-03-19 2004-02-10 Micron Technology, Inc. Asynchronous interface circuit and method for a pseudo-static memory device
US6928026B2 (en) * 2002-03-19 2005-08-09 Broadcom Corporation Synchronous global controller for enhanced pipelining
JP2003308246A (ja) * 2002-04-17 2003-10-31 Fujitsu Ltd メモリコントローラのクロック制御装置及び方法
US7251711B2 (en) * 2002-05-28 2007-07-31 Micron Technology, Inc. Apparatus and methods having a command sequence
US6920524B2 (en) * 2003-02-03 2005-07-19 Micron Technology, Inc. Detection circuit for mixed asynchronous and synchronous memory operation
CA2479868A1 (en) * 2003-09-02 2005-03-02 Ronald E. Brick Light fixture
US7560956B2 (en) * 2005-08-03 2009-07-14 Micron Technology, Inc. Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals
JP4848564B2 (ja) * 2005-09-29 2011-12-28 株式会社ハイニックスセミコンダクター 半導体メモリ装置のリセット制御回路
US7286423B2 (en) * 2006-02-27 2007-10-23 Freescale Semiconductor, Inc. Bit line precharge in embedded memory
US7436708B2 (en) * 2006-03-01 2008-10-14 Micron Technology, Inc. NAND memory device column charging
US7440335B2 (en) * 2006-05-23 2008-10-21 Freescale Semiconductor, Inc. Contention-free hierarchical bit line in embedded memory and method thereof
US7729191B2 (en) * 2007-09-06 2010-06-01 Micron Technology, Inc. Memory device command decoding system and memory device and processor-based system using same
KR101198139B1 (ko) * 2010-11-23 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 프리차지 신호 발생 회로
US9202551B2 (en) * 2012-06-28 2015-12-01 Intel Corporation Flexible command addressing for memory
CN103927286B (zh) * 2013-01-16 2018-05-15 森富科技股份有限公司 降低反射讯号的内存结构
US11600312B1 (en) * 2021-08-16 2023-03-07 Micron Technology, Inc. Activate commands for memory preparation

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5257233A (en) * 1990-10-31 1993-10-26 Micron Technology, Inc. Low power memory module using restricted RAM activation
US5335201A (en) * 1991-04-15 1994-08-02 Micron Technology, Inc. Method for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
US5208779A (en) * 1991-04-15 1993-05-04 Micron Technology, Inc. Circuit for providing synchronous refresh cycles in self-refreshing interruptable DRAMs
US5229969A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Method for synchronizing refresh cycles in self-refreshing DRAMs having timing circuit shutdown
US5229970A (en) * 1991-04-15 1993-07-20 Micron Technology, Inc. Circuit for synchronizing refresh cycles in self-refreshing drams having timing circuit shutdown
JP2740097B2 (ja) * 1992-03-19 1998-04-15 株式会社東芝 クロック同期型半導体記憶装置およびそのアクセス方法
JP2605576B2 (ja) * 1993-04-02 1997-04-30 日本電気株式会社 同期型半導体メモリ
JP3244340B2 (ja) * 1993-05-24 2002-01-07 三菱電機株式会社 同期型半導体記憶装置
JP2697568B2 (ja) * 1993-08-26 1998-01-14 日本電気株式会社 半導体記憶装置

Also Published As

Publication number Publication date
JP2000513478A (ja) 2000-10-10
EP0830682B1 (en) 2001-08-29
AU6276296A (en) 1996-12-30
JP3240348B2 (ja) 2001-12-17
ATE205013T1 (de) 2001-09-15
EP0830682A1 (en) 1998-03-25
KR100273725B1 (ko) 2000-12-15
WO1996041345A1 (en) 1996-12-19
US5600605A (en) 1997-02-04
DE69614852T2 (de) 2002-01-17
KR19990022468A (ko) 1999-03-25
DE69614852D1 (de) 2001-10-04

Similar Documents

Publication Publication Date Title
TW300308B (zh)
US5636173A (en) Auto-precharge during bank selection
US5587961A (en) Synchronous memory allowing early read command in write to read transitions
KR100297086B1 (ko) 지정된뱅크의자동리프레쉬
JP3398583B2 (ja) キャッシュ・シンクロナス・ダイナミック・ランダム・アクセス・メモリ
US7289384B2 (en) Method for writing to multiple banks of a memory device
JP4615494B2 (ja) ダイナミック・ランダム・アクセス・メモリ・システム
TW533413B (en) Asynchronous hidden refresh of semiconductor memory
KR100618070B1 (ko) 리프레시를 자동으로 행하는 동적 메모리 회로
KR100810040B1 (ko) 향상된 리프레시 메커니즘을 갖는 동기식 동적 메모리 회로 및 그 메모리 회로의 동작 방법
TW588351B (en) Memory circuit with automatic precharge function, and integrated circuit device with automatic internal command function
US6741515B2 (en) DRAM with total self refresh and control circuit
JP4000206B2 (ja) 半導体記憶装置
US6014340A (en) Synchronous semiconductor memory device having internal circuitry enabled only when commands are applied in normal sequence
KR100953880B1 (ko) 메모리 디바이스, 그 제어방법 및 그 내부 제어방법, 메모리 디바이스를 포함하는 시스템
JPH10134572A (ja) キャッシュｓｄｒａｍデバイス
JP2004145956A (ja) 同期型半導体記憶装置及びその動作方法
JPH08138374A (ja) 半導体メモリ装置およびそのリフレッシュ方法
TW517236B (en) Synchronous semiconductor memory device and method for controlling input circuit of synchronous semiconductor memory device
US7894290B2 (en) Method and apparatus for performing internal hidden refreshes while latching read/write commands, address and data information for later operation
JP3267259B2 (ja) 半導体記憶装置
US7180822B2 (en) Semiconductor memory device without decreasing performance thereof even if refresh operation or word line changing operation occur during burst operation
TW504705B (en) Synchronous semiconductor memory device
JPH0468714B2 (zh)
TWI220525B (en) SRAM-compatible memory device employing DRAM cells

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees