JP2000268565A - 同期型半導体記憶装置 - Google Patents

同期型半導体記憶装置

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JP2000268565A
JP2000268565A JP11070879A JP7087999A JP2000268565A JP 2000268565 A JP2000268565 A JP 2000268565A JP 11070879 A JP11070879 A JP 11070879A JP 7087999 A JP7087999 A JP 7087999A JP 2000268565 A JP2000268565 A JP 2000268565A
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clock
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timing
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Hiroyuki Otake
博之 大竹
Shigeo Oshima
成夫 大島
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Abstract

(57)【要約】 【課題】 カラム選択のタイミング調整が容易で、アク
セスマージンを減らすことなくサイクルタイム及びアク
セスタイムを最短にすることができる同期型半導体記憶
装置を提供する。 【解決手段】 アドレスバッファ８及びコマンドデコー
ダ７は、クロックＣＬＫの立ち上がりエッジに同期し
て、アドレス及びコマンドを取り込む。カラム制御信号
発生回路５は、バークロックＢＣＬＫに同期して、読み
出し制御信号ＲＥＡＤとの論理でカラム制御信号ＣＳＣ
Ｋ，ＣＳＬＣＬＫを発生する。取り込まれたカラムアド
レスは、アドレスカウンタ９を介し、カラム制御信号Ｃ
ＳＣＫ，ＣＳＬＣＬＫにより制御されるカラムデコーダ
３によりデコードされて、カラム選択線ＣＳＬを活性化
する。クロック周期の調整により、内部カラムアドレス
の確定タイミングに対してカラム選択線活性化のタイミ
ングが最適調整される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、データ読み出し
及び書き込みがクロックにより同期制御されるシンクロ
ナスＤＲＡＭ等の同期型半導体記憶装置に関する。
【０００２】
【従来の技術】シンクロナスＤＲＡＭ（ＳＤＲＡＭ）で
は、クロックに同期してコマンドやアドレスが取り込ま
れ、読み出し／書き込み制御信号に応じてデータの読み
出し／書き込みが行われる。例えばデータ読み出し時、
メモリセルアレイのビット線データはカラムデコーダに
より選択されてデータ線に転送される。このとき、クロ
ック制御されるカラムデコーダでは、確定した内部カラ
ムアドレスに対応するカラム選択クロックが供給され
て、選択されたビット線データをデータ線に転送するた
めのカラム選択線が活性化される。
【０００３】ＲＥＡＤコマンドが確定してから、アドレ
スが取り込まれ、デコードされて内部カラムアドレスが
確定するまでには、多くのゲートを通るために一定の遅
延時間がある。外部クロックを取り込んで生成された内
部クロックから、ＲＥＡＤコマンドに従ってカラム選択
信号を活性化するためのカラム制御クロックを生成する
クロック系は、上述のアドレス系に比べるとゲート段数
は少ない。従って、内部カラムアドレスが確定した後に
カラム制御クロックが発生されるようにするためには、
カラム制御クロックの生成経路に一定の遅延を与えるこ
とが行われる。
【０００４】具体的に、外部アドレス取り込みから、内
部カラムアドレス確定までの遅延時間、及びＲＥＡＤコ
マンドに基づいてカラム選択クロックが発生されるまで
の遅延時間は共に、クロックの立ち上がりエッジを基準
タイミングとして決定されている。内部カラムアドレス
の確定とほぼ同時に、カラム選択クロックが発生されて
カラムデコーダ最終段に供給されるように、カラム選択
クロックの遅延時間が調整されていれば、コマンド入力
からデータ出力までのアクセス時間は最短になる。
【０００５】
【発明が解決しようとする課題】しかし実際には、上述
のようにアドレスとクロックの転送パスが異なるため、
最適のタイミング調整は困難である。そのため、カラム
選択クロックの生成経路には、誤ったカラム選択を確実
に防止するように、内部カラムアドレス確定時間より長
い遅延時間を与えることが一般に行われていた。これ
は、アクセスタイムの一層の短縮を阻害する原因となっ
ている。
【０００６】また、プロセス等の何らかの要因によっ
て、内部カラムアドレス確定とカラム選択クロックの発
生のタイミングが逆転したとすると、供給するクロック
周期を長くしてサイクルタイムを長くしたとしても、上
述のタイミング関係は変わらず、救済措置がなくなる。
これは、内部カラムアドレスの確定までの時間と、カラ
ム選択クロックの発生までの時間が、上述のようにいず
れもクロックの立ち上がりエッジを基準として決定され
ているためである。
【０００７】この発明は、上記事情を考慮してなされた
もので、カラム選択のタイミング調整が容易で、アクセ
スマージンを減らすことなくサイクルタイム及びアクセ
スタイムを最短にすることができる同期型半導体記憶装
置を提供することを目的としている。
【０００８】
【課題を解決するための手段】この発明に係る同期型半
導体記憶装置は、ビット線とワード線が交差して配設さ
れてその各交差部にメモリセルが配置されたメモリセル
アレイと、クロックの前端に同期して動作モードを指定
するコマンドをデコードするコマンドデコーダと、前記
クロックの前端に同期してアドレスを取り込むアドレス
バッファと、このアドレスバッファにより取り込まれた
ロウアドレスをデコードして前記メモリセルアレイのワ
ード線を選択するロウデコーダと、前記コマンドデコー
ダによりデコードされた読み出し制御信号に基づいて前
記クロックの後端に同期してカラム制御信号を発生する
カラム制御信号発生回路と、前記アドレスバッファによ
り取り込まれたカラムアドレスを前記クロックの前端に
同期して前記コマンドデコーダから発生されるカラムア
ドレス取り込み信号により取り込み、前記カラム制御信
号発生回路から発生されるカラム制御信号に基づいて前
記メモリセルアレイのビット線を選択するカラム選択信
号線を活性化するカラムデコーダと、を有することを特
徴とする。
【０００９】この発明によると、カラムアドレス取り込
みのタイミングをクロックの前端に同期して行い、取り
込まれたカラムアドレスをデコードしてカラム選択線を
活性化するためのカラム制御信号は、クロックの後端に
同期して発生させるようにしている。これにより、クロ
ックの周期調整により、内部カラムアドレス確定のタイ
ミングとカラム制御信号のタイミングの調整が可能で、
アクセスマージンを低下させることなく、アクセスタイ
ム及びサイクルタイムを短縮することが可能になる。
【００１０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるＳＤＲＡＭのブロック構成を示し、図２はその
メモリセルアレイの具体構成を示している。メモリセル
アレイ１は、図２に示すように、複数のビット線対Ｂ
Ｌ，ｂＢＬと複数のワード線ＷＬが交差して配設され、
その各交差部にダイナミック型メモリセルＭＣを配置し
て構成されている。通常メモリセルアレイ１は、複数の
サブセルアレイに分割されて配置されるが、図２ではそ
の一つのサブセルアレイ１１を示している。
【００１１】メモリセルアレイ１には、サブセルアレイ
１１を挟むようにビット線センスアンプ１２が配置され
る。またメモリセルアレイ１上には複数のメインデータ
線対ＤＱ，ｂＤＱが配設され、ビット線対ＢＬ，ｂＢＬ
はカラム選択ゲート１３により選択されてメインデータ
線対ＤＱ，ｂＤＱに接続される。メインデータ線対Ｄ
Ｑ，ｂＤＱのデータはデータ線バッファ１４により増幅
され、図では省略したが更に周辺データ線ＲＤを介し出
力バッファを介して読み出される。メモリセルアレイ１
のワード線ＷＬ及びビット線ＢＬ，ｂＢＬはそれぞれ、
ロウデコーダ２及びカラムデコーダ３により選択され
る。
【００１２】この実施の形態では、データ読み出し及び
書き込みの同期制御に用いられるクロックとして、基本
クロックＣＬＫと、これと相補のバークロックＢＣＬＫ
が用意されている。これらのクロックＣＬＫ，ＢＣＬＫ
はそれぞれ、クロックバッファ４のＣＬＫバッファ４
１、ＢＣＬＫバッファ４２により取り込まれて、内部ク
ロックＣＬＫＩＮｔ、ＣＬＫＩＮｃとなる。
【００１３】チップセレクトＣＳ、ロウアドレスストロ
ーブＲＡＳ、カラムアドレスストローブＣＡＳ、及び読
み出し／書き込みを指示するライトイネーブルＷＥ等の
各種コマンドは、コマンドバッファ６を介して、コマン
ドデコーダ７に取り込まれてデコードされる。コマンド
デコーダ７は、内部クロックＣＬＫＩＮｔの立ち上がり
エッジでコマンドをラッチする。外部アドレスＡＤＤ
は、同じく内部クロックＣＬＫＩＮｔの立ち上がりエッ
ジでアドレスバッファ８に取り込まれてラッチされた
後、クロックにより制御されてアドレスバスＡＩＬＴＣ
に取り出される。アドレスバスＡＩＬＴＣは、ロウ，カ
ラム共通のアドレスバスである。
【００１４】アドレスバスＡＩＬＴＣに取り込まれたア
ドレスは、ロウデコーダ２及びカラムデコーダ３でデコ
ードされて、ワード線及びビット線選択がなされる。図
１では、カラム系を詳細に示し、ワード線選択を行うロ
ウ系は簡単に示しているが、コマンドデコーダ７ではま
ず、クロックＣＬＫＩＮｔの立ち上がりを基準としてロ
ウ系の制御信号ＡＣＴが発生され、ロウアドレスが取り
込まれてデコードされる。データ読み出しの場合、ロウ
系が活性化された後、クロックＣＬＫＩＮｔの立ち上が
りエッジを基準として、コマンドデコーダ７では読み出
し制御信号ＲＥＡＤ及びカラムアドレス取り込み制御信
号ＴＰＬＣが発生される。
【００１５】カラム系クロック発生回路５では、カラム
クロックコントローラ５１において、読み出し制御信号
ＲＥＡＤとバークロックＢＣＬＫの内部クロックＣＬＫ
ＩＮｃとの論理により、第１のカラム制御信号ＣＳＣＫ
が発生される。このカラム制御信号ＣＳＣＫは更にクロ
ックドライバ５２により一定の遅延が与えられて、第２
のカラム制御信号ＣＳＬＣＬＫが得られる。
【００１６】カラムアドレスは、カラムアドレス取り込
み制御信号ＴＰＬＣによりアドレスカウンタ９に取り込
まれ、カラム制御信号ＣＳＣＫによりカウントアップし
て、何ビット出力するかを決めるバースト長の数に応じ
て所定個数のカラムアドレスＣＡが発生される。発生さ
れたカラムアドレスＣＡは、カラムデコーダ３の中のパ
ーシャルカラムデコーダ３１により各カラム選択線ＣＳ
Ｌを選択する最終カラムアドレスＹＡとしてデコーダさ
れる。このカラムアドレスＹＡは、クロック発生回路５
から発生されるカラム制御信号ＣＳＬＣＬＫに同期して
メインデコーダ３２によりデコーダされて、所定のカラ
ム選択線ＣＳＬが活性化されることになる。
【００１７】図３は、図２のカラムデコーダ３及びカラ
ム系クロック発生回路５の要部の具体構成を示してい
る。カラムコントローラ５１は基本的に、読み出し制御
信号ＲＥＡＤと内部クロックＣＬＫＴＮｃの論理積をと
って、カラム制御信号ＣＳＣＫを発生する。クロックド
ライバ５２は、複数段のインバータによりカラム制御信
号ＣＳＣＫに所定遅延を与えたカラム制御信号ＣＳＬＣ
ＬＫを発生する。
【００１８】アドレスカウンタ９では、カラムアドレス
取り込み制御信号ＴＰＬＣにより制御される３ステート
ＣＭＯＳバッファ９１によりアドレスバスＡＩＬＴＣの
カラムアドレスがノード９２に取り込まれる。このノー
ド９２に取り込まれたカラムアドレスは、バッファ９
３、カラム制御信号ＣＳＣＫにより制御される３ステー
トＣＭＯＳバッファ９４及びバッファ９５を介して出力
ノード９６に転送される。そして、カラム制御信号ＣＳ
ＣＫによるカウンタアップにより所定個数のカラムアド
レスＣＡとして取り出される。メインカラムデコーダ３
２では、カラム制御信号ＣＳＬＣＬＫと最終カラムアド
レスＹＡとの論理積により、カラム選択線ＣＳＬを活性
化する。カラム制御信号ＣＳＬＣＬＫは、図１に示すよ
うにデータバッファ１４にも与えられる。
【００１９】図４は、この実施の形態でのデータ読み出
し動作のタイミング図である。図示のように基本クロッ
クＣＬＫの立ち上がりエッジ（即ち、前端）の時刻ｔ０
でロウアドレスＲＡが取り込まれ、これに対応して制御
信号ＡＣＴが発生されて、ロウアドレスがデコードされ
てワード線ＷＬが選択される。ロウアドレス取り込みか
ら例えば２クロック遅れて、基本クロックＣＬＫの立ち
上がりエッジである時刻ｔ１を基準として読み出し制御
信号ＲＥＡＤ及びカラムアドレス取り込み制御信号ＴＰ
ＬＣが発生され、制御信号ＴＰＬＣにより外部カラムア
ドレスＣＡが取り込まれる。
【００２０】取り込まれたカラムアドレスＣＡは、その
間カラム制御信号ＣＳＣＫが“Ｌ”であり、アドレスカ
ウンタ９をスルーしてそのままノード９６に転送され
る。その後、バークロックＢＣＬＫの立ち上がりエッジ
（即ち、基本クロックＣＬＫの後端）を基準として発生
されるカラム制御信号ＣＳＣＫによりカウントアップさ
れて、図示のようにカラムアドレスＣＡ（０），ＣＡ
（１）が順次作られる。これらのカラムアドレスＣＡ
（０），ＣＡ（１）は更にデコーダされて最終カラムア
ドレスＹＡ（０），ＹＡ（１）が得られる。そして、得
られたカラムアドレスＹＡ（０），ＹＡ（１）と、カラ
ム制御信号ＣＳＣＫから少し遅れて発生されるカラム制
御信号ＣＳＬＣＬＫとの論理積によって、異なるカラム
選択線ＣＳＬ０，ＣＳＬ１が順次選択駆動される。
【００２１】上述のようにこの実施の形態では、カラム
アドレスの取り込みの基準タイミングを基本クロックＣ
ＬＫの立ち上がりエッジとし、カラム制御信号ＣＳＣ
Ｋ，ＣＳＬＣＬＫを発生させる基準タイミングを基本ク
ロックＣＬＫの立ち下がりエッジとしている。これによ
り、従来のように内部カラムアドレスの確定タイミング
に対してカラム制御信号の遅延時間調整により削られる
タイムマージンが削られることなく、クロックの周期調
整によって、内部カラムアドレスの確定タイミングとカ
ラム制御クロックのタイミング調整が可能となる。この
ことを具体的に、図５及び図６を参照して説明する。
【００２２】図５は、図４に示したタイミング図中、主
要信号のタイミングを拡大して示している。実線で示す
クロック周期Ｔ０の場合、基本クロックＣＬＫの立ち上
がりエッジから内部カラムアドレスＹＡの確定までの遅
延時間τに対して、カラム制御信号ＣＳＬＣＬＫが早く
立ち上がっている。この場合、実線で示すカラム選択信
号ＣＳＬは、誤選択である。従来はこの誤選択を防止す
るために、カラム制御信号ＣＳＣＫの発生からカラム制
御信号ＣＳＬＣＬＫが発生するまでの遅延時間τ０を調
整した。
【００２３】これに対してこの実施の形態では、破線で
示すようにクロック周期をＴ０からＴ１に延ばす。これ
により、基本クロックＣＬＫの立ち上がりエッジからカ
ラムアドレス確定までの遅延時間τをそのままとして、
基本クロックＣＬＫの立ち下がりエッジを基準として発
生されるカラム制御信号ＣＳＣＫ，ＣＳＬＣＬＫを遅ら
せ、カラムアドレスＹＡの確定後にカラム制御信号ＣＳ
ＬＣＬＫを発生させることができる。この結果、正しい
カラム選択信号ＣＳＬが得られる。
【００２４】図６は、実線で示すクロック周期Ｔ０の場
合に、カラムアドレスＹＡの確定タイミングに対して、
カラム制御信号ＣＳＬＣＬＫの発生タイミングが、誤選
択にはならないが、遅れすぎている例を示している。こ
の場合には、破線で示すようにクロック周期をＴ１に小
さくする。これにより、カラム制御信号ＣＳＬＣＬＫの
発生を早めて、カラムアドレス確定の直後にカラム選択
信号ＣＳＬを発生させることができる。即ち、サイクル
タイム及びアクセスタイムの短縮が可能になる。
【００２５】以上のように、この実施の形態によると、
クロック周期の調整によって、カラムアドレス確定のタ
イミングに対して、カラム制御信号ＣＳＬＣＬＫのタイ
ミングを最適位置に調整することができ、またサイクル
タイム及びアクセスタイムの短縮が可能となる。しか
も、従来のカラム制御信号の遅延時間調整により内部カ
ラムアドレス確定とカラム制御信号のタイミング調整を
行う方法では、クロック周期を小さくすると、アクセス
マージンの削ることになるのに対して、この実施の形態
の場合にはアクセスマージンが削られることはない。こ
の点を具体的に図７及び図８を参照して説明する。
【００２６】図７は、従来方式の場合であり、内部カラ
ムアドレスＹＡが確定してから、一定遅延時間τ０をも
ってカラム制御信号ＣＳＬＣＬＫが発生される。この場
合、内部カラムアドレスＹＡの確定から、カラム選択線
ＣＳＬが活性化されて周辺データ線ＲＤにデータが転送
されるまでの時間は一定である。クロックＣＬＫの立ち
上がりで出力バッファが制御されて、周辺データ線ＲＤ
にデータが転送されたデータがデータ出力Ｄｏｕｔとし
て取り出されるまでのマージンは、破線で示すようにク
ロック周期を短くした場合には小さくなる。
【００２７】これに対してこの実施の形態の場合、図８
に示すようになる。実線で示すクロック周期の長い状態
では、内部カラムアドレスＹＡの確定からカラム制御ク
ロックＣＳＬＣＬＫの発生までが無駄な時間となる。そ
こでこの無駄な時間をなくすべく、破線で示すようにク
ロック周期を短くしたとする。このとき、カラム制御信
号クロックＣＳＬＣＬＫの発生タイミングが早くなり、
周辺データ線ＲＤへのデータ転送も早まり、データ出力
Ｄｏｕｔのタイミングも早まる。即ち全体のタイミング
が前倒しになり、アクセスマージンは、クロック周期が
長い場合と短くした場合とで変わらない。即ち、アクセ
スマージンを削ることなく、アクセスタイム及びサイク
ルタイムを短縮できることになる。
【００２８】図９はこの発明の別の実施の形態のＳＤＲ
ＡＭを示す。基本構成は、先の実施の形態と同様であ
り、図１と対応する部分には、図１と同一符号を付して
詳細な説明は省く。この実施の形態では、先の実施の形
態では、バークロックＢＣＬＫを用いたのに対して、こ
の実施の形態では、基本クロックＣＬＫのみを用いてい
る。クロックバッファ４により取り込まれた内部クロッ
クＣＬＫＩＮｔをこの実施の形態では、インバータＩに
より反転して、先の実施の形態でのバークロックＢＣＬ
Ｋに対応する相補クロックＣＬＫＩＮｃを得ている。そ
してこのクロックＣＬＫＩＮｃの立ち上がりタイミング
を基準として、カラム制御信号ＣＳＣＫ，ＣＳＬＣＬＫ
を発生させる。その他、先の実施の形態と変わらない。
この実施の形態によっても先の実施の形態と同様の効果
が得られる。
【００２９】
【発明の効果】以上述べたようにこの発明によれば、カ
ラム選択のタイミング調整が容易で、アクセスマージン
を減らすことなくサイクルタイム及びアクセスタイムを
最短にすることができる同期型半導体記憶装置を提供す
ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＳＤＲＡＭの構成
を示す図である。
【図２】同実施の形態のメモリセルアレイ部の構成を示
す図である。
【図３】図１における要部の具体構成を示す図である。
【図４】同実施の形態のＳＤＲＡＭでのデータ読み出し
動作のタイミング図である。
【図５】同実施の形態でのクロック周期調整の具体例を
示すタイミング図である。
【図６】同実施の形態での他のクロック周期調整の具体
例を示すタイミング図である。
【図７】従来方式でクロック周期を短縮した場合のアク
セスマージン低下を説明するためのタイミング図であ
る。
【図８】この実施の形態でのクロック周期短縮の場合の
アクセスマージン不変の様子を示すタイミング図であ
る。
【図９】この発明の別の実施の形態のＳＤＲＡＭの構成
を示す図である。
【符号の説明】
１…メモリセルアレイ、２…ロウデコーダ、３…カラム
デコーダ、４…クロックバッファ、５…カラム制御クロ
ック発生回路、６…コマンドバッファ、７…コマンドデ
コーダ、８…アドレスバッファ、９…カラムアドレスカ
ウンタ。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 ビット線とワード線が交差して配設され
    てその各交差部にメモリセルが配置されたメモリセルア
    レイと、 クロックの前端に同期して動作モードを指定するコマン
    ドをデコードするコマンドデコーダと、 前記クロックの前端に同期してアドレスを取り込むアド
    レスバッファと、 このアドレスバッファにより取り込まれたロウアドレス
    をデコードして前記メモリセルアレイのワード線を選択
    するロウデコーダと、 前記コマンドデコーダによりデコードされた読み出し制
    御信号に基づいて前記クロックの後端に同期してカラム
    制御信号を発生するカラム制御信号発生回路と、 前記アドレスバッファにより取り込まれたカラムアドレ
    スを前記クロックの前端に同期して前記コマンドデコー
    ダから発生されるカラムアドレス取り込み信号により取
    り込み、前記カラム制御信号発生回路から発生されるカ
    ラム制御信号に基づいて前記メモリセルアレイのビット
    線を選択するカラム選択信号線を活性化するカラムデコ
    ーダと、を有することを特徴とする同期型半導体記憶装
    置。
  2. 【請求項２】 前記クロックの周期調整により、内部カ
    ラムアドレス確定のタイミングと前記カラム制御信号の
    タイミングの調整がなされることを特徴とする請求項１
    記載の同期型半導体記憶装置。
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