KR0177789B1 - 클럭 제어 컬럼 디코더 - Google Patents
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Abstract
반도체 메모리 장치의 컬럼 디코더의 구성에 관한 것으로, 특히 동기 반도체 메모리 장치에 효율적으로 사용될 수 있는 클럭 제어 컬럼 디코더에 관한 것이다. 상기 클럭 제어 컬럼 디코더는 외부로부터 공급되는 컬럼 어드레스들을 디코딩하여 프리 디코딩된 컬럼 어드레스들을 발생하며 상기 프리 디코딩된 컬럼 어드레스들을 상기 클럭에 동기되어 소정 지연 발생된 제어 클럭에 의해 샘플링하여 컬럼 선택 라인을 인에이블시키는 컬럼 선택 라인 인에이블 수단과, 상기 클럭의 제1레벨에 응답하여 상기 프리 디코딩된 컬럼 어드레스들 중 하나를 래치하고 상기 클럭의 제2레벨에 응답하여 상기 래치된 신호에 응답하여 상기 인에이블된 컬럼 선택 라인을 디스에이블 하는 컬럼 선택 라인 인에이블 수단을 포함하여 구성된다.
Description
제1도는 종래의 기술에 의한 컬럼 디코더의 구성을 도시한 도면.
제2도는 종래의 기술을 설명하기 위한 동작 타이밍도.
제3도는 본 발명에 따른 클럭 제어 컬럼 디코더의 일부분의 구성도로서, 이는 활성화 펄스 발생 회로의 구성을 도시한 도면.
제4도는 본 발명에 의한 클럭 제어 컬럼 디코더의 일부분의 구성도로서, 이는 프리차아지 펄스 발생회로의 구성을 도시한 도면.
제5도는 본 발명에 의한 클럭 제어 컬럼 디코더의 일부분의 구성도로서, 이는 컬럼 선택 라인 활성화 회로의 구성을 도시한 도면이다.
제6도는 제3도, 제4도 및 제6도의 동작을 설명하기 위한 동작 타이밍도이다.
제7도는 본 발명에 따른 클럭 제어 컬럼 디코더를 멀티 뱅크의 메모리 장치에 적용한 경우의 컬럼 디코딩의 예시도이다.
본 발명은 반도체 메모리 장치의 컬럼 디코더의 구성에 관한 것으로, 특히 동기 반도체 메모리 장치(Synchronous memory device)에 효율적으로 사용될 수 있는 블록 제어 컬럼 디코더(Clock controlled column decoder)에 관한 것이다.
현재의 반도체 메모리 장치의 동작 속도는 고속 마이크로 프로세서 시스템의 동작 속도에 비례하여 점차적으로 빨라지고 있다. 예를 들면, 수백 메가 헬트(MHz)에서 동작하는 고속 반도체 메모리 장치(High speed memory device)는 외부 시스템으로부터 공급되는 외부 클럭에 동기되어 동작토록 구성되고 있으며, 이러한 반도체 메모리 장치를 동기 반도체 메모리 장치라 한다. 상기와 같은 동기 반도체 메모리 장치는 리이드/라이트(Read/write)에 관련한 모든 명령의 처치의 동작을 외부로부터 공급되는 시스템 클럭에 동기하여 처리토록 구성된다.
외부로부터 공급되는 시스템 클럭에 동기하여 동작되는 반도체 메모리 장치는 메모리셀(Memory Cell)에 데이터를 라이트하거나 혹은 리이드하기 위해서는 로우 어드레스와 컬럼 어드레스를 외부로부터 공급받아야 하며, 상기 컬럼 어드레스들의 조합에 의해 다수의 컬럼라인(Column line)중 하나의 컬럼라인을 선택하게끔 동작된다.
일반적인 다이나믹 랜덤 억세스 메모리(DRAM)는 외부로부터 입력되는 컬럼 어드레스를 프리디코더(Predecoder)를 통해 프리디코딩(Predecoding)하고, 상기 프리 디코딩된 컬럼 어드레스(Pre-decoded column address)를 컬럼 디코더(Column decoder)로서 디코딩하여 그 출력으로서 다수의 컬럼 라인 중 하나를 선택하였다.
한편, 동기 다이나믹 랜덤 억세스 메모리(Synchronous DRAM)는 외부로부터 공급되는 시스템 클럭에 동기하여 컬럼 어드레스들을 입력하고, 상기 시스템 클럭에 동기되어진 컬럼 어드레스에 의해 하나의 컬럼 라인을 선택하도록 구성되며, 이러한 컬럼 라인의 선택 방법은 여려 기술들이 발표되고 있다. 그중 대표적인 컬럼 선택 방법은 1994 Symposium on VLSI Circuits Digest of Technical Papers의 79∼80면에 기재된 A 200MHz 16Mbit Synchronous DRAM with Block Access Mode의 기술을 들 수 있다.
제1도는 종래의 기술에 의한 컬럼 디코더의 구성을 도시한 도면으로서, 이는 상기 논문에서 펄스드 컬럼 디코더(Pulsed Column Decoder)로 표기된 회로를 도시한 것이다. 이의 구성은, 크게 외부로부터 입력되는 컬럼 어드레스 AYi(여기서 i는 0, 1, 2‥‥n 등의 자연수)를 프리 디코딩하고 상기 프리 디코딩된 컬럼 어드레스를 외부 시스템 클럭에 동기된 클럭 ICLK1 및 XICLK1에 의해 프리 디코딩된 컬럼 어드레스 YPA를 발생하는 프리 디코더 12와, 상피 발생된 프리 디코딩된 신호 YPA를 1클럭 지연된 클럭 ICLK2에 의해 게이팅하여 컬럼 라인 선택신호 Y를 출력하는 컬럼 디코더 14로 구성되어 있다.
상기 제1도의 구성에서, 프리 디코더 12는 낸드 게이트 16, 20과 인버터18, 28, 32 및 트라이 스테이트 인버터 26, 30의 조합으로 구성되어 해당 컬럼 어드레스 AY0, AY1들이 디코딩 결과에 의한 프리 디코딩된 신호 YPA를 외부 클럭 Ext.CLK에 동기된 내부 클럭 ICLK1의 하강 에지(Falling edge; low going edge)에 동기하여 출력한다. 그리고, 상기 컬럼 디코더 14는 낸드 게이트 34,38 및 다수의 인버터 36∼44들의 조합으로 구성되며, 이는 상기 프리 디코딩된 신호 YPA들의 조합에 의해 프리 컬럼 선택 라인 신호(Pre-column select line signal) YOD를 발생하고 상기 프리 컬럼 선택 신호 YOD를 지연된 내부 클럭 ICLK2에 의해 컬럼 선택 라인 선택 신호 Y로서 출력한다.(상기 제1도의 상세한 구성에 대하여서는 1994 Symposium on VLSI Circuits Digest of Technical Papers의 79∼80면에 기재된 A 200MHz 16Mbit Synchronous DRAM with Block Access Mode를 참조하라)
제2도는 종래의 기술을 설명하기 위한 동작 타이밍도이다.
우선, 제2도의 동작 타이밍도를 참조하여 제1도의 동작을 간략히 설명하면 하기와 같다.
지금, 컬럼 어드레스 AY0, AY1이 논리 하이로 활성화되면 낸드 게이트 20의 출력은 로우로 천이된다. 상기 낸드 게이트 20의 출력은 외부로부터 공급되는 시스템 클럭 Ext.CLK에 동기된 내부 클럭 ICLK1의 하강 에지에 동기되어 트라이 스테이트 인버터 30과 인버터 28로 구성된 래치회로에 래치된 후 출력노드에 접속된 인버터 32에 의해 하이로 반전된다. 따라서, 상기 내부 클럭 ICLK1이 제2도와 같이 로우 에지로 천이되면, 프리 디코더 12로부터 출력되는 프리 디코딩된 신호 YPA는 하이로 활성화된다.
상기 프리 디코더 12의 출력 YPA가 하이로 활성화되면, 컬럼 디코더 14 내의 낸드 게이트 34로부터 출력되는 프리 컬럼 선택 라인 신호 YOD가 제2도와 같이 하이로 활성화된다. 상기와 같은 상태에서 컬럼 어드레스 스트로브 콤맨드(CAS Command)가 들어오는 내부 클럭 ICLK1로부터 1클럭 뒤에 지연 클럭 ICLK2가 발생된다. 상기 컬럼 디코더 14는 상기 지연 클럭 ICLK2와 상기 프리컬럼 선택 라인 신호 YOD를 조합하여 제2도와 같은 컬럼 선택 라인 신호 YD를 논리 하이로 활성화시킨다. 이때, 상기 컬럼 선택 라인 신호 YOD는 상기 지연 클럭 ICLK2의 상승 에지(Rising edge; high going edge)에 응답하여 활성화되며, 하강 에지로 천이시에 비활성화(디스에이블)된다.
따라서, 상기 제1도와 같이 구성된 종래의 컬럼 디코더는, 최종적으로 출력되는 컬럼 선택 라인 신호 Y가 컬럼 어드레스 스트로브 콤맨드가 들어온 후 한 클럭 뒤에 발생하는 지연 클럭 ICLK2에 동기되어 인에이블되고, 인에이블의 구간에 상기 클럭 ICLK2의 하이 듀레이션에 결정된다. 즉, 컬럼 선택 라인 신호 Y의 활성화 구간은 지연된 클럭 ICLK2의 하이의 폭에 절대적으로 의존함을 알 수 있다.
그러나, 상기와 같이 구성된 종래의 컬럼 디코더는 다음과 같은 문제점들이 발생하는 결함을 가지고 있다.
첫째로, 내부 클럭 ICLK1에 의해 컬럼 어드레스가 세팅되고, 프리 디코더12로부터 출력되는 프리 디코딩된 신호 YPA와 지연된 내부 클럭 ICLK2의 조합에 의해 컬럼 선택 라인 신호 Y가 인에이블된다. 따라서, 컬럼 선택 라인 신호 Y의 발생 시점이 내부 클럭 ICLK2에 의존되는 현상이 발생된다. 즉, 프리 컬럼 선택라인 신호 YO의 속도가 빠르게 발생한 경우에도 최종 출력인 컬럼 선택 라인 신호 Y는 내부 클럭 ICLK2의 다음의 상승 에지에 의해 동기되어 인에이블됨으로써 속도 손실(speed loss)이 발생된다. 또한, 외부로부터 공급되는 시스템 클럭 Ext.CLK의 주파수가 변화되면 지연된 내부 클럭 ICLK2의 발생 시점도 변화되며, 이로 인하여 시스템 클럭 Ext.CLK가 고주파수(high frequency)로 되어 프리 컬럼 선택 라인 신호 YO가 세팅(setting)되기 전에 내부 클럭 ICLK2가 하이 에지로 천이되면 무효(Invalid)한 컬럼 선택 라인 신호 Y가 발생되어 반도체 메모리 장치의 오동작을 야기시킬 수 있는 문제가 발생된다.
둘째로, 종래의 컬럼 디코더는 내부 클럭 ICLK2의 펄스폭(pulse width)이 메모리셀의 컬럼라인을 선택하는 컬럼 선택 라인 신호 Y의 펄스폭을 결정함으로써 상기 내부 클럭 ICLK2가 메모리 장치 내부의 펄스 자동 발생기(Automatic Pulse generator)에서 자동적으로 발생되는 자동 펄스(Auto pulse)인 경우 상기 컬럼 선택 라인 신호 Y의 펄스폭은 상기 자동 펄스의 폭에 고정된다. 이 경우, 컬럼 선택 라인 신호 Y의 펄스폭은 메모리 장치가 최대 동작 주파수(maximum frequency)로 동작하는 경우에 맞추어 결정해야 한다. 따라서 주파수가 낮아져도 컬럼 선택 라인 신호 Y의 펄스는 최대 동작 주파수시의 디바이스의 동작 마진(margin)을 개선시키지 못한다. 하지만, 동작 주파수가 낮아지는 것에 따라 컬럼 선택 라인 신호 Y의 인에이블 구간이 커지면 리이드/라이트 동작 마진이 증가되어지는데, 종래기술은 펄스폭이 자동 펄스의 폭으로 고정됨에 따라 저전압 동작 마진이 매우 나쁘게 된다.
따라서, 본 발명의 목적은 저주파수로부터 수백 메가헬즈의 고주파수의 동작 주파수에서 양호하게 메모리셀의 컬럼라인을 선택할 수 있도록 하는 동기 메모리 장치의 컬럼 디코더를 제공함에 있다.
본 발명의 다른 목적은 외부로부터 입력되는 컬럼 어드레스를 디코딩하고, 외부 시스템 클럭에 동기된 클럭으로 상기 디코딩된 어드레스를 샘플링하여 컬럼 선택 라인을 인에이블시킬 수 있는 활성화 클럭 발생 회로를 제공함에 있다.
본 발명의 또 다른 목적은 외부로부터 입력되는 컬럼 어드레스를 디코딩하고, 외부 시스템 클럭에 동기된 클럭으로 상기 디코딩된 컬럼 어드레스를 샘플링하여 인에이블된 컬럼 선택 라인을 자동적으로 디스에이블시킬 수 있는 프리차아지 펄스 발생 회로를 제공함에 있다.
본 발명의 또 다른 목적은 외부로부터 입력되는 컬럼 어드레스를 디코딩하고 외부 시스템 클럭에 동기된 클럭으로 상기 디코딩된 컬럼 어드레스를 샘플링된 활성화 클럭에 응답하여 컬럼 선택 라인을 인에이블시키고, 상기 활성화 클럭보다 소정 지연되어 입력되는 프리차이지 펄스에 의해 인에이블된 컬럼 선택라인을 디스에이블하는 클럭 제어 컬럼 디코더를 제공함에 있다.
상기한 목적들은 클럭 동기 반도체 메모리 장치에 있어서, 외부로부터 공급되는 컬럼 어드레스들을 디코딩하여 프리 디코딩된 컬럼 어드레스들을 발생하며 상기 프리 디코딩된 컬럼 어드레스들을 상기 클럭에 동기되어 소정 지연 발생된 제어 클럭에 의해 샘플링하여 컬럼 선택 라인을 인에이블시키는 컬럼 선택 라인 인에이블 수단과, 상기 클럭의 제1레벨에 응답하여 상기 프리 디코딩된 컬럼 어드레스들 중 하나를 래치하고 상기 클럭의 제2레벨에 응답하여 상기 래치된 신호에 응답하여 상기 인에이블된 컬럼 선택 라인을 디스에이블하는 컬럼 선택라인 인에이블 수단을 포함하는 클럭 제어 컬럼 디코더를 제공함으로서 달성된다.
상기의 목적을 달성하기 위한 본 발명의 원리에 따라 클럭에 동기되어 동작되는 반도체 메모리 장치는, 외부로부터 공급되는 컬럼 어드레스들을 디코딩하여 프리 디코딩된 컬럼 어드레스들을 발생하며 상기 프리 디코딩된 컬럼 어드레스들 중 하나를 상기 클럭에 동기되어 소정 지연 발생된 제어 클럭에 의해 샘플링하는 프리 디코더와, 상기 클럭의 제1레벨에 응답하여 상기 프리 디코딩된 컬럼 어드레스들 중 하나를 래치하고 상기 클럭의 제2레벨에 응답하여 상기 래치된 신호에 트리거되어 소정 지연된 프리 차아지 펄스를 발생하는 프리 차아지 펄스발생 회로와, 상기 샘플링된 프리 디코딩 컬럼 어드레스와 이률 제외한 프리 디코딩된 컬럼 어드레스들의 조합에 의한 활성화 클럭에 응답하여 컬럼 선택 라인을 인에이블시키고, 상기 프리차이지 펄스에 응답하여 상기 컬럼 선택 라인을 디스에이블하는 컬럼 선택 라인 활성화 회로로 구성함을 특징으로 한다.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 본 발명의 실시예에 관한 도면에서 실질적으로 동일한 구성과 기능을 가진 것들에는 가능한 한 동일한 참조부호를 사용한다는 것에 유의 바란다.
제3도는 본 발명에 따른 클럭 제어 컬럼 디코더의 일부분의 구성도로서, 이는 활성화 펄스 발생 회로(Active pulse generator) 100의 구성을 도시한 도면이다.
제4도는 본 발명에 의한 클럭 제어 컬럼 디코더의 일부분의 구성도로서, 이는 프리차아지 펄스 발생 회로(Pre-charge pulse generator) 200의 구성을 도시한 도면이다.
제5도는 본 발명에 의한 클럭 제어 컬럼 디코더의 일부분의 구성도로서, 이는 컬럼 선택 라인 활성화 회로(Column select line Activation circuit)의 구성을 도시한 도면이다.
제6도는 제3도, 제4도 및 제6도의 동작을 설명하기 위한 동작 타이밍도이다.
이하 본 발명의 실시예에 따라 제3, 제4도 및 제5도와 같이 구성된 클럭 제어 컬럼 디코더의 상세한 동작을 제6도의 타이밍도를 참조하여 설명한다.
지금, 제6도에 도시한 바와 같이 외부 클럭 Ext.CLK이 입력되면, 디바이스 내부에서는 일반적인 동기 반도체 메모리 장치와 같이 상기 외부 클럭 Ext.CLK에 동기된 내부 클럭 ICLK가 제6도와 같이 발생한다. 이와 같은 상태에서, 컬럼 어드레스 스트로브 신호 CAS의 명령이 입력되면 메모리 뱅크를 선택하는 뱅크 선택 신호 YBS와 컬럼 어드레스 AYi가 제6도와 같이 상기 내부에 동기되어 디바이스 내부로 입력된다.
상기 내부 클럭 ICLK에 입력노드가 접속된 제1지연기 102는 직렬 접속된 두개의 인버터 106, 112 및 상기 인버터 106, 112의 접속 노드와 전원전압 Vcc 및 접지전압 Vss의 사이에 각각 접속된 피모오스 캐패시터 108 및 엔모오스 캐패시터 110으로 구성된다. 이와 같이 구성된 제1지연기 102는 입력되는 신호를 인버터 106, 112의 전원전압단자에 접속된 저항들과 상기 피모오스 캐패시터 및 엔모오스 캐패시터의 RC시정수 값에 따라 소정 지연하여 출력하며, 지연정도는 상기 RC시정수를 조절하여 가변시킬 수 있다. 따라서, 상기 제1지연기 102는 상피 내부 클럭 ICLK을 소정 지연하여 출력노드에 접속된 펄스 자동 발생기 104의 입력노드로 공급한다.
상기 펄스 자동 발생기 104는 상기 제1지연기 102의 출력노드에 입력노드가 접속된 인버터 114의 출력노드에 직렬 접속된 홀수개의 인버터 체인 114, 116,118과, 인버터 체인 114, 116, 118의 출력과 상기 제1지연기 102의 출력이 모두 활성화(논리 하이) 상태일 때 응답하여 논리 로우를 출력하는 낸드 게이트 120과 이 출력노드에 접속된 인버터 126으로 구성되어 있다. 이와 같이 구성된 펄스 자동 발생기 104는 제1지연기 102로부터 지연 출력되는 내부 클럭 ICLK이 제1에지일 때 응답하여 상기 인버터 체인에 의한 지연 시간의 폭을 갖는 제어 펄스 ICLKD를 자동으로 생성하여 출력노드에 접속된 낸드 게이트 140의 일측 노드에 공급한다. 이때, 내부 클럭 ICLK과 상기 제어클럭 ICLKD간의 지연정도, 즉, 제1지연은 상기 제1지연기 102의 RC시정수에 의해 결정된다.
상기와 같이 동작되는 상태에서 제3도에 도시된 다수의 디코더 128은 상기 뱅크 선택 신호 YBS, 유효한 컬럼 어드레스 AY0, AY1, AY2를 디코딩하여 낸드게이트 140의 또 다른 입력노드로 공급한다. 또 다른 디코더 130, 132들은 뱅크 선택 신호 YBS, 유효한 컬럼 어드레스 AY3, AY4, AY5와 뱅크 선택 신호 YBS, 유효한 컬럼 어드레스 AY6, AY7 AV8들을 각각 디코딩하여 프리 디코딩된 컬럼 어드레스 YPA345, YPA678을 출력하며, 이들은 출력노드에 접속된 인버터 146, 148및 150, 152들에 의해 제5도와 괌이 구성된 낸드 게이트 176의 두 입력노드로 공급된다.
따라서, 상기 낸드 게이트 140은 상기 자동 펄스 발생기 104로부터 제6도와 같이 자동적으로 발생된 제어펄스 ICLKD에 상승 에지로 천이되는 시점에 응답하여 컬럼 어드레스 AY0, AY1, AY2와 뱅크 선택 신호 YBS의 디코딩 결과를 게이팅하여 프리 디코딩 컬럼 어드레스 YPA012를 제6도와 같이 로우로 인에이블된다. 즉, 상기 펄스 자동 발생기 104로부터 출력되는 제어 클럭 ICLKD이 상승 에지로 될 때 응답하여 프리 디코딩된 컬럼 어드레스 YPA012를 로우로 인에이블시키고, 상기 제어 클럭 ICLKD이 하강 에지로 될 때 프리 디코딩된 컬럼 어드레스 YPA012를 하이로 디스에이블시킨다. 상기와 같이 제어클럭 ICLKD에 의해 제6도와 같이 프리 디코딩 후 샘플링된 컬럼 어드레스 YPA012는 제5도에 도시된 노아게이트 178의 일측 입력노드로 공급된다.
한편, 제5도에 도시된 낸드 게이트 176은 상기 디코더 130, 132로부터 제6도와 같이 논리 하이 상태로 출력되는 프리 디코딩된 컬럼 어드레스 YPA345, YPA678을 부논리곱하여 논리 로우의 신호를 노아게이트 178의 또 다른 입력노드로 공급한다. 따라서, 상기 노아게이트 178은 상기 낸드 게이트 176의 출력과 프리 디코딩 후 샘플링된 컬럼 어드레스 YPA012를 논리 조합하여 컬럼 라인활성화 클럭 YA를 제6도와 같이 논리 하이로 출력한다.
상기 노아게이트 178로부터 출력되는 활성화 클럭 YA는 전원전압 Vcc와 접지전압 Vss의 사이에 직렬 접속된 제1, 제2피모오스 트랜지스터 180, 182와 엔모오스 트랜지스터 184들 중 제1피모오스 트랜지스터 180의 게이트와 엔모오스 트랜지스터 184의 게이트에 각각 공급된다. 이때, 상기 제2피모오스 트랜지스터 182의 드레인과 상키 엔모오스 트랜지스터 184의 드레인의 접속노드와 컬럼 선택 라인 Y의 사이에는 두개의 인버터 186, 188로 구성된 래치회로가 접속되어 있다.
따라서, 프리 디코딩된 컬럼 어드레스 YPA345, YPA678의 유효(Valid)구간에서 프리 디코딩 후 샘플링된 컬럼 어드레스 YPA012의 로우 구간만큼 발생하는 활성화 클럭 YA가 제6도와 같이 하이로 되면 제1피모오스 트랜지스터 180은 턴 오프, 엔모오스 트랜지스터 184가 턴온되어진다. 상기와 같은 동작에 의해 래치회로의 출력노드는 하이로 래치되어 컬럼 선택 라인 Y가 하이로 인에이블된다. 상기 컬럼 선택 라인 Y의 하이로 인에이블은 활성화 클럭 YA가 로우로 천이되어 제1피모오스 트랜지스터 180이 턴온, 엔모오스 트랜지스터 184가 턴 오프되더라도 프리 차아지 펄스 YP의 레벨이 하이로 유지되고있는 동안은 제2피모오스 트랜지스터 182가 턴 오프되어 있기 때문에 래치회로의 동작에 의해 제6도와 같이 하이 상태로 유지된다.
상기와 같은 구성의 설명 중, 제3도에 도시된 제1지연기 102의 제1지연 시간은 프리 디코딩된 컬럼 어드레스 YPA345와 YPA678이 하이로 활성화되어 제5도의 낸드 게이브 176의 출력이 로우로 되는 시점보다 제3도의 인버터 144의 출력노드로부터 출력되는 신호 YPA012의 레벨이 로우로 시점이 늦게 되도록 조절되어야 한다. 이와 같은 제1지연시간의 조절에 의해 프리 디코딩된 컬럼 어드레스 YPA345와 YPA678이 갖고 있는 어드레스 정보 및 프리 디코더가 갖는 스큐(Skew)에 관계없도록 할 수 있다.
상기와 같은 동작에 의해 인에이블된 컬럼 선택 라인 Y는 제4도에 도시된 프리 차아지 펄스 발생회로로부터 출력되는 프리 차아지 펄스 YP에 의해 디스에이블된다.
제4도를 참조하면, 디코더 154는 뱅크 선택 신호 YBS와 컬럼 어드레스 AY0, AY1, AY2를 디코딩하여 출력한다. 따라서, 상기 디코더 154로 입력되는 모든 신호들이 하이의 상태로 유효하게 입력되는 경우는 디스에이블 신호 발생회로 156으로 하이 신호가 공급된다.
이때, 상기 디스에이블 신호 발생회로 156 내의 인버터 162는 이를 반전하여 전송 게이트 166으로 공급한다. 상기 전송 게이트 166은 내부 클럭 ICLK의 하강에지에서 입력되는 신호, 즉, 컬럼 어드레스 AYi 및 뱅크 선택 신호 YBS의 조합정보를 인버터 168, 170으로 구성된 래치회로에 저장시킨다. 상기와 같은 동작에 의해 래치회로의 출력노드 N1은 제6도와 같이 하이로 된다. 상기 래치회로의 출력노드 N1의 저장 정보는 다음의 내부 클럭 LCLK의 상승 에지에 인에이블되는 낸드 게이트 172에 의해 게이팅되며, 이는 곧 인버터 174를 통해 제2지연기 158로 공급된다.
상기 제2지연기 158은 입력되는 신호를 소정 지연하여 펄스 자동 발생기160에 입력시킨다. 상기 자동 펄스 발생기 160의 구성은 제3도에 도시된 자동펄스 발생기 104의 구성과 거의 동일하며, 단지 출력의 활성화 레벨이 로우로 되는 것이다.
따라서, 제4도와 같이 구성된 프리 차아지 펄스 발생회로는 내부 클럭 LCLK의 상승 에지 의해 컬럼 선택 라인 Y가 하이로 인에이블될 때의 컬럼 어드레스 AYi와 뱅크 선택 정보 YBS를 래치하고, 다음의 내부 클럭 LCLK의 상승 에지에서 자동적으로 제6도와 같은 로우 상태의 프리 차아지 펄스 YP를 발생한다.
상기 제4도의 구성에 의해 발생된 프리 차아지 펄스 YP는 제5도와 같이 구성된 컬럼 선택 라인 활성화 회로내의 제2피모오스 트랜지스터 182를 턴온시킨다. 이때, 제1피모오스 트랜지스터 180은 이미 턴온된 상태에 있으므로, 인버터들로 구성된 래치회로의 출력을 로우의 레벨로 프리 차아지 시켜 컬럼 선택 라인 Y를 로우로 디스에이블시킨다.
제6도를 참조하면, 리이드/라이트 명령이 입력되는 주기 T0에서 선택된 컬럼 어드레스 AY0에 의해 활성화 클럭 YA0이 발생하여 컬럼 선택 라인 Y0을 인에이블시키고, 주기 T1에서 컬럼 어드레스 AY1이 들어오는데 앞서 입력된 컬럼 어드레스 AY0과 다른 경우(즉, 다른 컬럼 라인을 선택하는 경우)에는 주기 T1에서 발생된 프리 차아지 펄스 YP0에 의해 컬럼 선택 라인 Y0은 디스에이블된다. 그러나, 상기 컬럼 어드레스 AY0과 주기 T1에 들어오는 또 다른 컬럼 어드레스 AY1이 같아서 동일한 컬럼 라인을 선택하는 경우, T1시점의 내부 클럭 ICLK에 의해 발생한 활성화 클럭 YA0 의해 인에이블되었던 컬럼 선택 라인 Y0은 제2피모오스 트랜지스터 182가 턴 온되어 디스에이블 시키려고 한다. 하지만, 활성화 클럭 YA1이 인에이블되어 제1피모오스 트랜지스터가 턴 오프되고, 엔모오스 트랜지스터가 턴온되어 컬럼 선택 라인은 계속적으로 인에이블 상태를 유지한다. 따라서, 상기 활성화 클럭 YA와 프리 차아지 펄스 YP가 오버랩 되어도 상관이 없이 동작함을 볼 수 있다.
따라서, 상기와 같이 동작되는 클럭 제어 컬럼 디코더의 컬럼 선택 라인 Y의 인에이블 시점은 제3도에 도시된 제1지연기 102 내의 RC시정수의 조절에 의해 가변됨을 알 수 있다. 또한, 상기 컬럼 선택 라인 Y의 디스에이블 시접은 제4도에 도시된 제2지연기 158 내의 RC시정수를 조절함으로서 가변할 수 있어 컬럼 선택 라인 Y의 인에이블 구간을 용이하게 조절함을 알 수 있다. 이는, 동기 반도체 메모리 장치에 공급되는 외부 클럭 Ext.CLK의 주파수가 낮아지더라도 상기 활성화 클럭 YA와 프리 차아지 펄스 YP는 동일한 내부 클럭 ICLK에 의해 발생함으로 컬럼 선택 라인 Y의 인에이블 구간이 증가하여 저주파수로 갈수록 디바이스의 리이드/라이트 동작 특성이 개선됨을 의미한다.
또한, 속도 측면에서도, 종래기술의 경우 프리 디코더의 출력이 빨리 출력되더라도 다음 클럭에 의해 컬럼 선택 라인 Y가 인에이블되나, 본 발명에서는 어드레스 스큐(Address Skew)를 제거하기 위해 이미 알고 있는 적당한 지연설정에 의해 최단경로로 프리 디코딩하여 컬럼을 디코딩함으로 고주파수 클럭에 대응하기가 용이하여 진다.
제7도는 본 발명에 따른 클럭 제어 컬럼 디코더를 멀티 뱅크(Multi-Bank)의 메모리 장치에 적용한 경우의 컬럼 디코딩의 예시도이다. 제7도를 참조하면, 다수의 뱅크 디코더들 각각은 컬럼 어드레스 버퍼로부터 출력되는 컬럼 어드레스 AYi와 뱅크 선택 신호 YBS를 입력한다. 이때, 상기 다수의 뱅크 디코더들 각각은 제3, 제4, 제5도에서 전술한 바와 같은 활성화 펄스 발생 회로(Active pulse generator) 100, 프리차아지 펄스 발생 회로(Pre-charge pulse generator) 200및 컬럼 선택 라인 활성화 회로(Column sleet line Activation circuit) 300들을 구비하여 외부 컬럼 어드레스를 클럭에 동기 디코딩하여 컬럼 선택 라인 Y0, Y1, Y2‥‥Yn를 각각 선택하도록 동작된다 이와 같은 동작은 전술한 클럭 제어 컬럼 디코더의 동작을 이해한 자에게 있어서는 자명한 것이다.
상술한 바와 같이 본 발명은, 동기 반도체 메모리 장치의 컬럼 라인의 선택을 외부 클럭에 동기된 내부 클럭의 출력을 사용하여 프리 디코딩된 컬럼 어드레스를 샘플링하고, 상기 샘플링된 신호에 의해 컬럼 선택 라인을 인에이블시키며 인에이블된 컬럼 선택 라인을 상기 내부 클럭의 다음 클럭에 동기된 프리차아지 펄스에 의해 디스에이블시킴으로 넓은 범위의 동작 주파수에서 안정적으로 동작시킬 수 있는 이점이 있다.
Claims (10)
- 클럭에 동기되어 동작하는 반도체 메모리 장치의 컬럼 디코더에 있어서, 외부로부터 공급되는 컬럼 어드레스들을 디코딩하여 프리 디코딩된 컬럼 어드레스들을 발생하며 상기 프리 디코딩된 컬럼 어드레스들을 상기 클럭에 동기되어 소정 지연 발생된 제어 클럭에 의해 샘플링하여 컬럼 선택 라인을 인에이블시키는 컬럼 선택 라인 인에이블수단과, 상기 클럭의 제1레벨에 응답하여 상기 프리 디코딩된 컬럼 어드레스들 중 하나를 래치하고 상기 클럭의 제2레벨에 응답하여 상기 래치된 신호에 응답하여 상기 인에이블된 컬럼 선택 라인을 디스에이블하는 컬럼 선택 라인 디스에이블 수단을 포함하는 클럭 제어 컬럼 디코더.
- 클럭에 동기되어 동작되는 반도체 메모리 장치의 컬럼 디코더에 있어서, 외부로부터 공급되는 컬럼 어드레스들을 디코딩하여 프리 디코딩된 컬럼 어드레스들을 발생하며 상기 프리 디코딩된 컬럼 어드레스들 중 하나를 상기클럭에 동기되어 소정 지연 발생된 제어 클럭에 의해 샘플링하는 프리 디코더와, 상기 클럭의 제1레벨에 응답하여 상기 프리 디코딩된 컬럼 어드레스들 중 하나를 래치하고 상기 클럭의 제2레벨에 응답하여 상기 래치된 신호에 트리거되어 소정 지연된 프리 차아지 펄스를 발생하는 프리 차아지 펄스 발생 회로와, 상기 샘플링된 프리 디코딩 컬럼 어드레스와 이를 제외한 프리 디코딩된 컬럼 어드레스들의 조합에 의한 활성화 클럭에 응답하여 컬럼 선택 라인을 인에이블시키고, 상기 프리차이지 펄스에 응답하여 상기 컬럼 선택 라인을 디스에이블 차는 컬럼 선택 라인 활성화 회로로 구성함을 특징으로 클럭 제어 컬럼 디코더.
- 제2항에 있어서, 상기 프리 디코더는, 상기 클럭을 소정 지연하여 출력하는 제1지연수단과, 상기 제1지연수단의 제1에지에 트리거되어 미리 설정된 듀레이션을 갖는 제어 펄스를 자동으로 발생하는 제1펄스 자동 발생수단과, 외부로부터의 뱅크 선택 신호 및 유효 컬럼 어드레스를 디코딩하여 프리 디코딩된 컬럼 어드레스를 발생하는 다수의 컬럼 어드레스 디코더와, 상기 다수의 컬럼 어드레스 디코더의 출력 중 하나를 상기 제어 펄스에 의해 샘플링하는 샘플링수단으로 구성함율 특징으로 하는 클럭 제어 컬럼 디코더.
- 제3항에 있어서, 상기 샘플링 수단은 낸드 게이트임을 특징으로 하는 클럭 제어 디코더.
- 제3항에 있어서, 상기 제1지연수단은, 상기 샘플링 시점을 조절할 수 있는 수단을 가짐을 특징으로 하는 클럭 제어 디코더.
- 제3항 또는 제5항에 있어서, 상기 제1자동 펄스 발생 수단은, 상기 컬럼 선택라인의 인에이블 구간을 조절할 수 있는 수단을 포함함을 특징으로 하는 클럭 제어 디코더.
- 제2항 또는 제3항에 있어서, 상기 프리 차아지 펄스 발생 회로는, 상기 클럭의 제1레벨에 응답하여 상기 프리 디코딩된 컬럼 어드레스들 중 하나를 래치하는 래치 수단과, 상기 래치수단의 출력을 상기 클럭의 제2레벨에 응답하여 소정 지연하여 출력하는 제2지연수단과, 상기 제2지연수단의 출력에 트리거되서 소정의 듀레이션을 갖는 프리 차아지 펄스를 자동적으로 발생하는 제2펄스 자동 발생수단으로 구성함율 특징으로 하는 클럭 제어 디코더.
- 제7항에 있어서, 상기 제2지연수단은. 상기 프리 차이지 펄스 발생 시점율 조절할 수 있는 수단을 포함함을 특징으로 하는 클럭 제어 디코더.
- 제8항에 있어서, 상기 제2자동 펄스 발생 수단은, 상기 컬럼 선택 라인의 디스에이블 구간을 조절할 수 있는 수단을 포함함을 특징으로 하는 클럭 제어 디코더.
- 제2항에 있어서, 상기 컬럼 선택 라인 활성화 회로는, 각각의 소오스가 전원전압과 접지전압에 각각 접속되며, 상기 활성화 신호를 게이트로 각각 입력하는 제1채널형의 제1모오스 트랜지스터 및 제2채널형의 모오스 트랜지스터와, 채널이 상기 제1채널형의 제1모오스 트랜지스터의 드레인 및 제2채널형의 모오스 트랜지스터의 드레인의 사이에 접속되며 상기 프리 차아지 펄스를 게이트로 입력하는 제1채널형의 제2모오스 트랜지스터와, 상기 제1채널형의 제2모오스 트랜지스터의 소오스와 제2채널형의 모오스 트랜지스터의 드레인의 접속노드와 컬럼 선택 라인의 사이에 접속된 래치회로로 구성함을 특징으로 하는 클럭 제어 컬럼 디코더.
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