KR100455370B1 - 칼럼선택라인 디스에이블 제어회로 및 이를 이용한 반도체 메모리장치 - Google Patents

칼럼선택라인 디스에이블 제어회로 및 이를 이용한 반도체 메모리장치 Download PDF

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Abstract

칼럼선택라인 디스에이블 제어회로 및 이를 이용한 반도체 메모리장치가 개시되어 있다. 상기 칼럼선택라인 디스에이블 제어회로는, 외부에서 인가되는 블락 라이트 명령에 응답하여 발생되는 블락 라이트 마스터신호 및 외부에서 인가되는 칼럼어드레스 스트로브 명령에 응답하여 발생되는 제어신호를 논리곱하고 그 결과를 소정의 시간 만큼 지연시키는 지연부와, 상기 지연부의 출력신호를 래치시키는 래치부와, 상기 클락을 입력으로 하여 자동펄스를 발생시키는 자동펄스 발생부, 및 상기 래치부의 출력신호 및 상기 자동펄스 발생부의 출력신호를 논리곱하여 상기 칼럼선택라인을 디스에이블시키는 신호를 발생하는 논리부를 구비하는 것을 특징으로 한다. 따라서 상기 칼럼선택라인 디스에이블 제어회로는, 클락의 싸이클 타임에 따라 칼럼선택라인의 디스에이블 시점을 가변적으로 조절할 수 있으며, 상기 칼럼선택라인 디스에이블 제어회로를 구비하고 싱크로너스 인터페이스 및 블락 라이트 기능을 갖는 반도체 메모리장치는 클락의 싸이클 타임에 따라 1싸이클 블락 라이트 또는 2싸이클 블락 라이트로 선택적으로 동작하는 것이 가능하다.

Description

칼럼선택라인 디스에이블 제어회로 및 이를 이용한 반도체 메모리장치
본 발명은 반도체 메모리장치에 관한 것으로, 특히 싱크로너스 인터페이스(Synchronous Interface) 및 그래픽(Graphic) 기능을 갖는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로에 관한 것이다.
통상 싱크로너스 인터페이스 및 그래픽 기능을 갖는 반도체 메모리장치에서 블락 라이트에 대한 사양은, 동작 클락의 싸이클 타임(이하 tCC라 함)을 기준으로 tBWC≤tCC일 때는 1싸이클 블락 라이트를 수행하고 tBWC≥tCC일 때는 2싸이클 블락 라이트를 수행하도록 규정하고 있다. 여기에서 상기 tBWC는 블락 라이트 명령이 입력되는 시점부터 다음 블락 라이트 명령이 입력되는 시점까지의 시간을 말한다. 또한 소정의 싸이클 타임, 즉 소정의 주파수를 기준으로 하여 동작 주파수가 상기 소정의 주파수 이하이면 1싸이클 블락 라이트를 수행하고, 동작 주파수가 상기 소정의 주파수 이상이면 2싸이클 블락 라이트를 수행하도록 규정하고 있다. 상기 블락 라이트 기능에서는, 하나의 로우 및 하나의 칼럼이 선택되어 라이트가 수행되는 일반적인 라이트 기능과 달리, 하나의 로우가 선택되고 다수개의 칼럼이 동시에 선택되어 다수개의 메모리셀에 동시에 라이트가 수행된다. 따라서 싸이클 타임이 빨라지면 1싸이클 동안에 블락 라이트를 수행하기가 어렵기 때문에, 상술한 바와 같이 소정의 싸이클 타임을 기준으로 1싸이클 블락 라이트와 2싸이클 블락 라이트를 선택적으로 수행하도록 규정되어 있는 것이다.
도 1a 및 도 1b는 종래의 싱크로너스 인터페이스 및 그래픽 기능을 갖는 반도체 메모리장치에서 블락 라이트시의 칼럼선택라인(Column Select Line, CSL) 제어방법을 나타내는 타이밍도이다. 도 1A는 1싸이클 블락 라이트의 경우이고, 도 1B는 2싸이클 블락 라이트의 경우이다. 상기 칼럼선택라인(CSL)이 인에이블될 때 데이터가 메모리셀로 라이트되게 된다.
도 1a을 참조하면, 종래기술에 따른 1싸이클 블락 라이트는 동작 클락(CLK)의 소정의 싸이클에서 블락 라이트 명령(BW CMD) 인가후 첫 번째 다음 싸이클에서 다시 블락 라이트 명령(BW CMD)을 인가함으로써 수행된다. 좀더 상세히 설명하면, 첫 번째 블락 라이트 명령(BW CMD)이 인가될 때 이에 응답하여 블락 라이트 동작을 알리는 마스터 신호인 ΦBW가 논리"하이"로 엑티브되어 계속 유지된다. 또한 상기 동작 클락(CLK)에 응답하여 상기 칼럼선택라인(CSL)을 제어하기 위한 신호인 ΦCP가 발생되는 데, 상기 ΦCP는 블락 라이트 명령(BW CMD)가 인가될 때 논리"로우"가 되는 펄스를 갖는다. 따라서 상기 ΦBW가 논리"하이"로 엑티브된 상태에서 상기 칼럼선택라인(CSL)은 상기 ΦCP에 응답하여 인에이블되고 디스에이블된다. 즉 상기 ΦCP가 논리"로우"가 될 때 상기 칼럼선택라인(CSL)은 논리"로우"로 디스에이블되고 상기 ΦCP가 논리"하이"가 될 때 상기 칼럼선택라인(CSL)은 논리"하이"로 인에이블된다.
도 1b를 참조하면, 종래기술에 따른 2싸이클 블락 라이트는 동작 클락(CLK)의 소정의 싸이클에서 블락 라이트 명령(BW CMD) 인가후 두 번째 다음 싸이클에서 다시 블락 라이트 명령(BW CMD)을 인가함으로써 수행된다. 좀더 상세히 설명하면, 첫 번째 블락 라이트 명령(BW CMD)가 인가될 때 이에 응답하여 블락 라이트 동작을 알리는 마스터 신호인 ΦBW가 논리"하이"로 엑티브된 후, 상기 두 번째 다음 싸이클에 이르기 소정의 시간 전에 상기 ΦBW가 논리"로우"로 넌엑티브되며, 상기 두 번째 다음 싸이클에서 다시 블락 라이트 명령(BW CMD)가 인가될 때 이에 응답하여 상기 ΦBW가 다시 논리"하이"로 엑티브된다. 또한 상기 동작 클락(CLK)에 응답하여 상기 칼럼선택라인(CSL)을 제어하기 위한 신호인 ΦCP가 발생되는 데, 상기 ΦCP는 블락 라이트 명령(BW CMD)가 인가될 때 논리"로우"가 되는 펄스를 갖는다. 따라서 상기 칼럼선택라인(CSL)은 상기 ΦCP와 상기 ΦBW에 응답하여 인에이블되고 디스에이블된다. 즉 상기 ΦCP가 논리"로우"가 되고 또는 상기 ΦBW가 논리"로우"가 될 때 상기 칼럼선택라인(CSL)은 논리"로우"로 디스에이블되고 그 이외의 경우에는 상기 칼럼선택라인(CSL)은 인에이블된다.
상기 종래기술에서는 디폴트(Default)로 2싸이클 블락 라이트를 수행하도록 되어 있으며, 사용자가 필요시 1싸이클 블락 라이트를 선택적으로 사용할 수 있도록 되어 있다. 따라서 상술한 종래기술에서는 소정의 싸이클 타임에서 1싸이클 블락 라이트가 가능함에도 불구하고 2싸이클 블락 라이트로 사용하여야 하는 경우가 발생될 수 있다.
따라서 본 발명의 목적은, 싱크로너스 인터페이스 및 블락 라이트 기능을 갖는 반도체 메모리장치를 디폴트로 2싸이클 블락 라이트로 동작시키고 또한 클락의 싸이클 타임에 따라 1싸이클 블락 라이트 또는 2싸이클 블락 라이트로 선택적으로 동작시키기 위한 칼럼선택라인 디스에이블 제어회로를 제공하는 데 있다.
본 발명의 다른 목적은, 싱크로너스 인터페이스 및 블락 라이트 기능을 가지며 디폴트로 2싸이클 블락 라이트로 동작되고 클락의 싸이클 타임에 따라 1싸이클 블락 라이트 또는 2싸이클 블락 라이트로 동작이 가능한 반도체 메모리장치를 제공하는 데 있다.
도 1a 및 도 1b는 종래의 싱크로너스 인터페이스 및 그래픽 기능을 갖는 반도체 메모리장치에서 블락 라이트시의 칼럼선택라인 제어방법을 나타내는 타이밍도
도 2는 본 발명의 실시예에 따른 칼럼선택라인 디스에이블 제어회로의 회로도 및 이를 포함하는 반도체 메모리장치의 개략적인 블락도
도 3은 도 2에 도시된 칼럼선택라인 디스에이블 제어회로의 각 신호들의 타이밍도
상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로는, 외부에서 인가되는 클락에 의해 동작되는 싱크로너스 인터페이스를 가지며, 하나의 로우가 선택되고 다수개의 칼럼선택라인이 동시에 인에이블되어 다수개의 메모리셀에 동시에 라이트가 수행되는 블락 라이트 기능을 갖는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로에 있어서,
외부에서 인가되는 블락 라이트 명령에 응답하여 발생되는 블락 라이트 마스터신호 및 외부에서 인가되는 칼럼어드레스 스트로브 명령에 응답하여 발생되는 제어신호를 논리곱하고 그 결과를 소정의 시간 만큼 지연시키는 지연부와, 상기 지연부의 출력신호를 래치시키는 래치부와, 상기 클락을 입력으로 하여 자동펄스를 발생시키는 자동펄스 발생부, 및 상기 래치부의 출력신호 및 상기 자동펄스 발생부의 출력신호를 논리곱하여 상기 칼럼선택라인을 디스에이블시키는 신호를 발생하는 논리부를 구비하는 것을 특징으로 한다.
상기 칼럼선택라인은 상기 블락 라이트 명령이 입력될 때 논리"하이"로 인에이블되고 상기 칼럼선택라인을 디스에이블시키는 신호가 논리"하이"로 엑티브될 때 논리"로우"로 디스에이블된다.
또한 상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 외부에서 인가되는 클락에 의해 동작되는 싱크로너스 인터페이스와, 하나의 로우가 선택되고 다수개의 칼럼선택라인이 동시에 인에이블되어 다수개의 메모리셀에 동시에 라이트가 수행되는 블락 라이트 기능을 가지며, 상기 클락의 싸이클 타임에 따라 상기 칼럼선택라인의 디스에이블 시점을 가변적으로 조절하는 칼럼선택라인 디스에이블 제어회로를 구비하는 것을 특징으로 한다.
상기 칼럼선택라인 디스에이블 제어회로는, 상기 블락 라이트 명령에 응답하여 발생되는 블락 라이트 마스터신호 및 칼럼어드레스 스트로브 명령에 응답하여 발생되는 제어신호를 논리곱하고 그 결과를 소정의 시간 만큼 지연시키는 지연부와, 상기 지연부의 출력신호를 래치시키는 래치부와, 상기 클락을 입력으로 하여 자동펄스를 발생시키는 자동펄스 발생부와, 상기 래치부의 출력신호 및 상기 자동펄스 발생부의 출력신호를 논리곱하여 상기 칼럼선택라인을 디스에이블시키는 신호를 발생하는 논리부를 구비한다.
상기 칼럼선택라인은 상기 블락 라이트 명령이 입력될 때 논리"하이"로 인에이블되고 상기 칼럼선택라인을 디스에이블시키는 신호가 논리"하이"로 엑티브될 때 논리"로우"로 디스에이블된다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 칼럼선택라인 디스에이블 제어회로의 회로도 및 이를 포함하는 반도체 메모리장치의 개략적인 블락도이다.
도 2를 참조하면, 상기 본 발명에 따른 반도체 메모리장치는, 칼럼선택라인 디스에이블 제어회로(21), 칼럼선택라인(CSL) 구동회로(23), 메모리셀 어레이(25)를 구비한다.
상기 반도체 메모리장치는, 외부에서 인가되는 클락(CLK)에 의해 동작되는 싱크로너스 인터페이스를 가지며, 하나의 로우가 선택되고 상기 칼럼선택라인 구동회로(23)에 의해 다수개의 칼럼선택라인(CSL)이 동시에 인에이블되어 상기 메모리셀 어레이(25)의 다수개의 메모리셀에 동시에 라이트가 수행되는 블락 라이트 기능을 갖는다. 이는 당 업계에서 통상의 지식을 가진자에게 널리 알려진 내용이므로 여기에서 상세한 설명은 생략한다. 특히 상기 반도체 메모리장치는 상기 클락(CLK)의 싸이클 타임에 따라 상기 칼럼선택라인(CSL)의 디스에이블 시점을 가변적으로 조절하는 칼럼선택라인 디스에이블 제어회로(21)을 구비하는 것을 특징으로 한다.
상기 칼럼선택라인 디스에이블 제어회로(21)은, 지연부(21a)와, 래치부(21b)와, 자동펄스 발생부(21c), 및 논리부(21d)를 포함하여 구성된다.
좀더 상세히 설명하면, 상기 지연부(21a)는 외부에서 인가되는 블락 라이트 명령에 응답하여 발생되는 블락 라이트 마스터신호(ΦBW) 및 외부에서 인가되는 칼럼어드레스 스트로브 명령에 응답하여 발생되는 제어신호(ΦCA)를 받아 논리곱하고 그 결과를 소정의 시간 만큼 지연시킨다. 상기 래치부(21b)는 상기 지연부(21a)의 출력신호(P8NS)를 래치시키며, 상기 자동펄스 발생부(21c)는 상기 클락(CLK)를 입력으로 하여 자동펄스를 발생시킨다. 상기 논리부(21d)는 상기 래치부(21b)의 출력신호 및 상기 자동펄스 발생부(21c)의 출력신호를 논리곱하여 상기 칼럼선택라인(CSL)을 디스에이블시키는 신호(CSLPRE)를 발생시킨다.
여기에서 상기 지연부(21a)는, 상기 블락 라이트 마스터신호(ΦBW) 및 상기 제어신호(ΦCA)를 논리곱하는 낸드게이트(ND1)과, 짝수개의 인버터(I1,I2), 저항(R1 내지 R4), 및 커패시터(C1,C2)를 포함하여 구성되고 상기 낸드게이트(ND1)의 출력신호를 지연시키는 지연기(21aa), 및 상기 지연기(21aa)의 출력신호를 반전시켜 출력신호(P8NS)를 발생하는 다른 인버터(I3)를 구비한다.
상기 래치부(21b)는, 상기 지연부(21a)의 출력신호(P8NS)를 반전시키는 제1인버터(I4)와, 상기 제1인버터(I4)의 출력신호 및 상기 블락 라이트 마스터신호(ΦBW)를 입력으로 하는 제1낸드게이트(ND2)와, 상기 제1낸드게이트(ND2)의 출력신호 및 상기 제어신호(ΦCA)를 입력으로 하고 출력신호가 상기 제1낸드게이트(ND2)로 입력되는 제2낸드게이트(ND3)와, 상기 제1낸드게이트(ND2)의 출력신호를 반전시키는 제2인버터(I5), 및 상기 제2인버터(I5)의 출력신호를 반전시키는 제3인버터(I6)를 구비한다.
상기 자동펄스 발생부(21c)는, 상기 클락(CLK)을 반전시키는 인버터(I7)과, 홀수개의 인버터(I8,I9,I10), 저항(R5,R6,R7), 및 커패시터(C3)를 포함하여 구성되고 상기 인버터(I7)의 출력신호를 반전지연시키는 반전지연기(21ca)와, 상기 인버터(I7)의 출력신호 및 상기 반전지연기(21ca)의 출력신호를 입력으로 하는 노아게이트(NR1)을 구비한다.
상기 논리부(21d)는, 상기 래치부(21b)의 출력신호 및 상기 자동펄스 발생부(21c)의 출력신호를 입력으로 하는 낸드게이트(ND4)와, 홀수개의 인버터(I11,I12,I13)이 직렬연결되어 구성되고 상기 낸드게이트(ND4)의 출력신호를 반전시키고 버퍼링하여 상기 칼럼선택라인(CSL)을 디스에이블시키는 신호(CSLPRE)를 발생하는 인버터체인(21da)를 구비한다.
도 3은 도 2에 도시된 칼럼선택라인 디스에이블 제어회로(21)의 각 신호들의 타이밍도이다.
도 3의 타이밍도를 참조하여 도 2에 도시된 본 발명에 따른 칼럼선택라인 디스에이블 제어회로(21)의 동작을 살펴보면 다음과 같다. 여기에서 블락 라이트 마스터신호(ΦBW)는, 상기 반도체 메모리장치의 외부로부터 상기 클락(CLK)의 소정의 싸이클에서 블락 라이트 명령(BW CMD)가 인가될 때 논리"하이"로 엑티브된 후, 상기 소정의 싸이클의 다음 싸이클에서 논리"로우"로 넌엑티브되며, 다음 다음 싸이클에서 다시 블락 라이트 명령(BW CMD)가 인가될 때 다시 논리"하이"로 엑티브되는 신호이다. 또한 제어신호(ΦCA)는, 상기 반도체 메모리장치의 외부로부터 상기 클락(CLK)의 소정의 싸이클에서 칼럼어드레스 스트로브(CAS) 명령이 인가될 때 논리"하이"로 엑티브된 후 상기 클락(CLK)의 하강에지에서 논리"로우"로 넌엑티브되는 신호이다. 상기 블락 라이트 마스터신호(ΦBW) 및 상기 제어신호(ΦCA)는 여기에 도시되지 않은 다른 회로에서 발생된다.
먼저 상기 반도체 메모리장치의 외부로부터 상기 클락(CLK)의 소정의 싸이클에서 블락 라이트 명령(BW CMD) 및 칼럼어드레스 스트로브 명령이 인가되면, 이에 응답하여 상기 블락 라이트 마스터신호(ΦBW) 및 상기 제어신호(ΦCA)가 발생된다. 이에 따라 상기 칼럼선택라인 디스에이블 제어회로(21)의 지연부(21a)에서 상기 블락 라이트 마스터신호(ΦBW) 및 상기 제어신호(ΦCA)가 논리곱되고 그 결과가 소정의 시간 만큼 지연되어 출력신호(P8NS)로 발생된다. 상기 출력신호(P8NS)가 논리"하이"로 엑티브될 때 칼럼선택라인(CSL)을 디스에이블시키는 신호(CSLPRE)가 논리"하이"로 인에이블된다. 즉 상기 지연부(21a)의 출력신호(P8NS)의 엑티브 시점에 따라 상기 신호(CSLPRE)의 인에이블 시점이 결정되며, 이에 따라 상기 칼럼선택라인(CSL)의 디스에이블 시점이 결정되게 된다.
상기 클락(CLK)의 싸이클 타임(tCC)가 큰 경우, 즉 상기 클락(CLK)의 주파수가 낮은 경우에는, 상기 출력신호(P8NS)가 미리 논리"하이"로 엑티브되어 있으므로 상기 클락(CLK)가 상기 자동펄스 발생부(21c)를 경유하여 상기 논리부(21d)에 도달될 때 상기 출력신호(P8NS)에 응답하여 상기 신호(CSLPRE)가 빨리 논리"하이"로 인에이블되게 된다. 따라서 상기 클락(CLK)의 싸이클 타임(tCC)가 큰 경우에는, 상기 칼럼선택라인(CSL)이 빨리 논리"하이"로 인에이블되는 상기 신호(CSLPRE)에 응답하여 빨리 논리"로우"로 디스에이블되게 된다.(Ⅰ의 경우)
상기 클락(CLK)의 싸이클 타임(tCC)가 작은 경우, 즉 상기 클락(CLK)의 주파수가 높은 경우에는, 상기 출력신호(P8NS)가 논리"하이"로 엑티브되기 전에 상기 클락(CLK)의 첫 싸이클이 상기 자동펄스 발생부(21c)를 경유하여 상기 논리부(21d)에 미리 도달되므로, 첫 클락 싸이클에서는 상기 신호(CSLPRE)가 인에이블되지 않는다. 다음 클락 싸이클에서 상기 출력신호(P8NS)가 논리"하이"로 엑티브되므로 이때 상기 출력신호(P8NS)에 응답하여 상기 신호(CSLPRE)가 늦게 논리"하이"로 인에이블되게 된다. 따라서 상기 클락(CLK)의 싸이클 타임(tCC)가 작은 경우에는, 상기 칼럼선택라인(CSL)이 늦게 논리"하이"로 인에이블되는 상기 신호(CSLPRE)에 응답하여 늦게 논리"로우"로 디스에이블되게 된다.(Ⅱ의 경우)
결론적으로, 상기 블락 라이트 마스터신호(ΦBW) 및 상기 제어신호(ΦCA)에 응답하여 발생되는 상기 출력신호(P8NS)에 의해, 상기 클락(CLK)의 싸이클 타임에 따라 상기 신호(CSLPRE)를 빨리 인에이블시키거나 또는 늦게 인에이블시킴으로써, 상기 클락(CLK)의 싸이클 타임에 따라 상기 칼럼선택라인(CSL)의 디스에이블 시점을 가변적으로 조절할 수 있다. 이에 따라 상기 클락(CLK)의 싸이클 타임에 따라 1싸이클 블락 라이트 또는 2싸이클 블락 라이트가 선택적으로 수행될 수 있다.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.
상술한 바와 같이 본 발명에 따른 칼럼선택라인 디스에이블 제어회로는, 클락의 싸이클 타임에 따라 칼럼선택라인의 디스에이블 시점을 가변적으로 조절할 수 있다. 따라서 상기 칼럼선택라인 디스에이블 제어회로를 구비하고 싱크로너스 인터페이스 및 블락 라이트 기능을 갖는 반도체 메모리장치는, 클락의 싸이클 타임에 따라 1싸이클 블락 라이트 또는 2싸이클 블락 라이트로 선택적으로 동작하는 것이 가능하다.

Claims (17)

  1. 외부에서 인가되는 클락에 의해 동작되는 싱크로너스 인터페이스를 가지며, 하나의 로우가 선택되고 다수개의 칼럼선택라인이 동시에 인에이블되어 다수개의 메모리셀에 동시에 라이트가 수행되는 블락 라이트 기능을 갖는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로에 있어서,
    외부에서 인가되는 블락 라이트 명령에 응답하여 발생되는 블락 라이트 마스터신호 및 외부에서 인가되는 칼럼어드레스 스트로브 명령에 응답하여 발생되는 제어신호를 논리곱하고 그 결과를 소정의 시간 만큼 지연시키는 지연부;
    상기 지연부의 출력신호를 래치시키는 래치부;
    상기 클락을 입력으로 하여 자동펄스를 발생시키는 자동펄스 발생부;
    상기 래치부의 출력신호 및 상기 자동펄스 발생부의 출력신호를 논리곱하여 상기 칼럼선택라인을 디스에이블시키는 신호를 발생하는 논리부를 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로.
  2. 제1항에 있어서, 상기 지연부는, 상기 블락 라이트 마스터신호 및 상기 제어신호를 논리곱하는 낸드게이트와, 짝수개의 인버터, 저항, 및 커패시터를 포함하여 구성되고 상기 낸드게이트의 출력신호를 지연시키는 지연기, 및 상기 지연기의 출력신호를 반전시켜 출력신호를 발생하는 다른 인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로.
  3. 제1항에 있어서, 상기 래치부는, 상기 지연부의 출력신호를 반전시키는 제1인버터와, 상기 제1인버터의 출력신호 및 상기 블락 라이트 마스터신호를 입력으로 하는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호 및 상기 제어신호를 입력으로 하고 출력신호가 상기 제1낸드게이트로 입력되는 제2낸드게이트와, 상기 제1낸드게이트의 출력신호를 반전시키는 제2인버터, 및 상기 제2인버터의 출력신호를 반전시키는 제3인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로.
  4. 제1항에 있어서, 상기 자동펄스 발생부는, 상기 클락을 반전시키는 인버터와, 홀수개의 인버터, 저항, 및 커패시터를 포함하여 구성되고 상기 인버터의 출력신호를 반전지연시키는 반전지연기와, 상기 인버터의 출력신호 및 상기 반전지연기의 출력신호를 입력으로 하는 노아게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로.
  5. 제1항에 있어서, 상기 논리부는, 상기 래치부의 출력신호 및 상기 자동펄스 발생부의 출력신호를 입력으로 하는 낸드게이트와, 홀수개의 인버터가 직렬연결되어 구성되고 상기 낸드게이트의 출력신호를 반전시켜 상기 칼럼선택라인을 디스에이블시키는 신호를 발생하는 인버터체인을 구비하는 것을 특징으로 하는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로.
  6. 제1항에 있어서, 상기 블락 라이트 마스터신호는 상기 블락 라이트 명령이 인가될 때 논리"하이"로 엑티브되는 것을 특징으로 하는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로.
  7. 제1항에 있어서, 상기 제어신호는 상기 칼럼어드레스 스트로브 명령이 인가될 때 논리"하이"로 엑티브되는 것을 특징으로 하는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로.
  8. 제1항에 있어서, 상기 칼럼선택라인은 상기 블락 라이트 명령이 입력될 때 논리"하이"로 인에이블되고 상기 칼럼선택라인을 디스에이블시키는 신호가 논리"하이"로 엑티브될 때 논리"로우"로 디스에이블되는 것을 특징으로 하는 반도체 메모리장치의 칼럼선택라인 디스에이블 제어회로.
  9. 외부에서 인가되는 클락에 의해 동작되는 싱크로너스 인터페이스를 가지며, 하나의 로우가 선택되고 다수개의 칼럼선택라인이 동시에 인에이블되어 다수개의 메모리셀에 동시에 라이트가 수행되는 블락 라이트 기능을 갖는 반도체 메모리장치에 있어서,
    상기 클락의 싸이클 타임에 따라 상기 칼럼선택라인의 디스에이블 시점을 가변적으로 조절하는 칼럼선택라인 디스에이블 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 칼럼선택라인 디스에이블 제어회로는, 상기 블락 라이트 명령에 응답하여 발생되는 블락 라이트 마스터신호 및 칼럼어드레스 스트로브(CAS) 명령에 응답하여 발생되는 제어신호를 논리곱하고 그 결과를 소정의 시간 만큼 지연시키는 지연부와, 상기 지연부의 출력신호를 래치시키는 래치부와, 상기 클락을 입력으로 하여 자동펄스를 발생시키는 자동펄스 발생부와, 상기 래치부의 출력신호 및 상기 자동펄스 발생부의 출력신호를 논리곱하여 상기 칼럼선택라인을 디스에이블시키는 신호를 발생하는 논리부를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제9항에 있어서, 상기 지연부는, 상기 블락 라이트 마스터신호 및 상기 제어신호를 논리곱하는 낸드게이트와, 짝수개의 인버터, 저항, 및 커패시터를 포함하여 구성되고 상기 낸드게이트의 출력신호를 지연시키는 지연기, 및 상기 지연기의 출력신호를 반전시켜 출력신호를 발생하는 다른 인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제9항에 있어서, 상기 래치부는, 상기 지연부의 출력신호를 반전시키는 제1인버터와, 상기 제1인버터의 출력신호 및 상기 블락 라이트 마스터신호를 입력으로 하는 제1낸드게이트와, 상기 제1낸드게이트의 출력신호 및 상기 제어신호를 입력으로 하고 출력신호가 상기 제1낸드게이트로 입력되는 제2낸드게이트와, 상기 제1낸드게이트의 출력신호를 반전시키는 제2인버터, 및 상기 제2인버터의 출력신호를 반전시키는 제3인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  13. 제9항에 있어서, 상기 자동펄스 발생부는, 상기 클락을 반전시키는 인버터와, 홀수개의 인버터, 저항, 및 커패시터를 포함하여 구성되고 상기 인버터의 출력신호를 반전지연시키는 반전지연기와, 상기 인버터의 출력신호 및 상기 반전지연기의 출력신호를 입력으로 하는 노아게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제9항에 있어서, 상기 논리부는, 상기 래치부의 출력신호 및 상기 자동펄스 발생부의 출력신호를 입력으로 하는 낸드게이트와, 홀수개의 인버터가 직렬연결되어 구성되고 상기 낸드게이트의 출력신호를 반전시켜 상기 칼럼선택라인을 디스에이블시키는 신호를 발생하는 인버터체인을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  15. 제9항에 있어서, 상기 블락 라이트 마스터신호는 상기 블락 라이트 명령이 인가될 때 논리"하이"로 엑티브되는 것을 특징으로 하는 반도체 메모리장치.
  16. 제9항에 있어서, 상기 제어신호는 상기 칼럼어드레스 스트로브 명령이 인가될 때 논리"하이"로 엑티브되는 것을 특징으로 하는 반도체 메모리장치.
  17. 제9항에 있어서, 상기 칼럼선택라인은 상기 블락 라이트 명령이 입력될 때 논리"하이"로 인에이블되고 상기 칼럼선택라인을 디스에이블시키는 신호가 논리"하이"로 엑티브될 때 논리"로우"로 디스에이블되는 것을 특징으로 하는 반도체 메모리장치.
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