JP2001155483A - 半導体記憶装置 - Google Patents
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
Abstract
(57)【要約】
【課題】 チップ面積を増大させることなくバンク拡張
に容易に対応できかつ高速アクセスを実現することので
きる半導体記憶装置を提供する。 【解決手段】 中央ロウ系制御回路（１）は、外部クロ
ック信号と非同期で内部ロウアドレス信号ＲＡ＜８：０
＞をメモリマット（ＭＭ１，ＭＭ２）の共通のバンクの
各メモリサブブロック（ＭＳＢ）に共通に伝達し、かつ
メモリサブブロックを特定するブロック選択信号（ＢＳ
＜７：０＞）を内部クロック信号（ＣＬＫＲ）と同期し
て１クロックサイクル時間ラッチして各メモリサブブロ
ックに伝達する。またスペア判定回路（４）は、クロッ
ク信号と非同期でスペア判定を行なう。
に容易に対応できかつ高速アクセスを実現することので
きる半導体記憶装置を提供する。 【解決手段】 中央ロウ系制御回路（１）は、外部クロ
ック信号と非同期で内部ロウアドレス信号ＲＡ＜８：０
＞をメモリマット（ＭＭ１，ＭＭ２）の共通のバンクの
各メモリサブブロック（ＭＳＢ）に共通に伝達し、かつ
メモリサブブロックを特定するブロック選択信号（ＢＳ
＜７：０＞）を内部クロック信号（ＣＬＫＲ）と同期し
て１クロックサイクル時間ラッチして各メモリサブブロ
ックに伝達する。またスペア判定回路（４）は、クロッ
ク信号と非同期でスペア判定を行なう。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、混載ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）などに使用される高速ＤＲＡＭに関
する。より特定的には、高速ＤＲＡＭのロウ系制御回路
に関する。
関し、特に、混載ＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）などに使用される高速ＤＲＡＭに関
する。より特定的には、高速ＤＲＡＭのロウ系制御回路
に関する。
【０００２】
【従来の技術】図２５は、従来のＤＲＡＭのロウ系回路
の配置を概略的に示す図である。この図２５に示すＤＲ
ＡＭは４バンク構成を有し、かつ記憶容量が６４Ｍビッ
トのクロック同期型ＤＲＡＭ（ＳＤＲＡＭ）である。
の配置を概略的に示す図である。この図２５に示すＤＲ
ＡＭは４バンク構成を有し、かつ記憶容量が６４Ｍビッ
トのクロック同期型ＤＲＡＭ（ＳＤＲＡＭ）である。
【０００３】図２５において、このＤＲＡＭは、それぞ
れがバンクＡ−Ｄに割当られる４つのメモリマットＭＭ
Ａ−ＭＭＤを含む。これらのメモリマットＭＭＡ−ＭＭ
Ｄは、それぞれ、１６Ｍビットの記憶容量を有する。ま
た、メモリマットＭＭＡ−ＭＭＤの各々は、それぞれが
１Ｍビットの記憶容量を有する１６個のメモリサブブロ
ックＭＳＢに分割される。メモリマットＭＭＡ−ＭＭＤ
それぞれにおいて、隣接メモリサブブロックＭＳＢの間
に、選択行のメモリセルのデータの検知および増幅およ
びラッチを行なうセンスアンプ回路を含むセンスアンプ
帯ＳＡＢが配置される。
れがバンクＡ−Ｄに割当られる４つのメモリマットＭＭ
Ａ−ＭＭＤを含む。これらのメモリマットＭＭＡ−ＭＭ
Ｄは、それぞれ、１６Ｍビットの記憶容量を有する。ま
た、メモリマットＭＭＡ−ＭＭＤの各々は、それぞれが
１Ｍビットの記憶容量を有する１６個のメモリサブブロ
ックＭＳＢに分割される。メモリマットＭＭＡ−ＭＭＤ
それぞれにおいて、隣接メモリサブブロックＭＳＢの間
に、選択行のメモリセルのデータの検知および増幅およ
びラッチを行なうセンスアンプ回路を含むセンスアンプ
帯ＳＡＢが配置される。
【０００４】メモリマットＭＭＡ−ＭＭＤそれぞれに対
応して、外部からのクロック信号ｅｘｔＣＬＫとロウア
ドレス信号ＲＡ＜１１：０＞およびバンクアドレス信号
ＢＡ＜１：０＞と図示しないコマンドを受け、ロウ系制
御信号を発生するロウ系制御回路ＣＴＡ−ＣＴＤが設け
られる。これらのロウ系制御回路ＣＴＡ−ＣＴＤは、バ
ンクアドレス信号ＢＡ＜１：０＞により指定されたと
き、外部クロック信号ｅｘｔＣＬＫに同期してロウアド
レス信号ＲＡ＜１１：０＞に従ってロウプリデコード信
号Ｘ＿Ａ＜１９：０＞−Ｘ＿Ｄ＜１９：０＞とブロック
選択信号ＢＳ＿Ａ＜７：０＞−ＢＳ＿Ｄ＜７：０＞を生
成する。８ビットのブロック選択信号により、バンクア
ドレス信号ＢＡ＜１：０＞により指定されたバンク（メ
モリマット）において２つのメモリサブブロックＭＳＢ
が選択される。
応して、外部からのクロック信号ｅｘｔＣＬＫとロウア
ドレス信号ＲＡ＜１１：０＞およびバンクアドレス信号
ＢＡ＜１：０＞と図示しないコマンドを受け、ロウ系制
御信号を発生するロウ系制御回路ＣＴＡ−ＣＴＤが設け
られる。これらのロウ系制御回路ＣＴＡ−ＣＴＤは、バ
ンクアドレス信号ＢＡ＜１：０＞により指定されたと
き、外部クロック信号ｅｘｔＣＬＫに同期してロウアド
レス信号ＲＡ＜１１：０＞に従ってロウプリデコード信
号Ｘ＿Ａ＜１９：０＞−Ｘ＿Ｄ＜１９：０＞とブロック
選択信号ＢＳ＿Ａ＜７：０＞−ＢＳ＿Ｄ＜７：０＞を生
成する。８ビットのブロック選択信号により、バンクア
ドレス信号ＢＡ＜１：０＞により指定されたバンク（メ
モリマット）において２つのメモリサブブロックＭＳＢ
が選択される。
【０００５】ロウ系コマンド（バンク活性化コマンド；
アクティブコマンド）が与えられると、これらのロウ系
制御回路ＣＴＡ−ＣＴＤが、バンクアドレス信号ＢＡ＜
１：０＞に従って選択的に活性化され、外部クロック信
号ｅｘｔＣＬＫに同期して、ロウアドレスイネーブル信
号ＲＡＤＥ＿Ａ−ＲＡＤＥ＿Ｄおよびワード線活性化信
号ＲＸＴ＿Ａ−ＲＸＴ＿Ｄを生成する。
アクティブコマンド）が与えられると、これらのロウ系
制御回路ＣＴＡ−ＣＴＤが、バンクアドレス信号ＢＡ＜
１：０＞に従って選択的に活性化され、外部クロック信
号ｅｘｔＣＬＫに同期して、ロウアドレスイネーブル信
号ＲＡＤＥ＿Ａ−ＲＡＤＥ＿Ｄおよびワード線活性化信
号ＲＸＴ＿Ａ−ＲＸＴ＿Ｄを生成する。
【０００６】このメモリマットＭＭＡ−ＭＭＤそれぞれ
に対応してロウ系制御回路ＣＴＡ−ＣＴＤを分散して配
置させ、バンクアドレス信号ＢＡ＜１：０＞に従ってこ
れらのロウ系制御回路ＣＴＡ−ＣＴＤを選択的に駆動す
ることにより、バンクＡ−Ｄをそれぞれ互いに独立に活
性状態へ駆動することができる。
に対応してロウ系制御回路ＣＴＡ−ＣＴＤを分散して配
置させ、バンクアドレス信号ＢＡ＜１：０＞に従ってこ
れらのロウ系制御回路ＣＴＡ−ＣＴＤを選択的に駆動す
ることにより、バンクＡ−Ｄをそれぞれ互いに独立に活
性状態へ駆動することができる。
【０００７】メモリマットＭＭＡ−ＭＭＤのメモリサブ
ブロックＭＳＢそれぞれに対応して、不良行がアドレス
指定されたか否かを判定するためのスペア判定回路（ヒ
ューズボックス）４と、ブロック選択信号ＢＳ＿Ａ＜
７：０＞−ＢＳ＿Ｄ＜７：０＞の対応のブロック選択信
号とロウプリデコード信号Ｘ＿Ａ＜１９：０＞−Ｘ＿Ｄ
＜１９：０＞の対応のプリデコード信号に従って対応の
メモリサブブロック内において１行のメモリセルを選択
状態へ駆動するためのロウデコーダ５とが設けられる。
メモリマットＭＭＡ−ＭＭＤそれぞれにおいては、メモ
リサブブロック単位でワード線の選択が実行され、かつ
メモリサブブロックＭＳＢ単位で、冗長行（ロウスペア
回路）により不良行の救済が行なわれる。ロウアドレス
の上位信号ＲＡ＜１１：９＞をデコードすることによ
り、ロウ系制御回路ＣＴＡ−ＣＴＤそれぞれにおいて活
性化時、ブロック選択信号ＢＳ＿Ａ＜７：０＞−ＢＳ＿
Ｄ＜７：０＞が生成される。ロウプリデコード信号Ｘ＿
Ａ＜１９：０＞−Ｘ＿Ｄ＜１９：０＞は、ロウアドレス
信号ＲＡ＜８：０＞より生成される。
ブロックＭＳＢそれぞれに対応して、不良行がアドレス
指定されたか否かを判定するためのスペア判定回路（ヒ
ューズボックス）４と、ブロック選択信号ＢＳ＿Ａ＜
７：０＞−ＢＳ＿Ｄ＜７：０＞の対応のブロック選択信
号とロウプリデコード信号Ｘ＿Ａ＜１９：０＞−Ｘ＿Ｄ
＜１９：０＞の対応のプリデコード信号に従って対応の
メモリサブブロック内において１行のメモリセルを選択
状態へ駆動するためのロウデコーダ５とが設けられる。
メモリマットＭＭＡ−ＭＭＤそれぞれにおいては、メモ
リサブブロック単位でワード線の選択が実行され、かつ
メモリサブブロックＭＳＢ単位で、冗長行（ロウスペア
回路）により不良行の救済が行なわれる。ロウアドレス
の上位信号ＲＡ＜１１：９＞をデコードすることによ
り、ロウ系制御回路ＣＴＡ−ＣＴＤそれぞれにおいて活
性化時、ブロック選択信号ＢＳ＿Ａ＜７：０＞−ＢＳ＿
Ｄ＜７：０＞が生成される。ロウプリデコード信号Ｘ＿
Ａ＜１９：０＞−Ｘ＿Ｄ＜１９：０＞は、ロウアドレス
信号ＲＡ＜８：０＞より生成される。
【０００８】図２６（Ａ）は、ロウ系制御回路のロウ系
制御信号発生回路の構成を示す図である。図２６（Ａ）
においては、ロウ系制御回路ＣＴＡ−ＣＴＤは、同一構
成を有しており、１つのロウ系制御回路ＣＴを代表的に
示す。
制御信号発生回路の構成を示す図である。図２６（Ａ）
においては、ロウ系制御回路ＣＴＡ−ＣＴＤは、同一構
成を有しており、１つのロウ系制御回路ＣＴを代表的に
示す。
【０００９】図２６（Ａ）において、ロウ系制御回路Ｃ
Ｔは、バンク活性化を指示するアクティブコマンドＡＣ
Ｔとバンク非活性化を指示するプリチャージコマンドＰ
ＲＧを受ける複合ゲート回路９００と、内部クロック信
号ＣＬＫの立上がりに同期して、複合ゲート回路９００
の出力信号をラッチするラッチ回路９０１と、ラッチ回
路９０１からのバンク活性化信号ＲＡＳＥを所定時間Ｄ
１遅延する遅延回路９０２と、遅延回路９０２の出力信
号とバンク活性化信号ＲＡＳＥとを受けるＡＮＤ回路９
０３と、ＡＮＤ回路９０３の出力信号を所定時間Ｄ２遅
延する遅延回路９０４と、遅延回路９０４の出力信号と
ＡＮＤ回路９０３の出力信号とを受けてロウアドレスイ
ネーブル信号ＲＡＤＥを生成するＯＲ回路９０５を含
む。遅延回路９０２とＡＮＤ回路９０３は、立上がり遅
延回路を構成し、遅延回路９０４とＯＲ回路９０５が立
下がり遅延回路を構成する。
Ｔは、バンク活性化を指示するアクティブコマンドＡＣ
Ｔとバンク非活性化を指示するプリチャージコマンドＰ
ＲＧを受ける複合ゲート回路９００と、内部クロック信
号ＣＬＫの立上がりに同期して、複合ゲート回路９００
の出力信号をラッチするラッチ回路９０１と、ラッチ回
路９０１からのバンク活性化信号ＲＡＳＥを所定時間Ｄ
１遅延する遅延回路９０２と、遅延回路９０２の出力信
号とバンク活性化信号ＲＡＳＥとを受けるＡＮＤ回路９
０３と、ＡＮＤ回路９０３の出力信号を所定時間Ｄ２遅
延する遅延回路９０４と、遅延回路９０４の出力信号と
ＡＮＤ回路９０３の出力信号とを受けてロウアドレスイ
ネーブル信号ＲＡＤＥを生成するＯＲ回路９０５を含
む。遅延回路９０２とＡＮＤ回路９０３は、立上がり遅
延回路を構成し、遅延回路９０４とＯＲ回路９０５が立
下がり遅延回路を構成する。
【００１０】ロウ系制御回路ＣＴはさらに、バンク活性
化信号ＲＡＳＥを所定時間Ｄ３遅延する遅延回路９０６
と、遅延回路９０６の出力信号とバンク活性化信号ＲＡ
ＳＥを受けるＡＮＤ回路９０７と、ＡＮＤ回路９０７の
出力信号を所定時間Ｄ４遅延する遅延回路９０８と、遅
延回路９０８の出力信号とＡＮＤ回路９０７の出力信号
とを受けてワード線活性化信号ＲＸＴを生成するＯＲ回
路９０９を含む。
化信号ＲＡＳＥを所定時間Ｄ３遅延する遅延回路９０６
と、遅延回路９０６の出力信号とバンク活性化信号ＲＡ
ＳＥを受けるＡＮＤ回路９０７と、ＡＮＤ回路９０７の
出力信号を所定時間Ｄ４遅延する遅延回路９０８と、遅
延回路９０８の出力信号とＡＮＤ回路９０７の出力信号
とを受けてワード線活性化信号ＲＸＴを生成するＯＲ回
路９０９を含む。
【００１１】複合ゲート回路９００は、バンク活性化信
号ＲＡＳＥとアクティブコマンドＡＣＴを受けるＯＲ回
路と、このＯＲ回路の出力信号とプリチャージコマンド
ＰＲＧを受けるゲート回路を含む回路と等価である。ゲ
ート回路は、プリチャージコマンドＰＲＧがＬレベルの
非活性状態のとき、バッファ回路として動作する。内部
クロック信号ＣＬＫは、外部クロック信号ｅｘｔＣＬＫ
から生成され、外部クロック信号ｅｘｔＣＬＫに同期し
たクロック信号である。次に、図２６（Ａ）に示すロウ
系制御回路ＣＴの動作を、図２６（Ｂ）に示すタイミン
グチャート図を参照して説明する。
号ＲＡＳＥとアクティブコマンドＡＣＴを受けるＯＲ回
路と、このＯＲ回路の出力信号とプリチャージコマンド
ＰＲＧを受けるゲート回路を含む回路と等価である。ゲ
ート回路は、プリチャージコマンドＰＲＧがＬレベルの
非活性状態のとき、バッファ回路として動作する。内部
クロック信号ＣＬＫは、外部クロック信号ｅｘｔＣＬＫ
から生成され、外部クロック信号ｅｘｔＣＬＫに同期し
たクロック信号である。次に、図２６（Ａ）に示すロウ
系制御回路ＣＴの動作を、図２６（Ｂ）に示すタイミン
グチャート図を参照して説明する。
【００１２】クロック信号ＣＬＫのサイクル♯０におい
て、アクティブコマンドＡＣＴが与えられ、複合ゲート
回路９００の出力信号がＨレベルに立上がる。この複合
ゲート回路９００の出力信号は、ラッチ回路９０１によ
り、内部クロック信号ＣＬＫの立上がりに同期してラッ
チされ、バンク活性化信号ＲＡＳＥが、Ｈレベルの活性
状態へ立上がる。バンク活性化信号ＲＡＳＥがＨレベル
に立上がると、遅延回路９０２が有する遅延時間Ｄ１が
経過した後、ＡＮＤ回路９０３の出力信号がＨレベルに
立上がり、応じてロウアドレスイネーブル信号ＲＡＤＥ
がＨレベルに立上がる。
て、アクティブコマンドＡＣＴが与えられ、複合ゲート
回路９００の出力信号がＨレベルに立上がる。この複合
ゲート回路９００の出力信号は、ラッチ回路９０１によ
り、内部クロック信号ＣＬＫの立上がりに同期してラッ
チされ、バンク活性化信号ＲＡＳＥが、Ｈレベルの活性
状態へ立上がる。バンク活性化信号ＲＡＳＥがＨレベル
に立上がると、遅延回路９０２が有する遅延時間Ｄ１が
経過した後、ＡＮＤ回路９０３の出力信号がＨレベルに
立上がり、応じてロウアドレスイネーブル信号ＲＡＤＥ
がＨレベルに立上がる。
【００１３】また、バンク活性化信号ＲＡＳＥの立上が
りに応答して、遅延回路９０６の有する遅延時間Ｄ３経
過後、ＡＮＤ回路９０７の出力信号がＨレベルに立上が
り、応じてワード線活性化信号ＲＸＴがＨレベルに立上
がる。
りに応答して、遅延回路９０６の有する遅延時間Ｄ３経
過後、ＡＮＤ回路９０７の出力信号がＨレベルに立上が
り、応じてワード線活性化信号ＲＸＴがＨレベルに立上
がる。
【００１４】アクティブコマンドＡＣＴがＬレベルに立
下がっても、ラッチ回路９０１が、内部クロック信号Ｃ
ＬＫの立上がりに同期してラッチ状態となっており、バ
ンク活性化信号ＲＡＳＥはＨレベルの活性状態を維持す
る。
下がっても、ラッチ回路９０１が、内部クロック信号Ｃ
ＬＫの立上がりに同期してラッチ状態となっており、バ
ンク活性化信号ＲＡＳＥはＨレベルの活性状態を維持す
る。
【００１５】クロックサイクル♯１において、アクティ
ブコマンドＡＣＴが与えられていないとき（アクティブ
コマンドＡＣＴがＬレベルのとき）、バンク活性化信号
ＲＡＳＥがＨレベルであり、応じて複合ゲート９００の
出力信号がＨレベルとなり、ラッチ回路９０１が複合ゲ
ート９００からのＨレベルの信号を取込みラッチする。
したがって、バンク活性化信号ＲＡＳＥは、プリチャー
ジコマンドＰＲＧが与えられる（プリチャージコマンド
ＰＲＧがＨレベルとなる）まで、Ｈレベルの活性状態を
維持し、応じてロウアドレスイネーブル信号ＲＡＤＥお
よびワード線活性化信号ＲＸＴは、それぞれＨレベルの
活性状態を維持する。
ブコマンドＡＣＴが与えられていないとき（アクティブ
コマンドＡＣＴがＬレベルのとき）、バンク活性化信号
ＲＡＳＥがＨレベルであり、応じて複合ゲート９００の
出力信号がＨレベルとなり、ラッチ回路９０１が複合ゲ
ート９００からのＨレベルの信号を取込みラッチする。
したがって、バンク活性化信号ＲＡＳＥは、プリチャー
ジコマンドＰＲＧが与えられる（プリチャージコマンド
ＰＲＧがＨレベルとなる）まで、Ｈレベルの活性状態を
維持し、応じてロウアドレスイネーブル信号ＲＡＤＥお
よびワード線活性化信号ＲＸＴは、それぞれＨレベルの
活性状態を維持する。
【００１６】クロックサイクル♯１−♯４において、コ
ラム系動作が行なわれる（データ読出を指示するリード
コマンドまたはデータ書込を指示するライトコマンドが
与えられる）。
ラム系動作が行なわれる（データ読出を指示するリード
コマンドまたはデータ書込を指示するライトコマンドが
与えられる）。
【００１７】クロックサイクル♯５においてプリチャー
ジコマンドＰＲＧが与えられると、複合ゲート９００の
出力信号がＬレベルとなり、ラッチ回路９０１が内部ク
ロック信号ＣＬＫの立上がりエッジで複合ゲート回路９
００からのＬレベルの信号を取込み、応じてバンク活性
化信号ＲＡＳＥがＬレベルの非活性状態となる。このバ
ンク活性化信号ＲＡＳＥがＬレベルとなり、応じてＡＮ
Ｄ回路９０３の出力信号がＬレベルとなると、遅延時間
９０４の有する遅延時間Ｄ２の経過後、ロウアドレスイ
ネーブル信号ＲＡＤＥがＬレベルの非活性状態となる。
また、遅延回路９０８が有する遅延時間Ｄ４の経過後、
ワード線活性化信号ＲＸＴがＬレベルの非活性状態とな
る。遅延時間Ｄ２は遅延時間Ｄ４より長く、ワード線活
性化信号ＲＸＴが非活性状態となり、選択状態のワード
線（メイン／サブワード線）が非活性状態となった後
に、ロウアドレスイネーブル信号ＲＡＤＥが非活性状態
となり、後に説明するようにロウアドレス信号のラッチ
状態が解除される。
ジコマンドＰＲＧが与えられると、複合ゲート９００の
出力信号がＬレベルとなり、ラッチ回路９０１が内部ク
ロック信号ＣＬＫの立上がりエッジで複合ゲート回路９
００からのＬレベルの信号を取込み、応じてバンク活性
化信号ＲＡＳＥがＬレベルの非活性状態となる。このバ
ンク活性化信号ＲＡＳＥがＬレベルとなり、応じてＡＮ
Ｄ回路９０３の出力信号がＬレベルとなると、遅延時間
９０４の有する遅延時間Ｄ２の経過後、ロウアドレスイ
ネーブル信号ＲＡＤＥがＬレベルの非活性状態となる。
また、遅延回路９０８が有する遅延時間Ｄ４の経過後、
ワード線活性化信号ＲＸＴがＬレベルの非活性状態とな
る。遅延時間Ｄ２は遅延時間Ｄ４より長く、ワード線活
性化信号ＲＸＴが非活性状態となり、選択状態のワード
線（メイン／サブワード線）が非活性状態となった後
に、ロウアドレスイネーブル信号ＲＡＤＥが非活性状態
となり、後に説明するようにロウアドレス信号のラッチ
状態が解除される。
【００１８】図２７は、ロウ系制御回路ＣＴに含まれる
内部アドレス発生回路の構成を示す図である。ロウアド
レス信号は、複数ビットを有し、各ビットに対して同一
構成のアドレス発生回路が設けられる。図２７において
は、１つのロウアドレス発生回路を代表的に示す。
内部アドレス発生回路の構成を示す図である。ロウアド
レス信号は、複数ビットを有し、各ビットに対して同一
構成のアドレス発生回路が設けられる。図２７において
は、１つのロウアドレス発生回路を代表的に示す。
【００１９】図２７において、ロウアドレス発生回路
は、内部クロック信号ＣＬＫの立上がりに同期してロウ
アドレス信号ＲＡをラッチするラッチ回路９１０と、ロ
ウアドレスイネーブル信号ＲＡＤＥを反転するインバー
タ９１１と、インバータ９１１の出力信号とロウアドレ
スイネーブル信号ＲＡＤＥとに従って、ラッチ回路９１
０の出力信号ＸＡを通過させるトランスミッションゲー
ト９１２と、トランスミッションゲート９１２を介して
与えられるアドレス信号ＸＡを反転するインバータ９１
３と、インバータ９１３の出力信号を反転してインバー
タ９１３の入力へ伝達するインバータ９１４と、トラン
スミッションゲート９１２を介して与えられたアドレス
信号ＸＡとロウアドレスイネーブル信号ＲＡＤＥとを受
けて内部ロウアドレス信号ＲＡＤを生成するＡＮＤ回路
９１５と、ロウアドレスイネーブル信号ＲＡＤＥとイン
バータ９１３の出力信号とを受けて、この内部ロウアド
レス信号ＺＲＡＤを生成するＡＮＤ回路９１６を含む。
は、内部クロック信号ＣＬＫの立上がりに同期してロウ
アドレス信号ＲＡをラッチするラッチ回路９１０と、ロ
ウアドレスイネーブル信号ＲＡＤＥを反転するインバー
タ９１１と、インバータ９１１の出力信号とロウアドレ
スイネーブル信号ＲＡＤＥとに従って、ラッチ回路９１
０の出力信号ＸＡを通過させるトランスミッションゲー
ト９１２と、トランスミッションゲート９１２を介して
与えられるアドレス信号ＸＡを反転するインバータ９１
３と、インバータ９１３の出力信号を反転してインバー
タ９１３の入力へ伝達するインバータ９１４と、トラン
スミッションゲート９１２を介して与えられたアドレス
信号ＸＡとロウアドレスイネーブル信号ＲＡＤＥとを受
けて内部ロウアドレス信号ＲＡＤを生成するＡＮＤ回路
９１５と、ロウアドレスイネーブル信号ＲＡＤＥとイン
バータ９１３の出力信号とを受けて、この内部ロウアド
レス信号ＺＲＡＤを生成するＡＮＤ回路９１６を含む。
【００２０】インバータ９１３および９１４は、インバ
ータラッチを構成する。トランスミッションゲート９１
２は、ロウアドレスイネーブル信号ＲＡＤＥが活性状態
のＨレベルのとき非導通状態となる。次に、この図２７
に示すロウアドレス発生回路の動作を図２８に示すタイ
ミングチャート図を参照して説明する。
ータラッチを構成する。トランスミッションゲート９１
２は、ロウアドレスイネーブル信号ＲＡＤＥが活性状態
のＨレベルのとき非導通状態となる。次に、この図２７
に示すロウアドレス発生回路の動作を図２８に示すタイ
ミングチャート図を参照して説明する。
【００２１】アクティブコマンドＡＣＴが与えられる
と、ラッチ回路９１０が、内部クロック信号ＣＬＫの立
上がりに同期して、アドレス信号ＲＡをラッチして、ラ
ッチロウアドレス信号ＸＡを出力する。ロウアドレスイ
ネーブル信号ＲＡＤＥがＬレベルの非活性状態にあり、
トランスミッションゲート９１２は導通状態にあり、こ
のラッチ回路９１０からのラッチロウアドレス信号ＸＡ
を通過させる。
と、ラッチ回路９１０が、内部クロック信号ＣＬＫの立
上がりに同期して、アドレス信号ＲＡをラッチして、ラ
ッチロウアドレス信号ＸＡを出力する。ロウアドレスイ
ネーブル信号ＲＡＤＥがＬレベルの非活性状態にあり、
トランスミッションゲート９１２は導通状態にあり、こ
のラッチ回路９１０からのラッチロウアドレス信号ＸＡ
を通過させる。
【００２２】アクティブコマンドに従ってロウアドレス
イネーブル信号ＲＡＤＥがＨレベルの活性状態へ駆動さ
れると、トランスミッションゲート９１２が非導通状態
となり、インバータ９１３および９１４により、ラッチ
回路９１０からのラッチロウアドレス信号ＸＡがラッチ
される。以降、ロウアドレスイネーブル信号ＲＡＤＥが
活性状態の間トランスミッションゲート９１２が非導通
状態にあり、ラッチ回路９１０の出力ロウアドレス信号
ＸＡが変化しても、何ら内部ロウアドレス信号発生に対
して影響を及ぼさない。
イネーブル信号ＲＡＤＥがＨレベルの活性状態へ駆動さ
れると、トランスミッションゲート９１２が非導通状態
となり、インバータ９１３および９１４により、ラッチ
回路９１０からのラッチロウアドレス信号ＸＡがラッチ
される。以降、ロウアドレスイネーブル信号ＲＡＤＥが
活性状態の間トランスミッションゲート９１２が非導通
状態にあり、ラッチ回路９１０の出力ロウアドレス信号
ＸＡが変化しても、何ら内部ロウアドレス信号発生に対
して影響を及ぼさない。
【００２３】ＡＮＤ回路９１５および９１６は、ロウア
ドレスイネーブル信号ＲＡＤＥがＬレベルのときには、
内部ロウアドレス信号ＲＡＤおよびＺＲＡＤをともにＬ
レベルの非活性状態に維持し、次いで、このロウアドレ
スイネーブル信号ＲＡＤＥが活性状態へ駆動されると、
インバータ９１３および９１４にラッチされたアドレス
信号に従ってＡＮＤ回路９１５および９１６が内部ロウ
アドレス信号ＲＡＤおよびＺＲＡＤを対応の論理状態へ
駆動する。
ドレスイネーブル信号ＲＡＤＥがＬレベルのときには、
内部ロウアドレス信号ＲＡＤおよびＺＲＡＤをともにＬ
レベルの非活性状態に維持し、次いで、このロウアドレ
スイネーブル信号ＲＡＤＥが活性状態へ駆動されると、
インバータ９１３および９１４にラッチされたアドレス
信号に従ってＡＮＤ回路９１５および９１６が内部ロウ
アドレス信号ＲＡＤおよびＺＲＡＤを対応の論理状態へ
駆動する。
【００２４】内部ロウアドレス信号ＺＲＡＤおよびＲＡ
Ｄは互いに相補なアドレス信号であり、ロウアドレスイ
ネーブル信号ＲＡＤＥがＨレベルの活性状態の間、論理
レベルが保持される。したがって、ロウアドレスイネー
ブル信号ＲＡＤＥがＨレベルの活性状態の間、内部ロウ
アドレス信号ＲＡＤおよびＺＲＡＤは、その論理レベル
が保持されるため、同様、ワード線活性化信号ＲＸＴに
従って、アドレス指定された行に対応するワード線を選
択状態へ駆動して、このバンク活性化中、選択ワード線
を選択状態に保持することができる。
Ｄは互いに相補なアドレス信号であり、ロウアドレスイ
ネーブル信号ＲＡＤＥがＨレベルの活性状態の間、論理
レベルが保持される。したがって、ロウアドレスイネー
ブル信号ＲＡＤＥがＨレベルの活性状態の間、内部ロウ
アドレス信号ＲＡＤおよびＺＲＡＤは、その論理レベル
が保持されるため、同様、ワード線活性化信号ＲＸＴに
従って、アドレス指定された行に対応するワード線を選
択状態へ駆動して、このバンク活性化中、選択ワード線
を選択状態に保持することができる。
【００２５】図２９（Ａ）は、ロウ系制御回路ＣＴに含
まれるブロック選択信号発生部の構成を概略的に示す図
である。この図２９（Ａ）において、ブロック選択信号
発生部は、内部ロウアドレス信号ＲＡＤ＜１１：９＞お
よびＺＲＡＤ＜１１：９＞をデコードして、ブロック選
択信号ＢＳ＜７：０＞を生成するブロックデコード回路
９２０を含む。このブロックデコード回路９２０は、ブ
ロック選択信号ＢＳ＜７＞−ＢＳ＜０＞それぞれに対応
して設けられるブロックデコーダを含む。これらのブロ
ックデコーダは、３ビットデコーダである。
まれるブロック選択信号発生部の構成を概略的に示す図
である。この図２９（Ａ）において、ブロック選択信号
発生部は、内部ロウアドレス信号ＲＡＤ＜１１：９＞お
よびＺＲＡＤ＜１１：９＞をデコードして、ブロック選
択信号ＢＳ＜７：０＞を生成するブロックデコード回路
９２０を含む。このブロックデコード回路９２０は、ブ
ロック選択信号ＢＳ＜７＞−ＢＳ＜０＞それぞれに対応
して設けられるブロックデコーダを含む。これらのブロ
ックデコーダは、３ビットデコーダである。
【００２６】図２９（Ｂ）は、ブロックデコーダ回路９
２０に含まれるブロックデコーダの一例を示す図であ
る。図２９（Ｂ）において、ブロックデコーダ９２０ａ
は、３ビットの内部ロウアドレス信号ＲＡＤ＜１１＞、
ＲＡＤ＜１０＞およびＲＡＤ＜９＞を受けてブロック選
択信号ＢＳ＜７＞を生成する。８ビットのブロック選択
信号ＢＳ＜７：０＞により、１６個のメモリサブブロッ
クのうち２つのメモリサブブロックが選択される。ブロ
ックデコーダ９２０ａに適当な組合せの３ビットの上位
アドレス信号を与えることにより、ブロック選択信号Ｂ
Ｓ＜６＞−ＢＳ＜０＞を選択的に活性化することができ
る。
２０に含まれるブロックデコーダの一例を示す図であ
る。図２９（Ｂ）において、ブロックデコーダ９２０ａ
は、３ビットの内部ロウアドレス信号ＲＡＤ＜１１＞、
ＲＡＤ＜１０＞およびＲＡＤ＜９＞を受けてブロック選
択信号ＢＳ＜７＞を生成する。８ビットのブロック選択
信号ＢＳ＜７：０＞により、１６個のメモリサブブロッ
クのうち２つのメモリサブブロックが選択される。ブロ
ックデコーダ９２０ａに適当な組合せの３ビットの上位
アドレス信号を与えることにより、ブロック選択信号Ｂ
Ｓ＜６＞−ＢＳ＜０＞を選択的に活性化することができ
る。
【００２７】図３０は、ロウ系制御回路ＣＴに含まれる
ロウプリデコード回路の構成を概略的に示す図である。
図３０において、ロウプリデコード回路９３０は、内部
ロウアドレス信号ＲＡＤ＜１：０＞およびＺＲＡＤ＜
１：０＞を受けてプリデコードし、４ビットのプリデコ
ード信号Ｘ＜３：０＞を生成するプリデコード回路９３
０ａと、内部ロウアドレス信号ＲＡＤ＜３：２＞および
ＺＲＡＤ＜３：２＞を受けてプリデコードして４ビット
のプリデコード信号Ｘ＜７：４＞を生成するプリデコー
ド回路９３０ｂと、内部ロウアドレス信号ＲＡＤ＜６：
４＞およびＺＲＡＤ＜６：４＞を受けてプリデコード
し、８ビットのプリデコード信号Ｘ＜１５：８＞を生成
するプリデコード回路９３０ｃと、内部ロウアドレスＲ
ＡＤ＜８：７＞およびＺＲＡＤ＜８：７＞を受けてプリ
デコードして、４ビットのプリデコード信号Ｘ＜１９：
１６＞を生成するプリデコード回路９３０ｄを含む。
ロウプリデコード回路の構成を概略的に示す図である。
図３０において、ロウプリデコード回路９３０は、内部
ロウアドレス信号ＲＡＤ＜１：０＞およびＺＲＡＤ＜
１：０＞を受けてプリデコードし、４ビットのプリデコ
ード信号Ｘ＜３：０＞を生成するプリデコード回路９３
０ａと、内部ロウアドレス信号ＲＡＤ＜３：２＞および
ＺＲＡＤ＜３：２＞を受けてプリデコードして４ビット
のプリデコード信号Ｘ＜７：４＞を生成するプリデコー
ド回路９３０ｂと、内部ロウアドレス信号ＲＡＤ＜６：
４＞およびＺＲＡＤ＜６：４＞を受けてプリデコード
し、８ビットのプリデコード信号Ｘ＜１５：８＞を生成
するプリデコード回路９３０ｃと、内部ロウアドレスＲ
ＡＤ＜８：７＞およびＺＲＡＤ＜８：７＞を受けてプリ
デコードして、４ビットのプリデコード信号Ｘ＜１９：
１６＞を生成するプリデコード回路９３０ｄを含む。
【００２８】これらのプリデコード回路９３０ａ−９３
０ｄの各々は、先の図２９（Ｂ）に示すデコード回路と
同様のプリデコード回路を単位プリデコード回路として
有する。ロウプリデコード回路９３０からのプリデコー
ド信号Ｘ＜１９：０＞は、５１２行のメモリセルを有す
るメモリサブブロックにおいて１行のメモリセルを指定
する。一例として、プリデコード信号Ｘ＜１９：１６＞
が、この５１２行のメモリセルのうち１２８行のメモリ
セル群を指定する。プリデコード信号Ｘ＜１５：８＞
は、１２８行のメモリセル群のうち１６行のメモリセル
群を指定する。プリデコード信号Ｘ＜７：４＞は、１６
行のメモリセル群のうち、４行のメモリセル群を指定す
る。プリデコード信号Ｘ＜３：０＞は、４行のメモリセ
ル群のうち１行のメモリセルを指定する。
０ｄの各々は、先の図２９（Ｂ）に示すデコード回路と
同様のプリデコード回路を単位プリデコード回路として
有する。ロウプリデコード回路９３０からのプリデコー
ド信号Ｘ＜１９：０＞は、５１２行のメモリセルを有す
るメモリサブブロックにおいて１行のメモリセルを指定
する。一例として、プリデコード信号Ｘ＜１９：１６＞
が、この５１２行のメモリセルのうち１２８行のメモリ
セル群を指定する。プリデコード信号Ｘ＜１５：８＞
は、１２８行のメモリセル群のうち１６行のメモリセル
群を指定する。プリデコード信号Ｘ＜７：４＞は、１６
行のメモリセル群のうち、４行のメモリセル群を指定す
る。プリデコード信号Ｘ＜３：０＞は、４行のメモリセ
ル群のうち１行のメモリセルを指定する。
【００２９】このプリデコード信号Ｘ＜１９：０＞がブ
ロック選択信号ＢＳ＜７：０＞とともに、対応のメモリ
マット（バンク）へ与えられ、各メモリサブブロックに
おいて設けられたロウデコード回路がブロック選択信号
に従って活性化されてロウデコード動作が実行され、ブ
ロック選択信号ＢＳ＜７：０＞により指定されたメモリ
サブブロックにおいてプリデコード信号Ｘ＜１９：０＞
により指定された１行のメモリセルが選択状態へ駆動さ
れる。
ロック選択信号ＢＳ＜７：０＞とともに、対応のメモリ
マット（バンク）へ与えられ、各メモリサブブロックに
おいて設けられたロウデコード回路がブロック選択信号
に従って活性化されてロウデコード動作が実行され、ブ
ロック選択信号ＢＳ＜７：０＞により指定されたメモリ
サブブロックにおいてプリデコード信号Ｘ＜１９：０＞
により指定された１行のメモリセルが選択状態へ駆動さ
れる。
【００３０】図３１は、メモリサブブロックそれぞれに
対して設けられるスペア判定回路４の構成を概略的に示
す図である。図３１において、スペア判定回路４は、バ
ンク活性化信号ＲＡＳＥの非活性化時導通し、出力信号
線ＳＧを電源電圧Ｖｃｃレベルにプリチャージするプリ
チャージ用ＰチャネルＭＯＳトランジスタＰＴと、出力
信号線ＳＧに並列に接続されるヒューズ素子Ｆ４−Ｆ１
９と、これらのヒューズ素子Ｆ４−Ｆ１９とそれぞれ直
列に接続され、それぞれのゲートに、プリデコード信号
Ｘ＜４＞−Ｘ＜１９＞を受けるＮチャネルＭＯＳトラン
ジスタＴ４−Ｔ１９を含む。これらのＭＯＳトランジス
タＴ４−Ｔ１９のソースは接地ノードに接続される。出
力信号線ＳＧから、スペア判定結果指示信号ＳＰＡＲＥ
＿Ｅが出力される。
対して設けられるスペア判定回路４の構成を概略的に示
す図である。図３１において、スペア判定回路４は、バ
ンク活性化信号ＲＡＳＥの非活性化時導通し、出力信号
線ＳＧを電源電圧Ｖｃｃレベルにプリチャージするプリ
チャージ用ＰチャネルＭＯＳトランジスタＰＴと、出力
信号線ＳＧに並列に接続されるヒューズ素子Ｆ４−Ｆ１
９と、これらのヒューズ素子Ｆ４−Ｆ１９とそれぞれ直
列に接続され、それぞれのゲートに、プリデコード信号
Ｘ＜４＞−Ｘ＜１９＞を受けるＮチャネルＭＯＳトラン
ジスタＴ４−Ｔ１９を含む。これらのＭＯＳトランジス
タＴ４−Ｔ１９のソースは接地ノードに接続される。出
力信号線ＳＧから、スペア判定結果指示信号ＳＰＡＲＥ
＿Ｅが出力される。
【００３１】各プリデコード信号のグループ、すなわち
プリデコード信号Ｘ＜７：４＞に対応するヒューズ素子
Ｆ７−Ｆ４の１つが溶断され、またプリデコード信号Ｘ
＜１５：８＞に対応するヒューズ素子Ｆ１５−Ｆ８の１
つがカットされ、またプリデコード信号Ｘ＜１９：１６
＞に対応するヒューズ素子Ｆ１９−Ｆ１６の１つがカッ
トされて、不良行アドレスがプログラムされる。
プリデコード信号Ｘ＜７：４＞に対応するヒューズ素子
Ｆ７−Ｆ４の１つが溶断され、またプリデコード信号Ｘ
＜１５：８＞に対応するヒューズ素子Ｆ１５−Ｆ８の１
つがカットされ、またプリデコード信号Ｘ＜１９：１６
＞に対応するヒューズ素子Ｆ１９−Ｆ１６の１つがカッ
トされて、不良行アドレスがプログラムされる。
【００３２】通常動作時において、バンク活性化信号Ｒ
ＡＳＥが、非活性状態のときには、ＭＯＳトランジスタ
ＰＴが導通状態にあり、出力信号線ＳＧがＨレベルにあ
る。バンク活性化信号ＲＡＳＥが活性状態のＨレベルと
なると、ＭＯＳトランジスタＰＴが非導通状態となり、
出力信号線ＳＧのプリチャージ動作が完了する。続いて
プリデコード信号Ｘ＜１９：４＞が与えられる。ヒュー
ズ素子Ｆ４−Ｆ１９は、不良行アドレス指定時、Ｈレベ
ルとなるプリデコード信号に対応するヒューズ素子が溶
断される。プリデコード信号Ｘ＜１９：４＞が、不良行
アドレスを指定するときには、出力信号線ＳＧから接地
ノードへ電流が流れる経路は存在せず、このスペア判定
結果指示信号ＳＰＡＲＥ＿ＥはＨレベルを維持する。一
方、プリデコード信号Ｘ＜１９：４＞が、不良行アドレ
スと異なる場合には、導通状態のヒューズ素子と直列に
接続されるＭＯＳトランジスタが少なくとも１つ導通
し、出力信号線ＳＧが接地ノードに結合され、応じてス
ペア判定結果指示信号ＳＰＡＲＥ＿Ｅが、Ｌレベルへ駆
動される。これにより、不良行アドレスが指定されたか
否かの判定が行なわれる。
ＡＳＥが、非活性状態のときには、ＭＯＳトランジスタ
ＰＴが導通状態にあり、出力信号線ＳＧがＨレベルにあ
る。バンク活性化信号ＲＡＳＥが活性状態のＨレベルと
なると、ＭＯＳトランジスタＰＴが非導通状態となり、
出力信号線ＳＧのプリチャージ動作が完了する。続いて
プリデコード信号Ｘ＜１９：４＞が与えられる。ヒュー
ズ素子Ｆ４−Ｆ１９は、不良行アドレス指定時、Ｈレベ
ルとなるプリデコード信号に対応するヒューズ素子が溶
断される。プリデコード信号Ｘ＜１９：４＞が、不良行
アドレスを指定するときには、出力信号線ＳＧから接地
ノードへ電流が流れる経路は存在せず、このスペア判定
結果指示信号ＳＰＡＲＥ＿ＥはＨレベルを維持する。一
方、プリデコード信号Ｘ＜１９：４＞が、不良行アドレ
スと異なる場合には、導通状態のヒューズ素子と直列に
接続されるＭＯＳトランジスタが少なくとも１つ導通
し、出力信号線ＳＧが接地ノードに結合され、応じてス
ペア判定結果指示信号ＳＰＡＲＥ＿Ｅが、Ｌレベルへ駆
動される。これにより、不良行アドレスが指定されたか
否かの判定が行なわれる。
【００３３】このスペア判定回路４において、プリデコ
ード信号Ｘ＜３：０＞が利用されていないのは、以下の
理由による。メモリアレイはワード線が階層ワード線構
成を有しており、メインワード線とサブワード線とを有
する。サブワード線に１行のメモリセルが接続され、所
定数のサブワード線の組に１つのメインワード線が配置
される。１つのメインワード線に４つのサブワード線が
配置される場合、４本のサブワード線のうち１つのサブ
ワード線がプリデコード信号Ｘ＜３：０＞により指定さ
れる。したがってスペア回路は、メインワード線単位で
不良救済を行なっており、同時に、４本のサブワード線
が置換される。
ード信号Ｘ＜３：０＞が利用されていないのは、以下の
理由による。メモリアレイはワード線が階層ワード線構
成を有しており、メインワード線とサブワード線とを有
する。サブワード線に１行のメモリセルが接続され、所
定数のサブワード線の組に１つのメインワード線が配置
される。１つのメインワード線に４つのサブワード線が
配置される場合、４本のサブワード線のうち１つのサブ
ワード線がプリデコード信号Ｘ＜３：０＞により指定さ
れる。したがってスペア回路は、メインワード線単位で
不良救済を行なっており、同時に、４本のサブワード線
が置換される。
【００３４】図３２は、メモリサブブロックに対応して
設けられるロウデコード回路の構成を概略的に示す図で
ある。図３２において、メモリサブブロックＭＳＢにお
いては、ノーマルメインワード線ＮＭＷＬと、このノー
マルメインワード線ＮＭＷＬに対応して配置される４つ
のノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３と、ノ
ーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３それぞれに
対応して設けられ、それぞれがサブデコード信号ＳＤ０
−ＳＤ３とノーマルメインワード線ＮＭＷＬ上の信号と
に従って対応のサブワード線を選択状態へ駆動するため
のサブワードドライバＳＷＤ０−ＳＷＤ３が設けられ
る。また、スペア回路として、スペアメインワード線Ｓ
ＭＷＬと、このスペアメインワード線ＳＭＷＬに対応し
て設けられる４本のスペアサブワード線ＳＳＷＬ０−Ｓ
ＳＷＬ３と、スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ
３それぞれに対応して設けられ、それぞれがサブデコー
ド信号ＳＤ０−ＳＤ３とスペアメインワード線ＳＭＷＬ
上の信号とに従って対応のサブワード線を選択状態へ駆
動するスペアサブワード線ドライバＳＳＤ０−ＳＳＤ３
が設けられる。サブワード線ＮＳＷＬ０−ＮＳＷＬ３お
よびＳＳＷＬ０−ＳＳＷＬ３に、それぞれメモリサブブ
ロックＭＳＢにおけるメモリセルＭＣが接続される。
設けられるロウデコード回路の構成を概略的に示す図で
ある。図３２において、メモリサブブロックＭＳＢにお
いては、ノーマルメインワード線ＮＭＷＬと、このノー
マルメインワード線ＮＭＷＬに対応して配置される４つ
のノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３と、ノ
ーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３それぞれに
対応して設けられ、それぞれがサブデコード信号ＳＤ０
−ＳＤ３とノーマルメインワード線ＮＭＷＬ上の信号と
に従って対応のサブワード線を選択状態へ駆動するため
のサブワードドライバＳＷＤ０−ＳＷＤ３が設けられ
る。また、スペア回路として、スペアメインワード線Ｓ
ＭＷＬと、このスペアメインワード線ＳＭＷＬに対応し
て設けられる４本のスペアサブワード線ＳＳＷＬ０−Ｓ
ＳＷＬ３と、スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ
３それぞれに対応して設けられ、それぞれがサブデコー
ド信号ＳＤ０−ＳＤ３とスペアメインワード線ＳＭＷＬ
上の信号とに従って対応のサブワード線を選択状態へ駆
動するスペアサブワード線ドライバＳＳＤ０−ＳＳＤ３
が設けられる。サブワード線ＮＳＷＬ０−ＮＳＷＬ３お
よびＳＳＷＬ０−ＳＳＷＬ３に、それぞれメモリサブブ
ロックＭＳＢにおけるメモリセルＭＣが接続される。
【００３５】スペア判定回路４からのスペア判定結果指
示信号ＳＰＡＲＥ＿Ｅは、スペアイネーブル回路４ａへ
与えられ、ノーマルロウイネーブル信号ＮＲＥおよびス
ペアロウイネーブル信号ＳＲＥが生成される。ノーマル
メインワード線ＮＭＷＬに対応して設けられるロウデコ
ーダ５ａは、ノーマルロウイネーブル信号ＮＲＥおよび
ブロック選択信号ＢＳの活性化時イネーブルされ、プリ
デコード信号Ｘｉ，ＸｊおよびＸｋをデコードし、その
デコード結果とワード線活性化信号ＲＸＴとに従ってノ
ーマルメインワード線ＮＭＷＬを活性状態へ駆動する。
プリデコード信号Ｘｉ，ＸｊおよびＸｋは、それぞれプ
リデコード信号Ｘ＜７：４＞、Ｘ＜１５：８＞およびＸ
＜１９：１６＞に対応する。サブデコード信号ＳＤ０−
ＳＤ３はそれぞれプリデコード信号Ｘ＜３：０＞から生
成される（相補信号対の形で）。
示信号ＳＰＡＲＥ＿Ｅは、スペアイネーブル回路４ａへ
与えられ、ノーマルロウイネーブル信号ＮＲＥおよびス
ペアロウイネーブル信号ＳＲＥが生成される。ノーマル
メインワード線ＮＭＷＬに対応して設けられるロウデコ
ーダ５ａは、ノーマルロウイネーブル信号ＮＲＥおよび
ブロック選択信号ＢＳの活性化時イネーブルされ、プリ
デコード信号Ｘｉ，ＸｊおよびＸｋをデコードし、その
デコード結果とワード線活性化信号ＲＸＴとに従ってノ
ーマルメインワード線ＮＭＷＬを活性状態へ駆動する。
プリデコード信号Ｘｉ，ＸｊおよびＸｋは、それぞれプ
リデコード信号Ｘ＜７：４＞、Ｘ＜１５：８＞およびＸ
＜１９：１６＞に対応する。サブデコード信号ＳＤ０−
ＳＤ３はそれぞれプリデコード信号Ｘ＜３：０＞から生
成される（相補信号対の形で）。
【００３６】スペアメインワード線ＳＭＷＬに対応して
設けられるスペアワード線ドライバ５ｂは、スペアイネ
ーブル回路４ａからのスペアロウイネーブル信号ＳＲＥ
とブロック選択信号ＢＳの活性化時イネーブルされ、ワ
ード線活性化信号ＲＸＴに従ってスペアメインワード線
ＳＭＷＬを選択状態へ駆動する。スペア判定回路４は、
サブメインワード線ＳＭＷＬに対応して設けられる。し
たがって１つのスペア判定回路のスペア判定結果指示信
号ＳＰＡＲＥ＿ＥがＬレベルとなると、スペアロウイネ
ーブル信号ＳＲＥが活性化され、スペアメインワード線
ＳＭＷＬが選択状態へ駆動される。このときにはロウデ
コーダ５ａは、ノーマルロウイネーブル信号ＮＲＥが非
活性状態であり、デコード動作およびメインワード線Ｎ
ＭＷＬの選択状態への駆動が禁止される。
設けられるスペアワード線ドライバ５ｂは、スペアイネ
ーブル回路４ａからのスペアロウイネーブル信号ＳＲＥ
とブロック選択信号ＢＳの活性化時イネーブルされ、ワ
ード線活性化信号ＲＸＴに従ってスペアメインワード線
ＳＭＷＬを選択状態へ駆動する。スペア判定回路４は、
サブメインワード線ＳＭＷＬに対応して設けられる。し
たがって１つのスペア判定回路のスペア判定結果指示信
号ＳＰＡＲＥ＿ＥがＬレベルとなると、スペアロウイネ
ーブル信号ＳＲＥが活性化され、スペアメインワード線
ＳＭＷＬが選択状態へ駆動される。このときにはロウデ
コーダ５ａは、ノーマルロウイネーブル信号ＮＲＥが非
活性状態であり、デコード動作およびメインワード線Ｎ
ＭＷＬの選択状態への駆動が禁止される。
【００３７】ブロック選択信号ＢＳにより選択されたメ
モリサブブロックＭＳＢ内においてのみ、ワード線（メ
インおよびサブワード線）の選択状態への駆動が行なわ
れる。
モリサブブロックＭＳＢ内においてのみ、ワード線（メ
インおよびサブワード線）の選択状態への駆動が行なわ
れる。
【００３８】
【発明が解決しようとする課題】図３３は、１つのバン
クにおける行選択動作を示すタイミングチャート図であ
る。内部クロック信号ＣＬＫのサイクル♯ａにおいてア
クティブコマンドＡＣＴが与えられる。このクロックサ
イクル♯ａにおいて内部クロック信号ＣＬＫの立上がり
エッジで、アクティブコマンドＡＣＴに従ってバンク活
性化信号ＲＡＳＥが活性化される（図２６（Ａ）参
照）。
クにおける行選択動作を示すタイミングチャート図であ
る。内部クロック信号ＣＬＫのサイクル♯ａにおいてア
クティブコマンドＡＣＴが与えられる。このクロックサ
イクル♯ａにおいて内部クロック信号ＣＬＫの立上がり
エッジで、アクティブコマンドＡＣＴに従ってバンク活
性化信号ＲＡＳＥが活性化される（図２６（Ａ）参
照）。
【００３９】このバンク活性化信号ＲＡＳＥが活性化さ
れると、次いで、ロウアドレスイネーブル信号ＲＡＤＥ
が活性化される。ロウアドレスイネーブル信号ＲＡＤＥ
の活性化に従って、図２７に示すように、外部からのア
ドレス信号ＲＡがラッチされ、内部ロウアドレス信号Ｒ
ＡＤ＜８：０＞が確定する。この内部ロウアドレス信号
ＲＡＤ＜８：０＞およびＺＲＡＤ＜８：０＞をプリデコ
ードしてプリデコード信号Ｘ＜１９：０＞が生成され、
またブロック選択信号ＢＳ＜７：０＞が生成される。こ
れらのブロック選択信号ＢＳ＜７：０＞およびロウプリ
デコード信号Ｘ＜１９：０＞が中央部に配置されたロウ
系制御回路ＣＴから、対応のメモリマットへ伝達され
て、メモリサブブロックそれぞれにおいてスペア判定お
よびプリデコード信号のデコードが行なわれる。
れると、次いで、ロウアドレスイネーブル信号ＲＡＤＥ
が活性化される。ロウアドレスイネーブル信号ＲＡＤＥ
の活性化に従って、図２７に示すように、外部からのア
ドレス信号ＲＡがラッチされ、内部ロウアドレス信号Ｒ
ＡＤ＜８：０＞が確定する。この内部ロウアドレス信号
ＲＡＤ＜８：０＞およびＺＲＡＤ＜８：０＞をプリデコ
ードしてプリデコード信号Ｘ＜１９：０＞が生成され、
またブロック選択信号ＢＳ＜７：０＞が生成される。こ
れらのブロック選択信号ＢＳ＜７：０＞およびロウプリ
デコード信号Ｘ＜１９：０＞が中央部に配置されたロウ
系制御回路ＣＴから、対応のメモリマットへ伝達され
て、メモリサブブロックそれぞれにおいてスペア判定お
よびプリデコード信号のデコードが行なわれる。
【００４０】スペア判定においては、プリデコード信号
Ｘ＜１９：４＞が確定した後にスペア判定結果指示信号
ＳＰＡＲＥ＿Ｅが確定し、スペア判定結果指示信号ＳＰ
ＡＲＥ＿Ｅに従ってノーマルロウイネーブル信号ＮＲＥ
およびスペアロウイネーブル信号ＳＲＥが生成される
（図３２参照）。これらのスペア判定結果が確定した後
に、ロウデコーダまたはスペアワード線ドライバがイネ
ーブルされて、ワード線活性化信号ＲＸＴに従って対応
のワード線（メインワード線）が選択状態へ駆動され
る。
Ｘ＜１９：４＞が確定した後にスペア判定結果指示信号
ＳＰＡＲＥ＿Ｅが確定し、スペア判定結果指示信号ＳＰ
ＡＲＥ＿Ｅに従ってノーマルロウイネーブル信号ＮＲＥ
およびスペアロウイネーブル信号ＳＲＥが生成される
（図３２参照）。これらのスペア判定結果が確定した後
に、ロウデコーダまたはスペアワード線ドライバがイネ
ーブルされて、ワード線活性化信号ＲＸＴに従って対応
のワード線（メインワード線）が選択状態へ駆動され
る。
【００４１】したがって、アクティブコマンドＡＣＴが
与えられてから、メインワード線が選択状態へ駆動され
るときに、アドレスプリデコードに要する時間ｔａと、
このプリデコード信号の伝播時間およびスペア判定時間
ｔｂとが経過した後に、ロウデコーダまたはスペアワー
ド線ドライバに従ってアドレス指定されたメインワード
線が選択状態へ駆動され、次いでサブワード線（ノーマ
ルワード線またはスペアサブワード線）が選択状態へ駆
動される。したがって、アクティブコマンドＡＣＴが与
えられてから、実際にワード線（サブワード線）が選択
状態へ駆動されるまでには、時間ｔａ＋ｔｂ＜ｔｄの時
間ｔｄが必要となる。クロックサイクル♯ａにおいてア
クティブコマンドＡＣＴが与えられた後に、コラム系を
動作させるためのコマンド（リードまたはライトコマン
ドＲＥＡＤまたはＷＲＩＴＥ）が与えられる。このロウ
系回路が動作してからコラム系回路が動作するまでに必
要とされる時間ｔＲＣＤは、標準ＤＲＡＭにおいては、
ＲＡＳ−ＣＡＳ遅延時間として知られている。したがっ
て、このアクティブコマンドＡＣＴが与えられてから、
サブワード線が選択状態に駆動されるまでの時間（ロウ
アクセス時間）ｔｄが長い場合、ＲＡＳ−ＣＡＳ遅延時
間ｔＲＣＤを短縮することができない。したがって、高
速の内部クロック信号ＣＬＫに同期して動作する場合、
アクティブコマンドＡＣＴを与えた後に、リードコマン
ドまたはライトコマンドをすぐに与えることができず、
高速の内部クロック信号ＣＬＫを利用しても、高速のデ
ータアクセスを実現することができなくなるという問題
が生じる。
与えられてから、メインワード線が選択状態へ駆動され
るときに、アドレスプリデコードに要する時間ｔａと、
このプリデコード信号の伝播時間およびスペア判定時間
ｔｂとが経過した後に、ロウデコーダまたはスペアワー
ド線ドライバに従ってアドレス指定されたメインワード
線が選択状態へ駆動され、次いでサブワード線（ノーマ
ルワード線またはスペアサブワード線）が選択状態へ駆
動される。したがって、アクティブコマンドＡＣＴが与
えられてから、実際にワード線（サブワード線）が選択
状態へ駆動されるまでには、時間ｔａ＋ｔｂ＜ｔｄの時
間ｔｄが必要となる。クロックサイクル♯ａにおいてア
クティブコマンドＡＣＴが与えられた後に、コラム系を
動作させるためのコマンド（リードまたはライトコマン
ドＲＥＡＤまたはＷＲＩＴＥ）が与えられる。このロウ
系回路が動作してからコラム系回路が動作するまでに必
要とされる時間ｔＲＣＤは、標準ＤＲＡＭにおいては、
ＲＡＳ−ＣＡＳ遅延時間として知られている。したがっ
て、このアクティブコマンドＡＣＴが与えられてから、
サブワード線が選択状態に駆動されるまでの時間（ロウ
アクセス時間）ｔｄが長い場合、ＲＡＳ−ＣＡＳ遅延時
間ｔＲＣＤを短縮することができない。したがって、高
速の内部クロック信号ＣＬＫに同期して動作する場合、
アクティブコマンドＡＣＴを与えた後に、リードコマン
ドまたはライトコマンドをすぐに与えることができず、
高速の内部クロック信号ＣＬＫを利用しても、高速のデ
ータアクセスを実現することができなくなるという問題
が生じる。
【００４２】また、図３１に示すように、スペア判定回
路においては、プリデコード信号Ｘ＜１９：４＞が用い
られており、これらのプリデコード信号のビットＸ＜１
９＞−Ｘ＜４＞それぞれに対応してヒューズ素子Ｆ１９
−Ｆ４を配置する必要がある。これはロウ系制御回路か
ら、ブロック選択信号と並行して、プリデコード信号を
伝達するために必要とされる構成である。ヒューズ素子
Ｆ１９−Ｆ４は、通常のＭＯＳトランジスタに比べてそ
のサイズは極めて大きい。これは、レーザブローなどの
工程によりヒューズ素子のカットを行なうため、その占
有面積は大きく、またレーザブロー時の切断片が周辺に
飛び散って、悪影響を及ぼさないようにするために、ヒ
ューズ素子Ｆ１９−Ｆ４の間隔は十分広くされている。
ヒューズ素子Ｆ１９−Ｆ４の数が多いため、スペア判定
回路の占有面積が大きくなり、応じてチップ面積が大き
くなるという問題があった。
路においては、プリデコード信号Ｘ＜１９：４＞が用い
られており、これらのプリデコード信号のビットＸ＜１
９＞−Ｘ＜４＞それぞれに対応してヒューズ素子Ｆ１９
−Ｆ４を配置する必要がある。これはロウ系制御回路か
ら、ブロック選択信号と並行して、プリデコード信号を
伝達するために必要とされる構成である。ヒューズ素子
Ｆ１９−Ｆ４は、通常のＭＯＳトランジスタに比べてそ
のサイズは極めて大きい。これは、レーザブローなどの
工程によりヒューズ素子のカットを行なうため、その占
有面積は大きく、またレーザブロー時の切断片が周辺に
飛び散って、悪影響を及ぼさないようにするために、ヒ
ューズ素子Ｆ１９−Ｆ４の間隔は十分広くされている。
ヒューズ素子Ｆ１９−Ｆ４の数が多いため、スペア判定
回路の占有面積が大きくなり、応じてチップ面積が大き
くなるという問題があった。
【００４３】また、図２５に示すように、メモリマット
ＭＭＡ−ＭＭＤをそれぞれバンクＡ−Ｄに割当て、これ
らのバンクＡ−Ｄそれぞれに対応して、ロウ系制御回路
ＣＴＡ−ＣＴＤを配置している。近年においては、ロジ
ック混載ＤＲＡＭやランバスＤＲＡＭ（ＲＤＲＡＭ）の
ような高速メモリにおいては、４バンク以上のバンク数
が要求されている。このため、多数のバンクを必要とす
る場合、メモリマットを１バンクに割当てるのは、チッ
プ面積が大幅に増大するため、困難となってきている。
ＭＭＡ−ＭＭＤをそれぞれバンクＡ−Ｄに割当て、これ
らのバンクＡ−Ｄそれぞれに対応して、ロウ系制御回路
ＣＴＡ−ＣＴＤを配置している。近年においては、ロジ
ック混載ＤＲＡＭやランバスＤＲＡＭ（ＲＤＲＡＭ）の
ような高速メモリにおいては、４バンク以上のバンク数
が要求されている。このため、多数のバンクを必要とす
る場合、メモリマットを１バンクに割当てるのは、チッ
プ面積が大幅に増大するため、困難となってきている。
【００４４】また、バンクごとにロウ系制御回路および
このバンク専用のプリデコード信号を配置する構成の場
合、バンク数が増加するに連れて、これらのロウ系制御
回路およびプリデコード信号配線領域の面積が増大し、
応じてチップ面積が増大するという問題点があった。
このバンク専用のプリデコード信号を配置する構成の場
合、バンク数が増加するに連れて、これらのロウ系制御
回路およびプリデコード信号配線領域の面積が増大し、
応じてチップ面積が増大するという問題点があった。
【００４５】それゆえ、この発明の目的は、ワード線活
性化までに要するロウアクセス時間を短縮しかつバンク
拡張にも容易に対応することのできる半導体記憶装置を
提供することである。
性化までに要するロウアクセス時間を短縮しかつバンク
拡張にも容易に対応することのできる半導体記憶装置を
提供することである。
【００４６】この発明の他の目的は、バンク拡張に対し
ての面的増加およびロウアクセス時間の増加を伴うこと
なく対応することのできる半導体記憶装置を提供するこ
とである。
ての面的増加およびロウアクセス時間の増加を伴うこと
なく対応することのできる半導体記憶装置を提供するこ
とである。
【００４７】この発明のさらに他の目的は、上述の従来
のＤＲＡＭの有する欠点を解消することのできる改良さ
れたロウ系回路を備える半導体記憶装置を提供すること
である。
のＤＲＡＭの有する欠点を解消することのできる改良さ
れたロウ系回路を備える半導体記憶装置を提供すること
である。
【００４８】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、複数のバンクを有するメモリアレイと、この
メモリアレイの一方側に配置され、外部からのクロック
信号およびアドレス信号を受け、内部クロック信号およ
びこの内部クロックと非同期の内部アドレス信号を生成
してメモリアレイの複数のバンクへ共通に一方方向に沿
って伝達するための中央制御回路と、メモリアレイの複
数のバンク各々に対応して設けられ、内部アドレス信号
をラッチタイミング信号に同期してラッチしかつプリデ
コードしてプリデコード信号を生成する前処理回路と、
メモリアレイの複数のバンク各々に対応して設けられ、
対応の前処理回路からのプリデコード信号に従って対応
のバンクのアドレス指定されたメモリセルを選択するた
めの選択回路とを備える。
憶装置は、複数のバンクを有するメモリアレイと、この
メモリアレイの一方側に配置され、外部からのクロック
信号およびアドレス信号を受け、内部クロック信号およ
びこの内部クロックと非同期の内部アドレス信号を生成
してメモリアレイの複数のバンクへ共通に一方方向に沿
って伝達するための中央制御回路と、メモリアレイの複
数のバンク各々に対応して設けられ、内部アドレス信号
をラッチタイミング信号に同期してラッチしかつプリデ
コードしてプリデコード信号を生成する前処理回路と、
メモリアレイの複数のバンク各々に対応して設けられ、
対応の前処理回路からのプリデコード信号に従って対応
のバンクのアドレス指定されたメモリセルを選択するた
めの選択回路とを備える。
【００４９】請求項２に係る半導体記憶装置は、請求項
１の中央制御回路が、外部からのバンク活性化指示信号
に従ってメモリセルの選択動作を活性化するための制御
信号をクロック信号に同期して生成する制御信号発生回
路をさらに含む。メモリセル選択動作活性化用の制御信
号に従って前処理回路が活性化される。
１の中央制御回路が、外部からのバンク活性化指示信号
に従ってメモリセルの選択動作を活性化するための制御
信号をクロック信号に同期して生成する制御信号発生回
路をさらに含む。メモリセル選択動作活性化用の制御信
号に従って前処理回路が活性化される。
【００５０】請求項３に係る半導体記憶装置は、請求項
１の装置においてメモリアレイの複数のバンクの各々
は、各々が複数の複数のメモリサブブロックを有し、中
央制御回路は、複数のメモリサブブロックの所定数のサ
ブブロックを特定するブロックアドレス信号を受け、ア
ドレス信号と同時にブロックアドレス信号を外部クロッ
ク信号の１クロックサイクル期間ラッチして複数のバン
クに共通に該ラッチしたブロックアドレス信号を伝達す
る回路を含む。
１の装置においてメモリアレイの複数のバンクの各々
は、各々が複数の複数のメモリサブブロックを有し、中
央制御回路は、複数のメモリサブブロックの所定数のサ
ブブロックを特定するブロックアドレス信号を受け、ア
ドレス信号と同時にブロックアドレス信号を外部クロッ
ク信号の１クロックサイクル期間ラッチして複数のバン
クに共通に該ラッチしたブロックアドレス信号を伝達す
る回路を含む。
【００５１】請求項４に係る半導体記憶装置は、請求項
１の装置がさらに、不良ビット位置を示す不良ビットア
ドレスを記憶し、アドレス信号を受け、該受けたアドレ
ス信号が不良ビットアドレスを示すとき不良救済用のス
ペア回路を活性化する信号を発生するスペア判定回路
と、ラッチタイミング信号に同期してスペア判定回路の
出力信号をラッチしてスペアイネーブル信号を発生する
ラッチ回路とをさらに含む。
１の装置がさらに、不良ビット位置を示す不良ビットア
ドレスを記憶し、アドレス信号を受け、該受けたアドレ
ス信号が不良ビットアドレスを示すとき不良救済用のス
ペア回路を活性化する信号を発生するスペア判定回路
と、ラッチタイミング信号に同期してスペア判定回路の
出力信号をラッチしてスペアイネーブル信号を発生する
ラッチ回路とをさらに含む。
【００５２】請求項５に係る半導体記憶装置は、請求項
２の前処理回路の各々が、ラッチタイミング信号として
内部クロック信号を受け、アドレス信号を内部クロック
信号に同期してラッチするラッチ回路と、制御信号に含
まれるラッチイネーブル信号に従ってラッチ回路の出力
信号をラッチするレベルラッチ回路と、レベルラッチ回
路の出力信号をプリデコードするプリデコード回路を含
む。
２の前処理回路の各々が、ラッチタイミング信号として
内部クロック信号を受け、アドレス信号を内部クロック
信号に同期してラッチするラッチ回路と、制御信号に含
まれるラッチイネーブル信号に従ってラッチ回路の出力
信号をラッチするレベルラッチ回路と、レベルラッチ回
路の出力信号をプリデコードするプリデコード回路を含
む。
【００５３】請求項６に係る半導体記憶装置は、請求項
４の装置において、中央制御回路がバンク活性化指示信
号に従って、指定されたバンクのメモリセル選択動作を
活性化するための制御信号を発生するための回路を含
み、この記憶装置は、さらに、制御信号に含まれるラッ
チイネーブル信号に従ってスペアイネーブル信号をラッ
チしてスペア回路および通常のセル選択回路の一方を活
性化する信号を発生するノーマル／スペア活性化回路を
含む。
４の装置において、中央制御回路がバンク活性化指示信
号に従って、指定されたバンクのメモリセル選択動作を
活性化するための制御信号を発生するための回路を含
み、この記憶装置は、さらに、制御信号に含まれるラッ
チイネーブル信号に従ってスペアイネーブル信号をラッ
チしてスペア回路および通常のセル選択回路の一方を活
性化する信号を発生するノーマル／スペア活性化回路を
含む。
【００５４】請求項７に係る半導体記憶装置は、請求項
４の装置においてメモリアレイの複数のバンクの各々が
それぞれ複数のメモリセルを有する複数のサブブロック
を含み、スペア判定回路は各サブブロックに対応して設
けられる。
４の装置においてメモリアレイの複数のバンクの各々が
それぞれ複数のメモリセルを有する複数のサブブロック
を含み、スペア判定回路は各サブブロックに対応して設
けられる。
【００５５】請求項８に係る半導体記憶装置は、請求項
１の装置においてメモリアレイが、メインワード線とサ
ブワード線とを有する階層ワード線構成を有し、かつメ
インワード線は所定数のサブワード線に対して１つ設け
られる。前処理回路の各々は、アドレス信号の所定数の
サブワード線のうちの１つのサブワード線を特定するサ
ブワード線アドレスビットをラッチタイミング信号と非
同期でプリデコードしてサブワード線プリデコード信号
を生成するプリデコード回路と、プリデコード回路の出
力信号をラッチタイミング信号に従ってラッチするラッ
チ回路と、制御信号に含まれるイネーブル信号に同期し
てラッチ回路の出力信号に従ってサブワード線を特定す
るためのサブデコード信号を生成する回路を含む。
１の装置においてメモリアレイが、メインワード線とサ
ブワード線とを有する階層ワード線構成を有し、かつメ
インワード線は所定数のサブワード線に対して１つ設け
られる。前処理回路の各々は、アドレス信号の所定数の
サブワード線のうちの１つのサブワード線を特定するサ
ブワード線アドレスビットをラッチタイミング信号と非
同期でプリデコードしてサブワード線プリデコード信号
を生成するプリデコード回路と、プリデコード回路の出
力信号をラッチタイミング信号に従ってラッチするラッ
チ回路と、制御信号に含まれるイネーブル信号に同期し
てラッチ回路の出力信号に従ってサブワード線を特定す
るためのサブデコード信号を生成する回路を含む。
【００５６】請求項９に係る半導体記憶装置は、請求項
１の装置においてメモリアレイが、記憶データのリフレ
ッシュが必要な複数のメモリセルを含む。中央制御回路
は、さらに、セルフリフレッシュモード指示信号に応答
して、所定の周期でリフレッシュ要求を発生するリフレ
ッシュタイマ回路と、リフレッシュ要求と外部クロック
信号とに従って内部クロック信号を発生するクロック発
生回路を含む。
１の装置においてメモリアレイが、記憶データのリフレ
ッシュが必要な複数のメモリセルを含む。中央制御回路
は、さらに、セルフリフレッシュモード指示信号に応答
して、所定の周期でリフレッシュ要求を発生するリフレ
ッシュタイマ回路と、リフレッシュ要求と外部クロック
信号とに従って内部クロック信号を発生するクロック発
生回路を含む。
【００５７】請求項１０に係る半導体記憶装置は、請求
項９の装置の中央制御回路が、さらに、セルフリフレッ
シュモード指示信号の活性化時、リフレッシュアドレス
を生成するリフレッシュアドレスカウンタと、このリフ
レッシュアドレスカウンタの所定数のカウントビットを
内部クロック信号に同期してラッチしてブロック選択信
号を生成して複数のバンクへ共通に印加するブロックラ
ッチ回路を含む。メモリアレイの複数のバンクの各々
は、各々が複数のメモリセルを有する複数のサブブロッ
クを含み、ブロック選択信号は複数のサブブロックの所
定数のサブブロックを特定する。
項９の装置の中央制御回路が、さらに、セルフリフレッ
シュモード指示信号の活性化時、リフレッシュアドレス
を生成するリフレッシュアドレスカウンタと、このリフ
レッシュアドレスカウンタの所定数のカウントビットを
内部クロック信号に同期してラッチしてブロック選択信
号を生成して複数のバンクへ共通に印加するブロックラ
ッチ回路を含む。メモリアレイの複数のバンクの各々
は、各々が複数のメモリセルを有する複数のサブブロッ
クを含み、ブロック選択信号は複数のサブブロックの所
定数のサブブロックを特定する。
【００５８】請求項１１に係る半導体記憶装置は、請求
項１の装置において、前処理回路が、ストレス加速モー
ド指示信号に応答して内部アドレス信号を所定の論理レ
ベルの選択状態に設定してプリデコードする手段を含
む。
項１の装置において、前処理回路が、ストレス加速モー
ド指示信号に応答して内部アドレス信号を所定の論理レ
ベルの選択状態に設定してプリデコードする手段を含
む。
【００５９】請求項１２に係る半導体記憶装置は、請求
項２の装置において、前処理回路が、制御信号に含まれ
るアドレスラッチタイミング信号に従ってアドレス信号
に対応する内部アドレス信号をラッチする第１のラッチ
回路と、ストレス加速モード指示信号の活性化に応答し
て第１のラッチ回路の出力信号を選択状態に示す所定の
論理レベルに設定しかつストレス加速モード指示信号の
非活性化時第１のラッチ回路の出力信号をラッチして内
部アドレス信号に対応するアドレス信号を生成するアド
レス出力回路を含む。
項２の装置において、前処理回路が、制御信号に含まれ
るアドレスラッチタイミング信号に従ってアドレス信号
に対応する内部アドレス信号をラッチする第１のラッチ
回路と、ストレス加速モード指示信号の活性化に応答し
て第１のラッチ回路の出力信号を選択状態に示す所定の
論理レベルに設定しかつストレス加速モード指示信号の
非活性化時第１のラッチ回路の出力信号をラッチして内
部アドレス信号に対応するアドレス信号を生成するアド
レス出力回路を含む。
【００６０】請求項１３に係る半導体記憶装置は、請求
項８の装置においてラッチ回路がストレス加速モード指
示信号に従ってサブデコード信号を選択的に選択状態に
設定しかつストレス加速モードの非活性化時プリデコー
ド回路の出力信号をラッチして出力するゲートラッチ回
路を備える。
項８の装置においてラッチ回路がストレス加速モード指
示信号に従ってサブデコード信号を選択的に選択状態に
設定しかつストレス加速モードの非活性化時プリデコー
ド回路の出力信号をラッチして出力するゲートラッチ回
路を備える。
【００６１】請求項１４に係る半導体記憶装置は、請求
項１の装置において、ラッチタイミング信号はバンク活
性化指示信号に応答して活性化されかつバンク活性化指
示信号が指定するバンクが活性状態の間活性状態を維持
してラッチ回路をラッチ状態におく。
項１の装置において、ラッチタイミング信号はバンク活
性化指示信号に応答して活性化されかつバンク活性化指
示信号が指定するバンクが活性状態の間活性状態を維持
してラッチ回路をラッチ状態におく。
【００６２】請求項１５に係る半導体記憶装置は、請求
項１のラッチタイミング信号が内部クロック信号であ
る。
項１のラッチタイミング信号が内部クロック信号であ
る。
【００６３】請求項１６に係る半導体記憶装置は、請求
項１の装置において、複数のバンクの各々は、各々が複
数のメモリセルを有する複数のサブブロックを含む。中
央制御回路は、バンク活性化指示信号に従ってバンク活
性化指示信号が指定するバンクを活性状態とするための
第１および第２のラッチタイミング信号を少なくとも発
生する手段と、バンク活性化指示信号と並行して与えら
れるブロックアドレス信号に従って複数のサブブロック
のうちの所定数のサブブロックを指定するブロック選択
信号を内部クロック信号に同期して発生する手段とを含
む。前処理回路は、第１のラッチイネーブル信号をラッ
チタイミング信号として受け、アドレス信号を第１のラ
ッチイネーブル信号に従ってラッチする第１のラッチ回
路と、ブロック選択信号を第２のラッチイネーブル信号
に同期してラッチする第２のラッチ回路とを含む。
項１の装置において、複数のバンクの各々は、各々が複
数のメモリセルを有する複数のサブブロックを含む。中
央制御回路は、バンク活性化指示信号に従ってバンク活
性化指示信号が指定するバンクを活性状態とするための
第１および第２のラッチタイミング信号を少なくとも発
生する手段と、バンク活性化指示信号と並行して与えら
れるブロックアドレス信号に従って複数のサブブロック
のうちの所定数のサブブロックを指定するブロック選択
信号を内部クロック信号に同期して発生する手段とを含
む。前処理回路は、第１のラッチイネーブル信号をラッ
チタイミング信号として受け、アドレス信号を第１のラ
ッチイネーブル信号に従ってラッチする第１のラッチ回
路と、ブロック選択信号を第２のラッチイネーブル信号
に同期してラッチする第２のラッチ回路とを含む。
【００６４】請求項１７に係る半導体記憶装置は、請求
項１６の装置において、メモリアレイの不良ビットの位
置を示す不良ビットアドレスを記憶し、中央制御回路か
らのアドレス信号を受け、該受けたアドレス信号が不良
ビットアドレスを指定するか否かを示すスペア判定信号
を発生するスペア判定回路と、このスペア判定回路の出
力信号を第１のラッチイネーブル信号に応答してラッチ
するスペアラッチ回路と、このスペアラッチ回路の出力
信号に従って不良ビット救済用のスペア回路を活性化す
るためのスペアイネーブル信号を生成するスペアイネー
ブル回路をさらに含む。
項１６の装置において、メモリアレイの不良ビットの位
置を示す不良ビットアドレスを記憶し、中央制御回路か
らのアドレス信号を受け、該受けたアドレス信号が不良
ビットアドレスを指定するか否かを示すスペア判定信号
を発生するスペア判定回路と、このスペア判定回路の出
力信号を第１のラッチイネーブル信号に応答してラッチ
するスペアラッチ回路と、このスペアラッチ回路の出力
信号に従って不良ビット救済用のスペア回路を活性化す
るためのスペアイネーブル信号を生成するスペアイネー
ブル回路をさらに含む。
【００６５】請求項１８に係る半導体記憶装置は、各々
が複数のメモリセルを有する複数のサブブロックに分割
され、かつ各々が互いに独立に活性状態へ駆動される複
数のバンクに分割されるメモリアレイを備える。複数の
バンクは、それぞれ、所定数のサブブロックを含む。
が複数のメモリセルを有する複数のサブブロックに分割
され、かつ各々が互いに独立に活性状態へ駆動される複
数のバンクに分割されるメモリアレイを備える。複数の
バンクは、それぞれ、所定数のサブブロックを含む。
【００６６】請求項１８に係る半導体記憶装置はさら
に、複数のバンクに共通に設けられ、バンクの活性化指
示信号に従って指定されたバンクを活性状態へ駆動する
ための制御信号を各バンクへ与えるための制御信号発生
回路と、複数のバンクに共通に設けられ、バンク活性化
指示信号と並行して与えられるブロック選択信号を外部
からのクロック信号に同期してラッチしかつ複数のバン
クに共通に与えるブロック選択信号発生回路と、クロッ
ク信号と非同期で外部から与えられるアドレス信号を複
数のバンクへ共通に与えるアドレス発生回路と、複数の
バンク各々に対応して設けられ、アドレス発生回路から
のアドレス信号をラッチタイミング信号に従ってラッチ
しかつ制御信号に含まれる動作制御信号の活性化時該ラ
ッチしたアドレス信号をデコードする前処理回路を備え
る。動作制御信号はバンク活性化指示信号により対応の
バンクが活性状態の間活性状態に置かれる。
に、複数のバンクに共通に設けられ、バンクの活性化指
示信号に従って指定されたバンクを活性状態へ駆動する
ための制御信号を各バンクへ与えるための制御信号発生
回路と、複数のバンクに共通に設けられ、バンク活性化
指示信号と並行して与えられるブロック選択信号を外部
からのクロック信号に同期してラッチしかつ複数のバン
クに共通に与えるブロック選択信号発生回路と、クロッ
ク信号と非同期で外部から与えられるアドレス信号を複
数のバンクへ共通に与えるアドレス発生回路と、複数の
バンク各々に対応して設けられ、アドレス発生回路から
のアドレス信号をラッチタイミング信号に従ってラッチ
しかつ制御信号に含まれる動作制御信号の活性化時該ラ
ッチしたアドレス信号をデコードする前処理回路を備え
る。動作制御信号はバンク活性化指示信号により対応の
バンクが活性状態の間活性状態に置かれる。
【００６７】請求項１８に係る半導体記憶装置は、さら
に、記複数のバンク各々に対応して設けられ、アドレス
発生回路からのアドレス信号が不良ビットアドレスを指
定しているか否かを該アドレス信号と予めプログラムさ
れた不良ビットアドレスとに従って判定し、該判定結果
を示すスペア判定結果指示信号を出力するスペア判定回
路と、このスペア判定回路の出力信号をラッチタイミン
グ信号に従ってラッチするスペアラッチ回路と、スペア
ラッチ回路の出力信号に従って不良ビット救済のための
スペア回路を活性化するためのスペアイネーブル信号を
発生するスペアイネーブル回路を備える。
に、記複数のバンク各々に対応して設けられ、アドレス
発生回路からのアドレス信号が不良ビットアドレスを指
定しているか否かを該アドレス信号と予めプログラムさ
れた不良ビットアドレスとに従って判定し、該判定結果
を示すスペア判定結果指示信号を出力するスペア判定回
路と、このスペア判定回路の出力信号をラッチタイミン
グ信号に従ってラッチするスペアラッチ回路と、スペア
ラッチ回路の出力信号に従って不良ビット救済のための
スペア回路を活性化するためのスペアイネーブル信号を
発生するスペアイネーブル回路を備える。
【００６８】請求項１９に係る半導体記憶装置は、請求
項１８の装置においてスペアイネーブル回路は、制御信
号に含まれる動作制御信号の活性化に従ってスペアラッ
チ回路の出力信号をさらにラッチする回路を含み、この
動作制御信号は対応のバンクがバンク活性化指示信号に
従って活性状態にある間活性状態とされる。ラッチタイ
ミング信号は外部からのクロック信号に応答して発生さ
れる内部クロック信号である。
項１８の装置においてスペアイネーブル回路は、制御信
号に含まれる動作制御信号の活性化に従ってスペアラッ
チ回路の出力信号をさらにラッチする回路を含み、この
動作制御信号は対応のバンクがバンク活性化指示信号に
従って活性状態にある間活性状態とされる。ラッチタイ
ミング信号は外部からのクロック信号に応答して発生さ
れる内部クロック信号である。
【００６９】請求項２０に係る半導体記憶装置は、請求
項１８の装置において、ラッチタイミング信号は制御信
号に含まれるバンク活性化のための動作制御信号であ
る。
項１８の装置において、ラッチタイミング信号は制御信
号に含まれるバンク活性化のための動作制御信号であ
る。
【００７０】中央制御回路から複数のバンクに共通に、
内部クロック信号と非同期でアドレス信号を与えかつバ
ンクそれぞれにおいてラッチタイミング信号に同期して
与えられたアドレス信号をプリデコードすることによ
り、アドレスセットアップ時間を利用して、各バンクへ
アドレス信号を伝達することができ、アドレス伝搬に要
する時間を短縮することができる。また、複数のバンク
に共通にアドレス信号を一方方向に伝達しており、メモ
リアレイに含まれるバンクの数が増加しても、伝達され
るアドレス信号の数やビット数は増加せず、バンク拡張
にも容易に対応することができる。
内部クロック信号と非同期でアドレス信号を与えかつバ
ンクそれぞれにおいてラッチタイミング信号に同期して
与えられたアドレス信号をプリデコードすることによ
り、アドレスセットアップ時間を利用して、各バンクへ
アドレス信号を伝達することができ、アドレス伝搬に要
する時間を短縮することができる。また、複数のバンク
に共通にアドレス信号を一方方向に伝達しており、メモ
リアレイに含まれるバンクの数が増加しても、伝達され
るアドレス信号の数やビット数は増加せず、バンク拡張
にも容易に対応することができる。
【００７１】また、このアドレス信号を利用してスペア
判定動作を行ない、ラッチタイミング信号に従ってスペ
ア判定結果信号をラッチして以降のプリデコード動作を
実行することにより、アドレスセットアップ時間を利用
してスペア判定を行なうことができ、アドレス伝搬およ
びスペア判定に要する時間を短縮することができ、ロウ
アクセス時間を短縮でき、またアドレス信号を複数のバ
ンクに共通に伝達しており、バンク拡張にも容易に対応
することができる。
判定動作を行ない、ラッチタイミング信号に従ってスペ
ア判定結果信号をラッチして以降のプリデコード動作を
実行することにより、アドレスセットアップ時間を利用
してスペア判定を行なうことができ、アドレス伝搬およ
びスペア判定に要する時間を短縮することができ、ロウ
アクセス時間を短縮でき、またアドレス信号を複数のバ
ンクに共通に伝達しており、バンク拡張にも容易に対応
することができる。
【００７２】また、制御信号は各バンクそれぞれに対応
して伝達しており、複数のバンク共通にアドレス信号を
伝達しても、指定されたバンクにおいてのみ正確に指定
された動作を行なうことができる。
して伝達しており、複数のバンク共通にアドレス信号を
伝達しても、指定されたバンクにおいてのみ正確に指定
された動作を行なうことができる。
【００７３】以上により、バンク拡張時においても、チ
ップ面積を増大させることなく高速アクセスを実現する
ことのできる半導体記憶装置を得ることができる。
ップ面積を増大させることなく高速アクセスを実現する
ことのできる半導体記憶装置を得ることができる。
【００７４】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の要部の構成を
概略的に示す図である。図１において、半導体記憶装置
は、対向して配置される２つのメモリマットＭＭ１およ
びＭＭ２を含む。メモリマットＭＭ１は、それぞれがバ
ンクＡおよびバンクＢに割当てられる２つのメモリブロ
ックＭＢＡ１およびＭＢＢ１に分割され、またメモリマ
ットＭＭ２が、それぞれがバンクＡおよびバンクＢに割
当てられる２つのメモリブロックＭＢＡ２およびＭＢＢ
２に分割される。メモリブロックＭＢＡ１、ＭＢＡ２、
ＭＢＢ１、およびＭＢＢ２の各々は、８Ｍビットの記憶
容量を有し、かつ各々は、それぞれが１Ｍビットの記憶
容量を有するメモリサブブロックＭＳＢに分割される。
したがって、これらのメモリブロックＭＢＡ１、ＭＢＡ
２、ＭＢＢ１、およびＭＢＢ２の各々は、８個のメモリ
サブブロックＭＳＢを含む。隣接メモリサブブロックＭ
ＳＢの間には、選択行のメモリセルのデータの検知、増
幅およびラッチを行なうためのセンスアンプ回路を含む
センスアンプ帯ＳＡＢが配置される。
明の実施の形態１に従う半導体記憶装置の要部の構成を
概略的に示す図である。図１において、半導体記憶装置
は、対向して配置される２つのメモリマットＭＭ１およ
びＭＭ２を含む。メモリマットＭＭ１は、それぞれがバ
ンクＡおよびバンクＢに割当てられる２つのメモリブロ
ックＭＢＡ１およびＭＢＢ１に分割され、またメモリマ
ットＭＭ２が、それぞれがバンクＡおよびバンクＢに割
当てられる２つのメモリブロックＭＢＡ２およびＭＢＢ
２に分割される。メモリブロックＭＢＡ１、ＭＢＡ２、
ＭＢＢ１、およびＭＢＢ２の各々は、８Ｍビットの記憶
容量を有し、かつ各々は、それぞれが１Ｍビットの記憶
容量を有するメモリサブブロックＭＳＢに分割される。
したがって、これらのメモリブロックＭＢＡ１、ＭＢＡ
２、ＭＢＢ１、およびＭＢＢ２の各々は、８個のメモリ
サブブロックＭＳＢを含む。隣接メモリサブブロックＭ
ＳＢの間には、選択行のメモリセルのデータの検知、増
幅およびラッチを行なうためのセンスアンプ回路を含む
センスアンプ帯ＳＡＢが配置される。
【００７５】メモリマットＭＭ１およびＭＭ２の一方側
に、外部からのロウバンクアドレス信号ＲＢＡ、ロウア
ドレス信号ＲＡ＜１１：０＞および外部クロック信号ｅ
ｘｔＣＬＫおよび図示しないコマンドを受けてロウ系動
作制御信号を発生する（中央）ロウ系制御回路１が配置
される。このロウ系制御回路１は、外部クロック信号ｅ
ｘｔＣＬＫに同期した内部クロック信号ＣＬＫＲと、ク
ロック信号ＣＬＫＲ（ｅｘｔＣＬＫ）と非同期で、外部
アドレス信号ＲＡ＜１１：０＞に従って生成されるロウ
アドレス信号ＲＡ＜８：０＞と、４ビットのロウアドレ
ス信号ＲＡ＜１１：９＞をデコードして生成されかつク
ロック信号ＣＬＫＲ（ｅｘｔＣＬＫ）に同期したブロッ
ク選択信号ＢＳ＜７：０＞とをバンク共通信号バス６を
介して一方方向に沿って伝達する。ブロック選択信号Ｂ
Ｓ＜７：０＞は、８個のメモリサブブロックＭＳＢのう
ちの１つを特定する。ロウアドレス信号ＲＡ＜８：０＞
は、１つのメモリサブブロックにおいて１行のメモリセ
ルを特定する。このバンク共通信号バス６上を伝達され
る内部クロック信号ＣＬＫＲ、ロウアドレス信号ＲＡ＜
８：０＞およびブロック選択信号ＢＳ＜７：０＞は、バ
ンクＡおよびバンクＢに共通な信号である。
に、外部からのロウバンクアドレス信号ＲＢＡ、ロウア
ドレス信号ＲＡ＜１１：０＞および外部クロック信号ｅ
ｘｔＣＬＫおよび図示しないコマンドを受けてロウ系動
作制御信号を発生する（中央）ロウ系制御回路１が配置
される。このロウ系制御回路１は、外部クロック信号ｅ
ｘｔＣＬＫに同期した内部クロック信号ＣＬＫＲと、ク
ロック信号ＣＬＫＲ（ｅｘｔＣＬＫ）と非同期で、外部
アドレス信号ＲＡ＜１１：０＞に従って生成されるロウ
アドレス信号ＲＡ＜８：０＞と、４ビットのロウアドレ
ス信号ＲＡ＜１１：９＞をデコードして生成されかつク
ロック信号ＣＬＫＲ（ｅｘｔＣＬＫ）に同期したブロッ
ク選択信号ＢＳ＜７：０＞とをバンク共通信号バス６を
介して一方方向に沿って伝達する。ブロック選択信号Ｂ
Ｓ＜７：０＞は、８個のメモリサブブロックＭＳＢのう
ちの１つを特定する。ロウアドレス信号ＲＡ＜８：０＞
は、１つのメモリサブブロックにおいて１行のメモリセ
ルを特定する。このバンク共通信号バス６上を伝達され
る内部クロック信号ＣＬＫＲ、ロウアドレス信号ＲＡ＜
８：０＞およびブロック選択信号ＢＳ＜７：０＞は、バ
ンクＡおよびバンクＢに共通な信号である。
【００７６】ロウ系制御回路１は、また、アクティブコ
マンドが与えられると、そのとき同時に与えられるロウ
バンクアドレスＲＢＡに従って、ロウ系制御信号ＲＸＬ
ＡＴＣＨ＿Ａ，Ｂ、ＲＸＴ＿Ａ，ＢおよびＲＡＤＥ＿
Ａ，Ｂをバンクそれぞれに対して生成して、バンク別信
号バス７を介して一方方向に沿って伝達する。
マンドが与えられると、そのとき同時に与えられるロウ
バンクアドレスＲＢＡに従って、ロウ系制御信号ＲＸＬ
ＡＴＣＨ＿Ａ，Ｂ、ＲＸＴ＿Ａ，ＢおよびＲＡＤＥ＿
Ａ，Ｂをバンクそれぞれに対して生成して、バンク別信
号バス７を介して一方方向に沿って伝達する。
【００７７】メモリマットＭＭ１およびＭＭ２に含まれ
るメモリサブブロックＭＳＢそれぞれに対応して、（ア
ドレス）前処理回路２、スペア判定回路４およびロウデ
コーダが配置される。（アドレス）前処理回路２は、ロ
ウアドレス信号ＲＡ＜８：０＞を受け、ロウ系制御信号
ＲＸＬＡＴＣＨ（ＲＸＬＡＴＣＨ＿ＡまたはＢ）および
ＲＡＤＥ（ＲＡＤＥ＿ＡまたはＢ）に従ってラッチしか
つプリデコードして、対応のロウデコーダへ与える。ス
ペア判定回路４は、クロック信号と非同期で、ロウアド
レス信号ＲＡ＜８：０＞に対するスペア判定を行なっ
て、スペア判定結果指示信号を対応のロウデコーダ５へ
与える。スペア判定動作を、クロック信号ＣＬＫＲ（ｅ
ｘｔＣＬＫ）と非同期で、アドレスセットアップ時間を
利用して行なうことにより、スペア判定結果確定タイミ
ングを速くすることができ、内部ワード線選択動作開始
タイミングを速くできる。
るメモリサブブロックＭＳＢそれぞれに対応して、（ア
ドレス）前処理回路２、スペア判定回路４およびロウデ
コーダが配置される。（アドレス）前処理回路２は、ロ
ウアドレス信号ＲＡ＜８：０＞を受け、ロウ系制御信号
ＲＸＬＡＴＣＨ（ＲＸＬＡＴＣＨ＿ＡまたはＢ）および
ＲＡＤＥ（ＲＡＤＥ＿ＡまたはＢ）に従ってラッチしか
つプリデコードして、対応のロウデコーダへ与える。ス
ペア判定回路４は、クロック信号と非同期で、ロウアド
レス信号ＲＡ＜８：０＞に対するスペア判定を行なっ
て、スペア判定結果指示信号を対応のロウデコーダ５へ
与える。スペア判定動作を、クロック信号ＣＬＫＲ（ｅ
ｘｔＣＬＫ）と非同期で、アドレスセットアップ時間を
利用して行なうことにより、スペア判定結果確定タイミ
ングを速くすることができ、内部ワード線選択動作開始
タイミングを速くできる。
【００７８】また、スペア判定回路４は、９ビットのロ
ウアドレスＲＡ＜８：０＞を受けてスペア判定を行なっ
ており、ヒューズプログラムにより不良ビットアドレス
をプログラムする場合、９ビットのヒューズ素子が必要
なだけであり、２０ビットのプリデコード信号Ｘ＜１
９：０＞を利用してスペア判定を行なう構成に比べて、
大幅にヒューズ素子の数を低減でき、応じてスペア判定
回路４の占有面積を低減することができる。
ウアドレスＲＡ＜８：０＞を受けてスペア判定を行なっ
ており、ヒューズプログラムにより不良ビットアドレス
をプログラムする場合、９ビットのヒューズ素子が必要
なだけであり、２０ビットのプリデコード信号Ｘ＜１
９：０＞を利用してスペア判定を行なう構成に比べて、
大幅にヒューズ素子の数を低減でき、応じてスペア判定
回路４の占有面積を低減することができる。
【００７９】また、ブロック選択信号ＢＳ＜７：０＞お
よびロウアドレス信号ＲＡ＜８：０＞は、バンクＡおよ
びバンクＢに共通な信号であり、メモリマットＭＭ１お
よびＭＭ２においてバンク拡張によりバンクの数が増加
しても、これらのバンク共通信号バス６上を伝達される
信号のビット数は何ら増大せず、配線占有面積を増大さ
せることなくバンク拡張に対応することができる。バン
ク別ロウ系制御信号を伝達するバンク別信号バス７の配
線数は増加するものの、ロウ系制御信号の数は、アドレ
ス信号に比べて少なく、配線占有面積の増加は最小限と
することができる。
よびロウアドレス信号ＲＡ＜８：０＞は、バンクＡおよ
びバンクＢに共通な信号であり、メモリマットＭＭ１お
よびＭＭ２においてバンク拡張によりバンクの数が増加
しても、これらのバンク共通信号バス６上を伝達される
信号のビット数は何ら増大せず、配線占有面積を増大さ
せることなくバンク拡張に対応することができる。バン
ク別ロウ系制御信号を伝達するバンク別信号バス７の配
線数は増加するものの、ロウ系制御信号の数は、アドレ
ス信号に比べて少なく、配線占有面積の増加は最小限と
することができる。
【００８０】図２は、図１に示す（中央）ロウ系制御回
路１の構成を概略的に示す図である。図２において、
（中央）ロウ系制御回路１は、外部クロック信号ｅｘｔ
ＣＬＫを受け、この外部クロック信号ｅｘｔＣＬＫに同
期した内部クロック信号ＣＬＫＲを生成する内部クロッ
ク発生回路１１と、外部からのアドレスビットＲＡ＜１
１：９＞を内部クロック信号ＣＬＫＲに同期して取込み
かつ１クロックサイクル期間保持するブロックラッチ回
路１２と、このブロックラッチ回路１２の出力アドレス
ビットをデコードしてブロック選択信号ＢＳ＜７：０＞
を生成するブロックデコード回路１３と、外部からのア
ドレスビットＲＡ＜８：０＞をバッファ処理して内部ア
ドレスビットＲＡ＜８：０＞を生成するバッファ回路１
４を含む。このバッファ回路１４は、単に外部から与え
られるロウアドレスビットＲＡ＜８：０＞をバッファ処
理する機能を有し、内部クロック信号ＣＬＫＲと非同期
で動作する。このバッファ回路１４は、またリピータで
構成されてもよい。内部クロック発生回路１１は、バッ
ファ回路、ＰＬＬ（位相同期ループ）またはＤＬＬ（デ
ィレイド・ロックト・ループ）で構成される。
路１の構成を概略的に示す図である。図２において、
（中央）ロウ系制御回路１は、外部クロック信号ｅｘｔ
ＣＬＫを受け、この外部クロック信号ｅｘｔＣＬＫに同
期した内部クロック信号ＣＬＫＲを生成する内部クロッ
ク発生回路１１と、外部からのアドレスビットＲＡ＜１
１：９＞を内部クロック信号ＣＬＫＲに同期して取込み
かつ１クロックサイクル期間保持するブロックラッチ回
路１２と、このブロックラッチ回路１２の出力アドレス
ビットをデコードしてブロック選択信号ＢＳ＜７：０＞
を生成するブロックデコード回路１３と、外部からのア
ドレスビットＲＡ＜８：０＞をバッファ処理して内部ア
ドレスビットＲＡ＜８：０＞を生成するバッファ回路１
４を含む。このバッファ回路１４は、単に外部から与え
られるロウアドレスビットＲＡ＜８：０＞をバッファ処
理する機能を有し、内部クロック信号ＣＬＫＲと非同期
で動作する。このバッファ回路１４は、またリピータで
構成されてもよい。内部クロック発生回路１１は、バッ
ファ回路、ＰＬＬ（位相同期ループ）またはＤＬＬ（デ
ィレイド・ロックト・ループ）で構成される。
【００８１】ロウ系制御回路１は、さらに、アクティブ
コマンドＡＣＴとプリチャージコマンドＰＲＧとロウバ
ンクアドレス信号ＲＢとを受けて、ロウバンクアドレス
信号ＲＢＡにより指定されたとき、受けたコマンドに従
って内部ロウ系制御信号を生成するバンクＡ制御回路１
５およびバンクＢ制御回路１６を含む。バンクＡ制御回
路１５は、アクティブコマンドＡＣＴが与えられかつロ
ウバンクアドレス信号ＲＢＡがバンクＡを示すとき活性
化され、所定のシーケンスで活性化されるロウ系制御信
号ＲＸＬＡＴＣＨ＿Ａ、ＲＸＴ＿ＡおよびＲＡＤＥ＿Ａ
を生成する。バンクＢ制御回路１６は、ロウバンクアド
レス信号ＲＢＡがバンクＢを指定するとき活性化され、
アクティブコマンドＡＣＴが与えられたときには、所定
のシーケンスでロウ系制御信号ＲＸＬＡＴＣＨ＿Ｂ、Ｒ
ＸＴ＿およびＲＡＤＥ＿Ｂを活性化する。これらのバン
クＡ制御回路１５およびバンクＢ制御回路１６は、内部
クロック信号ＣＬＫＲに同期して与えられたコマンドを
取込み、かつ対応のバンクが活性状態の間、対応のロウ
系制御信号ＲＸＬＡＴＣＨ、ＲＸＴ、およびＲＡＤＥを
活性状態に維持する。
コマンドＡＣＴとプリチャージコマンドＰＲＧとロウバ
ンクアドレス信号ＲＢとを受けて、ロウバンクアドレス
信号ＲＢＡにより指定されたとき、受けたコマンドに従
って内部ロウ系制御信号を生成するバンクＡ制御回路１
５およびバンクＢ制御回路１６を含む。バンクＡ制御回
路１５は、アクティブコマンドＡＣＴが与えられかつロ
ウバンクアドレス信号ＲＢＡがバンクＡを示すとき活性
化され、所定のシーケンスで活性化されるロウ系制御信
号ＲＸＬＡＴＣＨ＿Ａ、ＲＸＴ＿ＡおよびＲＡＤＥ＿Ａ
を生成する。バンクＢ制御回路１６は、ロウバンクアド
レス信号ＲＢＡがバンクＢを指定するとき活性化され、
アクティブコマンドＡＣＴが与えられたときには、所定
のシーケンスでロウ系制御信号ＲＸＬＡＴＣＨ＿Ｂ、Ｒ
ＸＴ＿およびＲＡＤＥ＿Ｂを活性化する。これらのバン
クＡ制御回路１５およびバンクＢ制御回路１６は、内部
クロック信号ＣＬＫＲに同期して与えられたコマンドを
取込み、かつ対応のバンクが活性状態の間、対応のロウ
系制御信号ＲＸＬＡＴＣＨ、ＲＸＴ、およびＲＡＤＥを
活性状態に維持する。
【００８２】ブロック選択信号ＢＳ＜７：０＞を、内部
クロック信号ＣＬＫＲの１クロックサイクル期間ラッチ
することにより、正確に、ローカルロウ制御回路（前処
理回路）において、選択ブロックを確実に選択状態へ駆
動するとともに非選択サブブロックを非選択状態におく
ことができる。また、ロウアドレスビットＲＡ＜８：０
＞が単にバッファ回路１４を介して内部クロック信号Ｃ
ＬＫＲと非同期でバンクＡおよびＢに共通に与えられて
おり、このロウアドレス信号のセットアップ時間を利用
して、各バンクのメモリサブブロックにおいて、ロウア
ドレスビットＲＡ＜８：０＞を受けて、スペア判定を行
なうことが可能となる。
クロック信号ＣＬＫＲの１クロックサイクル期間ラッチ
することにより、正確に、ローカルロウ制御回路（前処
理回路）において、選択ブロックを確実に選択状態へ駆
動するとともに非選択サブブロックを非選択状態におく
ことができる。また、ロウアドレスビットＲＡ＜８：０
＞が単にバッファ回路１４を介して内部クロック信号Ｃ
ＬＫＲと非同期でバンクＡおよびＢに共通に与えられて
おり、このロウアドレス信号のセットアップ時間を利用
して、各バンクのメモリサブブロックにおいて、ロウア
ドレスビットＲＡ＜８：０＞を受けて、スペア判定を行
なうことが可能となる。
【００８３】また、各バンクＡおよびバンクＢそれぞれ
に個別に与えられる制御信号は、ラッチ指示信号ＲＸＬ
ＡＴＣＨ＿Ａ，Ｂ、ワード線活性化信号ＲＸＴ＿Ａ，
Ｂ、およびロウアドレスイネーブル信号ＲＡＤＥ＿Ａ，
Ｂである。この他に、センスアンプ活性化信号およびビ
ット線分離指示信号およびビット線イコライズ信号が伝
達されてもよい。しかしながら、これらの制御信号の数
は、アドレスビットの数に比べて大幅に少なく、バンク
ＡおよびバンクＢそれぞれ個別に、これらのロウ系制御
信号を伝達したとしても、プリデコード信号をバンクそ
れぞれに個別に伝達する構成に比べて大幅に配線占有面
積を低減できる。
に個別に与えられる制御信号は、ラッチ指示信号ＲＸＬ
ＡＴＣＨ＿Ａ，Ｂ、ワード線活性化信号ＲＸＴ＿Ａ，
Ｂ、およびロウアドレスイネーブル信号ＲＡＤＥ＿Ａ，
Ｂである。この他に、センスアンプ活性化信号およびビ
ット線分離指示信号およびビット線イコライズ信号が伝
達されてもよい。しかしながら、これらの制御信号の数
は、アドレスビットの数に比べて大幅に少なく、バンク
ＡおよびバンクＢそれぞれ個別に、これらのロウ系制御
信号を伝達したとしても、プリデコード信号をバンクそ
れぞれに個別に伝達する構成に比べて大幅に配線占有面
積を低減できる。
【００８４】図３は、メモリサブブロックにそれぞれ対
応して設けられるローカルロウ系制御回路の構成を概略
的に示す図である。図３において、ローカルロウ系制御
回路は、不良ビットアドレスを記憶するヒューズプログ
ラム回路を含み、かつ図２に示すバッファ回路１４から
のロウアドレスビットＲＡ＜８：２＞を受け、ロウアド
レスビットＲＡ＜８：２＞が不良ビットアドレスを指定
しているか否かを判定するスペア判定回路４と、ロウア
ドレスビットＲＡ＜８：０＞とスペア判定回路４からの
スペア判定結果指示信号とを内部クロック信号ＣＬＫＲ
に同期して取込み、かつラッチ指示信号ＲＸＬＡＴＣＨ
に同期してラッチするとともにラッチしたロウアドレス
ビットをプリデコードする前処理回路２と、この前処理
回路２からのロウプリデコード信号Ｘ（Ｘ＜１９：０
＞）を受け、ワード線活性化信号ＲＸＴおよびロウアド
レスイネーブル信号ＲＡＤＥに応答してメインワード線
駆動信号ＺＭＷＬを生成するロウデコーダ５を含む。前
処理回路２は、また、相補なサブデコード信号ＳＤおよ
びＺＳＤを生成する。
応して設けられるローカルロウ系制御回路の構成を概略
的に示す図である。図３において、ローカルロウ系制御
回路は、不良ビットアドレスを記憶するヒューズプログ
ラム回路を含み、かつ図２に示すバッファ回路１４から
のロウアドレスビットＲＡ＜８：２＞を受け、ロウアド
レスビットＲＡ＜８：２＞が不良ビットアドレスを指定
しているか否かを判定するスペア判定回路４と、ロウア
ドレスビットＲＡ＜８：０＞とスペア判定回路４からの
スペア判定結果指示信号とを内部クロック信号ＣＬＫＲ
に同期して取込み、かつラッチ指示信号ＲＸＬＡＴＣＨ
に同期してラッチするとともにラッチしたロウアドレス
ビットをプリデコードする前処理回路２と、この前処理
回路２からのロウプリデコード信号Ｘ（Ｘ＜１９：０
＞）を受け、ワード線活性化信号ＲＸＴおよびロウアド
レスイネーブル信号ＲＡＤＥに応答してメインワード線
駆動信号ＺＭＷＬを生成するロウデコーダ５を含む。前
処理回路２は、また、相補なサブデコード信号ＳＤおよ
びＺＳＤを生成する。
【００８５】この図３に示すようにローカルロウ系制御
回路においては、スペア判定回路４は、前処理回路２に
おいて内部クロック信号ＣＬＫＲに同期してロウアドレ
スビットＲＡ＜８：０＞を取込む前にスペア判定を実行
している。したがって、前処理回路２において、ロウア
ドレスビットＲＡ＜８：０＞を取込んだときには、スペ
ア判定結果は確定しており、ロウデコーダ５の動作タイ
ミング、すなわちワード線活性化信号ＲＸＴの活性化タ
イミングを速くすることができ、アクティブコマンドＡ
ＣＴが与えられてからメインワード線ＭＷＬおよびサブ
ワード線ＳＷＬを選択状態へ駆動するまでに要する時間
（ロウアクセス時間）を短縮することができる。また、
スペア判定回路４は、９ビットのロウアドレスＲＡ＜
８：０＞を受けているだけであり、その占有面積を低減
できる。
回路においては、スペア判定回路４は、前処理回路２に
おいて内部クロック信号ＣＬＫＲに同期してロウアドレ
スビットＲＡ＜８：０＞を取込む前にスペア判定を実行
している。したがって、前処理回路２において、ロウア
ドレスビットＲＡ＜８：０＞を取込んだときには、スペ
ア判定結果は確定しており、ロウデコーダ５の動作タイ
ミング、すなわちワード線活性化信号ＲＸＴの活性化タ
イミングを速くすることができ、アクティブコマンドＡ
ＣＴが与えられてからメインワード線ＭＷＬおよびサブ
ワード線ＳＷＬを選択状態へ駆動するまでに要する時間
（ロウアクセス時間）を短縮することができる。また、
スペア判定回路４は、９ビットのロウアドレスＲＡ＜
８：０＞を受けているだけであり、その占有面積を低減
できる。
【００８６】また、前処理回路２においてプリデコード
動作が行なわれてプリデコード信号Ｘが生成されて近傍
のロウデコーダ５へ与えられており、アドレス信号ＲＡ
の伝搬時間を考慮する必要はなく、速いタイミングで、
ワード線（メインワード線およびサブワード線）を選択
状態へ駆動することができる。
動作が行なわれてプリデコード信号Ｘが生成されて近傍
のロウデコーダ５へ与えられており、アドレス信号ＲＡ
の伝搬時間を考慮する必要はなく、速いタイミングで、
ワード線（メインワード線およびサブワード線）を選択
状態へ駆動することができる。
【００８７】図４は、この発明の実施の形態１における
半導体記憶装置の動作を示すタイミングチャート図であ
る。以下、この図４を参照して図１から３に示すロウ系
回路の動作について説明する。
半導体記憶装置の動作を示すタイミングチャート図であ
る。以下、この図４を参照して図１から３に示すロウ系
回路の動作について説明する。
【００８８】アクティブコマンドＡＣＴと並行して、ロ
ウアドレスビットＲＡ＜８：０＞が外部から与えられ、
このアクティブコマンドＡＣＴが中央ロウ系制御回路１
においてクロック信号ＣＬＫＲに従って取込まれてロウ
系動作制御信号が生成される。ロウアドレスビットＲＡ
＜８：０＞は、バッファ回路１４を介して各メモリサブ
ブロックに対して設けられたローカルロウ系制御回路へ
伝達される。したがって、この内部クロック信号ＣＬＫ
Ｒの立上がり前に、図３に示すスペア判定回路４におい
てロウアドレスビットＲＡ＜８：２＞に従ってスペア判
定動作が行なわれており、このスペア判定回路４からの
スペア判定結果指示信号／ＳＰＡＲＥ＿Ｅが確定状態と
なる。
ウアドレスビットＲＡ＜８：０＞が外部から与えられ、
このアクティブコマンドＡＣＴが中央ロウ系制御回路１
においてクロック信号ＣＬＫＲに従って取込まれてロウ
系動作制御信号が生成される。ロウアドレスビットＲＡ
＜８：０＞は、バッファ回路１４を介して各メモリサブ
ブロックに対して設けられたローカルロウ系制御回路へ
伝達される。したがって、この内部クロック信号ＣＬＫ
Ｒの立上がり前に、図３に示すスペア判定回路４におい
てロウアドレスビットＲＡ＜８：２＞に従ってスペア判
定動作が行なわれており、このスペア判定回路４からの
スペア判定結果指示信号／ＳＰＡＲＥ＿Ｅが確定状態と
なる。
【００８９】次いで、クロック信号ＣＬＫＲがＨレベル
に立上がると、図２に示すバンクＡ制御回路１５または
バンクＢ制御回路１６が動作し、ロウ系制御信号ＲＡＤ
Ｅ、ＲＸＬＡＴＣＨおよびＲＸＴを所定のシーケンスへ
活性状態へ駆動する。また、ブロック選択信号ＢＳ（Ｂ
Ｓ＜７：０＞の１つ）がクロック信号ＣＬＫＲの立上が
りに同期して選択状態へ駆動され、１クロックサイクル
期間選択状態を維持する。
に立上がると、図２に示すバンクＡ制御回路１５または
バンクＢ制御回路１６が動作し、ロウ系制御信号ＲＡＤ
Ｅ、ＲＸＬＡＴＣＨおよびＲＸＴを所定のシーケンスへ
活性状態へ駆動する。また、ブロック選択信号ＢＳ（Ｂ
Ｓ＜７：０＞の１つ）がクロック信号ＣＬＫＲの立上が
りに同期して選択状態へ駆動され、１クロックサイクル
期間選択状態を維持する。
【００９０】前処理回路２においては、内部クロック信
号ＣＬＫＲの立上がりに同期して、スペア判定結果指示
信号／ＳＰＡＲＥ＿Ｅを取込み、ノーマルロウイネーブ
ル信号ＮＲＥまたはスペアロウイネーブル信号ＳＲＥを
活性状態へ駆動し、かつラッチ指示信号ＲＸＬＡＣＴＨ
に従ってラッチする。
号ＣＬＫＲの立上がりに同期して、スペア判定結果指示
信号／ＳＰＡＲＥ＿Ｅを取込み、ノーマルロウイネーブ
ル信号ＮＲＥまたはスペアロウイネーブル信号ＳＲＥを
活性状態へ駆動し、かつラッチ指示信号ＲＸＬＡＣＴＨ
に従ってラッチする。
【００９１】次いで、この前処理回路２に含まれるプリ
デコード回路が与えられたロウアドレスビットＲＡ＜
８：０＞をプリデコードし、プリデコード信号Ｘを生成
してロウデコーダ５へ与える。この前処理回路２からの
プリデコード信号Ｘは、近傍に設けられたロウデコーダ
５へ短い距離を持って伝達される。したがって、内部ク
ロック信号ＣＬＫＲがＨレベルに立上がってから、時間
ｔａでプリデコード信号Ｘが確定状態となる。この前処
理回路２からのプリデコード信号Ｘがロウデコーダ５に
伝達される伝搬時間を少し考慮して、時間ｔａより少し
後のタイミングでワード線活性化信号ＲＸＴを選択状態
へ駆動することができる。すなわち、ワード線活性化信
号は、スペア判定およびアドレス伝搬時間ｔｂ（図３３
参照）を考慮する必要がないため、この内部クロック信
号ＣＬＫＲの立上がりから時間ｔｄａ経過すると、活性
状態へ駆動することができる。したがって、図３３に示
す従来の遅延時間ｔｄに比べて、時間ｔｂだけこの遅延
時間ｔｄａは短くなるため、いわゆるＲＡＳ−ＣＡＳ遅
延時間ｔＲＣＤを短縮することができ、ロウアクセス時
間（アクティブコマンドが与えられてから、アドレス指
定されたメモリセル行が選択状態へ駆動されるまでに要
する時間）を短縮することができる。
デコード回路が与えられたロウアドレスビットＲＡ＜
８：０＞をプリデコードし、プリデコード信号Ｘを生成
してロウデコーダ５へ与える。この前処理回路２からの
プリデコード信号Ｘは、近傍に設けられたロウデコーダ
５へ短い距離を持って伝達される。したがって、内部ク
ロック信号ＣＬＫＲがＨレベルに立上がってから、時間
ｔａでプリデコード信号Ｘが確定状態となる。この前処
理回路２からのプリデコード信号Ｘがロウデコーダ５に
伝達される伝搬時間を少し考慮して、時間ｔａより少し
後のタイミングでワード線活性化信号ＲＸＴを選択状態
へ駆動することができる。すなわち、ワード線活性化信
号は、スペア判定およびアドレス伝搬時間ｔｂ（図３３
参照）を考慮する必要がないため、この内部クロック信
号ＣＬＫＲの立上がりから時間ｔｄａ経過すると、活性
状態へ駆動することができる。したがって、図３３に示
す従来の遅延時間ｔｄに比べて、時間ｔｂだけこの遅延
時間ｔｄａは短くなるため、いわゆるＲＡＳ−ＣＡＳ遅
延時間ｔＲＣＤを短縮することができ、ロウアクセス時
間（アクティブコマンドが与えられてから、アドレス指
定されたメモリセル行が選択状態へ駆動されるまでに要
する時間）を短縮することができる。
【００９２】次に、各部の詳細構成について説明する。 ［ブロック選択信号発生部の構成］図５は、図２に示す
ブロックラッチ回路１２およびブロックデコード回路１
３の構成を概略的に示す図である。図５において、ブロ
ックラッチ回路１２は、内部クロック信号ＣＬＫＲの立
上がりエッジで与えられたロウアドレスビットＲＡ＜１
１：９＞を取込みアドレスビットＲＡＤ＜１１：９＞を
出力するアップエッジトリガ型ラッチ回路１２ａを含
む。このアップエッジトリガ型ラッチ回路１２ａは、内
部クロック信号ＣＬＫＲの立上がりでラッチ状態とな
り、そのラッチ状態を次に内部クロック信号ＣＬＫＲが
立上がるまで維持する。
ブロックラッチ回路１２およびブロックデコード回路１
３の構成を概略的に示す図である。図５において、ブロ
ックラッチ回路１２は、内部クロック信号ＣＬＫＲの立
上がりエッジで与えられたロウアドレスビットＲＡ＜１
１：９＞を取込みアドレスビットＲＡＤ＜１１：９＞を
出力するアップエッジトリガ型ラッチ回路１２ａを含
む。このアップエッジトリガ型ラッチ回路１２ａは、内
部クロック信号ＣＬＫＲの立上がりでラッチ状態とな
り、そのラッチ状態を次に内部クロック信号ＣＬＫＲが
立上がるまで維持する。
【００９３】ブロックデコード回路１３は、３入力ＡＮ
Ｄ型デコード回路ＡＮを含む。３ビットのアドレス信号
ＲＡＦ＜１１：９＞により、８ビットのブロック選択信
号ＢＳ＜７：０＞の１つが選択される。アップエッジト
リガ型ラッチ回路１２ａの出力ビットＲＡＦ＜１１：９
＞は、１クロックサイクル期間確定状態にあり、応じて
ブロック選択信号も１クロックサイクル期間確定状態を
維持する。
Ｄ型デコード回路ＡＮを含む。３ビットのアドレス信号
ＲＡＦ＜１１：９＞により、８ビットのブロック選択信
号ＢＳ＜７：０＞の１つが選択される。アップエッジト
リガ型ラッチ回路１２ａの出力ビットＲＡＦ＜１１：９
＞は、１クロックサイクル期間確定状態にあり、応じて
ブロック選択信号も１クロックサイクル期間確定状態を
維持する。
【００９４】図６（Ａ）は、図５に示すアップエッジト
リガ型ラッチ回路１２ａの１ビットに対する構成を示す
図である。図６（Ａ）において、１ビットラッチ回路
は、相補内部クロック信号ＣＬＫＲおよび／ＣＬＫＲに
従って選択的に導通するＣＭＯＳトランスミッションゲ
ート１２ａａと、ＣＭＯＳトランスミッションゲート１
２ａａを通過して与えられたアドレスビットを反転する
インバータ１２ａｂと、インバータ１２ａｂの出力信号
を反転してインバータ１２ａｂの入力へ伝達するインバ
ータ１２ａｃと、相補内部クロック信号ＣＬＫＲおよび
／ＣＬＫＲに従ってＣＭＯＳトランスミッションゲート
１２ａａと相補的に導通してインバータ１２ａｂの出力
信号を通過させるＣＭＯＳトランスミッションゲート１
２ａｄと、このＣＭＯＳトランスミッションゲート１２
ａｄを通過したアドレスビットを反転してロウアドレス
ビットＲＡＦ＜ｉ＞を生成するインバータ１２ａｃと、
インバータ１２ａｃの出力信号ビットＲＡＦ＜ｉ＞を反
転してインバータ１２ａｃの入力へ伝達するインバータ
１２ａｆを含む。補のクロック信号／ＣＬＫＲは、内部
クロック信号ＣＬＫＲをインバータにより反転すること
により生成される。インバータ１２ａｂおよび１２ａｃ
がインバータラッチを構成し、インバータ１２ａｅおよ
び１２ａｆがインバータラッチを構成する。
リガ型ラッチ回路１２ａの１ビットに対する構成を示す
図である。図６（Ａ）において、１ビットラッチ回路
は、相補内部クロック信号ＣＬＫＲおよび／ＣＬＫＲに
従って選択的に導通するＣＭＯＳトランスミッションゲ
ート１２ａａと、ＣＭＯＳトランスミッションゲート１
２ａａを通過して与えられたアドレスビットを反転する
インバータ１２ａｂと、インバータ１２ａｂの出力信号
を反転してインバータ１２ａｂの入力へ伝達するインバ
ータ１２ａｃと、相補内部クロック信号ＣＬＫＲおよび
／ＣＬＫＲに従ってＣＭＯＳトランスミッションゲート
１２ａａと相補的に導通してインバータ１２ａｂの出力
信号を通過させるＣＭＯＳトランスミッションゲート１
２ａｄと、このＣＭＯＳトランスミッションゲート１２
ａｄを通過したアドレスビットを反転してロウアドレス
ビットＲＡＦ＜ｉ＞を生成するインバータ１２ａｃと、
インバータ１２ａｃの出力信号ビットＲＡＦ＜ｉ＞を反
転してインバータ１２ａｃの入力へ伝達するインバータ
１２ａｆを含む。補のクロック信号／ＣＬＫＲは、内部
クロック信号ＣＬＫＲをインバータにより反転すること
により生成される。インバータ１２ａｂおよび１２ａｃ
がインバータラッチを構成し、インバータ１２ａｅおよ
び１２ａｆがインバータラッチを構成する。
【００９５】ＣＭＯＳトランスミッションゲート１２ａ
ａは、内部クロック信号ＣＬＫＲがＬレベルのときに導
通し、一方、ＣＭＯＳトランスミッションゲート１２ａ
ｄは、内部クロック信号ＣＬＫＲがＨレベルのときに導
通する。次に、この図６（Ａ）に示す１ビットラッチ回
路の動作を図６（Ｂ）に示すタイミングチャート図を参
照して説明する。
ａは、内部クロック信号ＣＬＫＲがＬレベルのときに導
通し、一方、ＣＭＯＳトランスミッションゲート１２ａ
ｄは、内部クロック信号ＣＬＫＲがＨレベルのときに導
通する。次に、この図６（Ａ）に示す１ビットラッチ回
路の動作を図６（Ｂ）に示すタイミングチャート図を参
照して説明する。
【００９６】内部クロック信号ＣＬＫＲの立上がりエッ
ジに対しセットアップ時間ｔｓｕ前に、ロウアドレスビ
ットＲＡ＜ｉ＞が有効状態となる。この内部クロック信
号ＣＬＫＲがＬレベルのときには、ＣＭＯＳトランスミ
ッションゲート１２ａａが導通しており、この有効状態
のロウアドレスビットＲＡ＜ｉ＞が、ＣＭＯＳトランス
ミッションゲート１２ａａを介して伝達されてインバー
タ１２ａｂおよび１２ａｃによりラッチされる。
ジに対しセットアップ時間ｔｓｕ前に、ロウアドレスビ
ットＲＡ＜ｉ＞が有効状態となる。この内部クロック信
号ＣＬＫＲがＬレベルのときには、ＣＭＯＳトランスミ
ッションゲート１２ａａが導通しており、この有効状態
のロウアドレスビットＲＡ＜ｉ＞が、ＣＭＯＳトランス
ミッションゲート１２ａａを介して伝達されてインバー
タ１２ａｂおよび１２ａｃによりラッチされる。
【００９７】ＣＭＯＳトランスミッションゲート１２ａ
ｄは、このときには、オフ状態であり、ロウアドレスビ
ットＲＡＦ＜ｉ＞は、無効状態にある。
ｄは、このときには、オフ状態であり、ロウアドレスビ
ットＲＡＦ＜ｉ＞は、無効状態にある。
【００９８】内部クロック信号ＣＬＫＲがＨレベルに立
上がると、ＣＭＯＳトランスミッションゲート１２ａａ
がオフ状態となり、先に与えられていたロウアドレスビ
ットＲＡ＜ｉ＞がインバータ１２ａｂおよび１２ａｃに
ラッチされ、かつ外部のアドレス信号と切り離される。
また、ＣＭＯＳトランスミッションゲート１２ａｄがオ
ン状態となり、インバータ１２ａｄおよび１２ａｃによ
りラッチされていたロウアドレスビットがＣＭＯＳトラ
ンスミッションゲート１２ａｄを介して伝達されてロウ
アドレスビットＲＡＦ＜ｉ＞が有効状態となり、かつイ
ンバータ１２ａｅおよび１２ａｆによりラッチされる。
上がると、ＣＭＯＳトランスミッションゲート１２ａａ
がオフ状態となり、先に与えられていたロウアドレスビ
ットＲＡ＜ｉ＞がインバータ１２ａｂおよび１２ａｃに
ラッチされ、かつ外部のアドレス信号と切り離される。
また、ＣＭＯＳトランスミッションゲート１２ａｄがオ
ン状態となり、インバータ１２ａｄおよび１２ａｃによ
りラッチされていたロウアドレスビットがＣＭＯＳトラ
ンスミッションゲート１２ａｄを介して伝達されてロウ
アドレスビットＲＡＦ＜ｉ＞が有効状態となり、かつイ
ンバータ１２ａｅおよび１２ａｆによりラッチされる。
【００９９】内部クロック信号ＣＬＫＲがＨレベルの間
ＣＭＯＳトランスミッションゲート１２ａｄがオン状態
であり、一方ＣＭＯＳトランスミッションゲート１２ａ
ａがオフ状態であり、内部ロウアドレスビットＲＡＦ＜
ｉ＞は、インバータラッチ１２ａｂおよび１２ａｃによ
りラッチされたビット値を維持する。内部クロック信号
ＣＬＫＲが再びＬレベルに立下がると、ＣＭＯＳトラン
スミッションゲート１２ａａがオン状態、ＣＭＯＳトラ
ンスミッションゲート１２ａｄがオフ状態となり、イン
バータ１２ａｂおよび１２ａｃは、新たなアドレスビッ
トを取込む。この新たに取込まれたロウアドレスビット
は、通常、無効ロウアドレスビットである。ＣＭＯＳト
ランスミッションゲート１２ａｄがオフ状態であり、ロ
ウアドレスビットＲＡＤ＜ｉ＞は、有効状態を維持す
る。
ＣＭＯＳトランスミッションゲート１２ａｄがオン状態
であり、一方ＣＭＯＳトランスミッションゲート１２ａ
ａがオフ状態であり、内部ロウアドレスビットＲＡＦ＜
ｉ＞は、インバータラッチ１２ａｂおよび１２ａｃによ
りラッチされたビット値を維持する。内部クロック信号
ＣＬＫＲが再びＬレベルに立下がると、ＣＭＯＳトラン
スミッションゲート１２ａａがオン状態、ＣＭＯＳトラ
ンスミッションゲート１２ａｄがオフ状態となり、イン
バータ１２ａｂおよび１２ａｃは、新たなアドレスビッ
トを取込む。この新たに取込まれたロウアドレスビット
は、通常、無効ロウアドレスビットである。ＣＭＯＳト
ランスミッションゲート１２ａｄがオフ状態であり、ロ
ウアドレスビットＲＡＤ＜ｉ＞は、有効状態を維持す
る。
【０１００】次に再び、内部クロック信号ＣＬＫＲがＨ
レベルに立上がると、ＣＭＯＳトランスミッションゲー
ト１２ａｄがオン状態となり、インバータ１２ａｂおよ
び１２ａｃによりラッチされていた無効状態のアドレス
ビットに従ってロウアドレスビットＲＡＦ＜ｉ＞が変化
し無効状態となる。
レベルに立上がると、ＣＭＯＳトランスミッションゲー
ト１２ａｄがオン状態となり、インバータ１２ａｂおよ
び１２ａｃによりラッチされていた無効状態のアドレス
ビットに従ってロウアドレスビットＲＡＦ＜ｉ＞が変化
し無効状態となる。
【０１０１】したがって、このロウアドレスビットＲＡ
Ｆ＜ｉ＞は、内部クロック信号ＣＬＫＲの立上がりエッ
ジで取込まれて、かつ１クロックサイクル期間有効状態
を維持する。
Ｆ＜ｉ＞は、内部クロック信号ＣＬＫＲの立上がりエッ
ジで取込まれて、かつ１クロックサイクル期間有効状態
を維持する。
【０１０２】ブロックデコード回路１３は、３ビットロ
ウアドレスＲＡＤ＜１１：９＞をデコードする。したが
って、８ビットのブロック選択信号ＢＳ＜７：０＞のう
ち１つのブロック選択信号が選択状態へ駆動される。し
たがって、図６（Ｂ）において併せて示すように、この
ロウアドレスビットＲＡＦ＜ｉ＞が有効状態にある１ク
ロックサイクル期間、対応のブロック選択信号が有効状
態を維持する。
ウアドレスＲＡＤ＜１１：９＞をデコードする。したが
って、８ビットのブロック選択信号ＢＳ＜７：０＞のう
ち１つのブロック選択信号が選択状態へ駆動される。し
たがって、図６（Ｂ）において併せて示すように、この
ロウアドレスビットＲＡＦ＜ｉ＞が有効状態にある１ク
ロックサイクル期間、対応のブロック選択信号が有効状
態を維持する。
【０１０３】このブロック選択信号ＢＳ＜７：０＞を１
クロックサイクル期間有効状態とすることにより、後に
詳細に説明するように、ラッチ指示信号ＲＸＬＡＴＣＨ
に従ってバンク活性期間中ブロック選択信号をラッチす
る場合、このラッチ指示信号ＲＸＬＡＴＣＨとブロック
選択信号とのタイミングマージンを十分にとることがで
きる。
クロックサイクル期間有効状態とすることにより、後に
詳細に説明するように、ラッチ指示信号ＲＸＬＡＴＣＨ
に従ってバンク活性期間中ブロック選択信号をラッチす
る場合、このラッチ指示信号ＲＸＬＡＴＣＨとブロック
選択信号とのタイミングマージンを十分にとることがで
きる。
【０１０４】［スペア判定回路の構成］図７は、スペア
判定回路４の構成の一例を示す図である。図７におい
て、スペア判定回路４は、スペア回路の使用／未使用を
示すためのヒューズプログラム回路４ａ１と、ロウアド
レスビットＲＡ＜２＞−ＲＡ＜８＞それぞれに対応して
設けられるヒューズプログラム回路４ａ２−４ａ８と、
ヒューズプログラム回路４ａ１の出力信号を反転するイ
ンバータ４ｂと、ヒューズプログラム回路４ａ２−４ａ
８それぞれの出力信号とロウアドレスビットＲＡ＜２＞
−ＲＡ＜８＞との不一致を検出するためのＥＸＯＲ回路
４ｃ２−４ｃ８と、インバータ４ｂの出力信号とＥＸＯ
Ｒ回路４ｃ２−４ｃ８の出力信号を受けてスペア判定結
果指示信号／ＳＰＡＲＥ＿Ｅを生成するＮＡＮＤ回路４
ｄを含む。
判定回路４の構成の一例を示す図である。図７におい
て、スペア判定回路４は、スペア回路の使用／未使用を
示すためのヒューズプログラム回路４ａ１と、ロウアド
レスビットＲＡ＜２＞−ＲＡ＜８＞それぞれに対応して
設けられるヒューズプログラム回路４ａ２−４ａ８と、
ヒューズプログラム回路４ａ１の出力信号を反転するイ
ンバータ４ｂと、ヒューズプログラム回路４ａ２−４ａ
８それぞれの出力信号とロウアドレスビットＲＡ＜２＞
−ＲＡ＜８＞との不一致を検出するためのＥＸＯＲ回路
４ｃ２−４ｃ８と、インバータ４ｂの出力信号とＥＸＯ
Ｒ回路４ｃ２−４ｃ８の出力信号を受けてスペア判定結
果指示信号／ＳＰＡＲＥ＿Ｅを生成するＮＡＮＤ回路４
ｄを含む。
【０１０５】ヒューズプログラム回路４ａ１−４ａ８は
同一構成を有しており、図７においては、ヒューズプロ
グラム回路４ａ１に対してのみ各構成要素に参照番号を
付す。ヒューズプログラム回路４ａ１は、システムリセ
ット時または電源投入時活性化されるリセット信号／Ｒ
ＥＳＥＴに応答して導通しノードＮＤ０を電源電圧Ｖｃ
ｃレベルに充電するＰチャネルＭＯＳトランジスタＱ１
と、ノードＮＤ０に接続されるヒューズ素子ＦＬと、ヒ
ューズ素子ＦＬと接地ノードの間に接続されかつそのゲ
ートにリセット信号／ＲＥＳＥＴを受けるＮチャネルＭ
ＯＳトランジスタＱ３と、ノードＮＤ０の信号を反転す
るインバータＩＶと、インバータＩＶの出力信号がＬレ
ベルのとき導通し、ノードＮＤ０を電源電圧Ｖｃｃレベ
ルに充電するＰチャネルＭＯＳトランジスタＱ２を含
む。次に、このスペア判定回路４の動作について簡単に
説明する。
同一構成を有しており、図７においては、ヒューズプロ
グラム回路４ａ１に対してのみ各構成要素に参照番号を
付す。ヒューズプログラム回路４ａ１は、システムリセ
ット時または電源投入時活性化されるリセット信号／Ｒ
ＥＳＥＴに応答して導通しノードＮＤ０を電源電圧Ｖｃ
ｃレベルに充電するＰチャネルＭＯＳトランジスタＱ１
と、ノードＮＤ０に接続されるヒューズ素子ＦＬと、ヒ
ューズ素子ＦＬと接地ノードの間に接続されかつそのゲ
ートにリセット信号／ＲＥＳＥＴを受けるＮチャネルＭ
ＯＳトランジスタＱ３と、ノードＮＤ０の信号を反転す
るインバータＩＶと、インバータＩＶの出力信号がＬレ
ベルのとき導通し、ノードＮＤ０を電源電圧Ｖｃｃレベ
ルに充電するＰチャネルＭＯＳトランジスタＱ２を含
む。次に、このスペア判定回路４の動作について簡単に
説明する。
【０１０６】ロウアドレスビットＲＡ＜２＞−ＲＡ＜８
＞が使用されているが、これらのロウアドレスビットに
より、１つのメインワード線がアドレス指定される。
＞が使用されているが、これらのロウアドレスビットに
より、１つのメインワード線がアドレス指定される。
【０１０７】不良メモリセル行が存在しない場合には、
ヒューズプログラム回路４ａ１においては、ヒューズ素
子ＦＬは導通状態を維持し、不良メモリセル行が存在す
る場合には、このヒューズプログラム回路４ａ１におい
てヒューズ素子ＦＬがカットされる。リセット信号／Ｒ
ＥＳＥＴがＬレベルの活性状態となると、ＭＯＳトラン
ジスタＱ１が導通し、ノードＮＤ０が電源電圧Ｖｃｃレ
ベルにプリチャージされる（ＭＯＳトランジスタＱ３が
非道通状態）。リセット動作が完了すると、ＭＯＳトラ
ンジスタ９１がオフ状態、ＭＯＳトランジスタＱ３がオ
ン状態となる。ヒューズ素子ＦＬがカットされていれ
ば、インバータＩＶおよびＭＯＳトランジスタＱ２によ
り、ノードＮＤ０は、電源電圧Ｖｃｃレベルに保持され
る。ヒューズ素子ＦＬが非溶断状態の場合には、ノード
ＮＤ０は、接地電圧レベルに放電され、インバータＩＶ
からの出力信号がＨレベルとなり、ＭＯＳトランジスタ
Ｑ２がオフ状態となる。不良メモリセル行が存在せず、
スペア回路（スペアメイン／サブワード線）が使用され
ない場合、ヒューズ素子ＦＬが非溶断状態であり、ノー
ドＮＤ０が接地電圧レベルであり、インバータ４ｂの出
力信号がＬレベルとなる。したがって、ＮＡＮＤ回路４
ｄからのスペア判定結果指示信号／ＳＰＡＲＥ＿Ｅは、
Ｈレベルに固定されて、スペア回路は使用されない。
ヒューズプログラム回路４ａ１においては、ヒューズ素
子ＦＬは導通状態を維持し、不良メモリセル行が存在す
る場合には、このヒューズプログラム回路４ａ１におい
てヒューズ素子ＦＬがカットされる。リセット信号／Ｒ
ＥＳＥＴがＬレベルの活性状態となると、ＭＯＳトラン
ジスタＱ１が導通し、ノードＮＤ０が電源電圧Ｖｃｃレ
ベルにプリチャージされる（ＭＯＳトランジスタＱ３が
非道通状態）。リセット動作が完了すると、ＭＯＳトラ
ンジスタ９１がオフ状態、ＭＯＳトランジスタＱ３がオ
ン状態となる。ヒューズ素子ＦＬがカットされていれ
ば、インバータＩＶおよびＭＯＳトランジスタＱ２によ
り、ノードＮＤ０は、電源電圧Ｖｃｃレベルに保持され
る。ヒューズ素子ＦＬが非溶断状態の場合には、ノード
ＮＤ０は、接地電圧レベルに放電され、インバータＩＶ
からの出力信号がＨレベルとなり、ＭＯＳトランジスタ
Ｑ２がオフ状態となる。不良メモリセル行が存在せず、
スペア回路（スペアメイン／サブワード線）が使用され
ない場合、ヒューズ素子ＦＬが非溶断状態であり、ノー
ドＮＤ０が接地電圧レベルであり、インバータ４ｂの出
力信号がＬレベルとなる。したがって、ＮＡＮＤ回路４
ｄからのスペア判定結果指示信号／ＳＰＡＲＥ＿Ｅは、
Ｈレベルに固定されて、スペア回路は使用されない。
【０１０８】スペア回路が使用されている場合には、ヒ
ューズ素子ＦＬがカットされず、ノードＮＤ０が、電源
電圧Ｖｃｃレベルとなり、応じてインバータ４ｂの出力
信号もＨレベルとなる。ＮＡＮＤ回路４ｄがインバータ
バッファとして動作し、ロウアドレスビットＲＡ＜２＞
−ＲＡ＜８＞が不良行アドレスを指定しているか否かに
応じてＮＡＮＤ回路４ｄからのスペア判定結果指示信号
／ＳＰＡＲＥ＿ＥがＨレベルまたはＬレベルとなる。
ューズ素子ＦＬがカットされず、ノードＮＤ０が、電源
電圧Ｖｃｃレベルとなり、応じてインバータ４ｂの出力
信号もＨレベルとなる。ＮＡＮＤ回路４ｄがインバータ
バッファとして動作し、ロウアドレスビットＲＡ＜２＞
−ＲＡ＜８＞が不良行アドレスを指定しているか否かに
応じてＮＡＮＤ回路４ｄからのスペア判定結果指示信号
／ＳＰＡＲＥ＿ＥがＨレベルまたはＬレベルとなる。
【０１０９】スペアプログラム回路４ａ２−４ａ８にお
いては、対応の不良ロウアドレスビットＲＡ＜２＞−Ｒ
Ａ＜８＞が“１”（Ｈレベル）のとき対応のヒューズ素
子ＦＬがカットされる。ヒューズプログラム回路４ａ２
−４ａ８においてヒューズ素子ＦＬを選択的に不良ビッ
トのロウアドレスに応じてカットすることにより、不良
ビットアドレスがプログラムされる。
いては、対応の不良ロウアドレスビットＲＡ＜２＞−Ｒ
Ａ＜８＞が“１”（Ｈレベル）のとき対応のヒューズ素
子ＦＬがカットされる。ヒューズプログラム回路４ａ２
−４ａ８においてヒューズ素子ＦＬを選択的に不良ビッ
トのロウアドレスに応じてカットすることにより、不良
ビットアドレスがプログラムされる。
【０１１０】ＥＸＯＲ回路４ｃ２−４ｃ８は、不一致検
出回路として動作する。すなわち、不良ビットアドレス
が存在する場合、ヒューズ素子ＦＬがカットされるの
で、対応の出力ノードＮＤｉ（ｉ＝２−８）が、Ｌレベ
ルとなる。すなわち、ヒューズ素子ＦＬにより、このヒ
ューズ素子ＦＬが接続するノードの電圧レベルが、不良
ビットアドレスに応じた論理レベルとなり、ノードＮＤ
２−ＮＤ８には、このプログラムされた不良ビットアド
レスの反転アドレスが現われる。したがって、与えられ
たロウアドレスビットＲＡ＜２＞−ＲＡ＜８＞がすべて
ノードＮＤ２−ＮＤ８それぞれの信号の論理レベルと逆
の場合、このヒューズ素子ＦＬによりプログラムされた
不良アドレスと与えられたロウアドレスビットＲＡ＜２
＞−ＲＡ＜８＞が一致していることを示している。この
場合、ＥＸＯＲ回路４ｃ２−４ｃ８からは、すべてＨレ
ベルの信号が出力され、応じてＮＡＮＤ回路４ｄからの
スペア判定結果指示信号／ＳＰＡＲＥ＿Ｅが、Ｌレベル
となり、不良ビットアドレスがアドレス指定され、不良
ビット救済を行なう必要があることが判定される。ロウ
アドレスビットＲＡ＜２＞−ＲＡ＜８＞が不良ビットア
ドレスと異なる場合には、ＥＸＯＲ回路４ｃ２−４ｃ８
のいずれかが、一致を示すＬレベルの信号を出力し、応
じてＮＡＮＤ回路４ｄの出力するスペア判定結果指示信
号／ＳＰＡＲＥ＿ＥがＨレベルとなる。これにより、ス
ペア判定を行なうことができる。
出回路として動作する。すなわち、不良ビットアドレス
が存在する場合、ヒューズ素子ＦＬがカットされるの
で、対応の出力ノードＮＤｉ（ｉ＝２−８）が、Ｌレベ
ルとなる。すなわち、ヒューズ素子ＦＬにより、このヒ
ューズ素子ＦＬが接続するノードの電圧レベルが、不良
ビットアドレスに応じた論理レベルとなり、ノードＮＤ
２−ＮＤ８には、このプログラムされた不良ビットアド
レスの反転アドレスが現われる。したがって、与えられ
たロウアドレスビットＲＡ＜２＞−ＲＡ＜８＞がすべて
ノードＮＤ２−ＮＤ８それぞれの信号の論理レベルと逆
の場合、このヒューズ素子ＦＬによりプログラムされた
不良アドレスと与えられたロウアドレスビットＲＡ＜２
＞−ＲＡ＜８＞が一致していることを示している。この
場合、ＥＸＯＲ回路４ｃ２−４ｃ８からは、すべてＨレ
ベルの信号が出力され、応じてＮＡＮＤ回路４ｄからの
スペア判定結果指示信号／ＳＰＡＲＥ＿Ｅが、Ｌレベル
となり、不良ビットアドレスがアドレス指定され、不良
ビット救済を行なう必要があることが判定される。ロウ
アドレスビットＲＡ＜２＞−ＲＡ＜８＞が不良ビットア
ドレスと異なる場合には、ＥＸＯＲ回路４ｃ２−４ｃ８
のいずれかが、一致を示すＬレベルの信号を出力し、応
じてＮＡＮＤ回路４ｄの出力するスペア判定結果指示信
号／ＳＰＡＲＥ＿ＥがＨレベルとなる。これにより、ス
ペア判定を行なうことができる。
【０１１１】なお、この図７に示すスペア判定回路に対
して種々の変形例が可能である。ヒューズ素子ＦＬが、
対応の不良アドレスビットが“０”（Ｌレベル）のと
き、溶断されてもよい。この場合、ＥＸＯＲ回路４ｃ２
−４ｃ８に代えて、ＥＸＮＯＲ回路が用いられる。ヒュ
ーズプログラム回路４ａ２−４ａ８の出力ノードＮＤ２
−ＮＤ８が、不良ビットアドレスＤＲ＜２＞−ＤＲ＜８
＞に応じた論理レベルとなり、ＥＸＮＯＲ回路により、
アドレスビットＲＡ＜２＞−ＲＡ＜８＞との一致判定が
行なわれる。
して種々の変形例が可能である。ヒューズ素子ＦＬが、
対応の不良アドレスビットが“０”（Ｌレベル）のと
き、溶断されてもよい。この場合、ＥＸＯＲ回路４ｃ２
−４ｃ８に代えて、ＥＸＮＯＲ回路が用いられる。ヒュ
ーズプログラム回路４ａ２−４ａ８の出力ノードＮＤ２
−ＮＤ８が、不良ビットアドレスＤＲ＜２＞−ＤＲ＜８
＞に応じた論理レベルとなり、ＥＸＮＯＲ回路により、
アドレスビットＲＡ＜２＞−ＲＡ＜８＞との一致判定が
行なわれる。
【０１１２】図７に示すように、ヒューズ素子がロウア
ドレスビットＲＡ＜８：２＞に対応して７個用いられか
つスペア回路の使用／不使用を示すために、ヒューズ素
子が１つ利用され、合計８個のヒューズ素子ＦＬが用い
られるだけであり、プリデコード信号Ｘ＜１９：０＞を
用いる場合に比べて大幅にヒューズ素子の数を低減する
ことができる。ＥＸＯＲ回路４ｃ２−４ｃ８およびＮＡ
ＮＤ回路４ｄなどのゲート回路が用いられており、ゲー
ト回路の数は増加する。しかしながら、ヒューズ素子
は、レーザトリミングを行なうためそのサイズはゲート
回路に比べて十分大きく、また、ヒューズ素子のレーザ
ブロー時に、その溶断片の隣接ヒューズ素子に対する悪
影響（短絡など）を防止するため、十分な間隔をおいて
配置する必要があり、ヒューズ素子ＦＬの数をたとえば
半減することにより、ゲート回路の数が増加しても、十
分にこのスペア判定回路の占有面積を、従来に比べて低
減することができる。
ドレスビットＲＡ＜８：２＞に対応して７個用いられか
つスペア回路の使用／不使用を示すために、ヒューズ素
子が１つ利用され、合計８個のヒューズ素子ＦＬが用い
られるだけであり、プリデコード信号Ｘ＜１９：０＞を
用いる場合に比べて大幅にヒューズ素子の数を低減する
ことができる。ＥＸＯＲ回路４ｃ２−４ｃ８およびＮＡ
ＮＤ回路４ｄなどのゲート回路が用いられており、ゲー
ト回路の数は増加する。しかしながら、ヒューズ素子
は、レーザトリミングを行なうためそのサイズはゲート
回路に比べて十分大きく、また、ヒューズ素子のレーザ
ブロー時に、その溶断片の隣接ヒューズ素子に対する悪
影響（短絡など）を防止するため、十分な間隔をおいて
配置する必要があり、ヒューズ素子ＦＬの数をたとえば
半減することにより、ゲート回路の数が増加しても、十
分にこのスペア判定回路の占有面積を、従来に比べて低
減することができる。
【０１１３】［バンク制御回路の構成］図８（Ａ）は、
中央のロウ系制御回路に含まれるバンクＡ制御回路およ
びバンクＢ制御回路１６の構成を示す図である。これら
のバンクＡ制御回路１５およびバンクＢ制御回路１６
は、同一構成を有し、単に与えられるロウバンクアドレ
ス信号の論理レベルが異なるだけであり、図８（Ａ）に
おいて、バンク制御回路２０を、これらのバンクＡ制御
回路１５およびバンクＢ制御回路１６を代表的に示すた
めに示す。
中央のロウ系制御回路に含まれるバンクＡ制御回路およ
びバンクＢ制御回路１６の構成を示す図である。これら
のバンクＡ制御回路１５およびバンクＢ制御回路１６
は、同一構成を有し、単に与えられるロウバンクアドレ
ス信号の論理レベルが異なるだけであり、図８（Ａ）に
おいて、バンク制御回路２０を、これらのバンクＡ制御
回路１５およびバンクＢ制御回路１６を代表的に示すた
めに示す。
【０１１４】図８（Ａ）において、バンク制御回路２０
は、アクティブコマンドＡＣＴとロウバンクアドレス信
号ＲＢＡ（またはＺＲＢＡ）を受けるＡＮＤ回路２０ａ
と、プリチャージコマンドＰＲＧとロウバンクアドレス
信号ＲＢＡ（またはＺＲＢＡ）を受けるＡＮＤ回路２０
ｂと、ＡＮＤ回路２０ａおよび２０ｂの出力信号とバン
ク活性化信号ＲＡＳＥを受ける複合ゲート回路２０ｃ
と、内部クロック信号ＣＬＫＲの立上がりエッジでこの
複合ゲート２０ｃの出力信号を取込むアップエッジトリ
ガ型ラッチ回路２０ｄとを含む。
は、アクティブコマンドＡＣＴとロウバンクアドレス信
号ＲＢＡ（またはＺＲＢＡ）を受けるＡＮＤ回路２０ａ
と、プリチャージコマンドＰＲＧとロウバンクアドレス
信号ＲＢＡ（またはＺＲＢＡ）を受けるＡＮＤ回路２０
ｂと、ＡＮＤ回路２０ａおよび２０ｂの出力信号とバン
ク活性化信号ＲＡＳＥを受ける複合ゲート回路２０ｃ
と、内部クロック信号ＣＬＫＲの立上がりエッジでこの
複合ゲート２０ｃの出力信号を取込むアップエッジトリ
ガ型ラッチ回路２０ｄとを含む。
【０１１５】複合ゲート２０ｃは、等価的に、ＡＮＤ回
路２０ａの出力信号とバンク活性化信号ＲＡＳＥとを受
けるＯＲ回路と、ＯＲ回路の出力信号とＡＮＤ回路２０
ｂの出力信号を受けるゲート回路を含む。このゲート回
路は、ＡＮＤ回路２０ｂの出力信号がＨレベルのときに
はＬレベルの信号を出力し、ＡＮＤ回路２０ｂの出力信
号がＬレベルのときには、バッファ回路として動作す
る。アップエッジトリガ型ラッチ回路２０ｄは、先の図
６に示す構成と同様の構成を備え、内部クロック信号Ｃ
ＬＫＲの立上がりエッジで複合ゲート回路２０ｃの出力
信号を取込みかつ１クロックサイクル期間取込んだ信号
をラッチする。
路２０ａの出力信号とバンク活性化信号ＲＡＳＥとを受
けるＯＲ回路と、ＯＲ回路の出力信号とＡＮＤ回路２０
ｂの出力信号を受けるゲート回路を含む。このゲート回
路は、ＡＮＤ回路２０ｂの出力信号がＨレベルのときに
はＬレベルの信号を出力し、ＡＮＤ回路２０ｂの出力信
号がＬレベルのときには、バッファ回路として動作す
る。アップエッジトリガ型ラッチ回路２０ｄは、先の図
６に示す構成と同様の構成を備え、内部クロック信号Ｃ
ＬＫＲの立上がりエッジで複合ゲート回路２０ｃの出力
信号を取込みかつ１クロックサイクル期間取込んだ信号
をラッチする。
【０１１６】バンク制御回路２０は、さらに、遅延時間
Ｄａを有する遅延回路２０ｅと、バンク活性化信号ＲＡ
ＳＥと遅延回路２０ｅの出力信号を受けるＡＮＤ回路２
０ｆと、ＡＮＤ回路２０ｆの出力信号を遅延時間Ｄｂ遅
延する遅延回路２０ｇと、ＡＮＤ回路２０ｆの出力信号
と遅延回路２０ｅの出力信号を受けてロウアドレスイネ
ーブル信号ＲＡＤＥを発生するＯＲ回路２０ｈを含む。
ＡＮＤ回路２０ｆと遅延回路２０ｅが立上がり遅延回路
を構成し、遅延回路２０ｇとＯＲ回路２０ｈが、立下が
り遅延回路を構成する。
Ｄａを有する遅延回路２０ｅと、バンク活性化信号ＲＡ
ＳＥと遅延回路２０ｅの出力信号を受けるＡＮＤ回路２
０ｆと、ＡＮＤ回路２０ｆの出力信号を遅延時間Ｄｂ遅
延する遅延回路２０ｇと、ＡＮＤ回路２０ｆの出力信号
と遅延回路２０ｅの出力信号を受けてロウアドレスイネ
ーブル信号ＲＡＤＥを発生するＯＲ回路２０ｈを含む。
ＡＮＤ回路２０ｆと遅延回路２０ｅが立上がり遅延回路
を構成し、遅延回路２０ｇとＯＲ回路２０ｈが、立下が
り遅延回路を構成する。
【０１１７】バンク制御回路２０は、さらに、バンク活
性化信号ＲＡＳＥを遅延時間Ｄｃ遅延する遅延回路２０
ｉと、遅延回路２０ｉの出力信号とバンク活性化信号Ｒ
ＡＳＥを受けるＡＮＤ回路２０ｊと、ＡＮＤ回路２０ｊ
の出力信号を遅延時間Ｄｄ遅延する遅延回路２０ｋと、
ＡＮＤ回路２０ｊの出力信号と遅延回路２０ｋの出力信
号を受けてワード線活性化信号ＲＸＴを発生するＯＲ回
路２０ｌと、バンク活性化信号ＲＡＳＥを遅延時間Ｄｅ
遅延する遅延回路２０ｍと、バンク活性化信号ＲＡＳＥ
と遅延回路２０ｍの出力信号を受けるＡＮＤ回路２０ｎ
と、ＡＮＤ回路２０ｎの出力信号を遅延時間Ｄｆ遅延す
る遅延回路２０ｏと、遅延回路２０ｏの出力信号とＡＮ
Ｄ回路２０ｎの出力信号を受けてラッチ指示信号ＲＸＬ
ＡＴＣＨを発生するＯＲ回路２０ｐを含む。遅延回路２
０ｉとＡＮＤ回路２０ｊが立上がり遅延回路を構成し、
遅延回路２０ｋとＯＲ回路２０ｌが立下がり遅延回路を
構成する。また、遅延回路２０ｍとＡＮＤ回路２０ｎが
立上がり遅延回路を構成し、遅延回路２０ｏとＯＲ回路
２０ｐが立下がり遅延回路を構成する。したがって、ロ
ウ系動作制御信号ＲＡＤＥ、ＲＸＴ、およびＲＸＬＡＴ
ＣＨは、バンク活性化信号ＲＡＳＥに対して立上がりお
よび立下がりがそれぞれ遅延した信号である。次に、こ
の図８（Ａ）に示すバンク制御回路２０の動作を、図８
（Ｂ）に示すタイミングチャート図を参照して説明す
る。
性化信号ＲＡＳＥを遅延時間Ｄｃ遅延する遅延回路２０
ｉと、遅延回路２０ｉの出力信号とバンク活性化信号Ｒ
ＡＳＥを受けるＡＮＤ回路２０ｊと、ＡＮＤ回路２０ｊ
の出力信号を遅延時間Ｄｄ遅延する遅延回路２０ｋと、
ＡＮＤ回路２０ｊの出力信号と遅延回路２０ｋの出力信
号を受けてワード線活性化信号ＲＸＴを発生するＯＲ回
路２０ｌと、バンク活性化信号ＲＡＳＥを遅延時間Ｄｅ
遅延する遅延回路２０ｍと、バンク活性化信号ＲＡＳＥ
と遅延回路２０ｍの出力信号を受けるＡＮＤ回路２０ｎ
と、ＡＮＤ回路２０ｎの出力信号を遅延時間Ｄｆ遅延す
る遅延回路２０ｏと、遅延回路２０ｏの出力信号とＡＮ
Ｄ回路２０ｎの出力信号を受けてラッチ指示信号ＲＸＬ
ＡＴＣＨを発生するＯＲ回路２０ｐを含む。遅延回路２
０ｉとＡＮＤ回路２０ｊが立上がり遅延回路を構成し、
遅延回路２０ｋとＯＲ回路２０ｌが立下がり遅延回路を
構成する。また、遅延回路２０ｍとＡＮＤ回路２０ｎが
立上がり遅延回路を構成し、遅延回路２０ｏとＯＲ回路
２０ｐが立下がり遅延回路を構成する。したがって、ロ
ウ系動作制御信号ＲＡＤＥ、ＲＸＴ、およびＲＸＬＡＴ
ＣＨは、バンク活性化信号ＲＡＳＥに対して立上がりお
よび立下がりがそれぞれ遅延した信号である。次に、こ
の図８（Ａ）に示すバンク制御回路２０の動作を、図８
（Ｂ）に示すタイミングチャート図を参照して説明す
る。
【０１１８】クロックサイクル♯Ａにおいてアクティブ
コマンドＡＣＴが与えられ、このとき同時に、ロウバン
クアドレス信号ＲＢＡが与えられる。クロックサイクル
♯Ａにおいて、内部クロック信号ＣＬＫＲがＨレベルに
立上がると、アップエッジトリガ型ラッチ回路２０ｄ
が、複合ゲート２０ｃの出力信号を取込みラッチする。
この内部クロック信号ＣＬＫＲの立上がりに同期して、
バンク活性化信号ＲＡＳＥがＨレベルに立上がり、遅延
時間Ｄａ経過後、ロウアドレスイネーブル信号ＲＡＤＥ
が活性状態へ駆動される。続いて、ラッチ指示信号ＲＸ
ＬＡＴＣＨが、遅延回路２０ｍが有する遅延時間Ｄｅ経
過後、Ｈレベルに立上がる。その後、ワード線活性化信
号ＲＸＴが、遅延回路２０ｉが有する遅延時間Ｄｃ経過
後、Ｈレベルの活性状態へ駆動される。
コマンドＡＣＴが与えられ、このとき同時に、ロウバン
クアドレス信号ＲＢＡが与えられる。クロックサイクル
♯Ａにおいて、内部クロック信号ＣＬＫＲがＨレベルに
立上がると、アップエッジトリガ型ラッチ回路２０ｄ
が、複合ゲート２０ｃの出力信号を取込みラッチする。
この内部クロック信号ＣＬＫＲの立上がりに同期して、
バンク活性化信号ＲＡＳＥがＨレベルに立上がり、遅延
時間Ｄａ経過後、ロウアドレスイネーブル信号ＲＡＤＥ
が活性状態へ駆動される。続いて、ラッチ指示信号ＲＸ
ＬＡＴＣＨが、遅延回路２０ｍが有する遅延時間Ｄｅ経
過後、Ｈレベルに立上がる。その後、ワード線活性化信
号ＲＸＴが、遅延回路２０ｉが有する遅延時間Ｄｃ経過
後、Ｈレベルの活性状態へ駆動される。
【０１１９】クロックサイクル♯Ａにおいてアクティブ
コマンドＡＣＴがＬレベルの非活性状態へ駆動されて
も、ラッチ回路２０ｄがラッチ状態にあり、少なくとも
１クロックサイクル期間このバンク活性化信号ＲＡＳＥ
を活性状態へ駆動する。次のクロックサイクルにおいて
再び内部クロック信号ＣＬＫＲがＨレベルに立上がって
も、複合ゲート２０ｃの出力信号はＨレベルであり、バ
ンク活性化信号ＲＡＳＥは、次にプリチャージコマンド
ＰＲＧが与えられるまで、Ｈレベルの活性状態を維持
し、応じて、ロウアドレスイネーブル信号ＲＡＤＥ、ワ
ード線活性化信号ＲＸＴ、およびラッチ指示信号ＲＸＬ
ＡＴＣＨもＨレベルの活性状態を維持する。これらの信
号ＲＡＤＥ、ＲＸＬＡＴＣＨおよびＲＸＴに従ってロウ
アドレス信号のプリデコード、メインワード線の選択お
よびサブワード線の選択が実行される。
コマンドＡＣＴがＬレベルの非活性状態へ駆動されて
も、ラッチ回路２０ｄがラッチ状態にあり、少なくとも
１クロックサイクル期間このバンク活性化信号ＲＡＳＥ
を活性状態へ駆動する。次のクロックサイクルにおいて
再び内部クロック信号ＣＬＫＲがＨレベルに立上がって
も、複合ゲート２０ｃの出力信号はＨレベルであり、バ
ンク活性化信号ＲＡＳＥは、次にプリチャージコマンド
ＰＲＧが与えられるまで、Ｈレベルの活性状態を維持
し、応じて、ロウアドレスイネーブル信号ＲＡＤＥ、ワ
ード線活性化信号ＲＸＴ、およびラッチ指示信号ＲＸＬ
ＡＴＣＨもＨレベルの活性状態を維持する。これらの信
号ＲＡＤＥ、ＲＸＬＡＴＣＨおよびＲＸＴに従ってロウ
アドレス信号のプリデコード、メインワード線の選択お
よびサブワード線の選択が実行される。
【０１２０】クロックサイクル♯Ｂにおいてプリチャー
ジコマンドＰＲＧが与えられると、ＡＮＤ回路２０ｂの
出力信号がＨレベルとなり、複合ゲート２０ｃの出力信
号がＬレベルとなる。したがって、このクロックサイク
ル♯Ｂにおいて内部クロック信号ＣＬＫＲがＨレベルに
立上がると、バンク活性化信号ＲＡＳＥがＬレベルに立
下がり、応じて、遅延時間Ｄｂ経過後、ロウアドレスイ
ネーブル信号ＲＡＤＥがＬレベルの活性状態となり、ま
た遅延時間Ｄｄ経過後、ラッチ指示信号ＲＸＬＡＴＣＨ
がＬレベルの非活性状態へ駆動される。また、遅延時間
Ｄｆ経過後、ワード線活性化信号ＲＸＴが、Ｌレベルの
非活性状態へ駆動される。これらの一連の動作により、
活性状態のバンクが非活性状態へ駆動される。これらの
ロウ系動作制御信号であるロウアドレスイネーブル信号
ＲＡＤＥ、ワード線活性化信号ＲＸＴＢおよびラッチ指
示信号ＲＸＬＡＴＣＨは、バンクＡおよびバンクＢそれ
ぞれに対して個別に発生され、バンクＡおよびバンクＢ
は、それぞれ互いに独立に活性／非活性状態へ駆動する
ことができる。
ジコマンドＰＲＧが与えられると、ＡＮＤ回路２０ｂの
出力信号がＨレベルとなり、複合ゲート２０ｃの出力信
号がＬレベルとなる。したがって、このクロックサイク
ル♯Ｂにおいて内部クロック信号ＣＬＫＲがＨレベルに
立上がると、バンク活性化信号ＲＡＳＥがＬレベルに立
下がり、応じて、遅延時間Ｄｂ経過後、ロウアドレスイ
ネーブル信号ＲＡＤＥがＬレベルの活性状態となり、ま
た遅延時間Ｄｄ経過後、ラッチ指示信号ＲＸＬＡＴＣＨ
がＬレベルの非活性状態へ駆動される。また、遅延時間
Ｄｆ経過後、ワード線活性化信号ＲＸＴが、Ｌレベルの
非活性状態へ駆動される。これらの一連の動作により、
活性状態のバンクが非活性状態へ駆動される。これらの
ロウ系動作制御信号であるロウアドレスイネーブル信号
ＲＡＤＥ、ワード線活性化信号ＲＸＴＢおよびラッチ指
示信号ＲＸＬＡＴＣＨは、バンクＡおよびバンクＢそれ
ぞれに対して個別に発生され、バンクＡおよびバンクＢ
は、それぞれ互いに独立に活性／非活性状態へ駆動する
ことができる。
【０１２１】［前処理回路の構成］図９は、メモリサブ
ブロックそれぞれに対応して設けられる前処理回路２の
構成を概略的に示す図である。図９において、前処理回
路２は、ロウアドレスビットＲＡ＜８：２＞を遅延しか
つ反転する遅延／反転回路２ａと、２ビットロウアドレ
スＲＡ＜１：０＞を内部クロック信号ＣＬＫＲと非同期
でプリデコードしてプリデコード信号／Ｘ＜３：０＞を
生成する２ビットプリデコード回路２ｂと、内部クロッ
ク信号ＣＬＫＲの立上がりに同期して遅延／反転回路２
ａの出力信号を取込みかつラッチするアップエッジトリ
ガ型ラッチ回路２ｃと、内部クロック信号ＣＬＫＲの立
上がりに同期してスペア判定回路４からのスペア判定結
果指示信号／ＳＰＡＲＥ＿Ｅを取込みかつラッチするア
ップエッジトリガ型ラッチ回路２ｄと、内部クロック信
号ＣＬＫＲの立上がりに同期して、２ビットプリデコー
ド回路２ｂの出力するプリデコード信号／Ｘ＜３：０＞
を取込みかつラッチするアップエッジトリガ型ラッチ回
路２ｅと、ラッチ指示信号ＲＸＬＡＴＣＨに同期して、
ラッチ回路２ｃの出力信号をラッチするレベルラッチ回
路２ｆと、ラッチ指示信号ＲＸＬＡＴＣＨに同期してラ
ッチ回路２ｄの出力信号をラッチするレベルラッチ回路
２ｇと、ラッチ指示信号ＲＸＬＡＴＣＨの立上がりに同
期してブロック選択信号ＢＳをラッチするレベルラッチ
回路２ｈと、ラッチ指示信号ＲＸＬＡＴＣＨの立上がり
に同期して、ラッチ回路２ｅの出力信号をラッチするレ
ベルラッチ回路２ｉを含む。レベルラッチ回路２ｆ−２
ｉの各々は、相補なラッチ指示信号ＲＸＬＡＴＣＨおよ
び／ＲＸＬＡＴＣＨ（インバータの出力信号）に従って
導通するＣＭＯＳトランスミッションゲートと、このＣ
ＭＯＳトランスミッションゲートを介して伝達される信
号をラッチするインバータラッチを含む。
ブロックそれぞれに対応して設けられる前処理回路２の
構成を概略的に示す図である。図９において、前処理回
路２は、ロウアドレスビットＲＡ＜８：２＞を遅延しか
つ反転する遅延／反転回路２ａと、２ビットロウアドレ
スＲＡ＜１：０＞を内部クロック信号ＣＬＫＲと非同期
でプリデコードしてプリデコード信号／Ｘ＜３：０＞を
生成する２ビットプリデコード回路２ｂと、内部クロッ
ク信号ＣＬＫＲの立上がりに同期して遅延／反転回路２
ａの出力信号を取込みかつラッチするアップエッジトリ
ガ型ラッチ回路２ｃと、内部クロック信号ＣＬＫＲの立
上がりに同期してスペア判定回路４からのスペア判定結
果指示信号／ＳＰＡＲＥ＿Ｅを取込みかつラッチするア
ップエッジトリガ型ラッチ回路２ｄと、内部クロック信
号ＣＬＫＲの立上がりに同期して、２ビットプリデコー
ド回路２ｂの出力するプリデコード信号／Ｘ＜３：０＞
を取込みかつラッチするアップエッジトリガ型ラッチ回
路２ｅと、ラッチ指示信号ＲＸＬＡＴＣＨに同期して、
ラッチ回路２ｃの出力信号をラッチするレベルラッチ回
路２ｆと、ラッチ指示信号ＲＸＬＡＴＣＨに同期してラ
ッチ回路２ｄの出力信号をラッチするレベルラッチ回路
２ｇと、ラッチ指示信号ＲＸＬＡＴＣＨの立上がりに同
期してブロック選択信号ＢＳをラッチするレベルラッチ
回路２ｈと、ラッチ指示信号ＲＸＬＡＴＣＨの立上がり
に同期して、ラッチ回路２ｅの出力信号をラッチするレ
ベルラッチ回路２ｉを含む。レベルラッチ回路２ｆ−２
ｉの各々は、相補なラッチ指示信号ＲＸＬＡＴＣＨおよ
び／ＲＸＬＡＴＣＨ（インバータの出力信号）に従って
導通するＣＭＯＳトランスミッションゲートと、このＣ
ＭＯＳトランスミッションゲートを介して伝達される信
号をラッチするインバータラッチを含む。
【０１２２】遅延回路２ａは、スペア判定回路４におけ
るスペア判定に要する時間を考慮し、ラッチ回路２ｃお
よび２ｄへ与えられる信号が、内部クロック信号ＣＬＫ
Ｒに対して同程度のセットアップ時間を有するようにす
るために設けられる。２ビットプリデコード回路２ｂが
設けられているのは、以下の理由による。この２ビット
プリデコード回路２ｂからのプリデコード信号／Ｘ＜
３：０＞は、サブワード線を駆動するために用いられ
る。レベルラッチ回路でこの２ビットロウアドレスＲＡ
＜１：０＞をラッチした後にプリデコードした場合、メ
インワード線の活性化とサブデコード信号の活性化が同
時となり、サブワード線ドライバの活性化タイミングが
遅れる。メインワード線が活性化されると即座にサブデ
コード信号に従ってサブワード線ドライバが、アドレス
指定されたサブワード線を選択状態へ駆動することがで
きるようにするために、２ビットプリデコード回路２ｂ
が、ロウアドレスセットアップ時間を利用してプリデコ
ードをするように構成される。
るスペア判定に要する時間を考慮し、ラッチ回路２ｃお
よび２ｄへ与えられる信号が、内部クロック信号ＣＬＫ
Ｒに対して同程度のセットアップ時間を有するようにす
るために設けられる。２ビットプリデコード回路２ｂが
設けられているのは、以下の理由による。この２ビット
プリデコード回路２ｂからのプリデコード信号／Ｘ＜
３：０＞は、サブワード線を駆動するために用いられ
る。レベルラッチ回路でこの２ビットロウアドレスＲＡ
＜１：０＞をラッチした後にプリデコードした場合、メ
インワード線の活性化とサブデコード信号の活性化が同
時となり、サブワード線ドライバの活性化タイミングが
遅れる。メインワード線が活性化されると即座にサブデ
コード信号に従ってサブワード線ドライバが、アドレス
指定されたサブワード線を選択状態へ駆動することがで
きるようにするために、２ビットプリデコード回路２ｂ
が、ロウアドレスセットアップ時間を利用してプリデコ
ードをするように構成される。
【０１２３】アップエッジトリガ型ラッチ回路２ｃ−２
ｅは、先の図６に示す構成と同様、与えられた信号を１
クロックサイクル期間保持するフリップフロップまたは
ラッチ回路で構成される。
ｅは、先の図６に示す構成と同様、与えられた信号を１
クロックサイクル期間保持するフリップフロップまたは
ラッチ回路で構成される。
【０１２４】ラッチ指示信号ＲＸＬＡＴＣＨを用いてレ
ベルラッチ回路２ｆ−２ｉのラッチ動作を制御すること
により、選択バンクにおいて、確実に、クロック選択信
号およびロウアドレスビットＲＡＤ＜８：２＞およびプ
リデコード信号Ｘ＿Ｌ＜３：０＞をバンクが活性状態の
間活性状態に保持することができる。
ベルラッチ回路２ｆ−２ｉのラッチ動作を制御すること
により、選択バンクにおいて、確実に、クロック選択信
号およびロウアドレスビットＲＡＤ＜８：２＞およびプ
リデコード信号Ｘ＿Ｌ＜３：０＞をバンクが活性状態の
間活性状態に保持することができる。
【０１２５】前処理回路２は、さらに、レベルラッチ回
路２ｆからの出力ビットＲＡＤ＜８：２＞をプリデコー
ドしプリデコード信号Ｘ＿Ｌ＜１９：１２＞、Ｘ＿Ｌ＜
１１：８＞、およびＸ＿Ｌ＜７：４＞を生成する７ビッ
トプリデコード回路２ｊと、レベルラッチ回路２ｅの出
力信号を反転して、ノーマルロウイネーブル信号ＮＲＥ
を生成するインバータ２ｋと、レベルラッチ回路２ｈの
出力するラッチブロック選択信号ＢＳ＿ＬＡＴＣＨを反
転するインバータ２ｌと、インバータ２ｌの出力信号と
レベルラッチ回路２ｉの出力プリデコード信号Ｘ＿Ｌ＜
３：０＞を受け、選択ブロックに対するサブデコード信
号ＳＤ＿Ｆ＜３：０＞を生成するＡＮＤ回路２ｍを含
む、これらのＡＮＤ回路２ｍは、プリデコード信号ビッ
トＸ＿Ｌ＜３：０＞それぞれに対して設けられるＡＮＤ
ゲートを含む。
路２ｆからの出力ビットＲＡＤ＜８：２＞をプリデコー
ドしプリデコード信号Ｘ＿Ｌ＜１９：１２＞、Ｘ＿Ｌ＜
１１：８＞、およびＸ＿Ｌ＜７：４＞を生成する７ビッ
トプリデコード回路２ｊと、レベルラッチ回路２ｅの出
力信号を反転して、ノーマルロウイネーブル信号ＮＲＥ
を生成するインバータ２ｋと、レベルラッチ回路２ｈの
出力するラッチブロック選択信号ＢＳ＿ＬＡＴＣＨを反
転するインバータ２ｌと、インバータ２ｌの出力信号と
レベルラッチ回路２ｉの出力プリデコード信号Ｘ＿Ｌ＜
３：０＞を受け、選択ブロックに対するサブデコード信
号ＳＤ＿Ｆ＜３：０＞を生成するＡＮＤ回路２ｍを含
む、これらのＡＮＤ回路２ｍは、プリデコード信号ビッ
トＸ＿Ｌ＜３：０＞それぞれに対して設けられるＡＮＤ
ゲートを含む。
【０１２６】レベルラッチ回路２ｈからのラッチブロッ
ク選択信号ＢＳ＿ＬＡＴＣＨは、また、対応のプリサブ
ブロックに対して設けられたセンスアンプ帯に含まれる
ビット線分離ゲートを制御するためのＢＬＩ制御回路お
よびビット線イコライズ回路を制御するためのＢＬＥＱ
制御回路へも与えられる。レベルラッチ回路１０ｇから
の出力信号は、スペアロウイネーブル信号ＳＲＥとして
後に説明するスペアワード線ドライバへ与えられる。
ク選択信号ＢＳ＿ＬＡＴＣＨは、また、対応のプリサブ
ブロックに対して設けられたセンスアンプ帯に含まれる
ビット線分離ゲートを制御するためのＢＬＩ制御回路お
よびビット線イコライズ回路を制御するためのＢＬＥＱ
制御回路へも与えられる。レベルラッチ回路１０ｇから
の出力信号は、スペアロウイネーブル信号ＳＲＥとして
後に説明するスペアワード線ドライバへ与えられる。
【０１２７】この図９に明らかに示されるように、内部
クロック信号ＣＬＫＲの立上がり前に、ロウアドレスビ
ットＲＡ＜８：２＞のセットアップ時間を利用してスペ
ア判定回路４がスペア判定動作を行なっており、内部ク
ロック信号ＣＬＫＲの立上がりで、このスペア判定結果
指示信号／ＳＰＡＲＥ＿Ｅがラッチ回路２ｄにより取込
まれて出力される。ラッチ指示信号ＲＸＬＡＴＣＨは、
ブロック選択信号を含んでおらず、選択バンクに対して
のみ活性化される。したがって、選択バンクにおいてメ
モリサブブロックそれぞれに対して設けられた前処理回
路において、内部クロック信号ＣＬＫＲに従った、与え
られた信号の取込み、かつラッチ指示信号ＲＸＬＡＴＣ
Ｈに従ったラッチ動作が実行されている。また、７ビッ
トプリデコード回路２ｊも、ブロック選択信号に応答し
ておらず、選択バンクにおいてメモリサブブロックそれ
ぞれにおいて７ビットプリデコード回路２ａがプリデコ
ード動作を行なってプリデコード信号Ｘ＿Ｌ＜１９：４
＞を生成している。しかしながら、この７ビットプリデ
コード回路２ｊへ、ラッチブロック選択信号ＢＳ＿ＬＡ
ＴＣＨが与えられ、選択ブロックにおいてのみ、この７
ビットロウアドレスＲＡＤ＜８：２＞のプリデコード動
作が行なわれるように構成されてもよい。
クロック信号ＣＬＫＲの立上がり前に、ロウアドレスビ
ットＲＡ＜８：２＞のセットアップ時間を利用してスペ
ア判定回路４がスペア判定動作を行なっており、内部ク
ロック信号ＣＬＫＲの立上がりで、このスペア判定結果
指示信号／ＳＰＡＲＥ＿Ｅがラッチ回路２ｄにより取込
まれて出力される。ラッチ指示信号ＲＸＬＡＴＣＨは、
ブロック選択信号を含んでおらず、選択バンクに対して
のみ活性化される。したがって、選択バンクにおいてメ
モリサブブロックそれぞれに対して設けられた前処理回
路において、内部クロック信号ＣＬＫＲに従った、与え
られた信号の取込み、かつラッチ指示信号ＲＸＬＡＴＣ
Ｈに従ったラッチ動作が実行されている。また、７ビッ
トプリデコード回路２ｊも、ブロック選択信号に応答し
ておらず、選択バンクにおいてメモリサブブロックそれ
ぞれにおいて７ビットプリデコード回路２ａがプリデコ
ード動作を行なってプリデコード信号Ｘ＿Ｌ＜１９：４
＞を生成している。しかしながら、この７ビットプリデ
コード回路２ｊへ、ラッチブロック選択信号ＢＳ＿ＬＡ
ＴＣＨが与えられ、選択ブロックにおいてのみ、この７
ビットロウアドレスＲＡＤ＜８：２＞のプリデコード動
作が行なわれるように構成されてもよい。
【０１２８】サブデコードファースト信号ＳＤ＿Ｆ＜
３：０＞は、ＡＮＤ回路２ｍにより、ブロック選択信号
ＢＳに従って、選択メモリサブブロックに対してのみ、
ラッチプリデコード信号Ｘ＿Ｌ＜３：０＞に従って駆動
される。
３：０＞は、ＡＮＤ回路２ｍにより、ブロック選択信号
ＢＳに従って、選択メモリサブブロックに対してのみ、
ラッチプリデコード信号Ｘ＿Ｌ＜３：０＞に従って駆動
される。
【０１２９】この図９により明らかなように、内部クロ
ック信号ＣＬＫＲの立上がりに同期してアップエッジト
リガ型ラッチ回路２ｄが、スペア判定結果指示信号／Ｓ
ＰＡＲＥ＿Ｅを取込んだときには、レベルラッチ回路２
ｇは、導通状態にあり（ラッチ指示信号ＲＸＬＡＴＣＨ
はＬレベル）、したがって、スペア判定回路４の出力信
号に従ってノーマルロウイネーブル信号ＮＲＥおよびス
ペアロウイネーブル信号ＳＲＥがクロック信号ＣＬＫＲ
と同期して確定状態へ駆動される。ラッチ指示信号ＲＸ
ＬＡＴＣＨが活性状態へ駆動されると、レベルラッチ回
路２ｅがラッチ状態となり（ＣＭＯＳトランスミッショ
ンゲートがオフ状態）、このメモリサブブロックに対す
るノーマルロウイネーブル信号ＮＲＥおよびスペアロウ
イネーブル信号ＳＲＥが対応のバンクが活性状態の間確
定状態に保持される。したがって、内部クロック信号Ｃ
ＬＫＲが立上がった時点で、ノーマルロウイネーブル信
号ＮＲＥおよびスペアロウイネーブル信号ＳＲＥが、確
定状態となり、速いタイミングで、ノーマルロウデコー
ダおよびスペアロウデコーダを駆動して、アドレス指定
されたワード線または不良スペア回路を選択状態へ駆動
することができる。
ック信号ＣＬＫＲの立上がりに同期してアップエッジト
リガ型ラッチ回路２ｄが、スペア判定結果指示信号／Ｓ
ＰＡＲＥ＿Ｅを取込んだときには、レベルラッチ回路２
ｇは、導通状態にあり（ラッチ指示信号ＲＸＬＡＴＣＨ
はＬレベル）、したがって、スペア判定回路４の出力信
号に従ってノーマルロウイネーブル信号ＮＲＥおよびス
ペアロウイネーブル信号ＳＲＥがクロック信号ＣＬＫＲ
と同期して確定状態へ駆動される。ラッチ指示信号ＲＸ
ＬＡＴＣＨが活性状態へ駆動されると、レベルラッチ回
路２ｅがラッチ状態となり（ＣＭＯＳトランスミッショ
ンゲートがオフ状態）、このメモリサブブロックに対す
るノーマルロウイネーブル信号ＮＲＥおよびスペアロウ
イネーブル信号ＳＲＥが対応のバンクが活性状態の間確
定状態に保持される。したがって、内部クロック信号Ｃ
ＬＫＲが立上がった時点で、ノーマルロウイネーブル信
号ＮＲＥおよびスペアロウイネーブル信号ＳＲＥが、確
定状態となり、速いタイミングで、ノーマルロウデコー
ダおよびスペアロウデコーダを駆動して、アドレス指定
されたワード線または不良スペア回路を選択状態へ駆動
することができる。
【０１３０】［２ビットプリデコード回路の構成］図１
０は、図９に示す２ビットプリデコード回路２ｂの構成
を概略的に示す図である。図１０において、２ビットプ
リデコード回路２ｂは、ロウアドレスビットＲＡ＜１：
０＞を反転するインバータ回路２ｂａと、インバータ回
路２ｂａの出力ビットＺＲＡＤ＜１：０＞を反転するイ
ンバータ回路２ｂｂと、これらのインバータ回路２ｂａ
および２ｂｂの出力信号に含まれるビットＺＲＡＤ＜０
＞およびＺＲＤ＜１＞を受けてプリデコード信号Ｘ＜０
＞を生成するＡＮＤ回路２ｂｃと、インバータ回路２ｂ
ａおよび２ｂｂの出力信号に含まれるビットＲＡＤ＜０
＞およびＺＲＡＤ＜１＞を受けてプリデコード信号Ｘ＜
１＞を生成するＡＮＤ回路２ｂｄと、インバータ回路２
ｂａおよび２ｂｂの出力信号に含まれるビットＺＲＡＤ
＜０＞およびＲＡＤ＜１＞を受けてプリデコード信号Ｘ
＜２＞を生成するＡＮＤ回路２ｂｅと、インバータ回路
２ｂａおよび２ｂｂの出力信号に含まれるビットＲＡＤ
＜０＞およびＲＡＤ＜１＞を受けてプリデコード信号Ｘ
＜３＞を生成するＡＮＤ回路２ｂｆを含む。２ビットロ
ウアドレスＲＡ＜１：０＞から、４ビットのプリデコー
ド信号Ｘ＜０＞−Ｘ＜３＞が生成され、１つのメインワ
ード線に対して設けられた４本のサブワード線のうちの
１つのサブワード線を特定する。
０は、図９に示す２ビットプリデコード回路２ｂの構成
を概略的に示す図である。図１０において、２ビットプ
リデコード回路２ｂは、ロウアドレスビットＲＡ＜１：
０＞を反転するインバータ回路２ｂａと、インバータ回
路２ｂａの出力ビットＺＲＡＤ＜１：０＞を反転するイ
ンバータ回路２ｂｂと、これらのインバータ回路２ｂａ
および２ｂｂの出力信号に含まれるビットＺＲＡＤ＜０
＞およびＺＲＤ＜１＞を受けてプリデコード信号Ｘ＜０
＞を生成するＡＮＤ回路２ｂｃと、インバータ回路２ｂ
ａおよび２ｂｂの出力信号に含まれるビットＲＡＤ＜０
＞およびＺＲＡＤ＜１＞を受けてプリデコード信号Ｘ＜
１＞を生成するＡＮＤ回路２ｂｄと、インバータ回路２
ｂａおよび２ｂｂの出力信号に含まれるビットＺＲＡＤ
＜０＞およびＲＡＤ＜１＞を受けてプリデコード信号Ｘ
＜２＞を生成するＡＮＤ回路２ｂｅと、インバータ回路
２ｂａおよび２ｂｂの出力信号に含まれるビットＲＡＤ
＜０＞およびＲＡＤ＜１＞を受けてプリデコード信号Ｘ
＜３＞を生成するＡＮＤ回路２ｂｆを含む。２ビットロ
ウアドレスＲＡ＜１：０＞から、４ビットのプリデコー
ド信号Ｘ＜０＞−Ｘ＜３＞が生成され、１つのメインワ
ード線に対して設けられた４本のサブワード線のうちの
１つのサブワード線を特定する。
【０１３１】図１１は、図９に示す７ビットプリデコー
ド回路２ｊの構成を示す図である。図１１においては、
レベルラッチ回路２ｆからのロウアドレスビットＲＡＤ
＜８：２＞およびその反転ロウアドレスビットＺＲＡＤ
＜８：２＞に従って、プリデコード信号Ｘ＜４＞−Ｘ＜
１９＞が生成される。プリデコード信号Ｘ＜７：４＞
は、ロウアドレスビットＲＡＤ＜３：２＞およびＺＲＡ
Ｄ＜３：２＞を受ける２入力ＡＮＤ回路ＡＮ２により生
成される。プリデコード信号Ｘ＜１５：８＞は、ロウア
ドレスビットＲＡＤ＜６：４＞およびＺＲＡＤ＜６：４
＞の所定の組合せを受ける３入力ＡＮＤ回路ＡＮ３によ
り生成される。プリデコード信号Ｘ＜１９：１６＞は、
ロウアドレスビットＲＡＤ＜８：７＞およびＺＲＡＤ＜
８：７＞の所定の組を受ける２入力ＡＮＤ回路ＡＧ２に
より生成される。
ド回路２ｊの構成を示す図である。図１１においては、
レベルラッチ回路２ｆからのロウアドレスビットＲＡＤ
＜８：２＞およびその反転ロウアドレスビットＺＲＡＤ
＜８：２＞に従って、プリデコード信号Ｘ＜４＞−Ｘ＜
１９＞が生成される。プリデコード信号Ｘ＜７：４＞
は、ロウアドレスビットＲＡＤ＜３：２＞およびＺＲＡ
Ｄ＜３：２＞を受ける２入力ＡＮＤ回路ＡＮ２により生
成される。プリデコード信号Ｘ＜１５：８＞は、ロウア
ドレスビットＲＡＤ＜６：４＞およびＺＲＡＤ＜６：４
＞の所定の組合せを受ける３入力ＡＮＤ回路ＡＮ３によ
り生成される。プリデコード信号Ｘ＜１９：１６＞は、
ロウアドレスビットＲＡＤ＜８：７＞およびＺＲＡＤ＜
８：７＞の所定の組を受ける２入力ＡＮＤ回路ＡＧ２に
より生成される。
【０１３２】たとえば、プリデコード信号Ｘ＜４＞は、
アドレスビットＺＲＡＤ＜３＞およびＺＲＡＤ＜２＞が
ともにＨレベルのときに活性状態へ駆動される。また、
プリデコード信号Ｘ＜８＞は、ロウアドレスビットＺＲ
ＡＤ＜６＞、ＺＲＡＤ＜５＞、およびＺＲＡＤ＜４＞が
すべてＨレベルのときにＨレベルへ駆動される。プリデ
コード信号Ｘ＜１６＞は、ロウアドレスビットＺＲＡＤ
＜８＞およびＺＲＡＤ＜７＞がともにＨレベルのとき
に、Ｈレベルへ駆動される。
アドレスビットＺＲＡＤ＜３＞およびＺＲＡＤ＜２＞が
ともにＨレベルのときに活性状態へ駆動される。また、
プリデコード信号Ｘ＜８＞は、ロウアドレスビットＺＲ
ＡＤ＜６＞、ＺＲＡＤ＜５＞、およびＺＲＡＤ＜４＞が
すべてＨレベルのときにＨレベルへ駆動される。プリデ
コード信号Ｘ＜１６＞は、ロウアドレスビットＺＲＡＤ
＜８＞およびＺＲＡＤ＜７＞がともにＨレベルのとき
に、Ｈレベルへ駆動される。
【０１３３】この７ビットプリデコード回路２ｊは、単
にラッチされたロウアドレスビットＲＡＤ＜８：２＞に
従ってデコード動作を行なっているだけであり、内部ク
ロック信号ＣＬＫＲがＨレベルに立上がると、即座にデ
コード動作を行ない、高速で、プリデコード信号を確定
状態へ駆動することができる。
にラッチされたロウアドレスビットＲＡＤ＜８：２＞に
従ってデコード動作を行なっているだけであり、内部ク
ロック信号ＣＬＫＲがＨレベルに立上がると、即座にデ
コード動作を行ない、高速で、プリデコード信号を確定
状態へ駆動することができる。
【０１３４】［ロウデコーダの構成］図１２は、メモリ
サブブロックそれぞれに対応して設けられるロウデコー
ダ５の構成を示す図である。このロウデコーダ５におい
ては、ノーマルメインワード線ＺＮＭＷＬを駆動するた
めのノーマルメインワード線ドライブ回路５ｎと、スペ
アメインワード線ＺＳＭＷＬを選択状態へ駆動するため
のスペアメインワード線ドライブ回路５ｓが設けられ
る。ロウデコーダ５をメモリサブブロック単位で活性化
するために、ラッチブロック選択信号ＢＳ＿ＬＡＴＣＨ
とワード線活性化信号ＲＸＴを受けるＡＮＤ回路５ａが
設けられる。このＡＮＤ回路５ａにより、選択メモリサ
ブブロックにおいてのみワード線活性化信号が伝達され
る。
サブブロックそれぞれに対応して設けられるロウデコー
ダ５の構成を示す図である。このロウデコーダ５におい
ては、ノーマルメインワード線ＺＮＭＷＬを駆動するた
めのノーマルメインワード線ドライブ回路５ｎと、スペ
アメインワード線ＺＳＭＷＬを選択状態へ駆動するため
のスペアメインワード線ドライブ回路５ｓが設けられ
る。ロウデコーダ５をメモリサブブロック単位で活性化
するために、ラッチブロック選択信号ＢＳ＿ＬＡＴＣＨ
とワード線活性化信号ＲＸＴを受けるＡＮＤ回路５ａが
設けられる。このＡＮＤ回路５ａにより、選択メモリサ
ブブロックにおいてのみワード線活性化信号が伝達され
る。
【０１３５】ノーマルワード線ドライブ回路５ｎは、プ
リデコード信号Ｘ＜１９：１２＞の１ビットとプリデコ
ード信号Ｘ＜１１：８＞の１ビットとを受けるＮＡＮＤ
回路５ｎｂと、ＡＮＤ回路５ａからのワード線活性化信
号と対応の前処理回路２からのノーマルロウイネーブル
信号ＮＲＥとプリデコード信号Ｘ＜７：４＞の１ビット
を受けるＡＮＤ回路５ｎａと、ＡＮＤ回路５ｎａの出力
信号がＨレベルのときに導通し、ＮＡＮＤ回路５ｎｂの
出力信号を通過させるトランスファーゲート５ｎｃと、
ロウアドレスイネーブル信号ＲＡＤＥの非活性化時同通
し、高電圧Ｖｐｐをノード５ｎｈへ伝達するＰチャネル
ＭＯＳトランジスタ５ｎｄと、高電圧Ｖｐｐを一方動作
電源電圧として受けて動作し、ノード５ｎｈ上の信号を
反転するＣＭＯＳインバータ５ｎｆと、高電圧Ｖｐｐを
一方動作電源電圧として受けて動作し、インバータ５ｎ
ｆの出力信号を反転してノーマルメインワード線ＺＮＭ
ＷＬを駆動するＣＭＯＳインバータ５ｎｇと、ＣＭＯＳ
インバータ５ｎｆの出力信号がＬレベルのとき導通し、
ノード５ｎｈへ高電圧Ｖｐｐを伝達するＰチャネルＭＯ
Ｓトランジスタ５ｎｅを含む。
リデコード信号Ｘ＜１９：１２＞の１ビットとプリデコ
ード信号Ｘ＜１１：８＞の１ビットとを受けるＮＡＮＤ
回路５ｎｂと、ＡＮＤ回路５ａからのワード線活性化信
号と対応の前処理回路２からのノーマルロウイネーブル
信号ＮＲＥとプリデコード信号Ｘ＜７：４＞の１ビット
を受けるＡＮＤ回路５ｎａと、ＡＮＤ回路５ｎａの出力
信号がＨレベルのときに導通し、ＮＡＮＤ回路５ｎｂの
出力信号を通過させるトランスファーゲート５ｎｃと、
ロウアドレスイネーブル信号ＲＡＤＥの非活性化時同通
し、高電圧Ｖｐｐをノード５ｎｈへ伝達するＰチャネル
ＭＯＳトランジスタ５ｎｄと、高電圧Ｖｐｐを一方動作
電源電圧として受けて動作し、ノード５ｎｈ上の信号を
反転するＣＭＯＳインバータ５ｎｆと、高電圧Ｖｐｐを
一方動作電源電圧として受けて動作し、インバータ５ｎ
ｆの出力信号を反転してノーマルメインワード線ＺＮＭ
ＷＬを駆動するＣＭＯＳインバータ５ｎｇと、ＣＭＯＳ
インバータ５ｎｆの出力信号がＬレベルのとき導通し、
ノード５ｎｈへ高電圧Ｖｐｐを伝達するＰチャネルＭＯ
Ｓトランジスタ５ｎｅを含む。
【０１３６】スペアメインワード線ドライバ回路５ｓ
は、電源電圧Ｖｃｃを両入力に受けるＮＡＮＤ回路５ｓ
ｂと、ＡＮＤ回路５ａの出力信号とスペアロウイネーブ
ル信号ＳＲＥと電源電圧Ｖｃｃとを受けるＡＮＤ回路５
ｓａと、ＡＮＤ回路５ｓａの出力信号がＨレベルのとき
導通し、ＮＡＮＤ回路５ｓｂの出力信号をノード５ｓｈ
に伝達するトランスファーゲート５ｓｃと、ロウアドレ
スイネーブル信号ＲＡＤＥの非活性化時導通し、ノード
５ｓｈへ高電圧Ｖｐｐを伝達するＰチャネルＭＯＳトラ
ンジスタトランジスタ５ｓｄと、高電圧Ｖｐｐを一方動
作電源電圧として動作し、ノード５ｓｈの信号を反転す
るＣＭＯＳインバータ５ｓｆと、インバータ５ｓｆの出
力信号を反転してスペアメインワード線ＺＳＭＷＬを選
択状態へ駆動するＣＭＯＳインバータ５ｓｇと、インバ
ータ５ｓｆの出力信号がＬレベルのとき導通し、高電圧
Ｖｐｐをノード５ｓｈに伝達するＰチャネルＭＯＳトラ
ンジスタ５ｓｅを含む。
は、電源電圧Ｖｃｃを両入力に受けるＮＡＮＤ回路５ｓ
ｂと、ＡＮＤ回路５ａの出力信号とスペアロウイネーブ
ル信号ＳＲＥと電源電圧Ｖｃｃとを受けるＡＮＤ回路５
ｓａと、ＡＮＤ回路５ｓａの出力信号がＨレベルのとき
導通し、ＮＡＮＤ回路５ｓｂの出力信号をノード５ｓｈ
に伝達するトランスファーゲート５ｓｃと、ロウアドレ
スイネーブル信号ＲＡＤＥの非活性化時導通し、ノード
５ｓｈへ高電圧Ｖｐｐを伝達するＰチャネルＭＯＳトラ
ンジスタトランジスタ５ｓｄと、高電圧Ｖｐｐを一方動
作電源電圧として動作し、ノード５ｓｈの信号を反転す
るＣＭＯＳインバータ５ｓｆと、インバータ５ｓｆの出
力信号を反転してスペアメインワード線ＺＳＭＷＬを選
択状態へ駆動するＣＭＯＳインバータ５ｓｇと、インバ
ータ５ｓｆの出力信号がＬレベルのとき導通し、高電圧
Ｖｐｐをノード５ｓｈに伝達するＰチャネルＭＯＳトラ
ンジスタ５ｓｅを含む。
【０１３７】ＮＡＮＤ回路５ｓｂの両入力に電源電圧Ｖ
ｃｃが与えられているのは、ノーマルメインワード線ド
ライブ回路５ｎにおいてプリデコード信号を受けるＮＡ
ＮＤ回路５ｎｂと同じ負荷条件を実現するためである。
このＮＡＮＤ回路５ｓｂは、常時Ｌレベルの選択状態を
示す信号を出力する。ＡＮＤ回路５ｓａに、電源電圧Ｖ
ｃｃが入力信号として与えられているは、ノーマルメイ
ンワード線ドライブ回路５ｎに含まれるＡＮＤ回路５ｎ
ａのプリデコード信号Ｘ＜７：４＞の１ビットが与えら
れているのと対応させるためである。これらのＡＮＤ回
路５ｓａおよびＮＡＮＤ回路５ｓｂに対し、電源電圧Ｖ
ｃｃを入力信号として与えることにより、ノーマルメイ
ンワード線ドライブ回路５ｎおよびスペアメインワード
線ドライブ回路５ｓの負荷条件を同じとし、スペアメイ
ンワード線選択時およびノーマルメインワード線選択時
における、サブワード線選択タイミングを同じとする。
ｃｃが与えられているのは、ノーマルメインワード線ド
ライブ回路５ｎにおいてプリデコード信号を受けるＮＡ
ＮＤ回路５ｎｂと同じ負荷条件を実現するためである。
このＮＡＮＤ回路５ｓｂは、常時Ｌレベルの選択状態を
示す信号を出力する。ＡＮＤ回路５ｓａに、電源電圧Ｖ
ｃｃが入力信号として与えられているは、ノーマルメイ
ンワード線ドライブ回路５ｎに含まれるＡＮＤ回路５ｎ
ａのプリデコード信号Ｘ＜７：４＞の１ビットが与えら
れているのと対応させるためである。これらのＡＮＤ回
路５ｓａおよびＮＡＮＤ回路５ｓｂに対し、電源電圧Ｖ
ｃｃを入力信号として与えることにより、ノーマルメイ
ンワード線ドライブ回路５ｎおよびスペアメインワード
線ドライブ回路５ｓの負荷条件を同じとし、スペアメイ
ンワード線選択時およびノーマルメインワード線選択時
における、サブワード線選択タイミングを同じとする。
【０１３８】非選択バンクにおいては、ロウアドレスイ
ネーブル信号ＲＡＤＥは、Ｌレベルの非活性状態にあ
り、ＭＯＳトランジスタ５ｎｄおよび５ｓｄがオン状態
にあり、ノード５ｎｈおよび５ｓｈが高電圧Ｖｐｐレベ
ルに充電される。したがって、ノーマルメインワード線
ＺＮＭＷＬおよびスペアメインワード線ＺＳＭＷＬはと
もに高電圧Ｖｐｐレベルに維持され、非選択状態を維持
する。
ネーブル信号ＲＡＤＥは、Ｌレベルの非活性状態にあ
り、ＭＯＳトランジスタ５ｎｄおよび５ｓｄがオン状態
にあり、ノード５ｎｈおよび５ｓｈが高電圧Ｖｐｐレベ
ルに充電される。したがって、ノーマルメインワード線
ＺＮＭＷＬおよびスペアメインワード線ＺＳＭＷＬはと
もに高電圧Ｖｐｐレベルに維持され、非選択状態を維持
する。
【０１３９】選択バンクにおいては、ロウアドレスイネ
ーブル信号ＲＡＤＥが所定のタイミングで活性化されて
Ｈレベルとなり、ＭＯＳトランジスタ５ｎｄおよび５ｓ
ｄがオフ状態となる。非選択メモリセルブロックにおい
ては、ラッチブロック選択信号ＢＳ＿ＬＡＴＣＨがＬレ
ベルであり、ＡＮＤ回路５ａの出力信号はＬレベルを維
持し、応じてＡＮＤ回路５ｎａおよび５ｓａの出力信号
はともにＬレベルとなる。したがって、トランスファー
ゲート５ｎｃおよび５ｓｃはオフ状態を維持する。ＭＯ
Ｓトランジスタ５ｎｄおよび５ｓｄがオフ状態となって
も、ＣＭＯＳインバータ５ｎｆおよび５ｓｆの出力信号
は、Ｌレベルであり、ＭＯＳトランジスタ５ｎｅおよび
５ｓｅがオン状態であり、ノード５ｎｈおよび５ｓｈは
ともに高電圧Ｖｐｐレベルに充電される。したがって、
選択バンクの非選択メモリブロックにおいて、ノード５
ｎｈおよび５ｓｈがフローティング状態となるのが防止
される。
ーブル信号ＲＡＤＥが所定のタイミングで活性化されて
Ｈレベルとなり、ＭＯＳトランジスタ５ｎｄおよび５ｓ
ｄがオフ状態となる。非選択メモリセルブロックにおい
ては、ラッチブロック選択信号ＢＳ＿ＬＡＴＣＨがＬレ
ベルであり、ＡＮＤ回路５ａの出力信号はＬレベルを維
持し、応じてＡＮＤ回路５ｎａおよび５ｓａの出力信号
はともにＬレベルとなる。したがって、トランスファー
ゲート５ｎｃおよび５ｓｃはオフ状態を維持する。ＭＯ
Ｓトランジスタ５ｎｄおよび５ｓｄがオフ状態となって
も、ＣＭＯＳインバータ５ｎｆおよび５ｓｆの出力信号
は、Ｌレベルであり、ＭＯＳトランジスタ５ｎｅおよび
５ｓｅがオン状態であり、ノード５ｎｈおよび５ｓｈは
ともに高電圧Ｖｐｐレベルに充電される。したがって、
選択バンクの非選択メモリブロックにおいて、ノード５
ｎｈおよび５ｓｈがフローティング状態となるのが防止
される。
【０１４０】選択バンクにおいて、対応のメモリサブブ
ロックが選択されたとき、ラッチブロック選択信号ＢＳ
＿ＬＡＴＣＨがＨレベルとなり、ＡＮＤ回路５ａの出力
信号が、ワード線活性化信号ＲＸＴの活性化に応じて活
性状態へ駆動される。正常なメモリセル行がアクセスさ
れる場合には、ノーマルロウイネーブル信号ＮＲＥがＨ
レベルとなり、またスペアロウイネーブル信号ＳＲＥが
Ｌレベルとなる。対応のノーマルメインワード線ＺＮＭ
ＷＬがアドレス指定されている場合には、ＮＡＮＤ回路
５ｎｂの出力信号がＬレベルとなり、またＡＮＤ回路５
ｎａの出力信号がＨレベルとなり、ノード５ｎｈはＬレ
ベルとなり、ノーマルメインワード線ＺＮＭＷＬが接地
電圧レベルへ駆動される。
ロックが選択されたとき、ラッチブロック選択信号ＢＳ
＿ＬＡＴＣＨがＨレベルとなり、ＡＮＤ回路５ａの出力
信号が、ワード線活性化信号ＲＸＴの活性化に応じて活
性状態へ駆動される。正常なメモリセル行がアクセスさ
れる場合には、ノーマルロウイネーブル信号ＮＲＥがＨ
レベルとなり、またスペアロウイネーブル信号ＳＲＥが
Ｌレベルとなる。対応のノーマルメインワード線ＺＮＭ
ＷＬがアドレス指定されている場合には、ＮＡＮＤ回路
５ｎｂの出力信号がＬレベルとなり、またＡＮＤ回路５
ｎａの出力信号がＨレベルとなり、ノード５ｎｈはＬレ
ベルとなり、ノーマルメインワード線ＺＮＭＷＬが接地
電圧レベルへ駆動される。
【０１４１】この状態においては、ＣＭＯＳインバータ
５ｎｆの出力信号が高電圧ＶｐｐレベルのＨレベルとな
り、ＭＯＳトランジスタ５ｎｅはオフ状態となり、ノー
ド５ｎｈは確実に、接地電圧レベルにＮＡＮＤ回路５ｎ
ｂにより保持される。ノーマルメインワード線ＺＮＭＷ
Ｌが非選択のときには、ＮＡＮＤ回路５ｎａの出力信号
がＬレベルとなるか、またはＮＡＮＤ回路５ｎｂの出力
信号がＨレベルとなる。ＡＮＤ回路５ｎａの出力信号が
ＨレベルでありかつＮＡＮＤ回路５ｎｂの出力信号がＨ
レベルのときには、ノード５ｎｈは、ＭＯＳトランジス
タ５ｎｅにより高電圧Ｖｐｐレベルに維持される。トラ
ンスファーゲート５ｎｃのコントロールゲートへは、電
源電圧Ｖｃｃレベルの電圧が伝達されており、高電圧Ｖ
ｐｐが、ＮＡＮＤ回路５ｎｂに対し悪影響を及ぼすのは
防止される。ＡＮＤ回路５ｎａの出力信号がＬレベルの
ときには、プリチャージ状態と同じであり、ＮＡＮＤ回
路５ｎｂの出力信号は伝達されず、ノード５ｎｈは、Ｍ
ＯＳトランジスタ５ｎｅにより高電圧Ｖｐｐレベルに維
持される。
５ｎｆの出力信号が高電圧ＶｐｐレベルのＨレベルとな
り、ＭＯＳトランジスタ５ｎｅはオフ状態となり、ノー
ド５ｎｈは確実に、接地電圧レベルにＮＡＮＤ回路５ｎ
ｂにより保持される。ノーマルメインワード線ＺＮＭＷ
Ｌが非選択のときには、ＮＡＮＤ回路５ｎａの出力信号
がＬレベルとなるか、またはＮＡＮＤ回路５ｎｂの出力
信号がＨレベルとなる。ＡＮＤ回路５ｎａの出力信号が
ＨレベルでありかつＮＡＮＤ回路５ｎｂの出力信号がＨ
レベルのときには、ノード５ｎｈは、ＭＯＳトランジス
タ５ｎｅにより高電圧Ｖｐｐレベルに維持される。トラ
ンスファーゲート５ｎｃのコントロールゲートへは、電
源電圧Ｖｃｃレベルの電圧が伝達されており、高電圧Ｖ
ｐｐが、ＮＡＮＤ回路５ｎｂに対し悪影響を及ぼすのは
防止される。ＡＮＤ回路５ｎａの出力信号がＬレベルの
ときには、プリチャージ状態と同じであり、ＮＡＮＤ回
路５ｎｂの出力信号は伝達されず、ノード５ｎｈは、Ｍ
ＯＳトランジスタ５ｎｅにより高電圧Ｖｐｐレベルに維
持される。
【０１４２】不良ビットアドレスが指定されたときに
は、スペアロウイネーブル信号ＳＲＥがＨレベルとな
り、応じてトランスファーゲート５ｓｃがオン状態とな
り、ノード５ｓｈが接地電圧レベルへＮＡＮＤ回路５ｓ
ｂにより駆動され、応じてスペアメインワード線ＺＳＭ
ＷＬが、接地電圧レベルの選択状態へ駆動される。
は、スペアロウイネーブル信号ＳＲＥがＨレベルとな
り、応じてトランスファーゲート５ｓｃがオン状態とな
り、ノード５ｓｈが接地電圧レベルへＮＡＮＤ回路５ｓ
ｂにより駆動され、応じてスペアメインワード線ＺＳＭ
ＷＬが、接地電圧レベルの選択状態へ駆動される。
【０１４３】このロウデコーダ５は、前処理回路に近接
して配置されており、プリデコード信号Ｘ＜１９：４＞
は、短い距離を伝達されるだけであり、プリデコード信
号確定後、速いタイミングで、デコード動作を行なって
スペアまたはノーマルのメインワード線を選択状態へ駆
動することができる。
して配置されており、プリデコード信号Ｘ＜１９：４＞
は、短い距離を伝達されるだけであり、プリデコード信
号確定後、速いタイミングで、デコード動作を行なって
スペアまたはノーマルのメインワード線を選択状態へ駆
動することができる。
【０１４４】［サブデコード信号ドライバの構成］図１
３は、ロウデコーダ５内に配置されるサブデコード信号
ドライバの構成の一例を示す図である。図１３におい
て、サブデコード信号ドライバは、対応の前処理回路か
ら与えられる周辺電源電圧レベルのサブデコードファー
スト信号ＳＤ＿Ｆを高電圧Ｖｐｐレベルの振幅を有する
信号に変換するレベル変換回路３０と、高電圧Ｖｐｐを
一方動作電源電圧として受け、レベル変換回路３０の出
力信号を反転するＣＭＯＳインバータ３２と、高電圧Ｖ
ｐｐを一方動作電源電圧として動作し、ＣＭＯＳインバ
ータ３２の出力信号を反転してサブデコード信号ＳＤを
生成するインバータ３４と、アレイ電源電圧Ｖｃｃａを
一方動作電源電圧として受け、インバータ３４からのデ
コード信号ＳＤを反転して補のサブデコード信号／ＳＤ
を生成するインバータ３６を含む。
３は、ロウデコーダ５内に配置されるサブデコード信号
ドライバの構成の一例を示す図である。図１３におい
て、サブデコード信号ドライバは、対応の前処理回路か
ら与えられる周辺電源電圧レベルのサブデコードファー
スト信号ＳＤ＿Ｆを高電圧Ｖｐｐレベルの振幅を有する
信号に変換するレベル変換回路３０と、高電圧Ｖｐｐを
一方動作電源電圧として受け、レベル変換回路３０の出
力信号を反転するＣＭＯＳインバータ３２と、高電圧Ｖ
ｐｐを一方動作電源電圧として動作し、ＣＭＯＳインバ
ータ３２の出力信号を反転してサブデコード信号ＳＤを
生成するインバータ３４と、アレイ電源電圧Ｖｃｃａを
一方動作電源電圧として受け、インバータ３４からのデ
コード信号ＳＤを反転して補のサブデコード信号／ＳＤ
を生成するインバータ３６を含む。
【０１４５】サブデコードファースト信号ＳＤ＿Ｆは、
４ビットのサブデコードファースト信号ＤＳ＿Ｆ＜３：
０＞のうちの１ビットの信号であり、これらのサブデコ
ードファースト信号の各ビットに対応して、図１３に示
すサブデコード信号ドライバが配置される。図３２に示
す従来の階層ワード線構成と同様、１つのメインワード
線（スペア／ノーマルメインワード線）に対し４本のサ
ブワード線（ノーマル／スペアサブワード線）が配置さ
れており、１つのサブワード線が、サブデコード信号に
より指定される。このサブデコード信号ＳＤ＿Ｆは、図
９に示すように、既にブロック選択信号ＢＳとの組合せ
で生成されており、選択メモリサブブロックに対しての
み、サブデコードファースト信号ＳＤ＿Ｆが、プリデコ
ード信号Ｘ＜３：０＞に従って駆動される。相補のサブ
デコード信号ＳＤおよび／ＳＤが用いられるのは、以下
に説明するサブワード線ドライバが、サブデコード信号
ＳＤおよび／ＳＤ両者を必要とする構成となっているた
めである。
４ビットのサブデコードファースト信号ＤＳ＿Ｆ＜３：
０＞のうちの１ビットの信号であり、これらのサブデコ
ードファースト信号の各ビットに対応して、図１３に示
すサブデコード信号ドライバが配置される。図３２に示
す従来の階層ワード線構成と同様、１つのメインワード
線（スペア／ノーマルメインワード線）に対し４本のサ
ブワード線（ノーマル／スペアサブワード線）が配置さ
れており、１つのサブワード線が、サブデコード信号に
より指定される。このサブデコード信号ＳＤ＿Ｆは、図
９に示すように、既にブロック選択信号ＢＳとの組合せ
で生成されており、選択メモリサブブロックに対しての
み、サブデコードファースト信号ＳＤ＿Ｆが、プリデコ
ード信号Ｘ＜３：０＞に従って駆動される。相補のサブ
デコード信号ＳＤおよび／ＳＤが用いられるのは、以下
に説明するサブワード線ドライバが、サブデコード信号
ＳＤおよび／ＳＤ両者を必要とする構成となっているた
めである。
【０１４６】サブデコードファースト信号ＳＤ＿ＦがＨ
レベルのとき、レベル変換回路３０の出力信号が高電圧
Ｖｐｐレベルになり、一方、サブデコードファースト信
号ＳＤ＿Ｆが、Ｌレベルのときには、レベル変換回路３
０の出力信号は接地電圧レベルのＬレベルとなる。した
がって、サブデコード信号ＳＤは、選択状態のときには
高電圧Ｖｐｐレベル、非選択状態時においては接地電圧
レベルとなる。補のサブデコード信号／ＳＤは、対応の
サブワード線が選択されるときには、接地電圧レベルの
Ｌレベルとなり、対応のサブワード線が非選択状態のと
きには、アレイ電源電圧ＶｃｃレベルのＨレベルとな
る。補のサブデコード信号／ＳＤの振幅がアレイ電源電
圧Ｖｃｃａレベルにされているのは、非選択サブワード
線を単に接地電圧レベルに駆動するためにこの補のサブ
デコード信号／ＳＤが用いられているだけであり、補の
サブデコード信号／ＳＤは、高電圧Ｖｐｐを通過させる
ためには用いられないためである。このサブデコード信
号ドライバは、対応のメモリセルブロック内に設けられ
るサブワード線ドライバへサブデコード信号ＳＤおよび
／ＳＤを伝達する。
レベルのとき、レベル変換回路３０の出力信号が高電圧
Ｖｐｐレベルになり、一方、サブデコードファースト信
号ＳＤ＿Ｆが、Ｌレベルのときには、レベル変換回路３
０の出力信号は接地電圧レベルのＬレベルとなる。した
がって、サブデコード信号ＳＤは、選択状態のときには
高電圧Ｖｐｐレベル、非選択状態時においては接地電圧
レベルとなる。補のサブデコード信号／ＳＤは、対応の
サブワード線が選択されるときには、接地電圧レベルの
Ｌレベルとなり、対応のサブワード線が非選択状態のと
きには、アレイ電源電圧ＶｃｃレベルのＨレベルとな
る。補のサブデコード信号／ＳＤの振幅がアレイ電源電
圧Ｖｃｃａレベルにされているのは、非選択サブワード
線を単に接地電圧レベルに駆動するためにこの補のサブ
デコード信号／ＳＤが用いられているだけであり、補の
サブデコード信号／ＳＤは、高電圧Ｖｐｐを通過させる
ためには用いられないためである。このサブデコード信
号ドライバは、対応のメモリセルブロック内に設けられ
るサブワード線ドライバへサブデコード信号ＳＤおよび
／ＳＤを伝達する。
【０１４７】［メモリアレイ部の構成］図１４は、メモ
リアレイ部の構成を概略的に示す図である。図１４にお
いて、１つのメモリセルＭＣに対応して配置されるサブ
ワード線ＳＷＬおよびビット線対ＢＬ，／ＢＬと関連の
周辺回路を代表的に示す。メモリセルＭＣは、セルプレ
ート電圧Ｖｃｐを一方電極に受けて情報を記憶するメモ
リキャパシタＭＳと、サブワード線ＳＷＬ上の信号電位
に応答して導通し、メモリキャパシタＭＳを対応のビッ
ト線ＢＬに読出すメモリトランジスタＭＴを含む。サブ
ワード線ＳＷＬとビット線ＢＬおよび／ＢＬの一方との
交差部にメモリセルＭＣが配置される。
リアレイ部の構成を概略的に示す図である。図１４にお
いて、１つのメモリセルＭＣに対応して配置されるサブ
ワード線ＳＷＬおよびビット線対ＢＬ，／ＢＬと関連の
周辺回路を代表的に示す。メモリセルＭＣは、セルプレ
ート電圧Ｖｃｐを一方電極に受けて情報を記憶するメモ
リキャパシタＭＳと、サブワード線ＳＷＬ上の信号電位
に応答して導通し、メモリキャパシタＭＳを対応のビッ
ト線ＢＬに読出すメモリトランジスタＭＴを含む。サブ
ワード線ＳＷＬとビット線ＢＬおよび／ＢＬの一方との
交差部にメモリセルＭＣが配置される。
【０１４８】サブワード線ＳＷＬに対しては、メインワ
ード線ＺＭＷＬ上の信号電位に応答してサブワード線Ｓ
ＷＬを選択または非選択状態へ駆動するサブワード線ド
ライバＳＷＤが配置される。このサブワード線ドライバ
ＳＷＤおよびメモリセルＭＣの構成は、ノーマルメモリ
セル行およびスペアメモリセル行について同じであり、
図１４においては、総称的に、メインワード線ＺＭＷＬ
およびサブワード線ＳＷＬを示す。メインワード線ＺＭ
ＷＬは、ノーマルメインワード線ＺＮＭＷＬおよびスペ
アメインワード線ＺＳＭＷＬを代表的に示し、またサブ
ワード線ＳＷＬは、ノーマルサブワード線ＮＳＷＬおよ
びスペアサブワード線ＳＷＬを代表的に示す。
ード線ＺＭＷＬ上の信号電位に応答してサブワード線Ｓ
ＷＬを選択または非選択状態へ駆動するサブワード線ド
ライバＳＷＤが配置される。このサブワード線ドライバ
ＳＷＤおよびメモリセルＭＣの構成は、ノーマルメモリ
セル行およびスペアメモリセル行について同じであり、
図１４においては、総称的に、メインワード線ＺＭＷＬ
およびサブワード線ＳＷＬを示す。メインワード線ＺＭ
ＷＬは、ノーマルメインワード線ＺＮＭＷＬおよびスペ
アメインワード線ＺＳＭＷＬを代表的に示し、またサブ
ワード線ＳＷＬは、ノーマルサブワード線ＮＳＷＬおよ
びスペアサブワード線ＳＷＬを代表的に示す。
【０１４９】サブワード線ドライバＳＷＤは、メインワ
ード線ＺＭＷＬ上の信号電位がＬレベルのとき、サブデ
コード信号ＳＤをサブワード線ＳＷＬに伝達するＰチャ
ネルＭＯＳトランジスタＱａと、メインワード線ＺＭＷ
Ｌ上の信号電位がＨレベルのとき導通し、サブワード線
ＳＷＬを接地電圧レベルに駆動するＮチャネルＭＯＳト
ランジスタＱｂと、補のサブデコード信号／ＳＤに応答
して選択的に導通し、サブワード線ＳＷＬを接地電圧レ
ベルに駆動するＮチャネルＭＯＳトランジスタＱｃを含
む。
ード線ＺＭＷＬ上の信号電位がＬレベルのとき、サブデ
コード信号ＳＤをサブワード線ＳＷＬに伝達するＰチャ
ネルＭＯＳトランジスタＱａと、メインワード線ＺＭＷ
Ｌ上の信号電位がＨレベルのとき導通し、サブワード線
ＳＷＬを接地電圧レベルに駆動するＮチャネルＭＯＳト
ランジスタＱｂと、補のサブデコード信号／ＳＤに応答
して選択的に導通し、サブワード線ＳＷＬを接地電圧レ
ベルに駆動するＮチャネルＭＯＳトランジスタＱｃを含
む。
【０１５０】このサブワード線ドライバＳＷＤにおい
て、メインワード線ＺＭＷＬ上の信号電位がＨレベルの
非選択状態のときには、ＭＯＳトランジスタＱａはオフ
状態、ＭＯＳトランジスタＱｂがオン状態となり、サブ
ワード線ＳＷＬは接地電圧レベルに維持される。
て、メインワード線ＺＭＷＬ上の信号電位がＨレベルの
非選択状態のときには、ＭＯＳトランジスタＱａはオフ
状態、ＭＯＳトランジスタＱｂがオン状態となり、サブ
ワード線ＳＷＬは接地電圧レベルに維持される。
【０１５１】メインワード線ＺＭＷＬ上の信号電位がＬ
レベルとなると、ＭＯＳトランジスタＱｂがオフ状態と
なる。サブデコード信号ＳＤが高電圧Ｖｐｐレベルのと
きには、ＭＯＳトランジスタＱａが導通し、サブワード
線ＳＷＬ上に高電圧Ｖｐｐレベルのサブデコード信号Ｓ
Ｄを伝達する。このときには、補のサブデコード信号／
ＳＤは接地電圧レベルであり、ＭＯＳトランジスタＱｃ
はオフ状態にあり、サブワード線ＳＷＬは、確実に、高
電圧Ｖｐｐレベルに駆動される。一方、メインワード線
ＺＭＷＬがＬレベルでありかつサブデコード信号ＳＤも
Ｌレベルのときには、ＭＯＳトランジスタＱａはソース
およびゲートが同じ電圧レベルとなり、オフ状態とな
る。このときには、補のサブデコード信号／ＳＤがＨレ
ベル（アレイ電源電圧Ｖｃｃａレベル）であり、サブワ
ード線ＳＷＬは、接地電圧レベルに保持される。この補
のサブデコード信号／ＳＤは、単にサブワード線ＳＷＬ
を、接地電圧レベルに維持するために利用されるだけで
あり、何ら高電圧Ｖｐｐレベルの振幅を有する必要はな
く、安定なアレイ電源電圧Ｖｃｃａを用いて補のサブデ
コード信号／ＳＤが形成される。
レベルとなると、ＭＯＳトランジスタＱｂがオフ状態と
なる。サブデコード信号ＳＤが高電圧Ｖｐｐレベルのと
きには、ＭＯＳトランジスタＱａが導通し、サブワード
線ＳＷＬ上に高電圧Ｖｐｐレベルのサブデコード信号Ｓ
Ｄを伝達する。このときには、補のサブデコード信号／
ＳＤは接地電圧レベルであり、ＭＯＳトランジスタＱｃ
はオフ状態にあり、サブワード線ＳＷＬは、確実に、高
電圧Ｖｐｐレベルに駆動される。一方、メインワード線
ＺＭＷＬがＬレベルでありかつサブデコード信号ＳＤも
Ｌレベルのときには、ＭＯＳトランジスタＱａはソース
およびゲートが同じ電圧レベルとなり、オフ状態とな
る。このときには、補のサブデコード信号／ＳＤがＨレ
ベル（アレイ電源電圧Ｖｃｃａレベル）であり、サブワ
ード線ＳＷＬは、接地電圧レベルに保持される。この補
のサブデコード信号／ＳＤは、単にサブワード線ＳＷＬ
を、接地電圧レベルに維持するために利用されるだけで
あり、何ら高電圧Ｖｐｐレベルの振幅を有する必要はな
く、安定なアレイ電源電圧Ｖｃｃａを用いて補のサブデ
コード信号／ＳＤが形成される。
【０１５２】ビット線ＢＬおよび／ＢＬに対しては、ビ
ット線分離指示信号ＢＩＬ１に応答して選択的に導通す
るビット線分離ゲートＢＴＧ１と、ビット線分離ゲート
ＢＴＧ１を介してビット線ＢＬおよび／ＢＬにそれぞれ
接続されるセンスアンプ回路ＳＡおよびビット線イコラ
イズ回路ＢＬＥＱと、ビット線分離指示信号ＢＩＬ２に
応答して選択的に導通し、センスアンプ回路ＳＡおよび
ビット線イコライズ回路ＢＬＥＱを図示しない他方のメ
モリセルブロックのビット線対に接続するビット線分離
ゲートＢＴＧ２が設けられる。
ット線分離指示信号ＢＩＬ１に応答して選択的に導通す
るビット線分離ゲートＢＴＧ１と、ビット線分離ゲート
ＢＴＧ１を介してビット線ＢＬおよび／ＢＬにそれぞれ
接続されるセンスアンプ回路ＳＡおよびビット線イコラ
イズ回路ＢＬＥＱと、ビット線分離指示信号ＢＩＬ２に
応答して選択的に導通し、センスアンプ回路ＳＡおよび
ビット線イコライズ回路ＢＬＥＱを図示しない他方のメ
モリセルブロックのビット線対に接続するビット線分離
ゲートＢＴＧ２が設けられる。
【０１５３】ビット線分離ゲートＢＴＧ１、センスアン
プ回路ＳＡ、ビット線イコライズ回路ＢＬＥＱおよびビ
ット線分離ゲートＢＴＧ２に対してそれぞれ、ＢＩＬ制
御回路４０、ＳＡ制御回路４１、ＢＬＥＱ制御回路４
２、およびＢＩＬ制御回路４３が設けられる。ＢＩＬ制
御回路４０および４３には、それぞれラッチブロック選
択信号ＢＳ＿ＬＡＴＣＨ２およびＢＳ＿ＬＡＴＣＨ１が
与えられる。ＳＡ制御回路４１およびＢＬＥＱ制御回路
４２には、ラッチブロック選択信号ＢＳ＿ＬＡＴＣＨ２
およびＢＳ＿ＬＡＴＣＨ１がともに与えられる。
プ回路ＳＡ、ビット線イコライズ回路ＢＬＥＱおよびビ
ット線分離ゲートＢＴＧ２に対してそれぞれ、ＢＩＬ制
御回路４０、ＳＡ制御回路４１、ＢＬＥＱ制御回路４
２、およびＢＩＬ制御回路４３が設けられる。ＢＩＬ制
御回路４０および４３には、それぞれラッチブロック選
択信号ＢＳ＿ＬＡＴＣＨ２およびＢＳ＿ＬＡＴＣＨ１が
与えられる。ＳＡ制御回路４１およびＢＬＥＱ制御回路
４２には、ラッチブロック選択信号ＢＳ＿ＬＡＴＣＨ２
およびＢＳ＿ＬＡＴＣＨ１がともに与えられる。
【０１５４】ビット線分離ゲートＢＴＧ１は、選択サブ
ワード線ＳＷＬを含むときには、導通状態となり、一
方、図示しない隣接メモリサブブロックのサブワード線
が選択されるときには、ビット線分離ゲートＢＴＧ１は
非導通状態となる。またビット線分離ゲートＢＴＧ２
は、この図１４に示すメインワード線ＺＭＷＬおよびサ
ブワード線ＳＷＬが選択状態のときには、オフ状態とな
る。センスアンプ回路ＳＡは、隣接メモリサブブロック
により共有されており、このビット線分離ゲートＢＴＧ
１およびＢＴＧ２を介して接続されるメモリサブブロッ
クの一方が選択状態のときには活性化される。ビット線
イコライズ回路ＢＬＥＱも、同様、ビット線分離ゲート
ＢＴＧ１およびＢＴＨ２に接続されるメモリサブブロッ
クの一方が選択される時には、非活性状態となる。
ワード線ＳＷＬを含むときには、導通状態となり、一
方、図示しない隣接メモリサブブロックのサブワード線
が選択されるときには、ビット線分離ゲートＢＴＧ１は
非導通状態となる。またビット線分離ゲートＢＴＧ２
は、この図１４に示すメインワード線ＺＭＷＬおよびサ
ブワード線ＳＷＬが選択状態のときには、オフ状態とな
る。センスアンプ回路ＳＡは、隣接メモリサブブロック
により共有されており、このビット線分離ゲートＢＴＧ
１およびＢＴＧ２を介して接続されるメモリサブブロッ
クの一方が選択状態のときには活性化される。ビット線
イコライズ回路ＢＬＥＱも、同様、ビット線分離ゲート
ＢＴＧ１およびＢＴＨ２に接続されるメモリサブブロッ
クの一方が選択される時には、非活性状態となる。
【０１５５】ただし、このセンスアンプ回路ＳＡおよび
ビット線イコライズ回路ＢＬＥＱが隣接するメモリサブ
ブロックにより共有されるいわゆるシェアードセンスア
ンプ構成は、同一バンク内においてのみである。隣接メ
モリサブブロックが異なるバンクに属する場合には、セ
ンスアンプ回路はメモリサブブロックそれぞれに対応し
て配置される。
ビット線イコライズ回路ＢＬＥＱが隣接するメモリサブ
ブロックにより共有されるいわゆるシェアードセンスア
ンプ構成は、同一バンク内においてのみである。隣接メ
モリサブブロックが異なるバンクに属する場合には、セ
ンスアンプ回路はメモリサブブロックそれぞれに対応し
て配置される。
【０１５６】［メモリサブブロックの構成］図１５は、
１つのメモリサブブロックＭＳＢの構成を概略的に示す
図である。図１５において、メモリサブブロックＭＳＢ
は、行方向に沿って複数のメモリサブアレイＭＳＡに分
割される。行方向において隣接するメモリサブアレイの
間にサブワードドライバ帯ＳＷＤＢが配置される。この
サブワードドライバ帯ＳＷＤＢに、各サブワード線ＳＷ
Ｌに対応して、図１４に示すサブワード線ドライバＳＷ
Ｄが配置される。メインワード線ＺＭＷＬは、このメモ
リサブブロックＭＳＢに含まれるメモリサブアレイＭＳ
Ａに共通に行方向に延在して配置される。サブワード線
ＳＷＬは、メモリサブアレイＭＳＡ内において行方向に
延在して配置され、対応のメモリサブアレイＭＳＡ内の
１行のメモリセルＭＣに接続する。メモリサブブロック
ＭＳＢの列方向についての両側にはセンスアンプバンド
ＳＡＢが配置され、これらのセンスアンプバンドＳＡＢ
には、それぞれメモリサブアレイＭＳＡの列に対応して
センスアンプ回路が配置される。このメモリサブブロッ
クＭＳＢの両側のセンスアンプ帯ＳＡＢにおいて、１つ
置きに交互にセンスアンプ回路が配置されもよい。この
メモリサブブロックＭＳＢに隣接するメモリサブブロッ
クが異なるバンクの場合には、センスアンプバンドＳＡ
Ｂは、このメモリサブブロックＭＳＢのみにより使用さ
れ、非共有型センスアンプ配置となる。
１つのメモリサブブロックＭＳＢの構成を概略的に示す
図である。図１５において、メモリサブブロックＭＳＢ
は、行方向に沿って複数のメモリサブアレイＭＳＡに分
割される。行方向において隣接するメモリサブアレイの
間にサブワードドライバ帯ＳＷＤＢが配置される。この
サブワードドライバ帯ＳＷＤＢに、各サブワード線ＳＷ
Ｌに対応して、図１４に示すサブワード線ドライバＳＷ
Ｄが配置される。メインワード線ＺＭＷＬは、このメモ
リサブブロックＭＳＢに含まれるメモリサブアレイＭＳ
Ａに共通に行方向に延在して配置される。サブワード線
ＳＷＬは、メモリサブアレイＭＳＡ内において行方向に
延在して配置され、対応のメモリサブアレイＭＳＡ内の
１行のメモリセルＭＣに接続する。メモリサブブロック
ＭＳＢの列方向についての両側にはセンスアンプバンド
ＳＡＢが配置され、これらのセンスアンプバンドＳＡＢ
には、それぞれメモリサブアレイＭＳＡの列に対応して
センスアンプ回路が配置される。このメモリサブブロッ
クＭＳＢの両側のセンスアンプ帯ＳＡＢにおいて、１つ
置きに交互にセンスアンプ回路が配置されもよい。この
メモリサブブロックＭＳＢに隣接するメモリサブブロッ
クが異なるバンクの場合には、センスアンプバンドＳＡ
Ｂは、このメモリサブブロックＭＳＢのみにより使用さ
れ、非共有型センスアンプ配置となる。
【０１５７】［変更例］図１６は、この発明の実施の形
態１の変更例の構成を概略的に示す図である。図１６に
おいて、メモリマットＭＭ１およびＭＭ２が、それぞ
れ、複数のバンクＢ♯０−Ｂ♯ｎに分割される。これら
のバンクＢ♯０−Ｂ♯ｎの各々は、対応のメモリアレイ
内の複数のメモリサブブロックを有する。メモリマット
ＭＭ１およびＭＭ２に対し、中央のロウ系制御回路１か
らのバンク共通信号（ブロック選択信号ＢＳ、内部クロ
ック信号ＣＬＫＲ、およびロウアドレス信号ＲＡ）がバ
ンク共通信号バス６を介して伝達される。バンクＢ♯０
−Ｂ♯ｎそれぞれに対しては、中央ロウ系制御回路１か
ら、バンク別信号が、バンク別信号バス９を介して伝達
される。
態１の変更例の構成を概略的に示す図である。図１６に
おいて、メモリマットＭＭ１およびＭＭ２が、それぞ
れ、複数のバンクＢ♯０−Ｂ♯ｎに分割される。これら
のバンクＢ♯０−Ｂ♯ｎの各々は、対応のメモリアレイ
内の複数のメモリサブブロックを有する。メモリマット
ＭＭ１およびＭＭ２に対し、中央のロウ系制御回路１か
らのバンク共通信号（ブロック選択信号ＢＳ、内部クロ
ック信号ＣＬＫＲ、およびロウアドレス信号ＲＡ）がバ
ンク共通信号バス６を介して伝達される。バンクＢ♯０
−Ｂ♯ｎそれぞれに対しては、中央ロウ系制御回路１か
ら、バンク別信号が、バンク別信号バス９を介して伝達
される。
【０１５８】したがってメモリマットＭＭ１およびＭＭ
２においてバンクＢ♯０−Ｂ♯ｎの数が増加しても、バ
ンク共通信号バス６を介して伝達される信号の数は変化
せず一定であり、バンク別信号バス９上に伝達される制
御信号（ロウ系動作制御信号）の数はバンクの数に応じ
て増加するだけであり、その数はアドレス信号ビットを
バンク個々に与える構成に比べて極めて少ない。したが
って、バンクＢ♯０−Ｂ♯ｎの数が増加しても、何らこ
の信号配線占有面積を増加させることなく容易に対応す
ることができる。またバンク拡張時においても、バンク
共通信号は固定であり、中央のロウ系制御回路１におい
て、個々のバンク別にロウ系動作制御信号を発生するバ
ンク制御回路の数が増加するだけである。これにより容
易にバンク数の増加に対応することができる。またこれ
らの制御信号の配線も、メモリマットＭＭ１およびＭＭ
２の一方側に設けられた中央のロウ系制御回路１から一
方方向に沿って各信号を伝達しているだけであり、配線
レイアウトを大幅に変更する必要がなく、容易にバンク
拡張に対応することができる。
２においてバンクＢ♯０−Ｂ♯ｎの数が増加しても、バ
ンク共通信号バス６を介して伝達される信号の数は変化
せず一定であり、バンク別信号バス９上に伝達される制
御信号（ロウ系動作制御信号）の数はバンクの数に応じ
て増加するだけであり、その数はアドレス信号ビットを
バンク個々に与える構成に比べて極めて少ない。したが
って、バンクＢ♯０−Ｂ♯ｎの数が増加しても、何らこ
の信号配線占有面積を増加させることなく容易に対応す
ることができる。またバンク拡張時においても、バンク
共通信号は固定であり、中央のロウ系制御回路１におい
て、個々のバンク別にロウ系動作制御信号を発生するバ
ンク制御回路の数が増加するだけである。これにより容
易にバンク数の増加に対応することができる。またこれ
らの制御信号の配線も、メモリマットＭＭ１およびＭＭ
２の一方側に設けられた中央のロウ系制御回路１から一
方方向に沿って各信号を伝達しているだけであり、配線
レイアウトを大幅に変更する必要がなく、容易にバンク
拡張に対応することができる。
【０１５９】以上のように、この発明の実施の形態１に
従えば、外部からのロウアドレス信号をクロック信号と
非同期でメモリマットの各メモリサブブロックに伝達
し、メモリサブブロックそれぞれにおいて内部クロック
信号に同期してラッチして、内部動作を開始しているた
め、アドレス信号のセットアップ時間を利用してアドレ
ス信号を伝搬させることができ、高速動作が可能とな
る。また、スペア判定を、このクロック信号と非同期で
伝達されたアドレス信号に従って行なうことにより、ア
ドレスセットアップ時間を利用してスペア判定を行なう
ことができ、ワード線選択時スペア判定結果は既に確定
しており、高速でワード線を選択状態へ駆動することが
でき、ロウアクセス時間を短縮することができる。
従えば、外部からのロウアドレス信号をクロック信号と
非同期でメモリマットの各メモリサブブロックに伝達
し、メモリサブブロックそれぞれにおいて内部クロック
信号に同期してラッチして、内部動作を開始しているた
め、アドレス信号のセットアップ時間を利用してアドレ
ス信号を伝搬させることができ、高速動作が可能とな
る。また、スペア判定を、このクロック信号と非同期で
伝達されたアドレス信号に従って行なうことにより、ア
ドレスセットアップ時間を利用してスペア判定を行なう
ことができ、ワード線選択時スペア判定結果は既に確定
しており、高速でワード線を選択状態へ駆動することが
でき、ロウアクセス時間を短縮することができる。
【０１６０】また、複数のバンクに共通に、内部クロッ
ク信号、ブロック選択信号およびロウアドレスを伝達す
ることにより、バンク拡張時においてもバンク共通信号
の配線レイアウトは変更する必要はなく、容易にバンク
拡張に対応することができる。
ク信号、ブロック選択信号およびロウアドレスを伝達す
ることにより、バンク拡張時においてもバンク共通信号
の配線レイアウトは変更する必要はなく、容易にバンク
拡張に対応することができる。
【０１６１】また、ブロックおよびサブブロックを特定
するブロック選択信号は、中央のロウ系制御回路におい
てバンクアドレスに従って生成し、クロック信号の１サ
イクル時間保持するように構成しているため、各メモリ
サブブロックにおいて正確に選択ブロックを選択状態へ
駆動することができ（タイミングマージンを十分にとれ
る）、バンク共通にブロック選択信号を伝達しても、正
確に、選択バンクにおいて選択メモリサブブロックを選
択状態に駆動することができる。
するブロック選択信号は、中央のロウ系制御回路におい
てバンクアドレスに従って生成し、クロック信号の１サ
イクル時間保持するように構成しているため、各メモリ
サブブロックにおいて正確に選択ブロックを選択状態へ
駆動することができ（タイミングマージンを十分にとれ
る）、バンク共通にブロック選択信号を伝達しても、正
確に、選択バンクにおいて選択メモリサブブロックを選
択状態に駆動することができる。
【０１６２】［実施の形態２］図１７は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を示す図
であり、図１７においては、中央のロウ系制御回路１の
リフレッシュに関連する部分の構成を示す。図１７にお
いて、中央のロウ系制御回路１は、セルフリフレッシュ
指示コマンドＳＲＦｉｎの活性化に応答してセットされ
かつセルフリフレッシュ解除コマンドＳＲＦｏｕｔの活
性化に応答してリセットされるセット／リセットフリッ
プフロップ５０と、セット／リセットフリップフロップ
５０からのセルフリフレッシュ活性化信号ＳＲＦＡＣＴ
の活性化時起動され、所定の間隔（たとえば１６μｓ）
でリフレッシュ要求信号φｒｅｑを生成するセルフリフ
レッシュタイマ回路５１と、セルフリフレッシュタイマ
回路５１からのカウントアップ指示信号φｃｔとオート
リフレッシュ指示コマンド印可時活性化されるオートリ
フレッシュ活性化信号ＡＲＦＡＣＴとを受けるＯＲ回路
６０からのアドレスカウント信号に従ってカウント動作
を行ない、リフレッシュアドレスを発生するリフレッシ
ュアドレスカウンタ回路５２と、リフレッシュアドレス
カウンタ回路５２の下位９ビットカウント値と外部から
のロウアドレス信号ｅｘｔＲＡ＜８：０＞の一方を選択
するマルチプレクサ５３と、リフレッシュアドレスカウ
ンタ回路５２の上位３ビットのカウント値とブロックデ
コード回路１３の出力するブロック選択信号の一方を選
択するマルチプレクサ５４と、リフレッシュ要求信号φ
ｒｅｑおよび外部クロック信号ｅｘｔＣＬＫに従って内
部クロック信号ＣＬＫＲを生成するＯＲ回路５６と、内
部クロック信号ＣＬＫＲの立上がりに応答してマルチプ
レクサ５４の出力信号をラッチし８ビットのブロック選
択信号ＢＳ＜７：０＞を生成するブロックラッチ回路１
２と、リフレッシュ要求信号φｒｅｑを所定時間遅延し
て、ブロックラッチ回路１２をリセットする遅延回路５
５を含む。
施の形態２に従う半導体記憶装置の要部の構成を示す図
であり、図１７においては、中央のロウ系制御回路１の
リフレッシュに関連する部分の構成を示す。図１７にお
いて、中央のロウ系制御回路１は、セルフリフレッシュ
指示コマンドＳＲＦｉｎの活性化に応答してセットされ
かつセルフリフレッシュ解除コマンドＳＲＦｏｕｔの活
性化に応答してリセットされるセット／リセットフリッ
プフロップ５０と、セット／リセットフリップフロップ
５０からのセルフリフレッシュ活性化信号ＳＲＦＡＣＴ
の活性化時起動され、所定の間隔（たとえば１６μｓ）
でリフレッシュ要求信号φｒｅｑを生成するセルフリフ
レッシュタイマ回路５１と、セルフリフレッシュタイマ
回路５１からのカウントアップ指示信号φｃｔとオート
リフレッシュ指示コマンド印可時活性化されるオートリ
フレッシュ活性化信号ＡＲＦＡＣＴとを受けるＯＲ回路
６０からのアドレスカウント信号に従ってカウント動作
を行ない、リフレッシュアドレスを発生するリフレッシ
ュアドレスカウンタ回路５２と、リフレッシュアドレス
カウンタ回路５２の下位９ビットカウント値と外部から
のロウアドレス信号ｅｘｔＲＡ＜８：０＞の一方を選択
するマルチプレクサ５３と、リフレッシュアドレスカウ
ンタ回路５２の上位３ビットのカウント値とブロックデ
コード回路１３の出力するブロック選択信号の一方を選
択するマルチプレクサ５４と、リフレッシュ要求信号φ
ｒｅｑおよび外部クロック信号ｅｘｔＣＬＫに従って内
部クロック信号ＣＬＫＲを生成するＯＲ回路５６と、内
部クロック信号ＣＬＫＲの立上がりに応答してマルチプ
レクサ５４の出力信号をラッチし８ビットのブロック選
択信号ＢＳ＜７：０＞を生成するブロックラッチ回路１
２と、リフレッシュ要求信号φｒｅｑを所定時間遅延し
て、ブロックラッチ回路１２をリセットする遅延回路５
５を含む。
【０１６３】マルチプレクサ５３および５４は、オート
リフレッシュ指示コマンド（オートリフレッシュ活性化
指示信号）ＡＲＦＡＣＴ及びセルフリフレッシュ活性化
指示信号ＳＲＦＡＣＴを受けるＯＲ回路６１からのリフ
レッシュ活性化信号ＲＦＡＣＴに従って選択動作を実行
する。
リフレッシュ指示コマンド（オートリフレッシュ活性化
指示信号）ＡＲＦＡＣＴ及びセルフリフレッシュ活性化
指示信号ＳＲＦＡＣＴを受けるＯＲ回路６１からのリフ
レッシュ活性化信号ＲＦＡＣＴに従って選択動作を実行
する。
【０１６４】この図１７に示す構成においては、ブロッ
クデコード回路１３は、外部からの３ビットのロウアド
レスＲＡ＜１１：９＞をプリデコードしてブロック選択
信号を生成し、その後、ブロックラッチ回路１２が、内
部クロック信号ＣＬＫＲに従ってマルチプレクサ５４を
介して与えられたブロックデコード回路１３からのブロ
ック選択信号をラッチしてブロック選択信号ＢＳ＜７：
０＞を生成する。したがって、この配置は、先の図２お
よび図５において示した配置とその配置順序が逆となっ
ている。
クデコード回路１３は、外部からの３ビットのロウアド
レスＲＡ＜１１：９＞をプリデコードしてブロック選択
信号を生成し、その後、ブロックラッチ回路１２が、内
部クロック信号ＣＬＫＲに従ってマルチプレクサ５４を
介して与えられたブロックデコード回路１３からのブロ
ック選択信号をラッチしてブロック選択信号ＢＳ＜７：
０＞を生成する。したがって、この配置は、先の図２お
よび図５において示した配置とその配置順序が逆となっ
ている。
【０１６５】マルチプレクサ５３および５４は、ＯＲ回
路６１からのリフレッシュ活性化信号ＲＦＡＣＴが活性
状態のときには、リフレッシュアドレスカウンタ回路５
２からの出力カウントビットを選択する。
路６１からのリフレッシュ活性化信号ＲＦＡＣＴが活性
状態のときには、リフレッシュアドレスカウンタ回路５
２からの出力カウントビットを選択する。
【０１６６】通常動作モード時においては、セルフリフ
レッシュタイマ回路５１は、非活性状態にあり、リフレ
ッシュ要求信号φｒｅｑも非活性状態にある。マルチプ
レクサ５３および５４は、それぞれ、外部からのロウア
ドレスビットｅｘｔＲＡ＜８：０＞およびブロックデコ
ード回路１３の出力信号を選択する。ＯＲ回路５６は、
外部クロック信号ｅｘｔＣＬＫに従って内部クロック信
号ＣＬＫＲを生成する。遅延回路５５からのリセット信
号ＲＳＴは、リフレッシュ要求信号φｒｅｑが非活性状
態に固定されるため、常時非活性状態であり、ブロック
ラッチ回路１２は、この内部クロック信号ＣＬＫＲに従
って、１クロックサイクル期間マルチプレクサ５４を介
して与えられるブロックデコード回路１３の出力信号を
ラッチする。
レッシュタイマ回路５１は、非活性状態にあり、リフレ
ッシュ要求信号φｒｅｑも非活性状態にある。マルチプ
レクサ５３および５４は、それぞれ、外部からのロウア
ドレスビットｅｘｔＲＡ＜８：０＞およびブロックデコ
ード回路１３の出力信号を選択する。ＯＲ回路５６は、
外部クロック信号ｅｘｔＣＬＫに従って内部クロック信
号ＣＬＫＲを生成する。遅延回路５５からのリセット信
号ＲＳＴは、リフレッシュ要求信号φｒｅｑが非活性状
態に固定されるため、常時非活性状態であり、ブロック
ラッチ回路１２は、この内部クロック信号ＣＬＫＲに従
って、１クロックサイクル期間マルチプレクサ５４を介
して与えられるブロックデコード回路１３の出力信号を
ラッチする。
【０１６７】次に、この図１７に示す中央ロウ系制御回
路のセルフリフレッシュモード時の動作について図１８
を参照して説明する。外部からのクロック信号ｅｘｔＣ
ＬＫに同期して、セルフリフレッシュコマンドＳＲＦｉ
ｎが与えられると、セット／リセットフリップフロップ
５０がセットされ、セルフリフレッシュ活性化信号ＳＲ
ＦＡＣＴが活性化される。セルフリフレッシュタイマ回
路５１は、たとえば発振回路およびカウント回路を含
み、内部の発振回路の発振動作を活性化して発振クロッ
ク数をカウントしてリフレッシュ間隔を測定する。所定
時間が経過すると、セルフリフレッシュタイマ回路５１
は、リフレッシュ要求信号φｒｅｑを活性化する。マル
チプレクサ５３および５４は、ＯＲ回路６１からのリフ
レッシュ活性化信号ＲＦＡＣＴに従ってリフレッシュア
ドレスカウンタ回路５２の出力カウントビットを選択す
る状態に設定されている。
路のセルフリフレッシュモード時の動作について図１８
を参照して説明する。外部からのクロック信号ｅｘｔＣ
ＬＫに同期して、セルフリフレッシュコマンドＳＲＦｉ
ｎが与えられると、セット／リセットフリップフロップ
５０がセットされ、セルフリフレッシュ活性化信号ＳＲ
ＦＡＣＴが活性化される。セルフリフレッシュタイマ回
路５１は、たとえば発振回路およびカウント回路を含
み、内部の発振回路の発振動作を活性化して発振クロッ
ク数をカウントしてリフレッシュ間隔を測定する。所定
時間が経過すると、セルフリフレッシュタイマ回路５１
は、リフレッシュ要求信号φｒｅｑを活性化する。マル
チプレクサ５３および５４は、ＯＲ回路６１からのリフ
レッシュ活性化信号ＲＦＡＣＴに従ってリフレッシュア
ドレスカウンタ回路５２の出力カウントビットを選択す
る状態に設定されている。
【０１６８】したがって、このリフレッシュアドレスカ
ウンタ回路５２からのリフレッシュアドレスカウント値
に従ってロウアドレスビットＲＡ＜８：０＞およびブロ
ック選択信号ＢＳ＜７：０＞が形成される。リフレッシ
ュ要求信号φｒｅｑに従って、ＯＲ回路５６から内部ク
ロック信号ＣＬＫＲが生成されており、所定時間経過
後、このブロックラッチ回路１２からのブロック選択信
号ＢＳ＜７：０＞がリセットされる。これにより、セル
フリフレッシュモード時においても、ブロック選択信号
ＢＳ＜７：０＞を、１クロックサイクル期間に相当する
期間ラッチ状態に維持する。この後、適当なタイミング
で、カウントアップ指示信号φｃｔが活性化され、応じ
てＯＲ回路６０からリフレッシュアドレスカウンタ回路
５２へ与えられるアドレスカウント信号が活性化され、
このリフレッシュアドレスカウンタ回路５２のカウント
値が増分または減分される。
ウンタ回路５２からのリフレッシュアドレスカウント値
に従ってロウアドレスビットＲＡ＜８：０＞およびブロ
ック選択信号ＢＳ＜７：０＞が形成される。リフレッシ
ュ要求信号φｒｅｑに従って、ＯＲ回路５６から内部ク
ロック信号ＣＬＫＲが生成されており、所定時間経過
後、このブロックラッチ回路１２からのブロック選択信
号ＢＳ＜７：０＞がリセットされる。これにより、セル
フリフレッシュモード時においても、ブロック選択信号
ＢＳ＜７：０＞を、１クロックサイクル期間に相当する
期間ラッチ状態に維持する。この後、適当なタイミング
で、カウントアップ指示信号φｃｔが活性化され、応じ
てＯＲ回路６０からリフレッシュアドレスカウンタ回路
５２へ与えられるアドレスカウント信号が活性化され、
このリフレッシュアドレスカウンタ回路５２のカウント
値が増分または減分される。
【０１６９】このセルフリフレッシュモード時において
は、外部のプロセッサなどのロジックは、スリープモー
ドに入っており、外部クロック信号ｅｘｔＣＬＫは発生
が停止される。この場合においても、リフレッシュ要求
信号φｒｅｑに従って内部クロック信号ＣＬＫＲを生成
することにより、中央のロウ系制御回路において、各バ
ンク制御回路に対して内部クロック信号を与えて、所定
の期間活性化されるロウ系制御信号を発生させることが
できる。
は、外部のプロセッサなどのロジックは、スリープモー
ドに入っており、外部クロック信号ｅｘｔＣＬＫは発生
が停止される。この場合においても、リフレッシュ要求
信号φｒｅｑに従って内部クロック信号ＣＬＫＲを生成
することにより、中央のロウ系制御回路において、各バ
ンク制御回路に対して内部クロック信号を与えて、所定
の期間活性化されるロウ系制御信号を発生させることが
できる。
【０１７０】セルフリフレッシュモード完了時において
は、セルフリフレッシュ解除コマンドＳＲＦｏｕｔが活
性化され、セット／リセットフリップフロップ５０がリ
セットされ、セルフリフレッシュ活性化信号ＳＲＦＡＣ
Ｔが非活性化されてリフレッシュタイマ回路５１が計時
動作を停止し、セルフリフレッシュ動作が完了する。セ
ルフリフレッシュ解除時においては、外部のクロック信
号ｅｘｔＣＬＫが発生されており、この外部クロック信
号ｅｘｔＣＬＫに同期してセルフリフレッシュ解除コマ
ンドＳＲＦｏｕｔが与えられる。セルフリフレッシュモ
ード解除後でも、内部でセルフリフレッシュが行なわれ
ている可能性があるため、所定数のクロックサイクル期
間この半導体記憶装置へのアクセスは禁止されている。
は、セルフリフレッシュ解除コマンドＳＲＦｏｕｔが活
性化され、セット／リセットフリップフロップ５０がリ
セットされ、セルフリフレッシュ活性化信号ＳＲＦＡＣ
Ｔが非活性化されてリフレッシュタイマ回路５１が計時
動作を停止し、セルフリフレッシュ動作が完了する。セ
ルフリフレッシュ解除時においては、外部のクロック信
号ｅｘｔＣＬＫが発生されており、この外部クロック信
号ｅｘｔＣＬＫに同期してセルフリフレッシュ解除コマ
ンドＳＲＦｏｕｔが与えられる。セルフリフレッシュモ
ード解除後でも、内部でセルフリフレッシュが行なわれ
ている可能性があるため、所定数のクロックサイクル期
間この半導体記憶装置へのアクセスは禁止されている。
【０１７１】この図１７に示すように、セルフリフレッ
シュモード時においてセルフリフレッシュ要求信号φｒ
ｅｑに従って内部クロック信号ＣＬＫＲを生成すること
により、中央のロウ系制御回路から、各バンク共通に、
内部クロック信号ＣＬＫＲおよびロウアドレスビットお
よびブロック選択信号を与えても、各メモリサブブロッ
クは、内部クロック信号、すなわちセルフリフレッシュ
要求信号に同期してリフレッシュ動作を行なうことがで
きる。
シュモード時においてセルフリフレッシュ要求信号φｒ
ｅｑに従って内部クロック信号ＣＬＫＲを生成すること
により、中央のロウ系制御回路から、各バンク共通に、
内部クロック信号ＣＬＫＲおよびロウアドレスビットお
よびブロック選択信号を与えても、各メモリサブブロッ
クは、内部クロック信号、すなわちセルフリフレッシュ
要求信号に同期してリフレッシュ動作を行なうことがで
きる。
【０１７２】図１９は、バンク制御回路２０の構成の一
例を示す図である。図１９において、バンク制御回路２
０は、セルフリフレッシュ活性化信号ＳＲＦＡＣＴとオ
ートリフレシュ活性化信号ＡＲＦＡＣＴとを受けるＯＲ
回路２０ｑと、ＡＮＤ回路２０ａと複合ゲート回路２０
ｃの間に配置され、かつＡＮＤ回路２０ａの出力信号と
ＯＲ回路２０ｑからのリフレッシュ活性化信号ＲＦＡＣ
Ｔを受けるＯＲ回路２０ｓを含む。またリフレッシュ活
性化信号ＲＦＡＣＴとセンスアンプ動作完了指示信号Ｓ
ＯＤを受けるＡＮＤ回路２０ｐの出力信号がリセット信
号ＲＳＴとして、アップエッジトリガ型ラッチ回路２０
ｄへ与えられる。センスアンプ動作完了指示信号ＳＯＤ
は、メモリセル行が選択されて、センス動作が行なわ
れ、メモリセルへのデータの再書込が行なわれてメモリ
セルデータのリフレッシュが完了すると活性化される。
例を示す図である。図１９において、バンク制御回路２
０は、セルフリフレッシュ活性化信号ＳＲＦＡＣＴとオ
ートリフレシュ活性化信号ＡＲＦＡＣＴとを受けるＯＲ
回路２０ｑと、ＡＮＤ回路２０ａと複合ゲート回路２０
ｃの間に配置され、かつＡＮＤ回路２０ａの出力信号と
ＯＲ回路２０ｑからのリフレッシュ活性化信号ＲＦＡＣ
Ｔを受けるＯＲ回路２０ｓを含む。またリフレッシュ活
性化信号ＲＦＡＣＴとセンスアンプ動作完了指示信号Ｓ
ＯＤを受けるＡＮＤ回路２０ｐの出力信号がリセット信
号ＲＳＴとして、アップエッジトリガ型ラッチ回路２０
ｄへ与えられる。センスアンプ動作完了指示信号ＳＯＤ
は、メモリセル行が選択されて、センス動作が行なわ
れ、メモリセルへのデータの再書込が行なわれてメモリ
セルデータのリフレッシュが完了すると活性化される。
【０１７３】リフレッシュ活性化信号ＲＦＡＣＴが活性
化されると、ＯＲ回路２０ｓおよび複合ゲート回路２０
ｃにより、Ｈレベルの信号が生成され、リフレッシュ要
求信号φｒｅｆの活性化にしたがって生成された内部ク
ロック信号ＣＬＫＲに従ってラッチ回路２０ｄからのバ
ンク活性化信号ＲＡＳＥが活性化される。センス動作完
了指示信号ＳＯＤが活性化されるとＡＮＤ回路２０ｐの
出力信号が活性状態となり、ラッチ回路２０ｄがリセッ
トされて、バンク活性化信号ＲＡＳＥが非活性化され、
リフレッシュ動作が完了する。
化されると、ＯＲ回路２０ｓおよび複合ゲート回路２０
ｃにより、Ｈレベルの信号が生成され、リフレッシュ要
求信号φｒｅｆの活性化にしたがって生成された内部ク
ロック信号ＣＬＫＲに従ってラッチ回路２０ｄからのバ
ンク活性化信号ＲＡＳＥが活性化される。センス動作完
了指示信号ＳＯＤが活性化されるとＡＮＤ回路２０ｐの
出力信号が活性状態となり、ラッチ回路２０ｄがリセッ
トされて、バンク活性化信号ＲＡＳＥが非活性化され、
リフレッシュ動作が完了する。
【０１７４】この図１９に示す構成においては、また全
バンク共通に、バンク活性化信号ＲＡＳＥが活性化され
る。バンクごとに、セルフリフレッシュ動作を行なう場
合には、アクティブコマンドＡＣＴとリフレッシュ要求
信号φｒｅｑを受けるＯＲ回路の出力信号をＡＮＤ回路
２０ａへ与える。バンクアドレス信号は、リフレッシュ
アドレスカウンタ回路５２から生成する。これにより、
バンクごとに、リフレッシュ動作を行なうことができ
る。
バンク共通に、バンク活性化信号ＲＡＳＥが活性化され
る。バンクごとに、セルフリフレッシュ動作を行なう場
合には、アクティブコマンドＡＣＴとリフレッシュ要求
信号φｒｅｑを受けるＯＲ回路の出力信号をＡＮＤ回路
２０ａへ与える。バンクアドレス信号は、リフレッシュ
アドレスカウンタ回路５２から生成する。これにより、
バンクごとに、リフレッシュ動作を行なうことができ
る。
【０１７５】なお、オートリフレッシュコマンドＡＲＦ
が与えられ、オートリフレッシュ活性化信号ＡＲＦＡＣ
Ｔが活性化されると、オートリフレッシュが実行され
る。オートリフレッシュコマンドが与えられたときに
も、リフレッシュアドレスカウンタ回路５２のリフレッ
シュアドレスに従ってリフレッシュ動作が行なわれる。
ＯＲ回路６０により、オートリフレッシュおよびセルフ
リフレッシュいずれにも対応することができる。
が与えられ、オートリフレッシュ活性化信号ＡＲＦＡＣ
Ｔが活性化されると、オートリフレッシュが実行され
る。オートリフレッシュコマンドが与えられたときに
も、リフレッシュアドレスカウンタ回路５２のリフレッ
シュアドレスに従ってリフレッシュ動作が行なわれる。
ＯＲ回路６０により、オートリフレッシュおよびセルフ
リフレッシュいずれにも対応することができる。
【０１７６】以上のようにこの発明の実施の形態２に従
えば、セルフリフレッシュモード時、リフレッシュ要求
信号に従って内部クロック信号を生成するように構成し
ているため、セルフリフレッシュモード時に外部クロッ
ク信号が与えられない場合においても、確実に、セルフ
リフレッシュ要求に従ってリフレッシュ動作を行なうこ
とができる。
えば、セルフリフレッシュモード時、リフレッシュ要求
信号に従って内部クロック信号を生成するように構成し
ているため、セルフリフレッシュモード時に外部クロッ
ク信号が与えられない場合においても、確実に、セルフ
リフレッシュ要求に従ってリフレッシュ動作を行なうこ
とができる。
【０１７７】［実施の形態３］図２０（Ａ）−（Ｃ）
は、この発明の実施の形態３に従う半導体記憶装置の要
部の構成を示す図である。図２０（Ａ）−（Ｃ）におい
ては、図９に示す前処理回路のレベルラッチ回路２ｆお
よび２ｉの構成を示す。
は、この発明の実施の形態３に従う半導体記憶装置の要
部の構成を示す図である。図２０（Ａ）−（Ｃ）におい
ては、図９に示す前処理回路のレベルラッチ回路２ｆお
よび２ｉの構成を示す。
【０１７８】図２０（Ａ）において、レベルラッチ回路
２ｆは、ラッチ指示信号ＲＸＬＡＴＣＨの活性時導通
し、反転ロウアドレスビット／ＲＡ＜８：２＞を通過さ
せるトランスミッションゲート２ｆａと、第１のウェハ
バーンイン指示信号／ＷＢＩとトランスミッションゲー
ト２ｆａを通過したロウアドレスビットとを受けるＮＡ
ＮＤ回路２ｆｂと、ＮＡＮＤ回路２ｆｂの出力信号とウ
ェハバーンインモード指示信号／ＷＢＩとを受けて補の
アドレスビットＺＲＢ＜８：２＞を生成するＮＡＮＤ回
路２ｆｂと、ＮＡＮＤ回路２ｆｂの出力ビットを反転し
てＮＡＮＤ回路２ｆｂの入力に伝達するインバータ回路
２ｆｃを含む。
２ｆは、ラッチ指示信号ＲＸＬＡＴＣＨの活性時導通
し、反転ロウアドレスビット／ＲＡ＜８：２＞を通過さ
せるトランスミッションゲート２ｆａと、第１のウェハ
バーンイン指示信号／ＷＢＩとトランスミッションゲー
ト２ｆａを通過したロウアドレスビットとを受けるＮＡ
ＮＤ回路２ｆｂと、ＮＡＮＤ回路２ｆｂの出力信号とウ
ェハバーンインモード指示信号／ＷＢＩとを受けて補の
アドレスビットＺＲＢ＜８：２＞を生成するＮＡＮＤ回
路２ｆｂと、ＮＡＮＤ回路２ｆｂの出力ビットを反転し
てＮＡＮＤ回路２ｆｂの入力に伝達するインバータ回路
２ｆｃを含む。
【０１７９】反転ロウアドレスビット／ＲＡ＜８：２＞
は、図９に示すアップエッジトリガ型ラッチ回路２ｃの
出力ビットである。ウェハバーンインモード指示信号／
ＷＢＩは、ウェハバーンインモード時にＬレベルの活性
状態となる。ウェハバーンインは、ウェハ工程完了後、
ウェハ上の全チップを同時にバーンインテストするテス
トモードである。このウェハバーンインテストにおいて
は、パッケージ実装後のバーンインテストと異なり、ウ
ェハ上に配置されたチップを同時にバーンインテストす
るため、簡易な回路構成のバーンインテスト装置が利用
される。したがってできるだけ少ない制御信号を用いて
バーンインテストが行なわれる。
は、図９に示すアップエッジトリガ型ラッチ回路２ｃの
出力ビットである。ウェハバーンインモード指示信号／
ＷＢＩは、ウェハバーンインモード時にＬレベルの活性
状態となる。ウェハバーンインは、ウェハ工程完了後、
ウェハ上の全チップを同時にバーンインテストするテス
トモードである。このウェハバーンインテストにおいて
は、パッケージ実装後のバーンインテストと異なり、ウ
ェハ上に配置されたチップを同時にバーンインテストす
るため、簡易な回路構成のバーンインテスト装置が利用
される。したがってできるだけ少ない制御信号を用いて
バーンインテストが行なわれる。
【０１８０】この図２０（Ａ）に示すレベルラッチ回路
２ｆにおいては、ウェハバーンインモード時において
は、ＮＡＮＤ回路２ｆｂの出力するアドレスビットＲＡ
Ｄ＜８：２＞がすべてＨレベルとなり、またＮＡＮＤ回
路２ｆｄが出力する補のアドレスビットＺＲＡＤ＜８：
２＞もすべてＨレベルとなる。したがって、７ビットの
ロウアドレスが規定するメインワード線がすべて選択状
態へ駆動される。
２ｆにおいては、ウェハバーンインモード時において
は、ＮＡＮＤ回路２ｆｂの出力するアドレスビットＲＡ
Ｄ＜８：２＞がすべてＨレベルとなり、またＮＡＮＤ回
路２ｆｄが出力する補のアドレスビットＺＲＡＤ＜８：
２＞もすべてＨレベルとなる。したがって、７ビットの
ロウアドレスが規定するメインワード線がすべて選択状
態へ駆動される。
【０１８１】図２０（Ｂ）において、レベルラッチ回路
２ｉＥは、２ビットのプリデコード信号／Ｘ＜２：０＞
をラッチ指示信号ＲＸＬＡＴＣＨの非活性化時通過させ
るＣＭＯＳトランスミッションゲート２ｉａと、ウェハ
バーンイン制御信号／ＷＢＩ＿ＥとＣＭＯＳトランスミ
ッションゲート２ｉａを通過したプリデコード信号を受
けるＮＡＮＤ回路２ｉｂと、ウェハバーンインモード指
示信号ＷＢＩとウェハバーンイン制御信号／ＷＢＩ＿Ｅ
を受けるＮＡＮＤ回路２ｉｃと、ＮＡＮＤ回路２ｉｂの
出力ビットとＮＡＮＤ回路２ｉｃの出力ビットとを受け
てその出力信号をＮＡＮＤ回路２ｉｂの入力へ与えるＮ
ＡＮＤ回路２ｉｄを含む。ＮＡＮＤ回路２ｉｂから、２
ビットの偶数プリデコード信号ＸＬ＜２，０＞が出力さ
れる。
２ｉＥは、２ビットのプリデコード信号／Ｘ＜２：０＞
をラッチ指示信号ＲＸＬＡＴＣＨの非活性化時通過させ
るＣＭＯＳトランスミッションゲート２ｉａと、ウェハ
バーンイン制御信号／ＷＢＩ＿ＥとＣＭＯＳトランスミ
ッションゲート２ｉａを通過したプリデコード信号を受
けるＮＡＮＤ回路２ｉｂと、ウェハバーンインモード指
示信号ＷＢＩとウェハバーンイン制御信号／ＷＢＩ＿Ｅ
を受けるＮＡＮＤ回路２ｉｃと、ＮＡＮＤ回路２ｉｂの
出力ビットとＮＡＮＤ回路２ｉｃの出力ビットとを受け
てその出力信号をＮＡＮＤ回路２ｉｂの入力へ与えるＮ
ＡＮＤ回路２ｉｄを含む。ＮＡＮＤ回路２ｉｂから、２
ビットの偶数プリデコード信号ＸＬ＜２，０＞が出力さ
れる。
【０１８２】ウェハバーンインモード時においては、Ｎ
ＡＮＤ回路２ｉｃが、インバータとして動作する。ウェ
ハバーンイン制御信号／ＷＢＩ＿ＥがＨレベルのときに
は、ＮＡＮＤ回路２ｉｃの出力信号がＬレベルとなり、
応じてＮＡＮＤ回路２ｉｄの出力信号がＨレベルとな
る。したがって、この状態においては、ＮＡＮＤ回路２
ｉｂからの偶数プリデコード信号ＸＬ＜２，０＞はとも
にＬレベルとなる。このプリデコード信号ＸＬ＜２，０
＞に従って、サブデコード信号ＳＤ＜２＞およびＳＤ＜
０＞が生成される。ウェハバーンイン制御信号／ＷＢＩ
＿ＥがＬレベルのときには、ＮＡＮＤ回路２ｉｃの出力
信号がＨレベルとなり、ＮＡＮＤ回路２ｉｄがインバー
タとして動作し、ＮＡＮＤ回路２ｉｂからのＨレベルの
プリデコード信号ＸＬ＜２，０＞が生成される。したが
って、このウェハバーンイン制御信号／ＷＢＩ＿Ｅをウ
ェハバーンインモード時Ｈレベルに設定することによ
り、偶数のサブワード線（偶数行のメモリセル）を選択
状態へ駆動することができる。
ＡＮＤ回路２ｉｃが、インバータとして動作する。ウェ
ハバーンイン制御信号／ＷＢＩ＿ＥがＨレベルのときに
は、ＮＡＮＤ回路２ｉｃの出力信号がＬレベルとなり、
応じてＮＡＮＤ回路２ｉｄの出力信号がＨレベルとな
る。したがって、この状態においては、ＮＡＮＤ回路２
ｉｂからの偶数プリデコード信号ＸＬ＜２，０＞はとも
にＬレベルとなる。このプリデコード信号ＸＬ＜２，０
＞に従って、サブデコード信号ＳＤ＜２＞およびＳＤ＜
０＞が生成される。ウェハバーンイン制御信号／ＷＢＩ
＿ＥがＬレベルのときには、ＮＡＮＤ回路２ｉｃの出力
信号がＨレベルとなり、ＮＡＮＤ回路２ｉｄがインバー
タとして動作し、ＮＡＮＤ回路２ｉｂからのＨレベルの
プリデコード信号ＸＬ＜２，０＞が生成される。したが
って、このウェハバーンイン制御信号／ＷＢＩ＿Ｅをウ
ェハバーンインモード時Ｈレベルに設定することによ
り、偶数のサブワード線（偶数行のメモリセル）を選択
状態へ駆動することができる。
【０１８３】図２０（Ｃ）においては、レベルラッチ回
路２ｉの残りの奇数プリデコード信号に対する部分の構
成が示される。図２０（Ｃ）において、レベルラッチ回
路２ｉは、ラッチ指示信号ＲＸＬＡＴＣＨがＬレベルの
とき導通し、奇数プリデコード信号／Ｘ＜３，１）を通
過させるＣＭＯＳトランスミッションゲート２ｉｅと、
第２のウェハバーンイン制御信号／ＷＢＩ＿ＯとＣＭＯ
Ｓトランスミッションゲート２ｉｅを通過したプリデコ
ード信号とを受けるＮＡＮＤ回路２ｉｆと、ウェハバー
ンインモード指示信号ＷＢＩと第２のウェハバーンイン
制御信号／ＷＢＩ＿Ｏを受けるＮＡＮＤ回路２ｉｇと、
ＮＡＮＤ回路２ｉｆの出力信号とＮＡＮＤ回路２ｉｇの
出力信号を受けてＮＡＮＤ回路２ｉｆの入力へ伝達する
ＮＡＮＤ回路２ｉｈを含む。ＮＡＮＤ回路２ｉｆから、
２ビットの奇数プリデコード信号ＸＬ＜３，１＞が出力
される。
路２ｉの残りの奇数プリデコード信号に対する部分の構
成が示される。図２０（Ｃ）において、レベルラッチ回
路２ｉは、ラッチ指示信号ＲＸＬＡＴＣＨがＬレベルの
とき導通し、奇数プリデコード信号／Ｘ＜３，１）を通
過させるＣＭＯＳトランスミッションゲート２ｉｅと、
第２のウェハバーンイン制御信号／ＷＢＩ＿ＯとＣＭＯ
Ｓトランスミッションゲート２ｉｅを通過したプリデコ
ード信号とを受けるＮＡＮＤ回路２ｉｆと、ウェハバー
ンインモード指示信号ＷＢＩと第２のウェハバーンイン
制御信号／ＷＢＩ＿Ｏを受けるＮＡＮＤ回路２ｉｇと、
ＮＡＮＤ回路２ｉｆの出力信号とＮＡＮＤ回路２ｉｇの
出力信号を受けてＮＡＮＤ回路２ｉｆの入力へ伝達する
ＮＡＮＤ回路２ｉｈを含む。ＮＡＮＤ回路２ｉｆから、
２ビットの奇数プリデコード信号ＸＬ＜３，１＞が出力
される。
【０１８４】この図２０（Ｃ）に示すレベルラッチ回路
２ｉＯにおいては、ウェハバーンインモード時、ウェハ
バーンイン制御信号／ＷＢＩ＿ＯがＨレベルの非活性化
時、奇数プリデコード信号ＸＬ＜３，１＞がＬレベルと
なり、ウェハバーンイン制御信号／ＷＢＩ＿ＯがＬレベ
ルの活性状態のときには、奇数プリデコード信号ＸＬ＜
３，１＞がＨレベルとなり、奇数サブワード線（奇数行
メモリセル）を選択状態へ駆動することができる。
２ｉＯにおいては、ウェハバーンインモード時、ウェハ
バーンイン制御信号／ＷＢＩ＿ＯがＨレベルの非活性化
時、奇数プリデコード信号ＸＬ＜３，１＞がＬレベルと
なり、ウェハバーンイン制御信号／ＷＢＩ＿ＯがＬレベ
ルの活性状態のときには、奇数プリデコード信号ＸＬ＜
３，１＞がＨレベルとなり、奇数サブワード線（奇数行
メモリセル）を選択状態へ駆動することができる。
【０１８５】また、この図２０（Ａ）−（Ｃ）において
は、アドレスビットまたはプリデコード信号ビットそれ
ぞれに対応して、図２０（Ａ）−（Ｃ）に示す回路構成
が設けられる。
は、アドレスビットまたはプリデコード信号ビットそれ
ぞれに対応して、図２０（Ａ）−（Ｃ）に示す回路構成
が設けられる。
【０１８６】通常動作モード時においてはウェハバーン
インモード指示信号ＷＢＩがＬレベルであり、補のウェ
ハバーンインモード指示信号／ＷＢＩがＨレベルとな
り、ＮＡＮＤ回路２ｆｂ，２ｆｄ，２ｉｄ，２ｉｅおよ
び２ｉｆがすべてインバータとして動作し、図９に示す
レベルラッチ回路の構成と等価な構成となる。
インモード指示信号ＷＢＩがＬレベルであり、補のウェ
ハバーンインモード指示信号／ＷＢＩがＨレベルとな
り、ＮＡＮＤ回路２ｆｂ，２ｆｄ，２ｉｄ，２ｉｅおよ
び２ｉｆがすべてインバータとして動作し、図９に示す
レベルラッチ回路の構成と等価な構成となる。
【０１８７】この図２０（Ａ）−（Ｃ）に示す構成にお
いて、ウェハバーンインテスト時のアドレスまたはプリ
デコード信号制御のためには、レベルラッチ回路のイン
バータをＮＡＮＤ回路で置換しており、ゲート段数は同
じであり、何ら通常動作時において、アクセス時間を増
加させることはない。特に、図９に示すレベルラッチ回
路においても、インバータ回路は、システムリセット信
号を受けるＮＯＲ回路で構成されるのが通常であり、シ
ステムリセット時または電源投入時、これらのラッチ回
路の初期ラッチ電位を所定電圧レベルに設定することが
行なわれる。したがって、このようなシステムリセット
用のＮＯＲ回路がレベルラッチ回路においてラッチ回路
用のインバータとして利用される場合、このシステムリ
セット用のＮＯＲ回路をウェハバーンインモード時のア
ドレス制御に使用することができ、何ら余分な回路構成
またはゲートを付加する必要がなく、通常動作モード時
のアクセスに悪影響を及ぼすことはない。
いて、ウェハバーンインテスト時のアドレスまたはプリ
デコード信号制御のためには、レベルラッチ回路のイン
バータをＮＡＮＤ回路で置換しており、ゲート段数は同
じであり、何ら通常動作時において、アクセス時間を増
加させることはない。特に、図９に示すレベルラッチ回
路においても、インバータ回路は、システムリセット信
号を受けるＮＯＲ回路で構成されるのが通常であり、シ
ステムリセット時または電源投入時、これらのラッチ回
路の初期ラッチ電位を所定電圧レベルに設定することが
行なわれる。したがって、このようなシステムリセット
用のＮＯＲ回路がレベルラッチ回路においてラッチ回路
用のインバータとして利用される場合、このシステムリ
セット用のＮＯＲ回路をウェハバーンインモード時のア
ドレス制御に使用することができ、何ら余分な回路構成
またはゲートを付加する必要がなく、通常動作モード時
のアクセスに悪影響を及ぼすことはない。
【０１８８】図２１は、このウェハバーンインモード指
示信号ＷＢＩ、およびウェハバーンイン制御信号ＷＢＩ
＿ＯおよびＷＢＩ＿Ｅの論理レベルとワード線（サブワ
ード線）の選択ワード線（サブワード線）の対応関係を
一覧にして示す図である。ウェハバーンインモード時に
おいては、バンク活性化信号ＲＡＳＥを活性状態のＨレ
ベルへ駆動する。
示信号ＷＢＩ、およびウェハバーンイン制御信号ＷＢＩ
＿ＯおよびＷＢＩ＿Ｅの論理レベルとワード線（サブワ
ード線）の選択ワード線（サブワード線）の対応関係を
一覧にして示す図である。ウェハバーンインモード時に
おいては、バンク活性化信号ＲＡＳＥを活性状態のＨレ
ベルへ駆動する。
【０１８９】ウェハバーンインモード時には、ウェハバ
ーンインモード指示信号ＷＢＩがＨレベルの活性状態に
設定される。すべてのワード線（サブワード線）を選択
状態へ駆動するためには、ウェハバーンイン制御信号Ｗ
ＢＩ＿ＯおよびＷＢＩ＿ＥをＨレベルに設定する。奇数
サブワード線を選択状態へ駆動する場合には、ウェハバ
ーンイン制御信号ＷＢＩ＿ＯをＨレベル、ウェハバーン
イン制御信号ＷＢＩ＿ＥをＬレベルへ設定する。偶数サ
ブワード線を同時に選択状態へ駆動する場合には、ウェ
ハバーンイン制御信号ＷＢＩ＿ＯをＬレベル、ウェハバ
ーンイン制御信号ＷＢＩ＿ＥをＨレベルに設定する。
ーンインモード指示信号ＷＢＩがＨレベルの活性状態に
設定される。すべてのワード線（サブワード線）を選択
状態へ駆動するためには、ウェハバーンイン制御信号Ｗ
ＢＩ＿ＯおよびＷＢＩ＿ＥをＨレベルに設定する。奇数
サブワード線を選択状態へ駆動する場合には、ウェハバ
ーンイン制御信号ＷＢＩ＿ＯをＨレベル、ウェハバーン
イン制御信号ＷＢＩ＿ＥをＬレベルへ設定する。偶数サ
ブワード線を同時に選択状態へ駆動する場合には、ウェ
ハバーンイン制御信号ＷＢＩ＿ＯをＬレベル、ウェハバ
ーンイン制御信号ＷＢＩ＿ＥをＨレベルに設定する。
【０１９０】通常動作モード時においては、ウェハバー
ンインモード指示信号ＷＢＩ、およびウェハバーンイン
制御信号ＷＢＩ＿ＯおよびＷＢＩ＿ＥをすべてＬレベル
に設定する。
ンインモード指示信号ＷＢＩ、およびウェハバーンイン
制御信号ＷＢＩ＿ＯおよびＷＢＩ＿ＥをすべてＬレベル
に設定する。
【０１９１】このウェハバーンインモード時、外部から
アドレスビットを印加することなく、３種類の信号を利
用して選択ワード線を決定することができ、簡易な回路
構成のウェハバーンインテスタを利用して、容易にバー
ンインテストをウェハレベルで実行することができる。
ウェハバーンインモード指示信号ＷＢＩ、およびウェハ
バーンイン制御信号／ＷＢＩ＿ＥおよびＷＢＩ＿Ｏは、
適当な空きパッド（ウェハバーンインモード時未使用と
されるパッド）にバーンインテスタから印加されてすべ
てのメモリサブブロックに対する前処理回路へ共通に与
えられる。
アドレスビットを印加することなく、３種類の信号を利
用して選択ワード線を決定することができ、簡易な回路
構成のウェハバーンインテスタを利用して、容易にバー
ンインテストをウェハレベルで実行することができる。
ウェハバーンインモード指示信号ＷＢＩ、およびウェハ
バーンイン制御信号／ＷＢＩ＿ＥおよびＷＢＩ＿Ｏは、
適当な空きパッド（ウェハバーンインモード時未使用と
されるパッド）にバーンインテスタから印加されてすべ
てのメモリサブブロックに対する前処理回路へ共通に与
えられる。
【０１９２】図２２は、ウェハバーンインモード指示信
号およびウェハバーンイン制御信号発生部の構成の一例
を示す図である。図２２において、パッドＰＤ１に、ウ
ェハバーンインモード指示信号ＷＢＩがバーンインテス
タから与えられ、パッドＰＤ２およびＰＤ３に、ウェハ
バーンイン制御信号ＷＢＩ＿ＥおよびＷＢＩ＿Ｏがそれ
ぞれバーンインテスタから印加される。これらのパッド
ＰＤ１−ＰＤ３は、メモリマットＭＭに沿って一方方向
に延在して配置されるバス６０に結合される。メモリマ
ットＭＭには、複数のバンクＢ♯０−Ｂ♯ｎが配置され
る。したがってバーンインテストをウェハレベルで行な
う場合においても、容易にパッドＰＤ１−ＰＤ３にバー
ンインテスタから所望の電圧を与えることにより、複数
のバンクＢ♯０−Ｂ♯ｎそれぞれにおいてアドレス設定
を行なうことができる。
号およびウェハバーンイン制御信号発生部の構成の一例
を示す図である。図２２において、パッドＰＤ１に、ウ
ェハバーンインモード指示信号ＷＢＩがバーンインテス
タから与えられ、パッドＰＤ２およびＰＤ３に、ウェハ
バーンイン制御信号ＷＢＩ＿ＥおよびＷＢＩ＿Ｏがそれ
ぞれバーンインテスタから印加される。これらのパッド
ＰＤ１−ＰＤ３は、メモリマットＭＭに沿って一方方向
に延在して配置されるバス６０に結合される。メモリマ
ットＭＭには、複数のバンクＢ♯０−Ｂ♯ｎが配置され
る。したがってバーンインテストをウェハレベルで行な
う場合においても、容易にパッドＰＤ１−ＰＤ３にバー
ンインテスタから所望の電圧を与えることにより、複数
のバンクＢ♯０−Ｂ♯ｎそれぞれにおいてアドレス設定
を行なうことができる。
【０１９３】この信号バス６０はバンクＢ♯０−Ｂ♯ｎ
に共通に設けられる。反転信号／ＷＢＩ，／ＷＢＩ＿Ｅ
および／ＷＢＩ＿Ｏは、それぞれ各バンク単位またはメ
モリサブブロック単位でインバータ回路により生成され
る。パッケージ実装時においてはこれらのパッドＰＤ１
−ＰＤ３は、接地電圧Ｖｓｓを供給するピン端子に結合
されて、この信号バス６０上の信号ＷＢＩ，ＷＢＩ＿Ｅ
およびＷＢＩ＿ＯはすべてＬレベルに固定される。これ
により、複雑な回路構成を利用することなく、容易にバ
ーンインテスタから、バーンインモード指示信号および
バーンインモード制御信号を印加することができる。
に共通に設けられる。反転信号／ＷＢＩ，／ＷＢＩ＿Ｅ
および／ＷＢＩ＿Ｏは、それぞれ各バンク単位またはメ
モリサブブロック単位でインバータ回路により生成され
る。パッケージ実装時においてはこれらのパッドＰＤ１
−ＰＤ３は、接地電圧Ｖｓｓを供給するピン端子に結合
されて、この信号バス６０上の信号ＷＢＩ，ＷＢＩ＿Ｅ
およびＷＢＩ＿ＯはすべてＬレベルに固定される。これ
により、複雑な回路構成を利用することなく、容易にバ
ーンインテスタから、バーンインモード指示信号および
バーンインモード制御信号を印加することができる。
【０１９４】図２３は中央のロウ系制御回路におけるバ
ンク活性化信号発生部の構成を概略的に示す図である。
図２３において、中央のロウ系制御回路１の出力部に、
ウェハバーンイン制御信号／ＷＢＩ＿Ｏ及びＷＢＩ＿Ｅ
を受けるＯＲ回路６５と、バンク活性化信号ＲＡＳＥＡ
とＯＲ回路６５の出力信号とを受けるＯＲ回路６６と、
ＯＲ回路６５の出力信号およびバンク活性化信号ＲＡＳ
ＥＢを受けるＯＲ回路６７とが設けられる。ＯＲ回路６
６および６７の出力信号は、それぞれ、バンク活性化信
号ＲＡＳＥＡ’及びＲＡＳＥＢ’としてバンクＡおよび
バンクＢのメモリアレイ部へ与えられる。したがって、
ウェハバーンインモード時においては、バンクＡに対す
るバンク活性化信号ＲＡＳＥＡおよびバンクＢに対する
バンク活性化信号ＲＡＳＥＢを、同時に、ＯＲ回路６５
に与えられるバーンイン制御信号ＷＢＥ＿ＥおよびＷＢ
Ｅ＿Ｏ（テスタから与えられる）に従って活性状態へ駆
動してワード線選択動作を実行させることができる。
ンク活性化信号発生部の構成を概略的に示す図である。
図２３において、中央のロウ系制御回路１の出力部に、
ウェハバーンイン制御信号／ＷＢＩ＿Ｏ及びＷＢＩ＿Ｅ
を受けるＯＲ回路６５と、バンク活性化信号ＲＡＳＥＡ
とＯＲ回路６５の出力信号とを受けるＯＲ回路６６と、
ＯＲ回路６５の出力信号およびバンク活性化信号ＲＡＳ
ＥＢを受けるＯＲ回路６７とが設けられる。ＯＲ回路６
６および６７の出力信号は、それぞれ、バンク活性化信
号ＲＡＳＥＡ’及びＲＡＳＥＢ’としてバンクＡおよび
バンクＢのメモリアレイ部へ与えられる。したがって、
ウェハバーンインモード時においては、バンクＡに対す
るバンク活性化信号ＲＡＳＥＡおよびバンクＢに対する
バンク活性化信号ＲＡＳＥＢを、同時に、ＯＲ回路６５
に与えられるバーンイン制御信号ＷＢＥ＿ＥおよびＷＢ
Ｅ＿Ｏ（テスタから与えられる）に従って活性状態へ駆
動してワード線選択動作を実行させることができる。
【０１９５】以上のように、この発明の実施の形態３に
従えば、ロウアドレスビットおよびプリデコード信号を
ラッチすることにおいてラッチ回路を構成するインバー
タに代えてゲート回路を利用して、ウェハバーンインモ
ード時に、これらのロウアドレスビットおよびプリデコ
ード信号を所望の論理レベルに設定しており、少ない制
御信号を利用して、さまざまなパターンのワード線選択
を実現することができる。特に外部からクロック信号を
与えてアドレス信号を取込む必要がなく、クロック信号
を動作させることなく、ウェハレベルのバーンインテス
トを行なうことができる。
従えば、ロウアドレスビットおよびプリデコード信号を
ラッチすることにおいてラッチ回路を構成するインバー
タに代えてゲート回路を利用して、ウェハバーンインモ
ード時に、これらのロウアドレスビットおよびプリデコ
ード信号を所望の論理レベルに設定しており、少ない制
御信号を利用して、さまざまなパターンのワード線選択
を実現することができる。特に外部からクロック信号を
与えてアドレス信号を取込む必要がなく、クロック信号
を動作させることなく、ウェハレベルのバーンインテス
トを行なうことができる。
【０１９６】また、ラッチ回路とインバータ回路を利用
して、内部アドレスビットまたはプリデコード信号の発
生態様を変更しており、ゲート段数の増加は生じず、通
常動作モード時のアクセス時間何ら悪影響は及ぼさな
い。
して、内部アドレスビットまたはプリデコード信号の発
生態様を変更しており、ゲート段数の増加は生じず、通
常動作モード時のアクセス時間何ら悪影響は及ぼさな
い。
【０１９７】［実施の形態４］図２４は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２４においては、メモリサブブロッ
クそれぞれに対応して設けられる前処理回路２の構成を
示す。
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２４においては、メモリサブブロッ
クそれぞれに対応して設けられる前処理回路２の構成を
示す。
【０１９８】図２４において、前処理回路２は、アップ
エッジトリガ型ラッチ回路２ｃ、２ｄおよび２ｅが、内
部クロック信号ＣＬＫＲに代えて、ロウアドレスイネー
ブル信号ＲＡＤＥを受ける。このアップエッジトリガ型
ラッチ回路２ｃ、２ｄおよび２ｅの次段には、レベルラ
ッチ回路は設けられない。ブロック選択信号ＢＳに対し
ては、図９に示す構成と同様、プリチャージ信号ＲＸＬ
ＡＴＣＨに従ってラッチ動作を行なうレベルラッチ回路
２ｈが設けられる。他の構成は、図９に示す構成と同じ
であり、対応する部分には同一参照番号を付す。
エッジトリガ型ラッチ回路２ｃ、２ｄおよび２ｅが、内
部クロック信号ＣＬＫＲに代えて、ロウアドレスイネー
ブル信号ＲＡＤＥを受ける。このアップエッジトリガ型
ラッチ回路２ｃ、２ｄおよび２ｅの次段には、レベルラ
ッチ回路は設けられない。ブロック選択信号ＢＳに対し
ては、図９に示す構成と同様、プリチャージ信号ＲＸＬ
ＡＴＣＨに従ってラッチ動作を行なうレベルラッチ回路
２ｈが設けられる。他の構成は、図９に示す構成と同じ
であり、対応する部分には同一参照番号を付す。
【０１９９】内部クロック信号ＣＬＫＲは、外部クロッ
ク信号ｅｘｔＣＬＫに同期した信号であり、外部クロッ
ク信号の立上がりに応答して最も速いタイミングでＨレ
ベルへ立上がる。したがって、内部クロック信号ＣＬＫ
Ｒを利用して、アップエッジトリガ型ラッチ回路を駆動
する場合、内部行選択動作の開始を速くすることができ
る。
ク信号ｅｘｔＣＬＫに同期した信号であり、外部クロッ
ク信号の立上がりに応答して最も速いタイミングでＨレ
ベルへ立上がる。したがって、内部クロック信号ＣＬＫ
Ｒを利用して、アップエッジトリガ型ラッチ回路を駆動
する場合、内部行選択動作の開始を速くすることができ
る。
【０２００】しかしながら、内部クロック信号ＣＬＫＲ
は、バンクアドレスと独立の信号であり、バンクの選択
／非選択にかかわらず、アップエッジトリガ型ラッチ回
路が動作し、またスタンバイ時においても、内部クロッ
ク信号ＣＬＫＲに従って動作する。したがって、消費電
力を小さくすることが要求される用途においては、この
アップエッジトリガ型ラッチ回路２ｃ、２ｄおよび２ｅ
を、選択バンクにおいてのみ動作させ、非選択バンクお
よびスタンバイ状態時において動作停止させる。すなわ
ちロウアドレスイネーブル信号ＲＡＤＥは、アクティブ
コマンドＡＣＴが与えられ、活性化信号ＲＡＳＥが活性
化されると活性化される。したがって、選択バンクにお
いてロウアクセスが行なわれるときのみ、これらのアッ
プエッジトリガ型ラッチ回路２ｃ−２ｅを動作させるこ
とによりスタンバイ状態時における消費電力をより低減
することができる。ブロック選択信号ＢＳは、１クロッ
クサイクル期間活性化時活性状態に維持される。したが
って図９に示す構成と同様、ラッチ指示信号ＲＸＬＡＴ
ＣＨに従ってブロック選択信号ＢＳをラッチし、確実
に、ブロック選択信号ＢＳが確定状態となったときにレ
ベルラッチ回路２ｈにラッチ動作を行なわせ、ブロック
選択信号ＢＳが内部クロック信号に同期して伝達される
ときの伝搬遅延時間の影響を抑制する。
は、バンクアドレスと独立の信号であり、バンクの選択
／非選択にかかわらず、アップエッジトリガ型ラッチ回
路が動作し、またスタンバイ時においても、内部クロッ
ク信号ＣＬＫＲに従って動作する。したがって、消費電
力を小さくすることが要求される用途においては、この
アップエッジトリガ型ラッチ回路２ｃ、２ｄおよび２ｅ
を、選択バンクにおいてのみ動作させ、非選択バンクお
よびスタンバイ状態時において動作停止させる。すなわ
ちロウアドレスイネーブル信号ＲＡＤＥは、アクティブ
コマンドＡＣＴが与えられ、活性化信号ＲＡＳＥが活性
化されると活性化される。したがって、選択バンクにお
いてロウアクセスが行なわれるときのみ、これらのアッ
プエッジトリガ型ラッチ回路２ｃ−２ｅを動作させるこ
とによりスタンバイ状態時における消費電力をより低減
することができる。ブロック選択信号ＢＳは、１クロッ
クサイクル期間活性化時活性状態に維持される。したが
って図９に示す構成と同様、ラッチ指示信号ＲＸＬＡＴ
ＣＨに従ってブロック選択信号ＢＳをラッチし、確実
に、ブロック選択信号ＢＳが確定状態となったときにレ
ベルラッチ回路２ｈにラッチ動作を行なわせ、ブロック
選択信号ＢＳが内部クロック信号に同期して伝達される
ときの伝搬遅延時間の影響を抑制する。
【０２０１】なお、バンク活性化信号ＲＡＳＥも、各バ
ンク毎に中央のロウ系制御回路１内においてロウ系回路
動作制御信号を生成するために利用されている。したが
って、このバンク活性化信号ＲＡＳＥを対応のバンクの
各メモリブロックの前処理回路２に対し、アップエッジ
トリガ型ラッチ回路２ｃ−２ｅのトリガ信号（クロック
信号）として与えてもよい。
ンク毎に中央のロウ系制御回路１内においてロウ系回路
動作制御信号を生成するために利用されている。したが
って、このバンク活性化信号ＲＡＳＥを対応のバンクの
各メモリブロックの前処理回路２に対し、アップエッジ
トリガ型ラッチ回路２ｃ−２ｅのトリガ信号（クロック
信号）として与えてもよい。
【０２０２】以上のように、この発明の実施の形態４に
従えば、メモリサブブロックそれぞれに対応して設けら
れる前処理回路において、クロック信号ＣＬＫに代えて
バンク活性化時活性状態へ駆動されるロウ系動作制御信
号を与えているため、選択バンク駆動時のみ、このアッ
プエッジトリガ型ラッチ回路を動作させることができ、
消費電力、特にスタンバイサイクル時の消費電力を大幅
に低減することができる。
従えば、メモリサブブロックそれぞれに対応して設けら
れる前処理回路において、クロック信号ＣＬＫに代えて
バンク活性化時活性状態へ駆動されるロウ系動作制御信
号を与えているため、選択バンク駆動時のみ、このアッ
プエッジトリガ型ラッチ回路を動作させることができ、
消費電力、特にスタンバイサイクル時の消費電力を大幅
に低減することができる。
【０２０３】［他の適用例］なお上述の説明において
は、外部からコマンドが与えられているクロック同期型
のＤＲＡＭについて説明している。しかしながら、外部
から、クロック信号に同期して、ロウアドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓおよびライトイネーブル信号／ＷＥおよびチップイネ
ーブル信号／ＣＳが与えられ、クロック信号の立上がり
エッジにおけるこれらの制御信号の論理状態の組合せで
動作モードを指定する構成のクロック同期型半導体記憶
装置であっても、本発明は同様の効果を得ることができ
る。ロウアドレス信号のセットアップ時間は、同様、ク
ロック信号に対して確保されているためである。この通
常のクロック同期型半導体記憶装置（複数の制御信号の
状態の組合せをコマンドとして用いる構成）において
は、アクティブコマンドＡＣＴが与えられると、アレイ
活性化指示信号が内部クロック信号ＣＬＫＲの立上がり
に応答して活性化されて内部の行選択動作が開始され
る。したがって、バンク活性化信号ＲＡＳＥを発生する
アップエッジトリガ型ラッチ回路に代えてセット／リセ
ットフリップフロップ（アクティブコマンド印加時セッ
トされ、プリチャージコマンド印加時リセットされる）
が用いられればよい。他の構成については、同様の構成
を利用することができる。
は、外部からコマンドが与えられているクロック同期型
のＤＲＡＭについて説明している。しかしながら、外部
から、クロック信号に同期して、ロウアドレスストロー
ブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡ
Ｓおよびライトイネーブル信号／ＷＥおよびチップイネ
ーブル信号／ＣＳが与えられ、クロック信号の立上がり
エッジにおけるこれらの制御信号の論理状態の組合せで
動作モードを指定する構成のクロック同期型半導体記憶
装置であっても、本発明は同様の効果を得ることができ
る。ロウアドレス信号のセットアップ時間は、同様、ク
ロック信号に対して確保されているためである。この通
常のクロック同期型半導体記憶装置（複数の制御信号の
状態の組合せをコマンドとして用いる構成）において
は、アクティブコマンドＡＣＴが与えられると、アレイ
活性化指示信号が内部クロック信号ＣＬＫＲの立上がり
に応答して活性化されて内部の行選択動作が開始され
る。したがって、バンク活性化信号ＲＡＳＥを発生する
アップエッジトリガ型ラッチ回路に代えてセット／リセ
ットフリップフロップ（アクティブコマンド印加時セッ
トされ、プリチャージコマンド印加時リセットされる）
が用いられればよい。他の構成については、同様の構成
を利用することができる。
【０２０４】また、メモリマットは２つの構成が示され
ている。しかしながら、メモリマットが４つ配置され、
これらの４つのメモリマットの中央部に、中央ロウ系制
御回路が配置され、各メモリマットがそれぞれ複数のバ
ンクに分割される構成であっても、本発明は適用可能で
ある。また、記憶装置の記憶容量は任意である。
ている。しかしながら、メモリマットが４つ配置され、
これらの４つのメモリマットの中央部に、中央ロウ系制
御回路が配置され、各メモリマットがそれぞれ複数のバ
ンクに分割される構成であっても、本発明は適用可能で
ある。また、記憶装置の記憶容量は任意である。
【０２０５】
【発明の効果】以上のように、この発明に従えば、チッ
プ占有面積を何ら増加させることなく高速動作し、かつ
バンク拡張に容易に対応することのできる半導体記憶装
置を実現することができる。
プ占有面積を何ら増加させることなく高速動作し、かつ
バンク拡張に容易に対応することのできる半導体記憶装
置を実現することができる。
【０２０６】すなわち、請求項１に係る発明に従えば、
内部クロック信号およびこの内部クロック信号と非同期
のアドレス信号を中央制御回路から複数のバンクを有す
るメモリアレイへ共通に与え、かつバンクそれぞれのメ
モリサブブロックにおいてメモリサブブロックそれぞれ
においてラッチタイミング信号に同期してアドレス信号
をラッチしてプリデコードしてメモリセルを選択するよ
うに構成しているため、アドレス信号のセットアップ時
間を利用して、複数のバンクそれぞれへアドレス信号を
伝達することができ、アドレス伝搬時間の影響を考慮す
ることなくアドレス信号をラッチしてプリデコード信号
を生成することができ、高速アクセスが実現される。
内部クロック信号およびこの内部クロック信号と非同期
のアドレス信号を中央制御回路から複数のバンクを有す
るメモリアレイへ共通に与え、かつバンクそれぞれのメ
モリサブブロックにおいてメモリサブブロックそれぞれ
においてラッチタイミング信号に同期してアドレス信号
をラッチしてプリデコードしてメモリセルを選択するよ
うに構成しているため、アドレス信号のセットアップ時
間を利用して、複数のバンクそれぞれへアドレス信号を
伝達することができ、アドレス伝搬時間の影響を考慮す
ることなくアドレス信号をラッチしてプリデコード信号
を生成することができ、高速アクセスが実現される。
【０２０７】請求項２に係る発明に従えば、複数のバン
クそれぞれに対する動作制御信号は、中央制御回路で生
成して各バンクへ伝達するように構成しており、単に中
央制御回路においてバンク拡張に応じてバンク制御回路
を増加するだけでよく、メモリアレイ個々に、バンク制
御回路を配置する必要がなく、容易にバンク拡張にメモ
リアレイ占有面積を増加させることなく対応することが
できる。特に、動作制御信号は、アドレスビットの数に
比べて少なく、各バンクに対して動作制御信号を伝達し
ても、何ら配線占有面積の大幅な増加は生じない。
クそれぞれに対する動作制御信号は、中央制御回路で生
成して各バンクへ伝達するように構成しており、単に中
央制御回路においてバンク拡張に応じてバンク制御回路
を増加するだけでよく、メモリアレイ個々に、バンク制
御回路を配置する必要がなく、容易にバンク拡張にメモ
リアレイ占有面積を増加させることなく対応することが
できる。特に、動作制御信号は、アドレスビットの数に
比べて少なく、各バンクに対して動作制御信号を伝達し
ても、何ら配線占有面積の大幅な増加は生じない。
【０２０８】請求項３に係る発明に従えば、複数のバン
クそれぞれに対して、複数のメモリサブブロックを割当
て、このサブブロックを指定するブロック選択信号を、
中央制御回路でクロック信号に同期して生成して１クロ
ックサイクル期間ラッチして各サブブロックへ伝達する
ように構成しており、各バンクに共通にブロック選択信
号を伝達することができ、バンク拡張に容易に対応する
ことができ、また各メモリサブブロックにおいて、個別
に、ブロック選択信号をラッチして選択サブブロックを
確実に選択状態へ駆動することができる。
クそれぞれに対して、複数のメモリサブブロックを割当
て、このサブブロックを指定するブロック選択信号を、
中央制御回路でクロック信号に同期して生成して１クロ
ックサイクル期間ラッチして各サブブロックへ伝達する
ように構成しており、各バンクに共通にブロック選択信
号を伝達することができ、バンク拡張に容易に対応する
ことができ、また各メモリサブブロックにおいて、個別
に、ブロック選択信号をラッチして選択サブブロックを
確実に選択状態へ駆動することができる。
【０２０９】請求項４に係る発明に従えば、不良ビット
アドレスが指定されたか否かのスペア判定を、各メモリ
バンクで、内部ロウアドレス信号に従って、クロックに
よるラッチの前に行なっており、スペア判定を内部アド
レスのセットアップ時間を利用して行なうことができ、
スペア判定結果を待ってメモリセル選択動作を行なう必
要がなく、高速アクセスを実現することができる。
アドレスが指定されたか否かのスペア判定を、各メモリ
バンクで、内部ロウアドレス信号に従って、クロックに
よるラッチの前に行なっており、スペア判定を内部アド
レスのセットアップ時間を利用して行なうことができ、
スペア判定結果を待ってメモリセル選択動作を行なう必
要がなく、高速アクセスを実現することができる。
【０２１０】請求項５に係る発明に従えば、前処理回路
は、内部クロック信号を同期してラッチし、かつラッチ
イネーブル信号に従ってこのラッチ回路の出力信号をさ
らにラッチするレベルラッチ回路とプリデコード回路と
で構成しており、バンク活性状態の間、プリデコード信
号の状態を維持することができ、バンク単位でのクロッ
ク同期動作の特性を損なうことなくアドレスデコードを
実現することができる。
は、内部クロック信号を同期してラッチし、かつラッチ
イネーブル信号に従ってこのラッチ回路の出力信号をさ
らにラッチするレベルラッチ回路とプリデコード回路と
で構成しており、バンク活性状態の間、プリデコード信
号の状態を維持することができ、バンク単位でのクロッ
ク同期動作の特性を損なうことなくアドレスデコードを
実現することができる。
【０２１１】請求項６に係る発明に従えば、スペアイネ
ーブル信号を選択バンクに対するラッチイネーブル信号
に従ってラッチしており、アドレスセットアップ時間を
利用して生成されたスペアイネーブル信号に従って、正
確にスペア判定結果に基づいたメモリセル選択動作を行
なうことができる。
ーブル信号を選択バンクに対するラッチイネーブル信号
に従ってラッチしており、アドレスセットアップ時間を
利用して生成されたスペアイネーブル信号に従って、正
確にスペア判定結果に基づいたメモリセル選択動作を行
なうことができる。
【０２１２】請求項７に係る発明に従えば、スペア判定
回路をメモリサブブロックそれぞれに対応して設けてお
り、サブブロック単位での不良救済時スペア判定回路が
ロウアドレスビットを用いてスペア判定を行なってお
り、その占有面積は小さく、サブブロック単位でスペア
判定回路を容易に面積増加を伴うことなく配置すること
ができる。
回路をメモリサブブロックそれぞれに対応して設けてお
り、サブブロック単位での不良救済時スペア判定回路が
ロウアドレスビットを用いてスペア判定を行なってお
り、その占有面積は小さく、サブブロック単位でスペア
判定回路を容易に面積増加を伴うことなく配置すること
ができる。
【０２１３】請求項８に係る発明に従えば、メモリサブ
ブロックのワード線が階層ワード線の構成を有する場合
において、前処理回路をアドレスビットとラッチタイミ
ングと非同期でプリデコードした後、プリデコード信号
をラッチしており、メインワード線選択時、サブデコー
ド信号は確定状態にあり、何らサブデコード信号の伝搬
遅延の影響を受けることなくアドレス指定されたサブワ
ード線を選択状態へ駆動することができる。
ブロックのワード線が階層ワード線の構成を有する場合
において、前処理回路をアドレスビットとラッチタイミ
ングと非同期でプリデコードした後、プリデコード信号
をラッチしており、メインワード線選択時、サブデコー
ド信号は確定状態にあり、何らサブデコード信号の伝搬
遅延の影響を受けることなくアドレス指定されたサブワ
ード線を選択状態へ駆動することができる。
【０２１４】請求項９に係る発明に従えば、セルフリフ
レッシュモード時にはリフレッシュ要求信号に従って内
部クロック信号を生成して与えられたクロック信号をラ
ッチするように構成しており、セルフリフレッシュモー
ド時においても、正確にラッチ用の内部クロック信号を
生成して、クロック同期でリフレッシュ動作を行なうこ
とができる。
レッシュモード時にはリフレッシュ要求信号に従って内
部クロック信号を生成して与えられたクロック信号をラ
ッチするように構成しており、セルフリフレッシュモー
ド時においても、正確にラッチ用の内部クロック信号を
生成して、クロック同期でリフレッシュ動作を行なうこ
とができる。
【０２１５】請求項１０に係る発明に従えば、ブロック
選択信号は、セルフリフレッシュアドレスカウンタを所
定数のビットをデコードして形成して各メモリサブブロ
ックへ伝達しておりセルフリフレッシュ時にも正確にブ
ロック選択を行なえる。
選択信号は、セルフリフレッシュアドレスカウンタを所
定数のビットをデコードして形成して各メモリサブブロ
ックへ伝達しておりセルフリフレッシュ時にも正確にブ
ロック選択を行なえる。
【０２１６】請求項１１に係る発明に従えば、レベルラ
ッチ回路へアドレスビットおよびプリデコード信号の論
理状態を設定するように構成しており、何らゲート段数
を増加させることなく少ない制御信号数でウェハバーン
インを行なうことができる。
ッチ回路へアドレスビットおよびプリデコード信号の論
理状態を設定するように構成しており、何らゲート段数
を増加させることなく少ない制御信号数でウェハバーン
インを行なうことができる。
【０２１７】請求項１２に係る発明に従えば、前処理回
路を２段のラッチ回路で構成し、この第２段のラッチ回
路の出力信号をストレス加速モード指示信号に従って所
望の論理レベルに設定しており、所望のパターンのワー
ド線を選択状態へ駆動することができる。
路を２段のラッチ回路で構成し、この第２段のラッチ回
路の出力信号をストレス加速モード指示信号に従って所
望の論理レベルに設定しており、所望のパターンのワー
ド線を選択状態へ駆動することができる。
【０２１８】請求項１３に係る発明に従えば、ストレス
加速モード時、サブデコード信号をプリデコードした
後、所望の論理に設定しており、所望のパターンのサブ
ワード線を選択状態へ駆動できる。
加速モード時、サブデコード信号をプリデコードした
後、所望の論理に設定しており、所望のパターンのサブ
ワード線を選択状態へ駆動できる。
【０２１９】請求項１４に係る発明に従えば、バンク活
性化指示信号に応答して活性化されるラッチタイミング
信号を利用して、与えられたアドレス信号をラッチする
ように構成しており、選択バンクにおいてのみラッチ回
路が動作し、消費電力、特にスタンバイサイクル時の消
費電力を低減することができる。
性化指示信号に応答して活性化されるラッチタイミング
信号を利用して、与えられたアドレス信号をラッチする
ように構成しており、選択バンクにおいてのみラッチ回
路が動作し、消費電力、特にスタンバイサイクル時の消
費電力を低減することができる。
【０２２０】請求項１５に係る発明に従えば、外部クロ
ック信号に同期して生成される内部クロック信号をラッ
チタイミング信号として、内部信号を速いタイミングで
確定状態として内部動作を行なわせることができ、内部
回路動作開始タイミングを速くすることができ、アクセ
ス時間を短縮することができる。
ック信号に同期して生成される内部クロック信号をラッ
チタイミング信号として、内部信号を速いタイミングで
確定状態として内部動作を行なわせることができ、内部
回路動作開始タイミングを速くすることができ、アクセ
ス時間を短縮することができる。
【０２２１】請求項１６に係る発明に従えば、中央制御
回路は、各バンクに対し、バンク活性化のための第１お
よび第２の活性化指示信号を生成して、メモリサブブロ
ックへブロック選択信号とともに与えて第１のラッチイ
ネーブル信号をラッチタイミング信号として与えられた
信号をラッチして内部回路動作を行なっており、回路構
成を簡略化でき、また必要なときのみ第１のラッチ回路
へラッチ動作を行なっており消費電力を低減することが
できる。また、ブロック選択信号は第２のラッチイネー
ブル信号に従ってラッチしており、余裕を持って、ブロ
ック選択信号を取込むことができる。
回路は、各バンクに対し、バンク活性化のための第１お
よび第２の活性化指示信号を生成して、メモリサブブロ
ックへブロック選択信号とともに与えて第１のラッチイ
ネーブル信号をラッチタイミング信号として与えられた
信号をラッチして内部回路動作を行なっており、回路構
成を簡略化でき、また必要なときのみ第１のラッチ回路
へラッチ動作を行なっており消費電力を低減することが
できる。また、ブロック選択信号は第２のラッチイネー
ブル信号に従ってラッチしており、余裕を持って、ブロ
ック選択信号を取込むことができる。
【０２２２】請求項１７に係る発明に従えば、制御判定
がラッチタイミング信号と非同期で判定をしており、ス
ペア判定結果のラッチ動作は、選択バンクのみ行なわれ
ており、消費電力、特にスタンバイサイクル時の消費電
力を低減することができる。
がラッチタイミング信号と非同期で判定をしており、ス
ペア判定結果のラッチ動作は、選択バンクのみ行なわれ
ており、消費電力、特にスタンバイサイクル時の消費電
力を低減することができる。
【０２２３】請求項１８に係る発明に従えば、クロック
信号と非同期でアドレス信号を複数のバンクへ共通に与
え、複数のバンクそれぞれにおいて、ラッチタイミング
信号に従って与えられた信号をラッチしてプリデコード
を行ない、かつこのラッチタイミング信号と非同期で、
与えられたアドレスに従ってスペア判定を行ない、その
後、スペア判定結果をラッチタイミング信号に従ってラ
ッチし、スペアイネーブル信号を発生するように構成し
ており、スペア判定タイミングは、アドレスセットアッ
プ時間内に行なわれており、メモリセル選択動作を行な
うことができる。また複数のバンクそれぞれに、クロッ
ク信号と非同期でアドレス信号を伝達しており、アドレ
ス伝搬時間をこのアドレスセットアップ時間を利用し
て、アドレス伝搬時間の影響を低減して、内部回路動作
を開始させることができ、高速アクセス可能な半導体記
憶装置を実現することができる。
信号と非同期でアドレス信号を複数のバンクへ共通に与
え、複数のバンクそれぞれにおいて、ラッチタイミング
信号に従って与えられた信号をラッチしてプリデコード
を行ない、かつこのラッチタイミング信号と非同期で、
与えられたアドレスに従ってスペア判定を行ない、その
後、スペア判定結果をラッチタイミング信号に従ってラ
ッチし、スペアイネーブル信号を発生するように構成し
ており、スペア判定タイミングは、アドレスセットアッ
プ時間内に行なわれており、メモリセル選択動作を行な
うことができる。また複数のバンクそれぞれに、クロッ
ク信号と非同期でアドレス信号を伝達しており、アドレ
ス伝搬時間をこのアドレスセットアップ時間を利用し
て、アドレス伝搬時間の影響を低減して、内部回路動作
を開始させることができ、高速アクセス可能な半導体記
憶装置を実現することができる。
【０２２４】請求項１９に係る発明に従えば、スペア判
定結果をラッチしてスペアイネーブル信号を生成するス
ペアイネーブル回路は、動作制御信号の活性化に従って
スペアイネーブル信号をラッチしており、バンク活性化
時確実に、スペア判定結果を示すスペアイネーブル信号
の状態を維持することができる。また、ラッチタイミン
グ信号として内部クロック信号を利用しており、速いタ
イミングで、このスペアイネーブル信号を所望の状態に
駆動することができる。
定結果をラッチしてスペアイネーブル信号を生成するス
ペアイネーブル回路は、動作制御信号の活性化に従って
スペアイネーブル信号をラッチしており、バンク活性化
時確実に、スペア判定結果を示すスペアイネーブル信号
の状態を維持することができる。また、ラッチタイミン
グ信号として内部クロック信号を利用しており、速いタ
イミングで、このスペアイネーブル信号を所望の状態に
駆動することができる。
【０２２５】請求項２０に係る発明に従えば、ラッチタ
イミング信号として、バンク活性化用の動作制御信号を
利用しており、スペア判定結果のラッチは、選択バンク
においてのみ行なわれており、消費電力、特にスタンバ
イサイクル時の消費電力を低減することができる。
イミング信号として、バンク活性化用の動作制御信号を
利用しており、スペア判定結果のラッチは、選択バンク
においてのみ行なわれており、消費電力、特にスタンバ
イサイクル時の消費電力を低減することができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 図１に示す中央ロウ系信号回路の構成を概略
的に示す図である。
的に示す図である。
【図３】 図１に示す前処理回路の構成を概略的に示す
図である。
図である。
【図４】 この発明の実施の形態１に従う半導体記憶装
置の動作を示すタイミングチャート図である。
置の動作を示すタイミングチャート図である。
【図５】 図２に示すブロックラッチ回路およびブロッ
クデコード回路の構成を概略的に示す図である。
クデコード回路の構成を概略的に示す図である。
【図６】 （Ａ）は図５に示すブロックラッチ回路の構
成の一例を示す図であり、（Ｂ）は（Ａ）に示すブロッ
クラッチ回路の動作を示すタイミングチャート図であ
る。
成の一例を示す図であり、（Ｂ）は（Ａ）に示すブロッ
クラッチ回路の動作を示すタイミングチャート図であ
る。
【図７】 図１に示すスペア判定回路の構成を示す図で
ある。
ある。
【図８】 （Ａ）は、図２に示すバンクＡ制御回路およ
びバンクＢ制御回路の構成を示し、（Ｂ）は（Ａ）に示
すバンク制御回路の動作を示すタイミングチャート図で
ある。
びバンクＢ制御回路の構成を示し、（Ｂ）は（Ａ）に示
すバンク制御回路の動作を示すタイミングチャート図で
ある。
【図９】 図１に示す前処理回路の構成を示す図であ
る。
る。
【図１０】 図９に示す２ビットプリデコード回路の構
成を示す図である。
成を示す図である。
【図１１】 図９に示す７ビットプリデコード回路の構
成を示す図である。
成を示す図である。
【図１２】 図１に示すロウデコーダに含まれるワード
線ドライブ回路の構成を示す図である。
線ドライブ回路の構成を示す図である。
【図１３】 図１に示すロウデコーダ回路に含まれるサ
ブデコード信号ドライバの構成を示す図である。
ブデコード信号ドライバの構成を示す図である。
【図１４】 図１に示すメモリアレイの構成を概略的に
示す図である。
示す図である。
【図１５】 図１に示すメモリサブブロックの構成を概
略的に示す図である。
略的に示す図である。
【図１６】 この発明の実施の形態１の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図１７】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１８】 図１７に示す回路の動作を示すタイミング
チャート図である。
チャート図である。
【図１９】 この発明の実施の形態２におけるバンク制
御回路の構成を概略的に示す図である。
御回路の構成を概略的に示す図である。
【図２０】 （Ａ）−（Ｃ）は、この発明の実施の形態
３における前処理回路に含まれるレベルラッチ回路の構
成を示す図である。
３における前処理回路に含まれるレベルラッチ回路の構
成を示す図である。
【図２１】 ウェハバーンインモード時の各制御信号と
選択ワード線との対応関係を一覧に示す図である。
選択ワード線との対応関係を一覧に示す図である。
【図２２】 この発明の実施の形態３におけるウェハバ
ーンインモード指示信号およびウェハバーンイン制御信
号の発生部の構成の一例を示す図である。
ーンインモード指示信号およびウェハバーンイン制御信
号の発生部の構成の一例を示す図である。
【図２３】 この発明の実施の形態３におけるバンク活
性化信号発生部の構成を概略的に示す図である。
性化信号発生部の構成を概略的に示す図である。
【図２４】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２５】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図２６】 （Ａ）は、図２５に示すバンク制御回路の
構成を示す図であり、（Ｂ）は、（Ａ）に示すバンク制
御回路の動作を示すタイミングチャート図である。
構成を示す図であり、（Ｂ）は、（Ａ）に示すバンク制
御回路の動作を示すタイミングチャート図である。
【図２７】 従来のバンク制御回路における内部ロウア
ドレスの発生部の構成を概略的に示す図である。
ドレスの発生部の構成を概略的に示す図である。
【図２８】 図２７に示す内部ロウアドレス発生部の動
作を示すタイミングチャート図である。
作を示すタイミングチャート図である。
【図２９】 （Ａ）は、従来のバンク制御回路のブロッ
ク選択信号発生部の構成を概略的に示し、（Ｂ）は、
（Ａ）に示すブロックデコード回路の１つのブロック選
択信号に対する構成の一例を示す図である。
ク選択信号発生部の構成を概略的に示し、（Ｂ）は、
（Ａ）に示すブロックデコード回路の１つのブロック選
択信号に対する構成の一例を示す図である。
【図３０】 従来のバンク制御回路におけるロウプリデ
コード回路の構成を概略的に示す図である。
コード回路の構成を概略的に示す図である。
【図３１】 従来のスペア判定回路の構成を示す図であ
る。
る。
【図３２】 従来の半導体記憶装置のワード線駆動部の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図３３】 従来の半導体記憶装置の動作を示すタイミ
ングチャート図である。
ングチャート図である。
１ ロウ系制御回路、２ 前処理回路、５ ロウデコー
ダ、ＭＭ１，ＭＭ２メモリマット、ＭＳＢ メモリサブ
ブロック、１１ 内部クロック発生回路、１２ ブロッ
クラッチ回路、１３ ブロックデコード回路、１４ バ
ッファ回路、１５ バンクＡ制御回路、１６ バンクＢ
制御回路、２０ バンク制御回路、１２ａ アップエッ
ジトリガ型ラッチ回路、４ａ１−４ａ８ ヒューズプロ
グラム回路、４ｃ２−４ｃ８ ＥＸＯＲ回路、４ｂ Ｎ
ＡＮＤ回路、２０ａ，２０ｂＡＮＤ回路、２０ｃ 複合
ゲート回路、２０ｄ アップエッジトリガ型ラッチ回
路、２０ｅ、２０ｇ，２０ｉ，２０ｋ，２０ｍ，２０ｏ
遅延回路、２０ｆ，２０ｊ，２０ｎ ＡＮＤ回路、２
０ｈ，２０ｌ，２０ｐ ＯＲ回路、２ｃ−２ｅアップエ
ッジトリガ型ラッチ回路、２ｆ−２ｉ レベルラッチ回
路、２ｂ ２ビットプリデコード回路、２ｊ ７ビット
プリデコード回路、ＺＮＭＷＬ ノーマルメインワード
線、ＺＳＭＷＬ スペアメインワード線、ＭＣ メモリ
セル、ＳＷＬ サブワード線、ＳＷＢ サブワード線ド
ライバ、５２ リフレッシュアドレスカウンタ回路、５
３，５４ マルチプレクサ、５６ ＯＲ回路、２ｆＡ，
２ｉａ，２ｉｅ ＣＭＯＳトランスミッションゲート、
２ｆｂ，２ｆｄ，２ｉｃ，２ｉｄ，２ｉｂ，２ｉｃ，２
ｉｈ，２ｉｆ ＮＡＮＤ回路。
ダ、ＭＭ１，ＭＭ２メモリマット、ＭＳＢ メモリサブ
ブロック、１１ 内部クロック発生回路、１２ ブロッ
クラッチ回路、１３ ブロックデコード回路、１４ バ
ッファ回路、１５ バンクＡ制御回路、１６ バンクＢ
制御回路、２０ バンク制御回路、１２ａ アップエッ
ジトリガ型ラッチ回路、４ａ１−４ａ８ ヒューズプロ
グラム回路、４ｃ２−４ｃ８ ＥＸＯＲ回路、４ｂ Ｎ
ＡＮＤ回路、２０ａ，２０ｂＡＮＤ回路、２０ｃ 複合
ゲート回路、２０ｄ アップエッジトリガ型ラッチ回
路、２０ｅ、２０ｇ，２０ｉ，２０ｋ，２０ｍ，２０ｏ
遅延回路、２０ｆ，２０ｊ，２０ｎ ＡＮＤ回路、２
０ｈ，２０ｌ，２０ｐ ＯＲ回路、２ｃ−２ｅアップエ
ッジトリガ型ラッチ回路、２ｆ−２ｉ レベルラッチ回
路、２ｂ ２ビットプリデコード回路、２ｊ ７ビット
プリデコード回路、ＺＮＭＷＬ ノーマルメインワード
線、ＺＳＭＷＬ スペアメインワード線、ＭＣ メモリ
セル、ＳＷＬ サブワード線、ＳＷＢ サブワード線ド
ライバ、５２ リフレッシュアドレスカウンタ回路、５
３，５４ マルチプレクサ、５６ ＯＲ回路、２ｆＡ，
２ｉａ，２ｉｅ ＣＭＯＳトランスミッションゲート、
２ｆｂ，２ｆｄ，２ｉｃ，２ｉｄ，２ｉｂ，２ｉｃ，２
ｉｈ，２ｉｆ ＮＡＮＤ回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山崎 彰 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 有本 和民 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B024 AA01 AA07 AA15 BA13 BA18 BA20 BA21 BA23 CA07 CA16 CA17 CA27 DA08 DA10 DA18 EA03 5L106 AA01 CC04 CC17 CC22 DD35 GG03
Claims (20)
- 【請求項１】 複数のメモリセルを有しかつ互いに独立
に活性状態へ駆動することができる複数のバンクに分割
されるメモリアレイ、 前記メモリアレイの一方側に配置され、外部からのクロ
ック信号およびアドレス信号を受け、内部クロック信号
および前記内部クロックと非同期の内部アドレス信号を
生成して前記メモリアレイの複数のバンクへ共通に一方
方向に沿って伝達する中央制御回路、 前記メモリアレイの複数のバンクの各々に対応して設け
られ、前記内部アドレス信号を、ラッチタイミング信号
に同期してラッチしかつラッチした内部アドレス信号を
プリデコードしてプリデコード信号を生成する前処理回
路、および前記メモリアレイの複数のバンク各々に対応
して設けられ、対応の前処理回路からのプリデコード信
号に従って対応のバンクのアドレス指定されたメモリセ
ルを選択するための選択回路を備える、半導体記憶装
置。 - 【請求項２】 前記中央制御回路は、外部からのバンク
活性化指示信号に従って前記複数のバンクの指定された
バンクに対するメモリセル選択動作を活性化するための
制御信号を前記クロック信号に同期して生成するための
制御信号発生回路をさらに含み、 前記制御信号に従って各前記前処理回路が活性化され
る、請求項１記載の半導体記憶装置。 - 【請求項３】 前記メモリアレイの複数のバンクの各々
は、各々が複数のメモリセルを有する複数のメモリサブ
ブロックを有し、 前記中央制御回路は、前記複数のメモリサブブロックの
所定数のサブブロックを特定するブロックアドレス信号
を前記アドレス信号と並列に受け、該受けたブロックア
ドレス信号を前記外部クロック信号の１サイクル期間ラ
ッチしかつ該ラッチしたブロックアドレス信号を前記複
数のバンクへ共通に伝達する回路を含む、請求項１記載
の半導体記憶装置。 - 【請求項４】 不良ビットの位置を示す不良ビットアド
レスを記憶し、前記内部アドレス信号を受け、該受けた
内部アドレス信号が前記不良ビットアドレスを示すと
き、不良ビット救済用のスペア回路を活性化するための
信号を発生するスペア判定回路と、 前記ラッチタイミング信号に同期して前記スペア判定回
路の出力信号をラッチしてスペアイネーブル信号を発生
するラッチ回路とをさらに含む、請求項１記載の半導体
記憶装置。 - 【請求項５】 前記前処理回路は、 前記ラッチタイミング信号として前記内部クロック信号
を受け、前記内部アドレス信号を前記内部クロック信号
に同期してラッチするラッチ回路と、 前記制御信号に含まれるラッチイネーブル信号に従って
前記ラッチ回路の出力信号をさらにラッチするレベルラ
ッチ回路と、 前記レベルラッチ回路の出力信号をプリデコードするプ
リデコード回路を含む、請求項２記載の半導体記憶装
置。 - 【請求項６】 前記中央制御回路は、バンク活性化指示
信号に従って指定されたバンクのメモリセル選択動作を
活性化するための制御信号を発生する制御信号発生回路
を含み、 前記半導体記憶装置は、 前記制御信号に含まれるラッチイネーブル信号に従って
前記スペアイネーブル信号をラッチし、前記スペア回路
および通常セル選択回路の一方を活性化する信号を発生
するノーマル／スペア活性化回路をさらに含む、請求項
４記載の半導体記憶装置。 - 【請求項７】 前記メモリアレイの複数のバンクの各々
は複数のメモリサブブロックを含み、 前記スペア判定回路は前記メモリサブブロックそれぞれ
に対応して設けられる、請求項４記載の半導体記憶装
置。 - 【請求項８】 前記メモリアレイは行列状に配列される
メモリセルと、メモリセル行に対応して配置される階層
ワード線を有し、前記階層ワード線はメインワード線と
メモリセルが接続するサブワード線とを有し、前記メイ
ンワード線は所定数のサブワード線に対して１本設けら
れ、 前記前処理回路は、 前記内部アドレス信号のうちの前記所定数のサブワード
線のうちの１つのサブワード線を特定するサブワード線
アドレスビットを前記ラッチタイミング信号と非同期で
プリデコードしてサブワード線プリデコード信号を生成
するプリデコード回路と、 前記プリデコード回路の出力信号を前記ラッチタイミン
グ信号に同期してラッチするラッチ回路と、 前記ラッチ回路の出力信号に従ってサブワード線特定用
のサブデコード信号を生成する回路を含む、請求項１記
載の半導体記憶装置。 - 【請求項９】 前記メモリアレイの複数のメモリセルは
記憶データのリフレッシュが必要であり、 前記中央制御回路はさらに、 セルフリフレッシュモード指示信号に応答して、所定の
周期でリフレッシュ要求を発生するリフレッシュタイマ
回路と、 前記リフレッシュ要求と前記外部クロック信号とに従っ
て前記内部クロック信号を発生するクロック発生回路を
含む、請求項１記載の半導体記憶装置。 - 【請求項１０】 前記中央制御回路は、 前記セルフリフレッシュモード指示信号の活性化時、リ
フレッシュアドレスを生成するリフレッシュアドレスカ
ウンタと、 前記リフレッシュアドレスカウンタの所定数のリフレッ
シュビットを前記内部クロック信号に同期してラッチし
てブロック選択信号を生成して前記複数のバンクへ共通
に印加するブロックラッチ回路をさらに含み、 前記メモリアレイの複数のバンクの各々は、各々が複数
のメモリセルを有する複数のサブブロックを含み、前記
ブロック選択信号は前記複数のサブブロックの所定数の
サブブロックを特定する、請求項９記載の半導体記憶装
置。 - 【請求項１１】 前記前処理回路は、ストレス加速モー
ド指示信号に応答して、前記内部アドレス信号を所定の
論理レベルの選択状態に設定してプリデコードする手段
を含む、請求項１記載の半導体記憶装置。 - 【請求項１２】 前記前処理回路は、 前記制御信号に含まれるアドレスラッチタイミング信号
に従って前記内部アドレス信号に対応するアドレス信号
をラッチする第１のラッチ回路と、 ストレス加速モード指示信号の活性化に応答して前記第
１のラッチ回路の出力信号を選択状態を示す所定の論理
レベルに設定しかつ前記ストレス加速モード指示信号の
非活性化時前記第１のラッチ回路の出力信号をラッチし
て前記内部アドレス信号に対応するアドレス信号を生成
するアドレス出力回路を含む、請求項２記載の半導体記
憶装置。 - 【請求項１３】 前記ラッチ回路は、ストレス加速モー
ド指示信号に従って前記サブデコード信号を選択的に選
択状態に設定しかつ前記ストレス加速モードの非活性化
時前記プリデコード回路の出力信号をラッチして出力す
るゲートラッチ回路を備える、請求項８記載の半導体記
憶装置。 - 【請求項１４】 前記ラッチタイミング信号は、バンク
活性化指示信号に応答して活性化されかつ前記バンク活
性化指示信号が指定するバンクが活性状態の間活性状態
を維持する、請求項１記載の半導体記憶装置。 - 【請求項１５】 前記ラッチタイミング信号は、前記外
部クロック信号に同期して生成される前記内部クロック
信号である、請求項１記載の半導体記憶装置。 - 【請求項１６】 前記メモリアレイの複数のバンクの各
々は、各々が複数のメモリセルを有する複数のサブブロ
ックを含み、 前記中央制御回路は、バンク活性化指示信号に従って前
記バンク活性化指示信号が指定するバンクを活性状態と
するための第１および第２のラッチイネーブル信号を少
なくとも発生する手段と、前記バンク活性化指示信号と
並行して与えられるブロックアドレス信号に従って前記
複数のサブブロックの所定数のサブブロックを指定する
ブロック選択信号を前記内部クロック信号に同期して発
生する回路とを含み、 前記前処理回路は、 前記第１のラッチイネーブル信号を前記ラッチタイミン
グ信号として受け、前記内部アドレス信号を前記第１の
ラッチイネーブル信号に従ってラッチする第１のラッチ
回路と、 前記ブロック選択信号を前記第２のラッチイネーブル信
号に同期してラッチする第２のラッチ回路とを含む、請
求項１記載の半導体記憶装置。 - 【請求項１７】 前記メモリアレイの不良ビットの位置
を示す不良ビットアドレスを記憶し、前記内部アドレス
信号を受け、該受けた内部アドレス信号が前記不良ビッ
トアドレスを指定するか否かを示すスペア判定信号を発
生するスペア判定回路と、 前記スペア判定回路の出力信号を前記第１のラッチイネ
ーブル信号に応答してラッチするスペアラッチ回路と、 前記スペアラッチ回路の出力信号に従って前記不良ビッ
ト救済用のスペア回路を活性化するためのスペアイネー
ブル信号を生成するスペアイネーブル回路をさらに含
む、請求項１６記載の半導体記憶装置。 - 【請求項１８】 各々が複数のメモリセルを有する複数
のサブブロックに分割され、かつ各々が互いに独立に活
性状態へ駆動される複数のバンクに分割されるメモリア
レイを備え、前記複数のバンクは、それぞれ、所定数の
サブブロックを含み、さらに前記複数のバンクに共通に
設けられ、バンク活性化指示信号に従って、指定された
バンクを活性状態へ駆動するための制御信号を各前記バ
ンクへ与えるための制御信号発生回路、 前記複数のバンクに共通に設けられ、前記バンク活性化
指示信号と並行して与えられるブロック選択信号を外部
からのクロック信号に同期してラッチしかつ前記複数の
バンクに共通に与えるためのブロック選択信号発生回
路、 前記クロック信号と非同期で、外部から与えられるアド
レス信号を前記複数のバンクへ共通に与えるためのアド
レス発生回路、および前記複数のバンク各々に対応して
設けられ、前記アドレス発生回路からのアドレス信号を
ラッチタイミング信号に従ってラッチし、かつ前記制御
信号に含まれる動作制御信号の活性化時該ラッチしたア
ドレス信号をラッチしかつプリデコードする前処理回路
を備え、前記動作制御信号は、前記バンク活性化指示信
号により指定されたバンクが活性状態に保持されている
間活性状態にあり、さらに前記複数のバンク各々に対応
して設けられ、前記アドレス発生回路からのアドレス信
号が不良ビットアドレスを指定しているか否かを前記ア
ドレス信号と予めプログラムされた不良ビットアドレス
とに従って判定し、該判定結果を示すスペア判定結果信
号を出力するためのスペア判定回路、 前記スペア判定回路の出力信号を前記ラッチタイミング
信号に従ってラッチするためのスペアラッチ回路、およ
び前記スペアラッチ回路の出力信号に従って不良ビット
救済のためのスペア回路を活性化するためのスペアイネ
ーブル信号を発生するためのスペアイネーブル回路を備
える、半導体記憶装置。 - 【請求項１９】 前記スペアイネーブル回路は、前記動
作制御信号の活性化に従って前記スペアラッチ回路の出
力信号をさらにラッチする回路を含み、 前記ラッチタイミング信号は前記外部からのクロック信
号に応答して発生される内部クロック信号である、請求
項１８記載の半導体記憶装置。 - 【請求項２０】 前記ラッチタイミング信号は、前記動
作制御信号である、請求項１８記載の半導体記憶装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33917499A JP2001155483A (ja) | 1999-11-30 | 1999-11-30 | 半導体記憶装置 |
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|---|---|---|---|---|
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| KR100543935B1 (ko) * | 2001-12-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 홀 드라이버 |
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| JP2008176660A (ja) * | 2007-01-19 | 2008-07-31 | Fujitsu Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
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| US9053812B2 (en) * | 2010-09-24 | 2015-06-09 | Intel Corporation | Fast exit from DRAM self-refresh |
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| US8861301B2 (en) * | 2012-06-08 | 2014-10-14 | Freescale Semiconductor, Inc. | Clocked memory with latching predecoder circuitry |
| KR102125568B1 (ko) * | 2014-02-19 | 2020-06-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 테스트 방법 |
| US20180061484A1 (en) * | 2016-08-29 | 2018-03-01 | Apple Inc. | Systems and Methods for Memory Refresh Timing |
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| JP2001155483A (ja) * | 1999-11-30 | 2001-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543935B1 (ko) * | 2001-12-29 | 2006-01-23 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 홀 드라이버 |
| KR100865828B1 (ko) * | 2002-05-07 | 2008-10-28 | 주식회사 하이닉스반도체 | 플래시 메모리의 뱅크 분할 방법 및 플래시 메모리의 뱅크분할 장치 |
| JP2005158127A (ja) * | 2003-11-25 | 2005-06-16 | Elpida Memory Inc | 半導体集積回路装置及びそれを組み込んだ同期式記憶装置 |
| JP4632114B2 (ja) * | 2003-11-25 | 2011-02-16 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
| JP2008176660A (ja) * | 2007-01-19 | 2008-07-31 | Fujitsu Ltd | メモリ装置，メモリコントローラ及びメモリシステム |
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