JPH09219091A - マルチバンク構造の半導体メモリ装置 - Google Patents
マルチバンク構造の半導体メモリ装置Info
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- JPH09219091A JPH09219091A JP8246385A JP24638596A JPH09219091A JP H09219091 A JPH09219091 A JP H09219091A JP 8246385 A JP8246385 A JP 8246385A JP 24638596 A JP24638596 A JP 24638596A JP H09219091 A JPH09219091 A JP H09219091A
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 ローアドレスプリデコーダ及びローアドレス
プリデコーダの出力線を共有するマルチバンク構造のメ
モリ装置について、ワード線の活性化、プリチャージ、
ビット線センスアンプの感知動作の効率的動作時間制御
を行えるようにする。 【解決手段】 ｎ個のバンクｂ１〜ｂｎがローアドレス
プリデコーダ３０とその出力線５を共有する。そして、
ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂ１〜
ｂｎの制御を受けるローアドレスサンプリング回路及び
ローデコーダ１０〜ｎ０と、ビット線感知エネーブル制
御信号ＳＡＥＢｂ１〜ＳＡＥＢｂｎの制御を受けるビッ
ト線センスアンプ駆動回路１１〜ｎ１と、をもつ。信号
ＲＡＤＳＡＢは、システムクロック、バーＲＡＳ、バン
ク選択アドレス信号に応じるローストローブバッファに
よるバンク選択のための第１制御信号に応じて所定時間
後に発生される。信号ＳＡＥＢは、第１制御信号に応じ
てローアドレスサンプリング制御信号よりも所定時間遅
延後に発生される。
プリデコーダの出力線を共有するマルチバンク構造のメ
モリ装置について、ワード線の活性化、プリチャージ、
ビット線センスアンプの感知動作の効率的動作時間制御
を行えるようにする。 【解決手段】 ｎ個のバンクｂ１〜ｂｎがローアドレス
プリデコーダ３０とその出力線５を共有する。そして、
ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂ１〜
ｂｎの制御を受けるローアドレスサンプリング回路及び
ローデコーダ１０〜ｎ０と、ビット線感知エネーブル制
御信号ＳＡＥＢｂ１〜ＳＡＥＢｂｎの制御を受けるビッ
ト線センスアンプ駆動回路１１〜ｎ１と、をもつ。信号
ＲＡＤＳＡＢは、システムクロック、バーＲＡＳ、バン
ク選択アドレス信号に応じるローストローブバッファに
よるバンク選択のための第１制御信号に応じて所定時間
後に発生される。信号ＳＡＥＢは、第１制御信号に応じ
てローアドレスサンプリング制御信号よりも所定時間遅
延後に発生される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、マルチバンク構造の半導体メモリ装置のワ
ード線とビット線の活性化及びプリチャージに関する。
関し、特に、マルチバンク構造の半導体メモリ装置のワ
ード線とビット線の活性化及びプリチャージに関する。
【０００２】
【従来の技術】中央処理装置（ＣＰＵ）及びメモリにお
いて、ＤＲＡＭのバンク構造が増加すればするほど活性
化(Activation)状態に保持可能なワード線が多くなり、
これにより、キャッシュミス(Cache miss)のときにＤＲ
ＡＭのページキャッシュ記憶装置の的中率(Page hit ra
tio)が高められ、従ってデータアクセス動作を速くでき
る。最近では、ＤＲＡＭのバンク数を増加させてキャッ
シュとして用いられているＳＲＡＭをＤＲＡＭに置き換
えようとする傾向もある。
いて、ＤＲＡＭのバンク構造が増加すればするほど活性
化(Activation)状態に保持可能なワード線が多くなり、
これにより、キャッシュミス(Cache miss)のときにＤＲ
ＡＭのページキャッシュ記憶装置の的中率(Page hit ra
tio)が高められ、従ってデータアクセス動作を速くでき
る。最近では、ＤＲＡＭのバンク数を増加させてキャッ
シュとして用いられているＳＲＡＭをＤＲＡＭに置き換
えようとする傾向もある。
【０００３】図１は、マルチバンク構造のメモリの構成
を示したブロック図である。図示のように、メモリセル
アレイ及びビット線センスアンプからなる４つのバンク
(BANK)０，１，２，３を配置し、そして、ローアドレス
プリデコーダ１０，３０，６０，８０をそれぞれ対応す
るバンク０，１，２，３ごと別途に配設してあり、各ロ
ーアドレスプリデコーダの出力線３，５，７，９も別途
に配設してある。更に、カラムデコーダ５０，５１，５
２，５３もやはり各バンク別に配設してある。従って、
バンクを増加させる場合にチップサイズがかなり増大す
るという問題が生じる。
を示したブロック図である。図示のように、メモリセル
アレイ及びビット線センスアンプからなる４つのバンク
(BANK)０，１，２，３を配置し、そして、ローアドレス
プリデコーダ１０，３０，６０，８０をそれぞれ対応す
るバンク０，１，２，３ごと別途に配設してあり、各ロ
ーアドレスプリデコーダの出力線３，５，７，９も別途
に配設してある。更に、カラムデコーダ５０，５１，５
２，５３もやはり各バンク別に配設してある。従って、
バンクを増加させる場合にチップサイズがかなり増大す
るという問題が生じる。
【０００４】図２は、ローアドレスプリデコーダ及びロ
ーアドレスプリデコーダの出力線を共有する積層マルチ
バンクの構造を示している。図示のように、ローアドレ
スバッファ、ローアドレスプリデコーダ１０，３０，６
０，８０及び各ローアドレスプリデコーダの出力線３，
５，７，９のそれぞれを、バンク群ａ（バンクａ１〜ａ
ｍ）、バンク群ｂ（バンクｂ１〜ｂｍ）、バンク群ｃ
（バンクｃ１〜ｃｍ）、バンク群ｄ（バンクｄ１〜ｄ
ｍ）内で共有するようにしている。そして、各バンクの
ワード線のエネーブル及びディスエーブルとビット線セ
ンスアンプの感知動作について、外部システムの前クロ
ックのロー活性化命令(Active command)による活性化動
作が次のクロックで与えられる他のバンクのロープリチ
ャージ命令(Precharge command) によってディスエーブ
ルされるようになっている。従って、ワード線のディス
エーブル前にプリチャージ動作が開始する、或いは、ワ
ード線のエネーブル前にビット線センスアンプが感知動
作を開始するというような問題が発生する。
ーアドレスプリデコーダの出力線を共有する積層マルチ
バンクの構造を示している。図示のように、ローアドレ
スバッファ、ローアドレスプリデコーダ１０，３０，６
０，８０及び各ローアドレスプリデコーダの出力線３，
５，７，９のそれぞれを、バンク群ａ（バンクａ１〜ａ
ｍ）、バンク群ｂ（バンクｂ１〜ｂｍ）、バンク群ｃ
（バンクｃ１〜ｃｍ）、バンク群ｄ（バンクｄ１〜ｄ
ｍ）内で共有するようにしている。そして、各バンクの
ワード線のエネーブル及びディスエーブルとビット線セ
ンスアンプの感知動作について、外部システムの前クロ
ックのロー活性化命令(Active command)による活性化動
作が次のクロックで与えられる他のバンクのロープリチ
ャージ命令(Precharge command) によってディスエーブ
ルされるようになっている。従って、ワード線のディス
エーブル前にプリチャージ動作が開始する、或いは、ワ
ード線のエネーブル前にビット線センスアンプが感知動
作を開始するというような問題が発生する。
【０００５】
【発明が解決しようとする課題】上記従来技術に鑑みて
本発明では、マルチバンク構造のメモリ装置において、
ワード線の活性化、プリチャージ、ビット線センスアン
プの感知動作の効率的動作時間制御の可能なローストロ
ーブバッファ、ローアドレスサンプリング回路及びロー
デコーダを提供する。また、ローアドレスプリデコーダ
及びローアドレスプリデコーダの出力線を共有するマル
チバンク構造のメモリ装置において、ワード線の活性
化、プリチャージ、ビット線センスアンプの感知動作の
効率的動作時間制御を行えるビット線感知エネーブル信
号発生回路及びローアドレスサンプリング制御信号発生
回路を提供する。
本発明では、マルチバンク構造のメモリ装置において、
ワード線の活性化、プリチャージ、ビット線センスアン
プの感知動作の効率的動作時間制御の可能なローストロ
ーブバッファ、ローアドレスサンプリング回路及びロー
デコーダを提供する。また、ローアドレスプリデコーダ
及びローアドレスプリデコーダの出力線を共有するマル
チバンク構造のメモリ装置において、ワード線の活性
化、プリチャージ、ビット線センスアンプの感知動作の
効率的動作時間制御を行えるビット線感知エネーブル信
号発生回路及びローアドレスサンプリング制御信号発生
回路を提供する。
【０００６】
【課題を解決するための手段】この目的のために本発明
は、システムクロックによるローアドレスの一部をデコ
ードするローアドレスプリデコーダ及び該ローアドレス
デコーダの出力線を多数のバンクで共有するマルチバン
ク構造としたメモリセルアレイを有する半導体メモリ装
置において、システムクロック、ローアドレスストロー
ブ信号、及びバンク選択アドレス信号に応じてバンクを
選択し、ローアドレスサンプリングのタイミング制御の
ための第１制御信号を発生するローストローブバッファ
と、前記第１制御信号に応じて所定時間後に、各バンク
のワード線活性化及び非活性化を制御するためにローア
ドレスサンプリング制御信号を発生するローアドレスサ
ンプリング制御信号発生回路と、前記ローアドレスサン
プリング制御信号に従ってローアドレスプリデコーダの
出力信号をラッチする各バンクのローデコーダと、を備
えることを特徴とする。ローアドレスサンプリング制御
信号発生回路は、多数のバンクごとに独立して備えられ
るものとするとよい。更に、ローアドレスサンプリング
制御信号発生回路は、ロープリチャージ動作期間のうち
にローアドレスサンプリング制御信号を発生してワード
線エネーブル信号によるプリチャージ動作を行い、この
ときにビット線感知エネーブル制御信号がディスエーブ
ルされるようにしてあるとよい。また、ローストローブ
バッファは、ロー活性化時に第１制御信号を論理“ハ
イ”出力するように調節する活性化スイッチと、ロープ
リチャージ動作時に前記第１制御信号を論理“ロウ”出
力するように調節するプリチャージスイッチと、を有す
る構成とすることができる。
は、システムクロックによるローアドレスの一部をデコ
ードするローアドレスプリデコーダ及び該ローアドレス
デコーダの出力線を多数のバンクで共有するマルチバン
ク構造としたメモリセルアレイを有する半導体メモリ装
置において、システムクロック、ローアドレスストロー
ブ信号、及びバンク選択アドレス信号に応じてバンクを
選択し、ローアドレスサンプリングのタイミング制御の
ための第１制御信号を発生するローストローブバッファ
と、前記第１制御信号に応じて所定時間後に、各バンク
のワード線活性化及び非活性化を制御するためにローア
ドレスサンプリング制御信号を発生するローアドレスサ
ンプリング制御信号発生回路と、前記ローアドレスサン
プリング制御信号に従ってローアドレスプリデコーダの
出力信号をラッチする各バンクのローデコーダと、を備
えることを特徴とする。ローアドレスサンプリング制御
信号発生回路は、多数のバンクごとに独立して備えられ
るものとするとよい。更に、ローアドレスサンプリング
制御信号発生回路は、ロープリチャージ動作期間のうち
にローアドレスサンプリング制御信号を発生してワード
線エネーブル信号によるプリチャージ動作を行い、この
ときにビット線感知エネーブル制御信号がディスエーブ
ルされるようにしてあるとよい。また、ローストローブ
バッファは、ロー活性化時に第１制御信号を論理“ハ
イ”出力するように調節する活性化スイッチと、ロープ
リチャージ動作時に前記第１制御信号を論理“ロウ”出
力するように調節するプリチャージスイッチと、を有す
る構成とすることができる。
【０００７】或いは本発明によれば、システムクロック
によるローアドレスの一部をデコードするローアドレス
プリデコーダ及び該ローアドレスデコーダの出力線を多
数のバンクで共有するマルチバンク構造としたメモリセ
ルアレイを有する半導体メモリ装置において、システム
クロック、ローアドレスストローブ信号、及びバンク選
択アドレス信号に応じてバンクを選択し、ローアドレス
サンプリング及びビット線感知エネーブルのタイミング
制御のための第１制御信号を発生するローストローブバ
ッファと、前記第１制御信号に応じて所定時間後に、各
バンクのワード線活性化及び非活性化を制御するために
ローアドレスサンプリング制御信号を発生するローアド
レスサンプリング制御信号発生回路と、前記第１制御信
号に応じて前記ローアドレスサンプリング制御信号より
も所定時間遅延後に、各バンクのビット線センスアンプ
のエネーブル及びディスエーブルを制御するためにビッ
ト線感知エネーブル制御信号を発生するビット線感知エ
ネーブル制御信号発生回路と、を備えることを特徴とす
る。
によるローアドレスの一部をデコードするローアドレス
プリデコーダ及び該ローアドレスデコーダの出力線を多
数のバンクで共有するマルチバンク構造としたメモリセ
ルアレイを有する半導体メモリ装置において、システム
クロック、ローアドレスストローブ信号、及びバンク選
択アドレス信号に応じてバンクを選択し、ローアドレス
サンプリング及びビット線感知エネーブルのタイミング
制御のための第１制御信号を発生するローストローブバ
ッファと、前記第１制御信号に応じて所定時間後に、各
バンクのワード線活性化及び非活性化を制御するために
ローアドレスサンプリング制御信号を発生するローアド
レスサンプリング制御信号発生回路と、前記第１制御信
号に応じて前記ローアドレスサンプリング制御信号より
も所定時間遅延後に、各バンクのビット線センスアンプ
のエネーブル及びディスエーブルを制御するためにビッ
ト線感知エネーブル制御信号を発生するビット線感知エ
ネーブル制御信号発生回路と、を備えることを特徴とす
る。
【０００８】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
付図面を参照して詳細に説明する。
【０００９】図３に、マルチバンク構造のマルチバンク
制御の経路を示したブロック図を示す。図示のように、
縦方向ｎ個のバンクｂ１〜ｂｎがローアドレスプリデコ
ーダ３０とローアドレスプリデコーダの出力線５を共有
する。またカラムデコーダ５１はバンクｂ１〜ｂｎを制
御する。このマルチバンク構造は、ローアドレスサンプ
リング制御信号ＲＡＤＳＡＢｂ１〜ＲＡＤＳＡＢｂｎそ
れぞれの制御を受けるローアドレスサンプリング回路及
びローデコーダ１０〜ｎ０と、ビット線感知エネーブル
制御信号ＳＡＥＢｂ１〜ＳＡＥＢｂｎの制御に従ってバ
ンクｂ１〜ｂｎのビット線センスアンプを制御するため
のＮセンスアンプ駆動信号ＬＡＮＧｂ１〜ＬＡＮＧｂｎ
及びＰセンスアンプ駆動信号ＬＡＰＧｂ１〜ＬＡＰＧｂ
ｎを発生するビット線センスアンプ駆動回路１１〜ｎ１
と、ローアドレスサンプリング回路及びローデコーダ１
０〜ｎ０の各出力信号であるワード線エネーブル駆動信
号ＷＬＥｉ１〜ＷＬＥｉｎをそれぞれ受けてワード線駆
動信号ＷＬｉ１〜ＷＬｉｎを発生するワード線駆動回路
１２〜ｎ２と、から構成されている。
制御の経路を示したブロック図を示す。図示のように、
縦方向ｎ個のバンクｂ１〜ｂｎがローアドレスプリデコ
ーダ３０とローアドレスプリデコーダの出力線５を共有
する。またカラムデコーダ５１はバンクｂ１〜ｂｎを制
御する。このマルチバンク構造は、ローアドレスサンプ
リング制御信号ＲＡＤＳＡＢｂ１〜ＲＡＤＳＡＢｂｎそ
れぞれの制御を受けるローアドレスサンプリング回路及
びローデコーダ１０〜ｎ０と、ビット線感知エネーブル
制御信号ＳＡＥＢｂ１〜ＳＡＥＢｂｎの制御に従ってバ
ンクｂ１〜ｂｎのビット線センスアンプを制御するため
のＮセンスアンプ駆動信号ＬＡＮＧｂ１〜ＬＡＮＧｂｎ
及びＰセンスアンプ駆動信号ＬＡＰＧｂ１〜ＬＡＰＧｂ
ｎを発生するビット線センスアンプ駆動回路１１〜ｎ１
と、ローアドレスサンプリング回路及びローデコーダ１
０〜ｎ０の各出力信号であるワード線エネーブル駆動信
号ＷＬＥｉ１〜ＷＬＥｉｎをそれぞれ受けてワード線駆
動信号ＷＬｉ１〜ＷＬｉｎを発生するワード線駆動回路
１２〜ｎ２と、から構成されている。
【００１０】同期式ＤＲＡＭ(Synchronous Dynamic RA
M) は、外部クロックの立ち上がりエッジ(Rising Edge)
に同期して１つのバンクのロー活性化命令(Row Active
Command)を与え、次の外部クロックで他のバンクのロ
ープリチャージ命令(Row Precharge Command) を与える
ことができる。また逆に、外部クロック立ち上がりエッ
ジでロープリチャージ命令を与えることもできる。
M) は、外部クロックの立ち上がりエッジ(Rising Edge)
に同期して１つのバンクのロー活性化命令(Row Active
Command)を与え、次の外部クロックで他のバンクのロ
ープリチャージ命令(Row Precharge Command) を与える
ことができる。また逆に、外部クロック立ち上がりエッ
ジでロープリチャージ命令を与えることもできる。
【００１１】図３に示すように、ローアドレスプリデコ
ーダ３０とローアドレスプリデコーダの出力線５を多数
のバンク、例えばバンクｂ１〜ｂｎが共有する場合、バ
ンクｂ１のロー活性化命令が与えられてから次のクロッ
クでバンクｂ２のロープリチャージ命令が与えられると
きに、前のクロックで与えられるロー活性化命令による
該当バンクのビット線センスアンプの感知動作は遅く開
始され、次のクロックの他のバンクプリチャージによる
ロープリチャージ動作は速く行われる。そこで、前のク
ロックの活性化命令による活性化動作が次のクロックで
与えられる他のバンクのプリチャージ命令によりディス
エーブルされるのを防止するために、各バンクが独立し
てロー活性化時にローアドレスプリデコーダの出力をサ
ンプリング方式でラッチしてワード線を活性化し、ま
た、プリチャージ動作時にローアドレスサンプリング回
路及びローデコーダのプリチャージ動作を行うための制
御信号ＲＡＤＳＥＢと、ロー活性化又はプリチャージ動
作時にビット線センスアンプの感知エネーブル及びディ
スエーブルを制御する信号ＳＡＥＢを各バンクが別途に
用いている。
ーダ３０とローアドレスプリデコーダの出力線５を多数
のバンク、例えばバンクｂ１〜ｂｎが共有する場合、バ
ンクｂ１のロー活性化命令が与えられてから次のクロッ
クでバンクｂ２のロープリチャージ命令が与えられると
きに、前のクロックで与えられるロー活性化命令による
該当バンクのビット線センスアンプの感知動作は遅く開
始され、次のクロックの他のバンクプリチャージによる
ロープリチャージ動作は速く行われる。そこで、前のク
ロックの活性化命令による活性化動作が次のクロックで
与えられる他のバンクのプリチャージ命令によりディス
エーブルされるのを防止するために、各バンクが独立し
てロー活性化時にローアドレスプリデコーダの出力をサ
ンプリング方式でラッチしてワード線を活性化し、ま
た、プリチャージ動作時にローアドレスサンプリング回
路及びローデコーダのプリチャージ動作を行うための制
御信号ＲＡＤＳＥＢと、ロー活性化又はプリチャージ動
作時にビット線センスアンプの感知エネーブル及びディ
スエーブルを制御する信号ＳＡＥＢを各バンクが別途に
用いている。
【００１２】図４は、マルチバンク構造のバンク制御信
号発生回路の回路図である。図示のように、第１制御信
号ＰＲｂ１〜ＰＲｂｎを入力としてローアドレスサンプ
リング制御信号ＲＡＤＳＥＢｂ１〜ＲＡＤＳＥＢｂｎを
発生させるローアドレスサンプリング制御信号発生回路
１０−１〜１０−ｎと、第１制御信号ＰＲｂ１〜ＰＲｂ
ｎを入力としてビット線感知エネーブル制御信号ＳＡＥ
Ｂｂ１〜ＳＡＥＢｂｎを発生させるビット線感知エネー
ブル制御信号発生回路１１−１〜１１−ｎと、ローアド
レスストローブ信号バーＲＡＳ、外部システムクロック
ＣＬＫ、及びバンク選択アドレス信号ＢＡｉ（ｉ＝０〜
ｎ）に応じて第１制御信号ＰＲｂ１〜ＰＲｂｎを発生さ
せるローストローブバッファ(Row Strobe Buffer) １０
０と、から構成されている。
号発生回路の回路図である。図示のように、第１制御信
号ＰＲｂ１〜ＰＲｂｎを入力としてローアドレスサンプ
リング制御信号ＲＡＤＳＥＢｂ１〜ＲＡＤＳＥＢｂｎを
発生させるローアドレスサンプリング制御信号発生回路
１０−１〜１０−ｎと、第１制御信号ＰＲｂ１〜ＰＲｂ
ｎを入力としてビット線感知エネーブル制御信号ＳＡＥ
Ｂｂ１〜ＳＡＥＢｂｎを発生させるビット線感知エネー
ブル制御信号発生回路１１−１〜１１−ｎと、ローアド
レスストローブ信号バーＲＡＳ、外部システムクロック
ＣＬＫ、及びバンク選択アドレス信号ＢＡｉ（ｉ＝０〜
ｎ）に応じて第１制御信号ＰＲｂ１〜ＰＲｂｎを発生さ
せるローストローブバッファ(Row Strobe Buffer) １０
０と、から構成されている。
【００１３】ローストローブバッファ１００と、ローア
ドレスサンプリング制御信号発生回路１０−１〜１０−
ｎ及びビット線感知エネーブル制御信号発生回路１１−
１〜１１−ｎは、図５〜図７に詳細を示してある。
ドレスサンプリング制御信号発生回路１０−１〜１０−
ｎ及びビット線感知エネーブル制御信号発生回路１１−
１〜１１−ｎは、図５〜図７に詳細を示してある。
【００１４】図５の第１制御信号ＰＲｂ１〜ＰＲｂｎを
発生させるローストローブバッファ１００は、外部シス
テムクロックＣＬＫを所定時間遅延させる偶数個のイン
バータチェーン５と、ワード線活性化時に外部電源電圧
Ｖｃｃにつながれ且つプリチャージ時に接地電圧Ｖｓｓ
につながれるスイッチ動作を行う活性化スイッチ８０
と、ワード線非活性化時に電源電圧Ｖｃｃへつながれ且
つプリチャージ動作時に接地電圧Ｖｓｓへつながれるス
イッチ動作を行うプリチャージスイッチ９０と、バンク
選択アドレス信号ＲＡｉを否定積演算するＮＡＮＤゲー
ト３０と、ローアドレスストローブ信号バーＲＡＳをイ
ンバータ３で反転して受け、活性化スイッチ８０の出力
及びインバータ１１により反転したＮＡＮＤゲート３０
の出力と共に否定積演算するＮＡＮＤゲート１０と、ロ
ーアドレスストローブ信号バーＲＡＳをインバータ３で
反転して受け、プリチャージスイッチ９０の出力及びイ
ンバータ１１により反転したＮＡＮＤゲート３０の出力
と共に否定積演算するＮＡＮＤゲート２０と、両端が電
源電圧Ｖｃｃと接地電圧Ｖｓｓとに接続され、ＮＡＮＤ
ゲート１０の出力信号、インバータチェーン５における
奇数インバータの出力信号、ＮＡＮＤゲート２０の出力
信号、及びインバータチェーン５の出力信号をそれぞれ
ゲート入力とするＰＭＯＳトランジスタ４０，５０及び
ＮＭＯＳトランジスタ６０，７０と、ＰＭＯＳトランジ
スタ５０のドレイン及びＮＭＯＳトランジスタ６０のド
レインの相互接続ノードｎ１に出力される信号をラッチ
するインバータチェーン７と、インバータチェーン７の
出力を反転して第１制御信号ＰＲｂｉを出力するインバ
ータ９と、から構成されている。この回路によると、ワ
ード線の活性化時に第１制御信号ＰＲｂｉは論理“ハ
イ”になり、プリチャージ時には論理“ロウ”になる。
発生させるローストローブバッファ１００は、外部シス
テムクロックＣＬＫを所定時間遅延させる偶数個のイン
バータチェーン５と、ワード線活性化時に外部電源電圧
Ｖｃｃにつながれ且つプリチャージ時に接地電圧Ｖｓｓ
につながれるスイッチ動作を行う活性化スイッチ８０
と、ワード線非活性化時に電源電圧Ｖｃｃへつながれ且
つプリチャージ動作時に接地電圧Ｖｓｓへつながれるス
イッチ動作を行うプリチャージスイッチ９０と、バンク
選択アドレス信号ＲＡｉを否定積演算するＮＡＮＤゲー
ト３０と、ローアドレスストローブ信号バーＲＡＳをイ
ンバータ３で反転して受け、活性化スイッチ８０の出力
及びインバータ１１により反転したＮＡＮＤゲート３０
の出力と共に否定積演算するＮＡＮＤゲート１０と、ロ
ーアドレスストローブ信号バーＲＡＳをインバータ３で
反転して受け、プリチャージスイッチ９０の出力及びイ
ンバータ１１により反転したＮＡＮＤゲート３０の出力
と共に否定積演算するＮＡＮＤゲート２０と、両端が電
源電圧Ｖｃｃと接地電圧Ｖｓｓとに接続され、ＮＡＮＤ
ゲート１０の出力信号、インバータチェーン５における
奇数インバータの出力信号、ＮＡＮＤゲート２０の出力
信号、及びインバータチェーン５の出力信号をそれぞれ
ゲート入力とするＰＭＯＳトランジスタ４０，５０及び
ＮＭＯＳトランジスタ６０，７０と、ＰＭＯＳトランジ
スタ５０のドレイン及びＮＭＯＳトランジスタ６０のド
レインの相互接続ノードｎ１に出力される信号をラッチ
するインバータチェーン７と、インバータチェーン７の
出力を反転して第１制御信号ＰＲｂｉを出力するインバ
ータ９と、から構成されている。この回路によると、ワ
ード線の活性化時に第１制御信号ＰＲｂｉは論理“ハ
イ”になり、プリチャージ時には論理“ロウ”になる。
【００１５】図６のローアドレスサンプリング制御信号
発生回路及びビット線感知エネーブル制御信号発生回路
の回路図によると、活性化される各バンクが決定される
ことにより第１制御信号ＰＲｂｉが発生し、この信号Ｐ
Ｒｂｉは、インバータ３，５を通じ所定時間遅延されて
ＮＯＲゲート５０の一入力になる。更に、インバータ
３，５を通過した信号は、偶数個のインバータからなる
インバータチェーン７を通じて所定時間遅延後にＮＯＲ
ゲート５０の他入力となる。ＮＯＲゲート５０による否
定和演算出力は、インバータチェーン１３を通じて所定
時間遅延後にローアドレスサンプリング制御信号ＲＡＤ
ＳＡＢｂｉとして出力される。
発生回路及びビット線感知エネーブル制御信号発生回路
の回路図によると、活性化される各バンクが決定される
ことにより第１制御信号ＰＲｂｉが発生し、この信号Ｐ
Ｒｂｉは、インバータ３，５を通じ所定時間遅延されて
ＮＯＲゲート５０の一入力になる。更に、インバータ
３，５を通過した信号は、偶数個のインバータからなる
インバータチェーン７を通じて所定時間遅延後にＮＯＲ
ゲート５０の他入力となる。ＮＯＲゲート５０による否
定和演算出力は、インバータチェーン１３を通じて所定
時間遅延後にローアドレスサンプリング制御信号ＲＡＤ
ＳＡＢｂｉとして出力される。
【００１６】一方、ビット線感知エネーブル制御信号回
路の方は、インバータ３，５の出力信号を所定時間遅延
して反転する奇数個のインバータからなるインバータチ
ェーン９と、インバータチェーン９の出力信号を所定時
間遅延させる偶数個のインバータからなるインバータチ
ェーン１１と、インバータチェーン９の出力信号及びイ
ンバータチェーン１１の出力信号を２入力として否定和
演算するＮＯＲゲート８０と、ＮＯＲゲート８０の出力
信号を所定時間遅延して反転し、ビット線感知エネーブ
ル制御信号ＳＡＥＢｂｉを出力するインバータチェーン
１５と、から構成される。
路の方は、インバータ３，５の出力信号を所定時間遅延
して反転する奇数個のインバータからなるインバータチ
ェーン９と、インバータチェーン９の出力信号を所定時
間遅延させる偶数個のインバータからなるインバータチ
ェーン１１と、インバータチェーン９の出力信号及びイ
ンバータチェーン１１の出力信号を２入力として否定和
演算するＮＯＲゲート８０と、ＮＯＲゲート８０の出力
信号を所定時間遅延して反転し、ビット線感知エネーブ
ル制御信号ＳＡＥＢｂｉを出力するインバータチェーン
１５と、から構成される。
【００１７】この図６に示す回路の動作を次に説明す
る。ワード線活性化時、第１制御信号ＰＲｂｉが論理
“ハイ”になり、この信号に応じてインバータ３，５か
ら所定の遅延時間後に同じ論理状態の信号が出力され
る。従って、インバータ３，５による論理“ハイ”とイ
ンバータチェーン７による遅延後の論理“ハイ”がＮＯ
Ｒゲート５０で演算されるので、論理“ロウ”のショー
トパルスが発生する。これにより、インバータチェーン
１３の遅延時間後に論理“ロウ”のローアドレスサンプ
リング制御信号ＲＡＤＳＡＢｂｉが発生される。一方、
インバータ３，５を通過した論理“ハイ”信号は、イン
バータチェーン９を通じて所定時間遅延されて論理“ロ
ウ”の信号として出力される。このインバータチェーン
９による論理“ロウ”信号と、インバータチェーン１１
による所定時間遅延後の論理“ロウ”信号とがＮＯＲゲ
ート８０で演算される結果、論理“ハイ”が出力され
る。この論理“ハイ”信号がインバータチェーン１５を
通じることにより所定遅延時間後に反転した論理“ロ
ウ”のビット線感知エネーブル制御信号ＳＡＥＢｂｉが
出力される。尚、ワード線非活性化時には、第１制御信
号ＰＲｂｉが論理“ロウ”入力されるので、上記同様の
過程を通じることにより、ローアドレスサンプリング制
御信号ＲＡＤＳＡＢｂｉ及びビット線感知エネーブル制
御信号ＳＡＥＢｂｉは、論理“ハイ”で出力される。
る。ワード線活性化時、第１制御信号ＰＲｂｉが論理
“ハイ”になり、この信号に応じてインバータ３，５か
ら所定の遅延時間後に同じ論理状態の信号が出力され
る。従って、インバータ３，５による論理“ハイ”とイ
ンバータチェーン７による遅延後の論理“ハイ”がＮＯ
Ｒゲート５０で演算されるので、論理“ロウ”のショー
トパルスが発生する。これにより、インバータチェーン
１３の遅延時間後に論理“ロウ”のローアドレスサンプ
リング制御信号ＲＡＤＳＡＢｂｉが発生される。一方、
インバータ３，５を通過した論理“ハイ”信号は、イン
バータチェーン９を通じて所定時間遅延されて論理“ロ
ウ”の信号として出力される。このインバータチェーン
９による論理“ロウ”信号と、インバータチェーン１１
による所定時間遅延後の論理“ロウ”信号とがＮＯＲゲ
ート８０で演算される結果、論理“ハイ”が出力され
る。この論理“ハイ”信号がインバータチェーン１５を
通じることにより所定遅延時間後に反転した論理“ロ
ウ”のビット線感知エネーブル制御信号ＳＡＥＢｂｉが
出力される。尚、ワード線非活性化時には、第１制御信
号ＰＲｂｉが論理“ロウ”入力されるので、上記同様の
過程を通じることにより、ローアドレスサンプリング制
御信号ＲＡＤＳＡＢｂｉ及びビット線感知エネーブル制
御信号ＳＡＥＢｂｉは、論理“ハイ”で出力される。
【００１８】図７は、ローアドレスサンプリング回路及
びローデコーダの回路図である。図示のように、ローア
ドレスサンプリング制御信号ＲＡＤＳＡＢｂｉ及びこれ
をインバータチェーン３で反転遅延させた信号を演算す
るＮＯＲゲート１００と、ＮＯＲゲート１００の出力を
遅延して出力するインバータチェーン５と、からローア
ドレスサンプリング回路が構成されている。そして、イ
ンバータ７によりローアドレスサンプリング制御信号Ｒ
ＡＤＳＡＢｂｉをゲートへ反転入力し、ソースを電源電
圧Ｖｃｃへ、ドレインを接続ノードｎ２へ接続したＰＭ
ＯＳトランジスタ１０と、接続ノードｎ２と接地電圧Ｖ
ｓｓとの間に直列接続され、ローアドレスプリデコーダ
によるローアドレスＤＲＡｉｊ，ＤＲＡｋｌ，ＤＲＡｍ
ｎ及びインバータチェーン５の出力信号をゲート入力と
するＮＭＯＳトランジスタ２０，３０，４０，５０と、
接続ノードｎ２のラッチ用のインバータチェーン９と、
遅延反転用のインバータチェーン１１と、からローデコ
ーダが構成されている。
びローデコーダの回路図である。図示のように、ローア
ドレスサンプリング制御信号ＲＡＤＳＡＢｂｉ及びこれ
をインバータチェーン３で反転遅延させた信号を演算す
るＮＯＲゲート１００と、ＮＯＲゲート１００の出力を
遅延して出力するインバータチェーン５と、からローア
ドレスサンプリング回路が構成されている。そして、イ
ンバータ７によりローアドレスサンプリング制御信号Ｒ
ＡＤＳＡＢｂｉをゲートへ反転入力し、ソースを電源電
圧Ｖｃｃへ、ドレインを接続ノードｎ２へ接続したＰＭ
ＯＳトランジスタ１０と、接続ノードｎ２と接地電圧Ｖ
ｓｓとの間に直列接続され、ローアドレスプリデコーダ
によるローアドレスＤＲＡｉｊ，ＤＲＡｋｌ，ＤＲＡｍ
ｎ及びインバータチェーン５の出力信号をゲート入力と
するＮＭＯＳトランジスタ２０，３０，４０，５０と、
接続ノードｎ２のラッチ用のインバータチェーン９と、
遅延反転用のインバータチェーン１１と、からローデコ
ーダが構成されている。
【００１９】この回路の動作について説明する。ローア
ドレスサンプリング制御信号ＲＡＤＳＡＢｂｉがワード
線活性化時に論理“ロウ”で入力されると、所定の遅延
時間後にショートパルスの論理“ハイ”信号がローアド
レスサンプリング回路５００から出力される。そして、
ローアドレスプリデコーダの出力であるローアドレスＤ
ＲＡｉｊ，ＤＲＡｋｌ，ＤＲＡｍｎが論理“ハイ”の場
合、ＮＭＯＳトランジスタ２０，３０，４０，５０はタ
ーンオンとなり、インバータ７による論理“ハイ”を受
けるＰＭＯＳトランジスタ１０はターンオフになる。こ
れにより、接続ノードｎ２は論理“ロウ”の状態にな
る。接続ノードｎ２の論理“ロウ”はインバータチェー
ン９でラッチされ、インバータチェーン１１を介して所
定時間遅延された後に反転される結果、ワード線エネー
ブル制御信号ＷＬＥｉが出力される。
ドレスサンプリング制御信号ＲＡＤＳＡＢｂｉがワード
線活性化時に論理“ロウ”で入力されると、所定の遅延
時間後にショートパルスの論理“ハイ”信号がローアド
レスサンプリング回路５００から出力される。そして、
ローアドレスプリデコーダの出力であるローアドレスＤ
ＲＡｉｊ，ＤＲＡｋｌ，ＤＲＡｍｎが論理“ハイ”の場
合、ＮＭＯＳトランジスタ２０，３０，４０，５０はタ
ーンオンとなり、インバータ７による論理“ハイ”を受
けるＰＭＯＳトランジスタ１０はターンオフになる。こ
れにより、接続ノードｎ２は論理“ロウ”の状態にな
る。接続ノードｎ２の論理“ロウ”はインバータチェー
ン９でラッチされ、インバータチェーン１１を介して所
定時間遅延された後に反転される結果、ワード線エネー
ブル制御信号ＷＬＥｉが出力される。
【００２０】一方、ワード線非活性化時は、ローアドレ
スサンプリング制御信号ＲＡＤＳＡＢｂｉが論理“ハ
イ”で入力されるので、これに応じるローアドレスサン
プリング回路５００から出力される論理“ロウ”でＮＭ
ＯＳトランジスタ５０がターンオフになる。インバータ
７による反転信号を受けたＰＭＯＳトランジスタ１０は
ターンオンするので、接続ノードｎ２は電源電圧Ｖｃｃ
からＰＭＯＳトランジスタ１０のしきい値電圧を引いた
値の論理“ハイ”になる。この論理“ハイ”がインバー
タチェーン９によりラッチされ、このラッチ信号を遅延
反転するインバータチェーン１１からは論理“ロウ”の
ワード線エネーブル制御信号ＷＬＥｉが出力される。
スサンプリング制御信号ＲＡＤＳＡＢｂｉが論理“ハ
イ”で入力されるので、これに応じるローアドレスサン
プリング回路５００から出力される論理“ロウ”でＮＭ
ＯＳトランジスタ５０がターンオフになる。インバータ
７による反転信号を受けたＰＭＯＳトランジスタ１０は
ターンオンするので、接続ノードｎ２は電源電圧Ｖｃｃ
からＰＭＯＳトランジスタ１０のしきい値電圧を引いた
値の論理“ハイ”になる。この論理“ハイ”がインバー
タチェーン９によりラッチされ、このラッチ信号を遅延
反転するインバータチェーン１１からは論理“ロウ”の
ワード線エネーブル制御信号ＷＬＥｉが出力される。
【００２１】図８に、図３に示すようなバンクのロー活
性化及びプリチャージ時の動作タイミングを示してあ
る。
性化及びプリチャージ時の動作タイミングを示してあ
る。
【００２２】クロックＣＬＫはシステムクロックであ
り、ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂ
１，ＲＡＤＳＡＢｂ２は、図８中２，３の符号で示した
ロー活性化を与えるクロック部分で第１制御信号ＰＲｂ
１，ＰＲｂ２によって論理“ロウ”にエネーブルされ
る。これにより、ローアドレスプリデコーダの出力線５
に有効(Valid) ローアドレスが出力された後に図７のロ
ーアドレスサンプリング回路から論理“ハイ”が発生し
て該当ワード線エネーブル制御信号ＷＬＥｉが論理“ハ
イ”になり、該当アドレスのワード線が論理“ハイ”の
状態になる。また、図８中２，３の符号で示したクロッ
ク部分では、第１制御信号ＰＲｂ１，ＰＲｂ２によりビ
ット線感知エネーブル制御信号ＳＡＥＢｂ１，ＳＡＥＢ
ｂ２がワード線エネーブル制御信号ＷＬＥｉよりも遅く
遅延して論理“ロウ”へエネーブルされる。これに従っ
て、ビット線センスアンプ駆動信号ＬＡＮＧが論理“ハ
イ”、駆動信号ＬＡＰＧが論理“ロウ”になる。つまり
感知動作が開始される。
り、ローアドレスサンプリング制御信号ＲＡＤＳＡＢｂ
１，ＲＡＤＳＡＢｂ２は、図８中２，３の符号で示した
ロー活性化を与えるクロック部分で第１制御信号ＰＲｂ
１，ＰＲｂ２によって論理“ロウ”にエネーブルされ
る。これにより、ローアドレスプリデコーダの出力線５
に有効(Valid) ローアドレスが出力された後に図７のロ
ーアドレスサンプリング回路から論理“ハイ”が発生し
て該当ワード線エネーブル制御信号ＷＬＥｉが論理“ハ
イ”になり、該当アドレスのワード線が論理“ハイ”の
状態になる。また、図８中２，３の符号で示したクロッ
ク部分では、第１制御信号ＰＲｂ１，ＰＲｂ２によりビ
ット線感知エネーブル制御信号ＳＡＥＢｂ１，ＳＡＥＢ
ｂ２がワード線エネーブル制御信号ＷＬＥｉよりも遅く
遅延して論理“ロウ”へエネーブルされる。これに従っ
て、ビット線センスアンプ駆動信号ＬＡＮＧが論理“ハ
イ”、駆動信号ＬＡＰＧが論理“ロウ”になる。つまり
感知動作が開始される。
【００２３】図８中１，４で示すクロック部分でロープ
リチャージ命令が与えられると、第１制御信号ＰＲｂ
１，ＰＲｂ２が論理“ロウ”になり、この第１制御信号
ＰＲｂ１，ＰＲｂ２により制御信号ＰＡＤＳＡＢｂ１，
ＰＡＤＳＡＢｂ２が論理“ハイ”になる。これでローデ
コーダ内部が論理“ハイ”の状態にプリチャージされる
ことにより、制御信号ＷＬＥｉ１，ＷＬＥｉ２は論理
“ロウ”にディスエーブルされ、該当ワード線ＷＬｉが
論理“ロウ”ディスエーブルとなる。このときに、第１
制御信号ＰＲｂ１，ＰＲｂ２が論理“ロウ”になるとエ
ネーブル動作より少ない遅延でビット線感知エネーブル
制御信号ＳＡＥＢｂ１，ＳＡＥＢｂ２は論理“ハイ”に
なる。そしてビット線センスアンプ駆動信号ＬＡＮＧが
論理“ロウ”、駆動信号ＬＡＰＧが論理“ハイ”になる
ことでビット線センスアンプの動作がディスエーブルさ
れる。
リチャージ命令が与えられると、第１制御信号ＰＲｂ
１，ＰＲｂ２が論理“ロウ”になり、この第１制御信号
ＰＲｂ１，ＰＲｂ２により制御信号ＰＡＤＳＡＢｂ１，
ＰＡＤＳＡＢｂ２が論理“ハイ”になる。これでローデ
コーダ内部が論理“ハイ”の状態にプリチャージされる
ことにより、制御信号ＷＬＥｉ１，ＷＬＥｉ２は論理
“ロウ”にディスエーブルされ、該当ワード線ＷＬｉが
論理“ロウ”ディスエーブルとなる。このときに、第１
制御信号ＰＲｂ１，ＰＲｂ２が論理“ロウ”になるとエ
ネーブル動作より少ない遅延でビット線感知エネーブル
制御信号ＳＡＥＢｂ１，ＳＡＥＢｂ２は論理“ハイ”に
なる。そしてビット線センスアンプ駆動信号ＬＡＮＧが
論理“ロウ”、駆動信号ＬＡＰＧが論理“ハイ”になる
ことでビット線センスアンプの動作がディスエーブルさ
れる。
【００２４】以上、本発明の実施形態を説明したが、本
発明はこれに限られるものではなく、その他にも多様な
形態が可能であることは勿論である。
発明はこれに限られるものではなく、その他にも多様な
形態が可能であることは勿論である。
【００２５】
【発明の効果】本発明によれば、ローアドレスプリデコ
ーダとローアドレスプリデコーダの出力線とを共有する
マルチバンク構造の半導体メモリ装置において、ワード
線の活性化及びプリチャージ、ビット線センスアンプの
感知動作について効率的な動作時間制御を行え、且つ迅
速な速度を得られるという長所がある。
ーダとローアドレスプリデコーダの出力線とを共有する
マルチバンク構造の半導体メモリ装置において、ワード
線の活性化及びプリチャージ、ビット線センスアンプの
感知動作について効率的な動作時間制御を行え、且つ迅
速な速度を得られるという長所がある。
【図１】従来におけるマルチバンク構造のメモリを示す
ブロック図。
ブロック図。
【図２】従来におけるローアドレスプリデコーダ及びロ
ーアドレスプリデコーダの出力線を共有する積層マルチ
バンクの構造を示すブロック図。
ーアドレスプリデコーダの出力線を共有する積層マルチ
バンクの構造を示すブロック図。
【図３】本発明によるマルチバンク構造の制御経路を示
したブロック図。
したブロック図。
【図４】本発明によるマルチバンク構造のマルチバンク
制御信号発生回路を示したブロック図。
制御信号発生回路を示したブロック図。
【図５】図４に示した第１制御信号発生回路（ロースト
ローブバッファ）の回路図。
ローブバッファ）の回路図。
【図６】図４に示したローアドレスサンプリング制御信
号発生回路及びビット線感知エネーブル制御信号発生回
路の回路図。
号発生回路及びビット線感知エネーブル制御信号発生回
路の回路図。
【図７】図３に示したローアドレスサンプリング回路及
びローデコーダの回路図。
びローデコーダの回路図。
【図８】図３に示したバンクのロー活性化及びプリチャ
ージ時の動作タイミングを説明する信号波形図。
ージ時の動作タイミングを説明する信号波形図。
１０〜ｎ０ ローアドレスサンプリング回路及びローデ
コーダ １１〜ｎ１ ビット線センスアンプ駆動回路 １０−１〜１０−ｎ ローアドレスサンプリング制御信
号発生回路 １１−１〜１１−ｎ ビット線感知エネーブル制御信号
発生回路 １００ ローストローブバッファ（第１制御信号発生回
路）
コーダ １１〜ｎ１ ビット線センスアンプ駆動回路 １０−１〜１０−ｎ ローアドレスサンプリング制御信
号発生回路 １１−１〜１１−ｎ ビット線感知エネーブル制御信号
発生回路 １００ ローストローブバッファ（第１制御信号発生回
路）
Claims (5)
- 【請求項１】 システムクロックによるローアドレスの
一部をデコードするローアドレスプリデコーダ及び該ロ
ーアドレスデコーダの出力線を多数のバンクで共有する
マルチバンク構造としたメモリセルアレイを有する半導
体メモリ装置において、 システムクロック、ローアドレスストローブ信号、及び
バンク選択アドレス信号に応じてバンクを選択し、ロー
アドレスサンプリングのタイミング制御のための第１制
御信号を発生するローストローブバッファと、前記第１
制御信号に応じて所定時間後に、各バンクのワード線活
性化及び非活性化を制御するためにローアドレスサンプ
リング制御信号を発生するローアドレスサンプリング制
御信号発生回路と、前記ローアドレスサンプリング制御
信号に従ってローアドレスプリデコーダの出力信号をラ
ッチする各バンクのローデコーダと、を備えることを特
徴とする半導体メモリ装置。 - 【請求項２】 ローアドレスサンプリング制御信号発生
回路は、多数のバンクごとに独立して備えられる請求項
１記載の半導体メモリ装置。 - 【請求項３】 ローストローブバッファは、ロー活性化
時に第１制御信号を論理“ハイ”出力するように調節す
る活性化スイッチと、ロープリチャージ動作時に前記第
１制御信号を論理“ロウ”出力するように調節するプリ
チャージスイッチと、を有する請求項１記載の半導体メ
モリ装置。 - 【請求項４】 ローアドレスサンプリング制御信号発生
回路は、ロープリチャージ動作期間のうちにローアドレ
スサンプリング制御信号を発生してワード線エネーブル
信号によるプリチャージ動作を行い、このときにビット
線感知エネーブル制御信号がディスエーブルされるよう
にしてある請求項１記載の半導体メモリ装置。 - 【請求項５】 システムクロックによるローアドレスの
一部をデコードするローアドレスプリデコーダ及び該ロ
ーアドレスデコーダの出力線を多数のバンクで共有する
マルチバンク構造としたメモリセルアレイを有する半導
体メモリ装置において、 システムクロック、ローアドレスストローブ信号、及び
バンク選択アドレス信号に応じてバンクを選択し、ロー
アドレスサンプリング及びビット線感知エネーブルのタ
イミング制御のための第１制御信号を発生するロースト
ローブバッファと、前記第１制御信号に応じて所定時間
後に、各バンクのワード線活性化及び非活性化を制御す
るためにローアドレスサンプリング制御信号を発生する
ローアドレスサンプリング制御信号発生回路と、前記第
１制御信号に応じて前記ローアドレスサンプリング制御
信号よりも所定時間遅延後に、各バンクのビット線セン
スアンプのエネーブル及びディスエーブルを制御するた
めにビット線感知エネーブル制御信号を発生するビット
線感知エネーブル制御信号発生回路と、を備えることを
特徴とする半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P30478 | 1995-09-18 | ||
| KR1019950030478A KR100192573B1 (ko) | 1995-09-18 | 1995-09-18 | 멀티 뱅크 구조의 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219091A true JPH09219091A (ja) | 1997-08-19 |
| JP4003841B2 JP4003841B2 (ja) | 2007-11-07 |
Family
ID=19427102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24638596A Expired - Fee Related JP4003841B2 (ja) | 1995-09-18 | 1996-09-18 | マルチバンク構造の半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5798978A (ja) |
| JP (1) | JP4003841B2 (ja) |
| KR (1) | KR100192573B1 (ja) |
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| US7733734B2 (en) | 2007-09-13 | 2010-06-08 | Hynix Semiconductor Inc. | Semiconductor memory device with control block sharing row decoders |
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| US8203903B2 (en) | 2009-09-30 | 2012-06-19 | Hynix Semiconductor Inc. | Main decoding circuit and semiconductor memory apparatus including the same |
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|---|---|---|---|---|
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| KR100301039B1 (ko) * | 1998-05-14 | 2001-09-06 | 윤종용 | 칼럼선택선신호를제어하여데이터를마스킹하는반도체메모리장치및이의칼럼디코더 |
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| US6018489A (en) * | 1998-09-17 | 2000-01-25 | Vanguard International Semiconductor Corporation | Mock wordline scheme for timing control |
| KR100301047B1 (ko) * | 1998-10-02 | 2001-09-06 | 윤종용 | 2비트프리페치용칼럼어드레스디코더를갖는반도체메모리장치 |
| KR100388319B1 (ko) | 1998-12-30 | 2003-10-10 | 주식회사 하이닉스반도체 | 로우디코딩어레이의출력신호배치구조 |
| US6046958A (en) * | 1999-01-11 | 2000-04-04 | Micron Technology, Inc. | Latching wordline driver for multi-bank memory |
| KR100368970B1 (ko) * | 2000-10-24 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| US6519188B2 (en) | 2000-12-18 | 2003-02-11 | Hynix Semiconductor Inc. | Circuit and method for controlling buffers in semiconductor memory device |
| KR100401508B1 (ko) * | 2001-05-25 | 2003-10-17 | 주식회사 하이닉스반도체 | 램버스 디램의 뱅크 제어회로 |
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| KR100618696B1 (ko) * | 2004-04-28 | 2006-09-08 | 주식회사 하이닉스반도체 | 인식 정보를 갖는 메모리 장치 |
| KR100666173B1 (ko) * | 2005-02-04 | 2007-01-09 | 삼성전자주식회사 | 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법 |
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| KR100772110B1 (ko) | 2006-06-30 | 2007-11-01 | 주식회사 하이닉스반도체 | 로우 어드레스 제어 장치 |
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