KR100666173B1 - 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법 - Google Patents

네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법 Download PDF

Info

Publication number
KR100666173B1
KR100666173B1 KR1020050010372A KR20050010372A KR100666173B1 KR 100666173 B1 KR100666173 B1 KR 100666173B1 KR 1020050010372 A KR1020050010372 A KR 1020050010372A KR 20050010372 A KR20050010372 A KR 20050010372A KR 100666173 B1 KR100666173 B1 KR 100666173B1
Authority
KR
South Korea
Prior art keywords
voltage
word line
signal
driving
sub word
Prior art date
Application number
KR1020050010372A
Other languages
English (en)
Other versions
KR20060089369A (ko
Inventor
천기철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050010372A priority Critical patent/KR100666173B1/ko
Publication of KR20060089369A publication Critical patent/KR20060089369A/ko
Application granted granted Critical
Publication of KR100666173B1 publication Critical patent/KR100666173B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G02OPTICS
    • G02CSPECTACLES; SUNGLASSES OR GOGGLES INSOFAR AS THEY HAVE THE SAME FEATURES AS SPECTACLES; CONTACT LENSES
    • G02C9/00Attaching auxiliary optical parts
    • G02C9/04Attaching auxiliary optical parts by fitting over or clamping on
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/08Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • GPHYSICS
    • G02OPTICS
    • G02CSPECTACLES; SUNGLASSES OR GOGGLES INSOFAR AS THEY HAVE THE SAME FEATURES AS SPECTACLES; CONTACT LENSES
    • G02C2200/00Generic mechanical aspects applicable to one or more of the groups G02C1/00 - G02C5/00 and G02C9/00 - G02C13/00 and their subgroups
    • G02C2200/02Magnetic means

Abstract

네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리 장치 및 이의 구동방법이 게시된다. 본 발명의 반도체 메모리 장치에서, 워드라인 인에이블 신호 및 워드라인 구동신호를 네가티브 전압으로 풀다운하는 앤모스 트랜지스터들은 네가티브 전압으로 제어된다. 그러므로, 본 발명의 반도체 메모리 장치에 의하면, 네가티브로 바이어스된 워드라인 구조에서, 네가티브 전압원으로의 방전전류의 유입은 감소된다. 따라서, 본 발명의 반도체 메모리 장치에서는, 네가티브 전압의 변동에 의하여 발생되는 노이즈가 현저히 감소된다.
네가티브 전압, 서브, 워드라인, 구동, 반도체, 메모리, 드라이버

Description

네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리 장치 및 이의 구동방법{SEMICONDUCTOR MEMORY DEVICE HAVING NEGATIVELY CONTROLLED SUB WORDLINE SCHEME AND OPERATING METHOD FOR THE SAME}

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 전형적인 DRAM의 메모리셀을 나타낸다.

도 2는 통상적인 서브 워드라인 드라이버 구조를 이용한 반도체 메모리 장치의 코어(core) 구조를 나타내는 도면

도 3 및 도 4는 각각 도 2의 서브 워드라인 드라이버의 예들을 나타내는 도면으로서, 도 3은 통상적인 NMOS 형 서브 워드라인 드라이버를 나타내고, 도 4는 통상적인 CMOS 형 서브 워드라인 드라이버를 나타낸다.

도 5는 도 2의 워드라인 인에이블 드라이버를 구현하는 하나의 예이며, 도 6은 구동신호 발생회로를 구현하는 하나의 예를 나타내는 도면이다.

도 7는 본 발명의 일실시예에 따른 반도체 메모리 장치에 적용되는 워드라인 인에이블 드라이버의 예를 나타내는 도면이다.

도 8은 도 7에 도시되는 워드라인 인에이블 드라이버(39)의 타이밍도를 나타 낸다.

도 9는 본 발명의 실시예에 따른 반도체 메모리 장치에 적용되는 구동신호 발생회로(40)의 예를 나타내는 도면이다.

도 10은 도 9에 도시되는 구동신호 발생회로의 타이밍도를 나타낸다.

도 11 및 도 12는 본 발명의 반도체 메모리 장치에서의 서브 워드라인 드라이버, 구동신호 발생회로, 워드라인 인에이블 드라이버의 배치도이다. 도 11에서는, NMOS형 서브 워드라인 드라이버가 적용되며, 도 12에서는 CMOS형 서브 워드라인 드라이버가 적용된다.

* 도면의 주요부분에 대한 부호의 설명 *

PXID: 서브 워드라인 구동신호 WEI: 워드라인 인에이블 신호

VPP: 승압전압 VBB: 네가티브 전압

MRADD: 상위 로우 어드레스 LRADD: 하위 로우 어드레스

SWD, 36: 서브 워드라인 드라이버

39:워드라인 인에이블 드라이버

NIDC: 디코더 입력단 NCDC: 디코더 제어단

710: 제1 디코더 풀다운부 720: 제2 디코더 풀다운부

730: 드라이빙부 740: 디코더 풀업부

750: 풀업 유지부

40, 50: 구동신호 발생회로

NIDR: 구동 입력단 NODR: 구동 출력단

930: 구동 풀업부 940: 제1 구동 풀다운부

950: 제2 구동 풀다운부 960: 구동제어부

DRCON: 구동 제어신호

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 네가티브 워드라인 드라이버 및 이를 포함하는 반도체 메모리 장치에 관한 것이다.

도 1은 전형적인 DRAM의 메모리셀을 나타낸다. 일반적으로, DRAM의 메모리셀의 리프레쉬 시간은 두개의 주요한 누설전류, 즉, 접합 누설전류(junction leakage current: I1)와 서브 문턱전류(sub-threshold current:I2)에 의하여 감소된다. 접합 누설 전류(I1)는 트랜지스터(M1)의 접합경계(junction boundary)의 결함들에 의하여 발생된다. 서브 문턱전류(I2)는 트랜지스터(M1)을 통하여 흐르는 채널누설전류이다.

접합 누설전류(I1)는 채널의 이온 농도를 낮춤으로써 감소시킬 수 있으나, 이것은 서브 문턱전류(I2)를 증가시키는 원인으로 작용된다. 유사하게 서브 문턱전류(I2)는, 트랜지스터(M1)의 문턱전압을 증가시킴으로써, 감소시킬 수 있다. 그러나, 이것은 접합 누설전류(I1)을 증가시키는 원인으로 작용한다.

이와 같은 접합 누설전류(I1)와 서브 문턱전류(I2)를 동시에 감소시키기 위하여 고안된 것이, 네가티브로 바이어스되는 워드라인 구조이다. 네가티브 워드라인 구조를 가지는 반도체 메모리 장치는 선택되지 않은 메모리셀들의 워드라인들로 네가티브 전압(VBB: 전형적으로 -0.4V 내지 -0.5V)을 공급한다.

그러나, 네가티브로 바이어스되는 워드라인 구조를 가지는 반도체 메모리 장치의 구현시에, 네가티브 전압원으로의 방전전류의 유입에 따른 노이즈가 발생할 수 있다. 즉, 워드라인이 승압전압 또는 전원전압으로부터 네가티브 전압(VBB)으로 방전되는 프리차아지 동작에서, 네가티브 전압원으로의 방전전류의 유입이 필연적으로 발생한다. 이때, 네가티브 전압원으로의 방전전류의 유입이 지나치게 큰 경우에는, 네가티브 전압(VBB)의 노이즈(noise)가 크게 되어, 반도체 메모리 장치의 오동작을 유발하게 된다.

따라서, 본 발명의 목적은 네가티브로 바이어스되는 워드라인 구조를 가지는 반도체 메모리 장치에서, 네가티브 전압원으로의 방전전류의 유입을 감소시켜, 네가티브 전압의 변동에 의하여 발생되는 노이즈를 감소시킬 수 있는 반도체 메모리 장치 및 이의 구동방법을 제공하는 데 있다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치는 다수개의 서브 워드라인들; 대응하는 각자의 상기 서브 워드라인에 접속되고 프리차아지 동작을 하는 동안에, 각자의 워드라인 인에이블 신호와 각자의 서브 워드라인 구동신호에 응답하여, 각자의 서브 워드라인을 제1 전압에 접속하는 다수개의 서브 워드라인 드라이버들; 대응되는 상기 서브 워드라인 드라이버로 각자의 상기 서브 워드라인 구동신호를 제공하기 위한 구동신호 발생회로들; 및 대응되는 상기 서브 워드라인 드라이버로 각자의 상기 워드라인 인에이블신호를 제공하기 위한 워드라인 인에이블 드라이버들을 구비한다. 상기 워드라인 인에이블 드라이버들 각각은 상위 디코딩 신호를 입력하기 위한 디코더 입력단; 소정의 디코더 제어단; 상기 상위 디코딩 신호 및 소정의 누설차단신호에 응답하여, 상기 디코더 제어단을 제2 전압으로 풀다운하는 제1 디코더 풀다운부; 소정의 예비신호에 응답하여, 상기 디코더 제어단을 상기 제1 전압으로 풀다운하는 제2 디코더 풀다운부로서, 상기 예비신호는 궁극적으로 상기 워드라인 인에이블 신호를 발생시키는 상기 제2 디코더 풀다운부; 상기 상위 디코딩 신호에 응답하여, 상기 디코더 제어단을 풀업하는 디코더 풀업부; 및 상기 디코더 제어단에 응답하여, 상기 제1 전압으로 풀다운되는 상기 예비신호를 발생하는 드라이빙부를 구비한다. 상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이다. 상기 누설차단신호는 상기 워드라인 인에이블 신호의 액티브시에 상기 제1 전압으로 제어된다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 일면도 반도체 메모리 장치에 관한 것이다. 본 발명의 다른 일면에 따른 반도체 메모리 장치도 다수개의 서브 워드라인들; 다수개의 서브 워드라인 드라이버들; 구동신호 발생회로들; 및 워드라인 인에이블 드라이버들을 구비한다. 상기 구동신호 발생회로들 각각은 하위 디코딩 신호를 입력하기 위한 구동 입력단; 상기 서브 워드라인 구동신호를 출력하기 위한 구동 출력단; 상기 구동 출력단에 접속되고, 상기 하위 디코딩 신호에 응답하여, 상기 구동 출력단을 제2 전압으로 풀다운하는 제1 구동 풀다운부; 소정의 구동 제어신호에 응답하여, 상기 구동 출력단을 상기 제1 전압으로 풀다운하는 제2 구동 풀다운부로서, 상기 구동 제어신호는 상기 하위 디코딩 신호에 응답하는 상기 제2 구동 풀다운부; 및 상기 구동 출력단의 풀업에 응답하여, 상기 제2 풀다운부의 누설전류를 방지하기 위하여, 상기 구동 제어신호를 상기 제1 전압으로 제어하기 위한 구동제어부를 구비한다. 그리고, 상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이다.

상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 일면은 워드라인 인에이블 신호와 서브 워드라인 구동신호에 응답하여, 서브 워드라인을 제1 전압에 접속하는 서브 워드라인 드라이버를 가지는 반도체 메모리 장치의 구동방법에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치의 구동방법은 구동 입력단과 구동 출력단을 구비하는 구동신호 발생회로가 상기 출력단을 통하여 대응되는 서브 워드라인 드라이버로 서브 워드라인 구동신호를 발생하는 단계; 및 디코더 입력단과 디코더 제어단을 구비하는 워드라인 인에이블 드라이버가 대응되는 서브 워드라인 드라이버로 상기 디코더 제어단에 응답하여, 풀다운되는 워드라인 인에이블신호를 발생하는 단계를 구비한다. 상기 워드라인 인에이블신호를 발생하는 단계는 상기 디코더 입력단을 통하여, 상위 디코딩 신호를 수신하는 단계; 상기 상위 디코딩 신호 및 소정의 누설차단신호에 응답하여, 상기 디코더 제어단을 제2 전압으로 풀다운하며, 소정의 예비신호에 응답하여, 상기 디코더 제어단을 상기 제1 전압으로 풀다운하는 단계로서, 상기 예비신호는 궁극적으로 상기 워드라인 인에이블 신호를 발생시키는 상기 풀다운하는 단계; 및 상기 디코더 제어단에 응답하여, 상기 제1 전압으로 풀다운되는 상기 예비신호를 발생하는 단계를 구비한다. 그리고, 상기 누설차단신호는 상기 워드라인 인에이블 신호의 액티브시에 상기 제1 전압으로 제어된다. 그리고, 상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이다.

상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 일면도 워드라인 인에이블 신호와 서브 워드라인 구동신호에 응답하여, 서브 워드라인을 제1 전압에 접속하는 서브 워드라인 드라이버를 가지는 반도체 메모리 장치의 구동방법에 관한 것이다. 본 발명의 일면에 따른 반도체 메모리 장치의 구동방법도 서브 워드라인 구동신호를 발생하는 단계; 및 워드라인 인에이블신호를 발생하는 단계를 구비한다. 상기 서브 워드라인 구동신호를 발생하는 단계는 하위 디코딩 신호를 수신하는 단계; 상기 하위 디코딩 신호에 응답하여, 상기 서브 워드라인 구동신호를 제2 전압으로 풀다운하는 단계; 및 소정의 구동 제어신호에 응답하여, 상기 서브 워드라인 구동신호를 상기 제1 전압으로 풀다운하는 단계를 구비한다. 상기 구동 제어신호는 상기 구동 출력단의 풀업에 응답하여, 상기 제1 전압으로 제어된다. 그리고, 상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이다.

본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리 고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 그리고, 본 명세서에서, 네가티브 전압(VBB)은 제1 전압으로, 접지전압(VSS)은 제2 전압으로 불릴 수 있다.

도 2는 통상적인 서브 워드라인 드라이버 구조를 이용한 반도체 메모리 장치의 코어(core) 구조를 나타내는 도면으로서, 본 발명의 반도체 메모리 장치가 적용될 수 있다. 도 2에 도시되는 바와 같이, 반도체 메모리 장치의 코어 구조는 메모리셀 어레이들(ARRAY), 감지증폭기 블락들(SAs), 서브 워드라인 블락들(32), 로우 디코더(38), 워드라인 인에이블 드라이버(39) 및 컨졍션 영역(CONJUNCTION)을 구비한다. 상기 컨졍션 영역(CONJUNCTION)은 워드라인에 승압전압을 공급하기 위한 구동신호 발생회로(40, 50)을 구비한다.

각각의 메모리셀 어레이(ARRAY)는 개별 메모리셀들(MC)을 구비한다. 서브 워드라인(WL)과 비트라인(BL/BLB)의 교차점에 위치하는 각 메모리셀(MC)은 하나의 셀 트랜지스터와 셀 캐패시터를 갖는다.

서브 워드라인들은 서브 워드라인 블락들(32) 내에 위치하는 서브 워드라인 드라이버(36)들에 의하여 구동된다. 서브 워드라인 드라이버(36)들 각각은 로우 디코더(38)로부터 출력되는 각각의 워드라인 인에이블 신호(WEI)와 아래에서 설명되는 반도체 메모리 장치 전반에 분포된 워드라인의 일종인 서브 워드라인 구동신호(PXID)들에 의하여 제어된다.

로우 디코더(38)는 상위 로우 어드레스들(MRADD, 본 실시예에서는, RA2~RA8)에 응답하여 워드라인 인에이블 신호들(WEI)을 발생한다. 상위 로우 어드레스들(MRADD)은 로우 디코더(38)의 외부에 있는 워드라인 인에이블 드라이버(39)에 의하여 버퍼링된다. 워드라인 인에이블 드라이버(39)는 로우 디코더(38)의 내부에 있을 수 있다.

워드라인 인에이블 드라이버(39)는 대응되는 상기 서브 워드라인 드라이버(36)로 각자의 워드라인 인에이블신호(WEI<i>)를 제공한다. 즉, 상기 워드라인 인에이블 드라이버(39)는 상위 로우 어드레스들(MRADD)을 수신하고, 디코딩하여 워드라인 인에이블 신호(WEI<i>)중의 하나의 워드라인 인에이블 신호를 활성화시킨다. 활성화된 각 워드라인 인에이블 신호(WEI)는 승압전압(VPP)레벨을 갖는다.

구동신호 발생회로(40)는 대응되는 상기 서브 워드라인 드라이버(36)로 각자의 서브 워드라인 구동신호(PXID)를 제공한다.

하위 디코딩 신호 발생회로(42)는 하위 로우 어드레스들(LRADD, 본 실시예에서는, RA0, RA1)을 수신하고, 디코딩하여 4개의 하위 디코딩 신호들(PXI<j>, j는 0 내지 3)을 발생시킨다. 상기 하위 디코딩 신호들(PXI<j>)은 반도체 메모리 장치에 전반적으로 분포된다. 상기 하위 디코딩 신호들(PXI<j>)은 컨졍션 영역(CONJUNCTION) 내에 전형적으로 위치하는 구동신호 발생회로(40, 50)들을 구동한다. 상기 구동신호 발생회로(40, 50)들은 서브 워드라인 드라이버(36)들을 구동하는 상보적인 신호선들인 PXID/PXIB선을 구동한다.

메모리셀이 억세스될 때, 대응하는 워드라인 인에이블 신호(WEI)와 PXID/PXIB 신호들은 활성화된다. 대응하는 서브 워드라인 드라이버(36, SWD)는 대응되는 서브 워드라인(WL)을 승압전압(VPP)로 구동한다. 억세스 동작이 완전히 끝난 후에, 서브 워드라인 드라이버(36)는 서브 워드라인(WL)들을 접지전압(VSS)를 거쳐, 네가티브 전압(VBB)로 프리차아지한다. PX선들과 워드라인 드라이버 회로를 반도체 메모리 장치에 분포시킴으로써, 반도체 메모리 장치는 더 고속으로 동작할 수 있다.

도 3 및 도 4는 각각 도 2의 서브 워드라인 드라이버(SWD, 36)의 예들을 나타내는 도면으로서, 도 3은 통상적인 NMOS 형 서브 워드라인 드라이버를 나타내고, 도 4는 통상적인 CMOS 형 서브 워드라인 드라이버를 나타낸다. 여기서, PXIB는 하위 디코딩 신호(PXI)와 서로 반대되는 위상을 갖는 신호이고, 활성화된 하위 디코딩 신호(PXI)는 승압전압(VPP)레벨을 갖는다. WEIB는 워드라인 인에이블 신호(WEI)와 서로 반대되는 위상을 갖는 신호이다.

따라서, 도 3 및 도 4의 서브 워드라인 드라이버는 하위 디코딩 신호(PXI) 및 워드라인 인에이블 신호(WEI)에 응답하여 서브 워드라인(WL)을 승압전압(VPP) 레벨로 구동한다.

그리고, 도 3 및 도 4의 서브 워드라인 드라이버는 대응하는 각자의 상기 서브 워드라인(WL)에 접속되고 프리차아지 동작을 하는 동안에, 각자의 워드라인 인에이블 신호(WEI)와 각자의 서브 워드라인 구동신호(PXID)에 응답하여, 각자의 서브 워드라인(WL)을 네가티브 전압(VBB)에 접속한다.

도 5는 도 2의 워드라인 인에이블 드라이버(39)를 구현하는 하나의 예이며, 도 6은 구동신호 발생회로(40, 50)를 구현하는 하나의 예를 나타내는 도면이다. 도 5를 참조하면, 워드라인 인에이블 드라이버(39)는 피모스 트랜지스터(503) 및 앤모스 트랜지스터(505)를 구비한다.

반도체 메모리 장치의 액티브 동작시에, 상위 디코딩 신호(WEXI)에 의하여 워드라인 인에이블 신호(WEI)가 선택되면, 상기 워드라인 인에이블 신호(WEI)는 피모스 트랜지스터(503)에 의하여 승압전압(VPP)으로 풀업된다. 여기서, 상위 디코딩 신호(WEXI)는 상위 로우 어드레스(MRADD)로 디코딩되는 신호이다. 상기 워드라인 인에이블 신호(WEI)는 피모스 트랜지스터(503)에 의하여 승압전압(VPP)으로 풀업된다.

그리고, 워드라인 인에이블 신호(WEI)는 앤모스 트랜지스터(505)에 의하여 네가티브 전압(VBB)으로 방전된다.

도 6을 참조하면, 구동신호 발생회로(40)는 다수개의 인버터들(610, 620, 630), 두개의 트랜지스터들(650, 680) 및 지연회로(660)를 구비한다.

전원전압(VCC)은 메모리셀 어레이(ARRAY)의 공급전압으로 하이(high)레벨을 갖는다. 하위 디코딩 신호(PXI)가 로우(low)에서 하이(high)로 천이하는 경우, 인버터(620)의 출력신호(PXID)는 승압전압(VPP) 레벨을 갖는다. 이 경우, 도 3 및 도 4의 서브 워드라인(WL)도 활성화된 워드라인 인에이블 신호(WEI)에 응답하여 승압전압(VPP) 레벨을 갖는다.

하위 디코딩 신호(PXI)가 하이(H)에서 로우(L)로 천이하는 경우, 인버터(620)의 출력신호(PXID)는 하이(H) 레벨로부터 로우(L) 레벨로 감소한다. 인버터 (620)의 출력신호(PXID)가 트랜지스터(650)의 문턱전압(treshold voltage)보다 높은 경우, 인버터(620)의 출력단의 대부분의 전류는 트랜지스터(650)를 통하여 접지전압(VSS)으로 방전된다. 이때, 높은 문턱전압을 가지는 트랜지스터(680)에 의하여, 인버터(620)의 출력단은 적은 전류를 네가티브 전압(VBB)쪽으로 방전한다.

트랜지스터(650)의 게이트에 접속된 지연회로(660)에 의하여, 인버터(620)의 출력전압(PXID)이 거의 0이 될 때까지 인버터(620)의 출력단의 전류는 트랜지스터(650)를 통하여 접지전압(VSS)으로 방전된다. 트랜지스터(650)가 턴-오프된 후, 인버터(620)의 출력신호(PXID)의 전압은 트랜지스터(680)를 통하여 네가티브 전원(VBB)레벨로 된다.

즉, 인버터(620)의 출력신호(PXID)는 접지전압(VSS)를 거쳐 네가티브 전압(VBB)으로 방전된다. 그러므로, 트랜지스터(680)를 통하여 흐르는 전류에 따른 네가티브 전압(VBB)의 변동은 감소될 수 있다.

그러나, 반도체 메모리 장치의 동작 전압이 점차 낮아지면, 도 5 및 도 6의 실시예는 오동작을 일으킬 가능성은 증가한다. 즉, 반도체 메모리 장치의 동작 전압이 점차 낮아짐에 따라, 인버터(620)의 출력신호의 방전을 원할하게 하기 위해서는, 트랜지스터(680)는 낮은 문턱전압이 요구된다. 이 경우, 서브 워드라인(WL)이 활성화되는 액티브 동작시에, 승압전압(VPP)에서 네가티브 전압(VBB) 사이의 트랜지스터(680)를 통한 누설전류가 발생할 수 있다. 또한, 도 5의 앤모스 트랜지스터(505)의 문턱전압도 함께 낮아지게 되고, 액티브 동작시에 승압전압(VPP)에서 네가티브 전압(VBB) 사이의 트랜지스터(503)를 통한 누설전류가 발생할 수 있다. 이에 따라, 승압전압(VPP) 및 네가티브 전압(VBB)의 노이즈가 발생할 수 있다. 그리고, 도 5의 앤모스 트랜지스터(505) 및 도 6의 앤모스 트랜지스터(680)의 문턱전압을 조절하기 위하여, 별도의 불순물 도핑공정이 필요하고, 이에 따라 공정단계가 증가하는 문제점이 있다. 또한, 이와 같은 불순물 도핑 공정을 통해서도, 도 5의 앤모스 트랜지스터(505) 및 도 6의 앤모스 트랜지스터(680)의 문턱전압을 알맞게 조절하기 매우 어려운 제조 공정들이 있다(예를 들면, FINFET 공정).

도 7는 본 발명의 일실시예에 따른 반도체 메모리 장치에 적용되는 워드라인 인에이블 드라이버(39)의 예를 나타내는 도면이다. 도 7을 참조하면, 대응되는 상기 서브 워드라인 드라이버(36)로 상기 워드라인 인에이블신호(WEI)를 제공하기 위한 워드라인 인에이블 드라이버(39)는 디코더 입력단(NIDC), 디코더 제어단(NCDC), 제1 디코더 풀다운부(710), 제2 디코더 풀다운부(720), 드라이빙부(730), 디코더 풀업부(740) 및 풀업 유지부(750)를 구비한다.

디코더 입력단(NIDC)을 통하여, 상위 디코딩 신호(WEXI)가 입력된다.

제1 디코더 풀다운부(710)는 상위 디코딩 신호(WEXI) 및 소정의 누설차단신호(PNWEN)에 응답하여, 상기 디코더 제어단(NCDC)을 접지전압(VSS)으로 풀다운한다. 상기 누설차단신호(PNWEN)는, 워드라인 인에이블 신호(WEI)의 액티브시에 네가티브 전압(VBB)으로 제어된다. 본 명세서에서, 네가티브 전압(VBB)은 제1 전압으로, 접지전압(VSS)은 제2 전압으로 불릴 수 있음은 전술한 바와 같다. 바람직하기로, 제1 디코더 풀다운부(710)는 접지전압(VSS)와 디코더 제어단(NCDC) 사이에 형성되는 2개의 앤모스 트랜지스터들(710a, 710b)를 포함한다. 앤모스 트랜지스터(710a)는 상위 디코딩 신호(WEXI)에 의하여 게이팅된다. 앤모스 트랜지스터(710b)는, 상기 누설차단신호(PNWEN)에 의하여, 게이팅된다. 그러므로, 상기 디코더 제어단(NCDC)가 접지전압(VSS) 이하로 하강할 때, 앤모스 트랜지스터(710b)를 통한 누설전류의 발생이 감소된다.

제1 디코더 풀다운부(710)는 상위 디코딩 신호(WEXI) 및 소정의 누설차단신호(PNWEN)에 응답하여, 상기 디코더 제어단(NCDC)과 접지전압(VSS) 사이에 제1 디코더 전류패스(IDC1)을 형성한다. 그러므로, 상기 디코더 제어단(NCDC)은 풀다운시에 상기 제1 디코더 풀다운부(710)에 의하여 접지전압(VSS)으로 풀다운된다.

제2 디코더 풀다운부(720)는 예비신호(VPRE)에 응답하여, 상기 디코더 제어단(NCDC)을 네가티브 전압(VBB)으로 풀다운한다. 예비신호(VPRE)는 궁극적으로 상기 워드라인 인에이블 신호(WEI)를 발생시킨다. 도 7의 워드라인 인에이블 드라이버(39)에서는, 상기 예비신호(VPRE)와 상기 워드라인 인에이블 신호(WEI)는 동일하다. 바람직하기로는, 상기 제2 디코더 풀다운부(720)는 디코더 제어단(NCDC)과 네가티브 전압(VBB) 사이에 형성되며, 상기 예비신호(VPRE)에 의하여 게이팅되는 앤모스 트랜지스터(720a)를 포함한다. 제2 디코더 풀다운부(720)는 예비신호(VPRE)에 응답하여, 상기 디코더 제어단(NCDC)과 네가티브 전압(VBB) 사이에 제2 디코더 전류패스(IDC2)를 형성한다. 그러므로, 상기 디코더 제어단(NCDC)은 풀다운시에 상기 제2 디코더 풀다운부(720)에 의하여 네가티브 전압(VBB)으로 풀다운된다.

상기 드라이빙부(730)는 디코더 제어단(NCDC)에 응답하여, 네가티브 전압(VBB)으로 풀다운되는 예비신호(VPRE)를 발생한다. 즉, 상기 예비신호(VPRE)는 풀다운시에 상기 디코더 제어단(NCDC)에 응답하여 네가티브 전압(VBB)으로 제어된다. 바람직하기로, 상기 드라이빙부(730)는 승압전압(VPP)과 네가티브 전압(VBB) 사이에 형성되는 인버터로 구현된다. 그러므로, 예비신호(VPRE)는 승압전압(VPP)과 네가티브 전압(VBB) 사이를 스윙한다.

디코더 풀업부(740)는 지연승압 디코딩 신호(PDWEX)에 응답하여, 상기 디코더 제어단(NCDC)을 승압전압(VPP)으로 풀업한다. 지연승압 디코딩 신호(PDWEX)는 상위 디코딩 신호(WEXI)에 대하여 소정의 시간으로 지연하며, 접지전압(VSS)과 승압전압(VPP) 사이를 스윙한다. 결국, 상기 디코더 풀업부(740)는 상위 디코딩 신호(WEXI)에 응답한다. 바람직하기로는, 상기 디코더 풀업부(740)는 상기 디코더 제어단(NCDC)과 승압전압(VPP) 사이에 형성되며, 상기 지연승압 디코딩 신호(PDWEX)에 의하여 게이팅되는 피모스 트랜지스터(740a)를 구비한다. 그러므로, 상기 디코더 제어단(NCDC)은 디코더 풀업부(740)에 의하여, 승압전압(VPP)으로 풀업된다.

풀업 유지부(750)는 예비신호(VPRE)에 응답하여, 디코더 제어단(NCDC)의 승압전압(VPP)으로의 풀업을 유지한다. 바람직하기로는, 상기 풀업 유지부(750)는 디코더 제어단(NCDC)과 승압전압(VPP) 사이에 형성되는 피모스 트랜지스터(750a)를 포함한다. 그러므로, 상기 디코더 제어단(NCDC)가 승압전압(VPP)으로 풀업하는 경우, 네가티브 전압(VBB)으로 제어되는 예비신호(VPRE)에 게이팅되는 피모스 트랜지스터(750a)에 의하여, 상기 디코더 제어단(NCDC)은 승압전압(VPP)을 유지한다.

도 8은 도 7에 도시되는 워드라인 인에이블 드라이버(39)의 타이밍도를 나타낸다. 도 3, 도 4, 도 7 및 도 8을 참조하여, 워드라인 인에이블 드라이버(39)의 동작이 상세히 설명된다.

상위 디코딩 신호(WEXI)가 접지전압(VSS)에서 전원전압(VCC)으로 천이하는 경우, 제1 디코더 풀다운부(710) 및 드라이빙부(730)에 의하여 워드라인 인에이블 신호(WEI)는 네가티브 전압(VBB)에서 승압전압(VPP)로 천이한다. 따라서, 도 3 또는 도 4의 서브 워드라인 드라이버(36)의 서브 워드라인(WL)은 활성화되는 서브 워드라인 구동신호(PXID) 및 비활성화된 PXIB에 응답하여 승압전압(VPP)으로 풀업된다. 이때, 누설차단신호(PNWEN)은 네가티브 전압(VBB)으로 제어된다. 그러므로, 제1 디코더 풀다운부(710)를 통한 누설전류는 거의 발생되지 않는다.

여기서, 워드라인 인에이블 신호(WEI)의 액티브시에, 누설차단신호(PNWEN)의 네가티브 전압(VBB)으로의 천이는 지연승압 디코딩 신호(PDWEX)의 승압전압(VPP)으로의 천이보다 소정의 제어시간(TD)만큼 늦게 발생한다. 이는, 상기 디코더 제어단(NCDC)의 접지전압(VSS)로의 풀다운을 위한 시간을 충분히 확보하기 위함이다.

상기 상위 디코딩 신호(WEXI)가 전원전압(VCC)에서 접지전압(VSS)으로 천이하는 경우, 디코더 풀업부(740) 및 드라이빙부(730)에 의하여 워드라인 인에이블 신호(WEI)는 네가티브 전압(VBB)으로 하강한다.

도 9는 본 발명의 실시예에 따른 반도체 메모리 장치에 적용되는 구동신호 발생회로(40)의 예를 나타내는 도면이다. 도 9를 참조하면, 대응되는 서브 워드라인 드라이버(36)로 서브 워드라인 구동신호(PXID)를 제공하기 위한 구동신호 발생회로(40)는 구동 입력단(NIDR), 구동 출력단(NODR), 제1 인버터(910), 제2 인버터(920), 구동 풀업부(930), 제1 구동 풀다운부(940), 제2 구동 풀다운부(950) 및 구동제어부(960)를 포함한다.

구동 입력단(NIDR)를 통하여, 하위 디코딩 신호(PXI)가 입력된다. 서브 워드라인 구동신호(PXID)는 구동 출력단(NODR)를 통하여 출력된다.

제1 및 제2 인버터(910, 920)는 하위 디코딩 신호(PXI)를 수신한다. 상기 제1 인버터(910)의 피모스 트랜지스터(910a)는 소오스 단자가 승압전압(VPP)에 연결되며, 앤모스 트랜지스터(910b)는 소오스 단자가 접지전압(VSS)에 연결된다. 그러므로, 제1 인버터(910)의 출력신호(N914)는 하위 디코딩 신호(PXI)의 논리상태에 따라 승압전압(VPP)과 접지전압(VSS) 사이를 스윙한다.

구동 풀업부(930)는 제1 인버터(910)의 출력신호(N914)에 응답하여, 구동 출력단(NODR)을 승압전압(VPP)으로 풀업한다. 바람직하기로, 구동 풀업부(930)는 승압전압(VPP)와 구동 출력단(NODR) 사이에 형성되며, 제1 인버터(910)의 출력신호(N914)에 의하여 게이팅되는 피모스 트랜지스터(930a)를 포함한다.

제1 구동 풀다운부(940)는 제1 인버터(910)의 출력신호(N914) 및 상기 구동 출력단(NODR)의 신호에 응답하여, 상기 구동 출력단(NODR)을 접지전압(VSS)으로 풀다운한다. 바람직하기로, 제1 구동 풀다운부(940)는 접지전압(VSS)와 구동 출력단(NODR) 사이에 형성되는 2개의 앤모스 트랜지스터들(940a, 940b)를 포함한다. 앤모스 트랜지스터(940a)는 제1 인버터(910)의 출력신호(N914)에 의하여 게이팅된다. 앤모스 트랜지스터(940b)는, 구동 출력단(NODR)의 신호가 지연회로(945)에 의하여 지연되는 신호 PXIDG에 의하여, 게이팅된다. 상기 제1 구동 풀다운부(940)는 제1 인버터(910)의 출력신호(N914) 즉, 하위 디코딩 신호(PXI) 및 상기 구동 출력단(NODR)의 신호에 응답하여, 상기 구동 출력단(NODR)과 접지전압(VSS) 사이에 제1 구동 전류패스(IDR1)을 형성한다.

제2 구동 풀다운부(950)는 소정의 구동 제어신호(DRCON)에 응답하여, 상기 구동 출력단(NODR)을 네가티브 전압(VBB)으로 풀다운한다. 바람직하기로는, 상기 제2 구동 풀다운부(950)는 구동 출력단(NODR)과 네가티브 전압(VBB) 사이에 형성되며, 상기 구동 제어신호(DRCON)에 의하여 게이팅되는 앤모스 트랜지스터(950a)를 포함한다. 본 실시예에서, 상기 구동 제어신호(DRCON)는 제2 인버터(920)의 출력신호인 PXIB와 동일한 신호이다. 상기 제2 구동 풀다운부(950)는 구동 제어신호(DRCON)에 응답하여, 상기 구동 출력단(NODR)과 전원전압(VBB) 사이에 제2 구동 전류패스(IDR2)을 형성한다.

구동제어부(960)는 구동 출력단(NODR)의 풀업에 응답하여, 구동 제어신호(DRCON)를 네가티브 전압(VBB)으로 제어한다. 이와 같이, 네가티브 전압(VBB)으로 제어되는 구동 제어신호(DRCON)에 의하여, 상기 제2 구동 풀다운부(950)의 누설전류가 방지된다.

바람직하기로는, 구동제어부(960)는 구동 제어신호(DRCON)와 네가티브 전압(VBB) 사이에 형성되며, 상기 구동 출력단(NODR)에 의하여 게이팅되는 앤모스 트랜지스터(960a)를 포함한다.

앤모스 트랜지스터(925)는, 구동 제어신호(DRCON)가 지연회로(965)에 의하여 지연되는 신호(PXIBDG)에 의하여 게이팅되어, 인버터(920)의 풀다운 경로를 형성한다.

지연회로들(945, 965)에 의하여, 상기 서브 워드라인 구동신호(PXID) 및 상기 구동 제어신호(DRCON)가 앤모스 트랜지스터(940b, 925)의 문턱전압 이하로 내려간 후에도, 소정의 시간동안 계속하여 접지전압(VSS)으로 풀다운될 수 있다.

도 10은 도 9에 도시되는 구동신호 발생회로(40)의 타이밍도를 나타낸다. 도 3, 도 4, 도 9 및 도 10을 참조하면, 구동신호 발생회로(40)의 동작이 상세히 설명된다.

하위 디코딩 신호(PXI)가 접지전압(VSS)에서 승압전압(VPP)으로 천이하는 경우, 인버터들(910, 920, 930)에 의하여 서브 워드라인 구동신호(PXID)는 네가티브 전압(VBB)에서 승압전압(VPP)로 천이한다. 따라서, 도 3 또는 도 4의 서브 워드라인 드라이버(36)의 서브 워드라인(WL)은 활성화되는 워드라인 인에이블 신호(WEI) 및 비활성화된 PXIB에 응답하여 승압전압(VPP)으로 풀업된다. 이때, 트랜지스터(960a)가 턴온되므로, 상기 구동 제어신호(DRCON)은 네가티브 전압(VBB)으로 제어된다. 그러므로, 트랜지스터(950a)를 통한 누설전류는 거의 발생되지 않는다.

여기서, 앤모스 트랜지스터(925)는 신호 PXIB를 소정의 제1 지연시간(td1)으로 지연하는 신호 PXIBG에 의하여 게이팅된다. 이는 신호 PXIB의 접지전압(VSS)으로의 풀다운을 위한 시간을 충분히 확보하기 위함이다.

상기 하위 디코딩 신호(PXI)가 승압전압(VPP)에서 접지전압(VSS)으로 천이하는 경우, 서브 워드라인 구동신호(PXID)는 트랜지스터들(940a, 940b)을 통하여 접지전압(VSS)으로 하강한다. 그리고, 구동 제어신호(DRCON)가 전원전압(VCC)으로 제어되므로, 서브 워드라인 구동신호(PXID)는 트랜지스터(950a)를 통하여, 네가티브 전압(VBB)으로 하강된다.

그리고, 앤모스 트랜지스터(940b)는 서브 워드라인 구동신호(PXID)를 소정의 제2 지연시간(td2)으로 지연하는 신호 PXIDG에 의하여 게이팅된다. 이는 서브 워드 라인 구동신호(PXID)의 접지전압(VSS)으로의 풀다운을 위한 시간을 충분히 확보하기 위함이다.

도 11 및 도 12는 본 발명의 반도체 메모리 장치에서의 서브 워드라인 드라이버, 구동신호 발생회로, 워드라인 인에이블 드라이버의 배치도이다. 도 11에서는, NMOS형 서브 워드라인 드라이버가 적용되며, 도 12에서는 CMOS형 서브 워드라인 드라이버가 적용된다. 도 11 및 도 12에서와 같이, 구동신호 발생회로의 각 요소가 서브 워드라인 블락들(SWDs)의 양측에 분산됨으로써, 효율적으로 레이아웃할 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기와 같은 본 발명의 반도체 메모리 장치에서, 워드라인 인에이블 신호 및 워드라인 구동신호를 네가티브 전압으로 풀다운하는 앤모스 트랜지스터들은 네가티브 전압으로 제어된다. 그러므로, 본 발명의 반도체 메모리 장치에 의하면, 네가티브로 바이어스된 워드라인 구조에서, 네가티브 전압원으로의 방전전류의 유입은 감소된다. 따라서, 본 발명의 반도체 메모리 장치에서는, 네가티브 전압의 변동에 의 하여 발생되는 노이즈가 현저히 감소된다.

Claims (23)

  1. 반도체 메모리 장치에 있어서,
    다수개의 서브 워드라인들;
    대응하는 각자의 상기 서브 워드라인에 접속되고 프리차아지 동작을 하는 동안에, 각자의 워드라인 인에이블 신호와 각자의 서브 워드라인 구동신호에 응답하여, 각자의 서브 워드라인을 제1 전압에 접속하는 다수개의 서브 워드라인 드라이버들;
    대응되는 상기 서브 워드라인 드라이버로 각자의 상기 서브 워드라인 구동신호를 제공하기 위한 구동신호 발생회로들; 및
    대응되는 상기 서브 워드라인 드라이버로 각자의 상기 워드라인 인에이블신호를 제공하기 위한 워드라인 인에이블 드라이버들을 구비하며,
    상기 워드라인 인에이블 드라이버들 각각은
    상위 디코딩 신호를 입력하기 위한 디코더 입력단;
    소정의 디코더 제어단;
    상기 상위 디코딩 신호 및 소정의 누설차단신호에 응답하여, 상기 디코더 제어단을 제2 전압으로 풀다운하는 제1 디코더 풀다운부;
    소정의 예비신호에 응답하여, 상기 디코더 제어단을 상기 제1 전압으로 풀다운하는 제2 디코더 풀다운부로서, 상기 예비신호는 궁극적으로 상기 워드라인 인에이블 신호를 발생시키는 상기 제2 디코더 풀다운부;
    상기 상위 디코딩 신호에 응답하여, 상기 디코더 제어단을 풀업하는 디코더 풀업부; 및
    상기 디코더 제어단에 응답하여, 상기 제1 전압으로 풀다운되는 상기 예비신호를 발생하는 드라이빙부를 구비하며,
    상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이며,
    상기 누설차단신호는 상기 워드라인 인에이블 신호의 액티브시에 상기 제1 전압으로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 예비신호에 응답하여, 상기 디코더 제어단의 풀업을 유지시키는 풀업 유지부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 제1 전압은 상기 제2 전압보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 제1 전압은 네가티브 전압이고, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서,
    다수개의 서브 워드라인들;
    대응하는 각자의 상기 서브 워드라인에 접속되고 프리차아지 동작을 하는 동안에, 각자의 워드라인 인에이블 신호와 각자의 서브 워드라인 구동신호에 응답하여, 각자의 서브 워드라인을 제1 전압에 접속하는 다수개의 서브 워드라인 드라이버들;
    대응되는 상기 서브 워드라인 드라이버로 각자의 상기 서브 워드라인 구동신호를 제공하기 위한 구동신호 발생회로들; 및
    대응되는 상기 서브 워드라인 드라이버로 각자의 워드라인 인에이블신호를 제공하기 위한 워드라인 인에이블 드라이버들을 구비하며,
    상기 워드라인 인에이블 드라이버들 각각은
    상위 디코딩 신호를 입력하기 위한 디코더 입력단;
    소정의 디코더 제어단;
    상기 상위 디코딩 신호 및 소정의 누설차단신호에 응답하여, 상기 디코더 제어단과 제2 전압사이에 형성되는 제1 디코더 전류패스; 및
    소정의 예비신호에 응답하여, 상기 디코더 제어단과 상기 제1 전압사이에 형성되는 제2 디코더 전류패스를 구비하며,
    상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이고,
    상기 예비신호는 풀다운시에 상기 디코더 제어단에 응답하여 상기 제1 전압으로 제어되며,
    상기 누설차단신호는 상기 워드라인 인에이블 신호의 액티브시에 상기 제1 전압으로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 전압은 네가티브 전압이고, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  7. 워드라인 인에이블 신호와 서브 워드라인 구동신호에 응답하여, 서브 워드라인을 제1 전압에 접속하는 서브 워드라인 드라이버를 가지는 반도체 메모리 장치의 구동방법에 있어서,
    구동 입력단과 구동 출력단을 구비하는 구동신호 발생회로가 상기 출력단을 통하여 대응되는 서브 워드라인 드라이버로 서브 워드라인 구동신호를 발생하는 단계; 및
    디코더 입력단과 디코더 제어단을 구비하는 워드라인 인에이블 드라이버가 대응되는 서브 워드라인 드라이버로 상기 디코더 제어단에 응답하여, 풀다운되는 워드라인 인에이블신호를 발생하는 단계를 구비하며,
    상기 워드라인 인에이블신호를 발생하는 단계는
    상기 디코더 입력단을 통하여, 상위 디코딩 신호를 수신하는 단계;
    상기 상위 디코딩 신호 및 소정의 누설차단신호에 응답하여, 상기 디코더 제어단을 제2 전압으로 풀다운하며, 소정의 예비신호에 응답하여, 상기 디코더 제어단을 상기 제1 전압으로 풀다운하는 단계로서, 상기 예비신호는 궁극적으로 상기 워드라인 인에이블 신호를 발생시키는 상기 풀다운하는 단계; 및
    상기 디코더 제어단에 응답하여, 상기 제1 전압으로 풀다운되는 상기 예비신호를 발생하는 단계를 구비하며,
    상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이고,
    상기 누설차단신호는 상기 워드라인 인에이블 신호의 액티브시에 상기 제1 전압으로 제어되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  8. 제7 항에 있어서, 상기 제1 전압은 네가티브 전압이고, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  9. 워드라인 인에이블 신호와 서브 워드라인 구동신호에 응답하여, 서브 워드라인을 제1 전압에 접속하는 서브 워드라인 드라이버를 가지는 반도체 메모리 장치의 구동방법에 있어서,
    구동 입력단과 구동 출력단을 구비하는 구동신호 발생회로가 상기 출력단을 통하여 대응되는 서브 워드라인 드라이버로 서브 워드라인 구동신호를 발생하는 단계; 및
    디코더 입력단과 디코더 제어단을 구비하는 워드라인 인에이블 드라이버가 대응되는 서브 워드라인 드라이버로 상기 디코더 제어단에 응답하여, 풀다운되는 워드라인 인에이블신호를 발생하는 단계를 구비하며,
    상기 워드라인 인에이블신호를 발생하는 단계는
    상기 디코더 입력단을 통하여, 상위 디코딩 신호를 수신하는 단계;
    상기 상위 디코딩 신호 및 소정의 누설차단신호에 응답하여, 상기 디코더 제어단과 제2 전압사이에 제1 디코더 전류패스를 형성하는 단계;
    소정의 예비신호에 응답하여, 상기 디코더 제어단과 상기 제1 전압사이에 제2 디코더 전류패스를 형성하는 단계로서, 상기 예비신호는 궁극적으로 상기 워드라인 인에이블 신호를 발생시키는 상기 제2 디코더 전류패스를 형성하는 단계; 및
    상기 디코더 제어단에 응답하여, 상기 제1 전압으로 풀다운되는 상기 예비신호를 발생하는 단계를 구비하며,
    상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이고,
    상기 누설차단신호는 상기 워드라인 인에이블 신호의 액티브시에 상기 제1 전압으로 제어되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  10. 제9 항에 있어서, 상기 제1 전압은 네가티브 전압이고, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  11. 반도체 메모리 장치에 있어서,
    다수개의 서브 워드라인들;
    대응하는 각자의 상기 서브 워드라인에 접속되고 프리차아지 동작을 하는 동안에, 각자의 워드라인 인에이블 신호와 각자의 서브 워드라인 구동신호에 응답하여, 각자의 서브 워드라인을 제1 전압에 접속하는 다수개의 서브 워드라인 드라이버들;
    대응되는 상기 서브 워드라인 드라이버로 각자의 상기 서브 워드라인 구동신호를 제공하기 위한 구동신호 발생회로들; 및
    대응되는 상기 서브 워드라인 드라이버로 각자의 워드라인 인에이블신호를 제공하기 위한 워드라인 인에이블 드라이버들을 구비하며,
    상기 구동신호 발생회로들 각각은
    하위 디코딩 신호를 입력하기 위한 구동 입력단;
    상기 서브 워드라인 구동신호를 출력하기 위한 구동 출력단;
    상기 구동 출력단에 접속되고, 상기 하위 디코딩 신호에 응답하여, 상기 구동 출력단을 제2 전압으로 풀다운하는 제1 구동 풀다운부;
    소정의 구동 제어신호에 응답하여, 상기 구동 출력단을 상기 제1 전압으로 풀다운하는 제2 구동 풀다운부로서, 상기 구동 제어신호는 상기 하위 디코딩 신호에 응답하는 상기 제2 구동 풀다운부; 및
    상기 구동 출력단의 풀업에 응답하여, 상기 제2 풀다운부의 누설전류를 방지하기 위하여, 상기 구동 제어신호를 상기 제1 전압으로 제어하기 위한 구동제어부를 구비하며,
    상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 제1 전압은 상기 제2 전압보다 낮은 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 제1 전압은 네가티브 전압이고, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11 항에 있어서,
    상기 제2 구동 풀다운부는 상기 구동 출력단과 상기 제1 전압사이에 형성되며, 상기 구동 제어신호에 의하여 게이팅되는 제1 앤모스 트랜지스터를 포함하며,
    상기 구동제어부는 상기 구동 제어신호와 상기 제1 전압사이에 형성되며, 상기 구동 출력단에 응답하는 제2 앤모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 반도체 메모리 장치에 있어서,
    다수개의 서브 워드라인들;
    대응하는 각자의 상기 서브 워드라인에 접속되고 프리차아지 동작을 하는 동안에, 각자의 워드라인 인에이블 신호와 각자의 서브 워드라인 구동신호에 응답하여, 각자의 서브 워드라인을 제1 전압에 접속하는 다수개의 서브 워드라인 드라이버들;
    대응되는 상기 서브 워드라인 드라이버로 각자의 상기 서브 워드라인 구동신호를 제공하기 위한 구동신호 발생회로들; 및
    대응되는 상기 서브 워드라인 드라이버로 각자의 워드라인 인에이블신호를 제공하기 위한 워드라인 인에이블 드라이버들을 구비하며,
    상기 구동신호 발생회로들 각각은
    하위 디코딩 신호를 입력하기 위한 구동 입력단;
    상기 서브 워드라인 구동신호를 출력하기 위한 구동 출력단;
    상기 하위 디코딩 신호에 응답하여, 상기 구동 출력단과 제2 전압 사이에 형성되는 제1 구동 전류패스;
    소정의 구동 제어신호에 응답하여, 상기 구동 출력단과 상기 제1 전압 사이에 형성되는 제2 구동 전류패스로서, 상기 구동 제어신호는 상기 하위 디코딩 신호에 응답하는 상기 제2 구동 전류패스; 및
    상기 구동 출력단의 풀업에 응답하여, 상기 제2 구동 전류패스의 누설전류를 방지하기 위하여, 상기 구동 제어신호를 상기 제1 전압으로 제어하기 위한 구동제어부를 구비하며,
    상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 제1 전압은 네가티브 전압이고, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  17. 반도체 메모리 장치에 있어서,
    다수개의 서브 워드라인들;
    대응하는 각자의 상기 서브 워드라인에 접속되고 프리차아지 동작을 하는 동안에, 각자의 워드라인 인에이블 신호와 각자의 서브 워드라인 구동신호에 응답하여, 각자의 서브 워드라인을 제1 전압에 접속하는 다수개의 서브 워드라인 드라이버들;
    대응되는 상기 서브 워드라인 드라이버로 각자의 상기 서브 워드라인 구동신호를 제공하기 위한 구동신호 발생회로들; 및
    대응되는 상기 서브 워드라인 드라이버로 각자의 워드라인 인에이블신호를 제공하기 위한 워드라인 인에이블 드라이버들을 구비하며,
    상기 구동신호 발생회로들 각각은
    하위 디코딩 신호를 입력하기 위한 구동 입력단;
    상기 서브 워드라인 구동신호를 출력하기 위한 구동 출력단;
    상기 하위 디코딩 신호를 수신하기 위한 제1 인버터;
    상기 하위 디코딩 신호를 수신하기 위한 제2 인버터;
    상기 제1 인버터의 출력신호에 응답하여, 상기 구동 출력단을 승압전압으로 풀업하기 위한 구동 풀업부;
    상기 제1 인버터의 출력신호 및 상기 구동 출력단의 신호에 응답하여, 상기 구동 출력단을 제2 전압으로 풀다운하기 위한 제1 구동 풀다운부;
    소정의 구동 제어신호에 응답하여, 상기 구동 출력단을 상기 제1 전압으로 풀다운하는 제2 구동 풀다운부로서, 상기 구동 제어신호는 제2 인버터의 출력신호에 응답하는 상기 제2 구동 풀다운부; 및
    상기 구동 출력단의 풀업에 응답하여, 상기 제2 구동 풀다운부의 누설전류를 방지하기 위하여, 상기 구동 제어신호를 상기 제1 전압으로 제어하기 위한 구동제어부를 구비하며,
    상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 제1 전압은 네가티브 전압이고, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제17 항에 있어서,
    상기 제2 구동 풀다운부는 상기 구동 출력단과 상기 제1 전압사이에 형성되며, 상기 구동 제어신호에 의하여 게이팅되는 제1 앤모스 트랜지스터를 포함하며,
    상기 구동제어부는 상기 구동 제어신호와 상기 제1 전압사이에 형성되며, 상기 구동 출력단에 응답하는 제2 앤모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 워드라인 인에이블 신호와 서브 워드라인 구동신호에 응답하여, 서브 워드라인을 제1 전압에 접속하는 서브 워드라인 드라이버를 가지는 반도체 메모리 장치의 구동방법에 있어서,
    구동 입력단과 구동 출력단을 구비하는 구동신호 발생회로가 상기 구동 출력단을 통하여 대응되는 서브 워드라인 드라이버로 서브 워드라인 구동신호를 발생하는 단계; 및
    디코더 입력단과 디코더 제어단을 구비하는 워드라인 인에이블 드라이버가 대응되는 서브 워드라인 드라이버로 상기 디코더 제어단에 응답하여, 풀다운되는 워드라인 인에이블신호를 발생하는 단계를 구비하며,
    상기 서브 워드라인 구동신호를 발생하는 단계는
    하위 디코딩 신호를 수신하는 단계;
    상기 하위 디코딩 신호에 응답하여, 상기 서브 워드라인 구동신호를 제2 전압으로 풀다운하는 단계; 및
    소정의 구동 제어신호에 응답하여, 상기 서브 워드라인 구동신호를 상기 제1 전압으로 풀다운하는 단계를 구비하며,
    상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이고,
    상기 구동 제어신호는
    상기 구동 출력단의 풀업에 응답하여, 상기 제1 전압으로 제어되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  21. 제20 항에 있어서, 상기 제1 전압은 네가티브 전압이고, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  22. 워드라인 인에이블 신호와 서브 워드라인 구동신호에 응답하여, 서브 워드라인을 제1 전압에 접속하는 서브 워드라인 드라이버를 가지는 반도체 메모리 장치의 구동방법에 있어서,
    구동 입력단과 구동 출력단을 구비하는 구동신호 발생회로가 상기 구동 출력단을 통하여 대응되는 서브 워드라인 드라이버로 서브 워드라인 구동신호를 발생하는 단계; 및
    디코더 입력단과 디코더 제어단을 구비하는 워드라인 인에이블 드라이버가 대응되는 서브 워드라인 드라이버로 상기 디코더 제어단에 응답하여, 풀다운되는 워드라인 인에이블신호를 발생하는 단계를 구비하며,
    상기 서브 워드라인 구동신호를 발생하는 단계는
    상기 구동 입력단을 통하여 하위 디코딩 신호를 수신하는 단계;
    상기 하위 디코딩 신호에 응답하여, 상기 구동 출력단과 제2 전압 사이에 제1 구동 전류패스를 형성하는 단계; 및
    소정의 구동 제어신호에 응답하여, 상기 구동 출력단과 상기 제1 전압 사이에 제2 구동 전류패스를 형성하는 단계를 구비하며,
    상기 제1 전압은 상기 제2 전압보다 낮은 전압 레벨이고,
    상기 구동 제어신호는
    상기 구동 출력단의 풀업에 응답하여, 상기 제1 전압으로 제어되는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
  23. 제22 항에 있어서, 상기 제1 전압은 네가티브 전압이고, 상기 제2 전압은 접지전압인 것을 특징으로 하는 반도체 메모리 장치의 구동방법.
KR1020050010372A 2005-02-04 2005-02-04 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법 KR100666173B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050010372A KR100666173B1 (ko) 2005-02-04 2005-02-04 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020050010372A KR100666173B1 (ko) 2005-02-04 2005-02-04 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법
US11/344,018 US7248535B2 (en) 2005-02-04 2006-01-31 Semiconductor memory devices having negatively biased sub word line scheme and methods of driving the same
JP2006023292A JP2006216221A (ja) 2005-02-04 2006-01-31 ネガティブに制御されるサブワードライン構造の半導体メモリ装置およびその駆動方法
DE102006005374A DE102006005374A1 (de) 2005-02-04 2006-02-03 Halbleiterspeicherbauelement und Treiberverfahren

Publications (2)

Publication Number Publication Date
KR20060089369A KR20060089369A (ko) 2006-08-09
KR100666173B1 true KR100666173B1 (ko) 2007-01-09

Family

ID=36709929

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050010372A KR100666173B1 (ko) 2005-02-04 2005-02-04 네가티브로 제어되는 서브 워드라인 구조의 반도체 메모리장치 및 이의 구동방법

Country Status (4)

Country Link
US (1) US7248535B2 (ko)
JP (1) JP2006216221A (ko)
KR (1) KR100666173B1 (ko)
DE (1) DE102006005374A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100700147B1 (ko) * 2005-12-13 2007-03-28 삼성전자주식회사 반도체 메모리 장치의 서브 워드라인 구동회로 및 서브워드라인 구동 방법
KR100704039B1 (ko) * 2006-01-20 2007-04-04 삼성전자주식회사 디코딩 신호가 워드라인 방향으로 버싱되는 반도체 메모리장치
US7313050B2 (en) * 2006-04-18 2007-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Word-line driver for memory devices
KR101311713B1 (ko) * 2007-07-31 2013-09-26 삼성전자주식회사 메모리 코어, 이를 포함하는 반도체 메모리 장치
KR101559909B1 (ko) * 2009-02-06 2015-10-15 삼성전자주식회사 워드라인 구동회로 및 그의 구동방법
KR20110014732A (ko) * 2009-08-06 2011-02-14 삼성전자주식회사 워드라인 구동 회로 및 이를 포함하는 메모리 장치
KR101623080B1 (ko) * 2010-01-18 2016-05-23 삼성전자주식회사 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법
KR20110090625A (ko) * 2010-02-04 2011-08-10 삼성전자주식회사 서브 워드라인 구동회로, 이를 포함하는 반도체 메모리 장치 및 서브 워드라인 구동회로의 제어 방법
KR20130086847A (ko) 2012-01-26 2013-08-05 삼성전자주식회사 음의 전력을 이용하여 리키지 전력 소모를 줄이는 저전력 회로
US8995219B2 (en) * 2012-03-28 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Word line driver
CN103730147B (zh) * 2012-10-10 2016-05-04 旺宏电子股份有限公司 动态驱动器电路及其操作方法
US9135987B2 (en) * 2013-07-01 2015-09-15 Internatinal Business Machines Corporation FinFET-based boosting supply voltage circuit and method
JP2015170379A (ja) * 2014-03-10 2015-09-28 マイクロン テクノロジー, インク. 半導体装置
CN105118462B (zh) * 2015-09-21 2018-09-18 深圳市华星光电技术有限公司 扫描驱动电路及具有该电路的液晶显示装置
US10847207B2 (en) 2019-04-08 2020-11-24 Micron Technology, Inc. Apparatuses and methods for controlling driving signals in semiconductor devices
US10910027B2 (en) 2019-04-12 2021-02-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854272B1 (en) 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10854273B1 (en) 2019-06-24 2020-12-01 Micron Technology, Inc. Apparatuses and methods for controlling word drivers
US10854274B1 (en) 2019-09-26 2020-12-01 Micron Technology, Inc. Apparatuses and methods for dynamic timing of row pull down operations

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62266792A (en) 1986-05-13 1987-11-19 Mitsubishi Electric Corp Semiconductor storage device
US5406526A (en) * 1992-10-01 1995-04-11 Nec Corporation Dynamic random access memory device having sense amplifier arrays selectively activated when associated memory cell sub-arrays are accessed
US5650976A (en) 1993-05-14 1997-07-22 Micron Technology, Inc. Dual strobed negative pumped wordlines for dynamic random access memories
KR100192573B1 (ko) * 1995-09-18 1999-06-15 윤종용 멀티 뱅크 구조의 반도체 메모리 장치
KR100200724B1 (ko) * 1996-08-21 1999-06-15 윤종용 반도체 메모리장치의 서브 워드라인 드라이버
KR100228530B1 (ko) * 1996-12-23 1999-11-01 윤종용 반도체 메모리 장치의 웨이퍼 번인 테스트회로
JPH10241361A (ja) 1997-02-25 1998-09-11 Toshiba Corp 半導体記憶装置
US6111808A (en) * 1998-03-02 2000-08-29 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device
KR100283907B1 (ko) * 1998-12-09 2001-03-02 김영환 서브워드라인 구동회로를 구비한 반도체 메모리
KR100388319B1 (ko) * 1998-12-30 2003-10-10 주식회사 하이닉스반도체 로우디코딩어레이의출력신호배치구조
KR100564418B1 (ko) 1998-12-30 2006-06-08 주식회사 하이닉스반도체 Dram의 음전위 워드라인 전압 공급회로
KR100297193B1 (ko) * 1999-04-27 2001-10-29 윤종용 리던던트 로우 대체 구조를 가지는 반도체 메모리 장치 및 그것의 로우 구동 방법
KR100341249B1 (ko) 1999-12-30 2002-06-22 박종섭 워드라인 드라이버
KR100372249B1 (ko) * 2000-11-09 2003-02-19 삼성전자주식회사 분할 워드라인 액티베이션을 갖는 리프레쉬 타입 반도체메모리 장치
US6545923B2 (en) * 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
KR100512934B1 (ko) * 2002-01-09 2005-09-07 삼성전자주식회사 반도체 메모리 장치
KR100486257B1 (ko) 2002-09-06 2005-05-03 삼성전자주식회사 서브워드라인 구동신호 발생회로 및 방법
KR100593145B1 (ko) * 2003-12-30 2006-06-26 주식회사 하이닉스반도체 반도체 메모리 소자의 메인 로우 디코더

Also Published As

Publication number Publication date
US7248535B2 (en) 2007-07-24
JP2006216221A (ja) 2006-08-17
DE102006005374A1 (de) 2006-08-10
KR20060089369A (ko) 2006-08-09
US20060176758A1 (en) 2006-08-10

Similar Documents

Publication Publication Date Title
US9672900B2 (en) Semiconductor memory device for stably reading and writing data
US9418717B2 (en) Tracking mechanism for writing to a memory cell
JP4951786B2 (ja) 半導体記憶装置
US6724648B2 (en) SRAM array with dynamic voltage for reducing active leakage power
JP4261126B2 (ja) 半導体装置と該半導体装置を有する半導体メモリ装置
US6269047B1 (en) Semiconductor memory device
KR100801059B1 (ko) 누설 전류를 감소시키기 위한 반도체 메모리 장치의드라이버 회로
KR100920288B1 (ko) 반도체 장치
US6717842B2 (en) Static type semiconductor memory device with dummy memory cell
KR100452322B1 (ko) 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로
DE10237995B4 (de) Interne Spannungserzeugungsschaltung, zugehöriges Halbleiterspeicherbauelement und Leistungszufuhrverfahren
US7630260B2 (en) Semiconductor memory and system
EP1639602B1 (en) Low power manager for standby operation of a memory system
KR101287776B1 (ko) 전압 레벨 시프터 회로
TW594788B (en) Word line driver for a semiconductor memory device
JP4865360B2 (ja) 半導体記憶装置
US7385840B2 (en) SRAM cell with independent static noise margin, trip voltage, and read current optimization
US7164596B1 (en) SRAM cell with column select line
JP4527746B2 (ja) 同期形半導体メモリ装置のためのカラム選択ライン制御回路
USRE36821E (en) Wordline driver circuit having a directly gated pull-down device
JP3850264B2 (ja) 半導体装置
US6240039B1 (en) Semiconductor memory device and driving signal generator therefor
US20120201085A1 (en) Low power memory control circuits and methods
EP2428961A1 (en) Method for improving writability of SRAM memory
US7468902B2 (en) SRAM device with a low operation voltage

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee