JPS62266792A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野Ｊ この発明は、半導体記憶装置に関し、特にワード線／＋
２電回路を改良した半導体記憶装置に関する。

［従来の技術］ 第３図は従来の半導体記憶装置の一部を示すブロック図
である。、図において、正側ワード線１と負側ワード線
２とで構成されるワード線対が複数対設けられるととも
に、正側ビットｌＩ／ｊＡ３と負側ビット＄１４とで構
成されるビット線対が複数対設けられる。これらワード
線対とビット線対の各交点には、メモリセル５が接続さ
れる。このメモリセル５は上記ワード線対およびビット
線対によって選択されて情報の記憶および続出を行なう
。各正側ビットｌ１ｉ１には、ワード線駆動回路６が接
続される。このワード線駆動回路６によって、正側ワー
ドＩ！１１は選択時には＾電位に、非選択時には低電位
に駆動される。一方、各負側ワード線２には、定ｍ流源
（以下、その大きざをＩＨとする）７が接続される。こ
の定電５１源７は、メモリセル５の記憶保持のためのも
のである。また、各負側ワードｔａ２は、それぞれダイ
オード８を介してワード線放電用定電流源９（以下、そ
の大きさをＩＤＣとする）にＩｆｉｎされる。これらダ
イオード８および定電流＃ｉ９でワード線ＩＪ１電回路
１０を構成している。

ところで、成るワード線対が選択状態から非選択状態と
なるとき、別のワード線対が非選択状態から選択状態に
なる。このとき、選択状態から非選択状態となるワード
線電位の立ちドがりが遅いと、一時的にワード線の２重
選択状態になり、読出時には、読出す記憶情報の検出が
遅れ、またさ込時には、直前に選択されていたメモリセ
ルに１込が行なわれ、誤動作の原因とＩ≧る。したがっ
て、浸出時間の＾連化、誤麿込防止のために、ワードＩ
ｉＩ電位の選択から非選択への立ち下がりは高速に行な
う必要がある。

ｗ４３図に示したワード線駆動回路１０では、複数本の
１：４ｍワード線２のうち、最高電位のものが、ダイオ
ード８を介して定電流源９につながる。ここで、最高電
位となる負側ワード線２に対応するワード線１は選択状
態となっている。したがって。

成るワード線対が選択状態から非選択状態に遷移すると
き、当該ワード線対に属する負側ワード線２は定電流源
７および９のいずれとも接続されており、ＩＨ＋ＩＤＣ
の電流でワード線が放電される。そのため、高速立ち下
がりが実現される。

［発明が解決しようとする問題点］ しかし、第３図に示したワード纏放電回路１０は、最高
電位の負側ワード１２に対してのみ放電経路を形成する
ものであるため、以下のような問題点があった。

１１２図は、選択状態から非選択状態および非選択状態
から選択状態へのｉ曹移時におけるｆＱ１１１１ワード
線電位の時間変化を示したもので、横軸は時間を表わし
、縦軸は負側ワード１１電位を表わしている。この第２
図において、線２１は選択状態から非選択状態へ１１移
する負側ワード線電位を示し、［１２２は非選択状態か
ら選択状態へ遷移する負側ツー６１１１１位を示す。１
１２１と２２の角鋼ワード線電位が一致する点Ｑに注目
すると、選択状態から非選択状態へ４移するＷＡ２１の
負側ワードＩｉ１電位は、点Ｑ以模最高電位ではなくな
るため、その放ａｍ流はＩＨ＋ＩＤＣからＩＨのみとな
る。したがって、１２１の立ち下がりは、点Ｑ以後第２
図の破線で示すように緩かになり、ワード線２Ｉ！選択
時間が長く続くことになる。点Ｑ以侵、ＩＤＣは非選択
状態から選択状態へ遷移する負側ワードＩ！２により供
給される。

したがって、従来の回路では、ワード線放電回路１０を
！Ｑけたもののその効果が発揮されるのは点Ｑまでであ
り、以侵は放電速度が遅（なり、ワード線の電位をさほ
ど高速に立ち下げることができないという問題点があっ
た。

この発明は、上記のような従来のものの欠点を解消する
ためになされたもので、ワード線電位が完全に非選択電
位になるまでワード線を高速で放電し得るような半導体
記憶４ｉａを提供することを目的とする。

［゛問題点を解決するための手段］ この発明にかかる半導体記憶装置は、ワード線放電用定
電流源を２１１１ｉ１設け、ワード線が選択状態から非
選択状態へ遷移するときの前半ＪＩＪ間は第１の定電流
源に対して放電経路を形成し、模半期間では第２の定電
流源に対して放電経路を形成するようにしたものである
。

〔作用〕

この発明においては、選択状態から非選択状態へ遷移す
るワード線は、他のワード線が最高電位になった後も第
２のワード線放電用定電流源から電流を引き後かれ、ワ
ード線電位の高速立ち下げを実現する。

し実施例コ 第１図はこの発明の一実ｍ例を示す回路図である。なお
、この第１図は、説明の簡略化のため、１対のワード線
の系に関連する構成のみを示しているが、その他の系の
構成もこの第１図と同様であることを予め宿摘しておく
。

図において、正側ワード線１．負側ワード線２゜正側ビ
ット線３．負側ビット１４．メモリセル５゜ワード線駆
動回路６および記憶保持のための定電流源７については
、第３図の回路と同様である。

この実施例の特徴は、ワード線放電用定電流源として２
つの定電流源１１および１２を設けたことと、各負側ワ
ード線２に新たなワード線放電回路１０を設けたことで
ある。第１および第２の放電用定電流源１１および１２
は各負側ワードＩ！１！２に共通に設けられ、ワード線
放電回路１０は各負側ワード線２ごとに設置ブられる。

ワード線放Ｎ回路１０は、抵抗１３．１４と、トランジ
スタ１５．１６とから構成される。抵抗１３および１４
は直列接続され、＊ＩＩＪワード纏２とトランジスタ１
５のコレクタとの間に介挿される。また、抵抗１３と１
４との接続点は、トランジスタ１５のベースに接続され
る。トランジスタ１５の１ミツタは第１の放電用足’Ｉ
ｔ流源１］に接続される。トランジスタ１６は、そのコ
レクタがｎ　１１ワードＪｌ！ｉ１２に接続され、その
ベースがトランジスタ１５のコレクタに接続され、その
エミッタが第２の放電用定電流源１２に接続される。

上記のような構成において、トランジスタ１５は対応の
ワード線対が選択状態から非選択状態へ遷移するときの
前半１４間（第２図に示す点Ｑ以舶）に４ンされ、第１
の放電用足１ｓＲ８１１に対する放’１回路を形成する
。一方、トランジスタ１６は上記遷移時の後半期ｊ！　
（第２図の点Ｑ以侵）にオンされ、第２の旗電用定電流
源１２に対する放電経路を形成する。したがりて、ｉ側
ワード１ＩｉＩ２はその電位が完全に非選択電位になる
までいずれかの定′Ｉ＠流源１１．１２によって放電さ
れることになる。

次に、上記ズ施例のさらに詳細な動作について説明する
。なお、以下の説明では、定’Ｒａｍ７の大きざを！Ｈ
で表わし、第１の枚重用定′Ｒ流源１１の大きさをＩＤ
Ｃｌで表わし、第２の放電用定電流１Ｒ１２の大きさを
ＩＤＣ２で表わし、抵抗１３の大きざをＲ１で表わし、
抵抗１４の大きざをＲ２で表わすこととする。また、ワ
ード線駆動回路１０にお番ブる電位変化を明確にするた
めに、抵抗１３と１４との接続点をノードＮ１とし、抵
抗１４とトランジスタ１５のコレクタとの接続点をノー
ドＮ２とする。

今、第１図に示されるワード線の系が選択状態から非選
択状態に遷移するものとし、こ−のワード線の系に注目
しつつ正側ワード線１のＩＩｌ′Ｉ＠仙作を説明する。

前述の第２図において、点Ｑ以前は、注目の系の負側ワ
ード線２の電位は他の系の負側ワード線２に対し、Ｒ轟
電位にあるため、ノードＮ１は他の系のワード線放電回
路１０にお（プるノードＮ１に対し、最ａ１１位にある
。そのため、注目の系のトランジスタ１５のベース電位
が他の系のトランジスタ１５のベース電位に比べてＲ高
電位となり、注目の系のトランジスタ１５が導通する。

したがって、注目の系では、第１の放電同定ｆｊｉ流ｇ
ｔ１１に対して放電経路が形成される。ここで、放１！
’１！ｌ０ＣＩが十分に大きいと、１１　ｇの系のトラ
ンジスタ１５のベース電位、すなわちノードＮ１の電位
番よ、非選択状態にある他の系のワード線枚電回路１０
におけるノードＮ１の電位と同じ大きさになるまで下が
る。このとき、非選択状態にある他の系のｌｉ５［電回
路１ｏにおけろノードＮ１の電位は、はぼ非選択ｎｍワ
ード線電位と同じ電位になる。また、当該他の系におい
ては、放？ＩＩＩｇｌｖ８１０におけるトランジスタ１
５が導通していないため、ノードＮ２の電位、Ｆｊなり
ちトランジスタ１６のベース電位は、゛ノードＮ１と１
一様、非選択負側ワード線電位とほぼ等しくなる。一方
、注目の系においでは、トランジスタ１５が導通し、こ
のトランジスタ１５には放電電流ＩＤＣｌが流れるため
、トランジスタ１６のベース電位は、ノードＮ″１の電
位からＩＤＣ１×Ｒ２ＬｖＪ下がる。

したがって、注目の系のトランジスタ１６のベース電位
は、他の系のトランジスタ１６のベース電位よりも低く
なるため、注目の系のトランジスタ１６は導通しない。

したがって、第２の放電用定電８１源１２に対しては放
電経路が形成されない。

以上の動作が、第２図における点Ｑまで維持され１、注
目の系のｆ４１１！ｌワードｔａ２は第１の放電用定電
、流源１１によって放電される。なお、上記放電ｍ１ｉ
ｌＥＩＤｃ１が十分に大きくないと、注目の系における
ノードＮ２の電位は非選択状態にある他の系のノードＮ
２の電位よりも低くならないため、以下に説明する点Ｑ
以後の動作がなされない。そのために、第１の放電用定
電５ｍ！１１１１の定ｌｌ流値が十分に大きく選ばれ、
また抵抗１３および１４の纏が適当な値に選ばれる。

次に１点Ｑ以後は、注目の系の負側ワード線２の電位は
、全体の系の中で２ａ！目に高い電位となる。最高電位
となるのは、他の系において非選択状態から選択状態に
なる負側ワード［１２である。

台系に設各プられたワード編放電回路１０において、第
１の放電用定電流１１１１１に放電電流ＩＤＣ１を供給
するのは、最高電位にある負側ワード線２に接続された
トランジスタ１５であるため、今注目している系の負側
ワード１２に接続されるトランジスタ１５は導通しない
。前述したごとく、最高電位にある負側ワード１１２に
対応するノードＮ２は非選択ワード１１１２１位にトが
るので、注目の系のワード線放電回路１０におけるノー
ドＮ２が他の系のノードＮ２に対し、最高電位となる。

したがって、トランジスタ１６が導通し、第２の放電用
定電流ｗＡ１２に対して放電経路が形成される。以後（
点Ｑ以後）、注目の系の負側ワードｌ１１２が非Ｊ１１
択ワード線電位になるまで、上記動作が維持され、注目
の系の負側ワード１１１２は第２の放電用定電流源１２
によって放電１１ｆ％ＥＩＤｃ２で放電される。

以上のごとく、上記実施例では、点Ｑ以後も第２の放電
用定電流１１１２によって負側ワード１２から大きな放
電電流が引き後かれるので、選択状態から非選択状態へ
移行するり−ド榛の電位を＾速に立ちトげることができ
る。

なお、上記実施例では、負側ワード［２とトランジスタ
１５の」レクタとの間に抵抗１３および１４を介挿する
ようにしたが、これら抵抗１３．）ｊよび１４をダイオ
ードに置換えてもよい。この場合、ダイオードの順方向
抵抗降下を利用することになる。

［発明の効果］ 以上のように、この発明によれば、ワード線を選択状態
から非選択状態へｉＩ移する過程で、ワード線電位が完
全に非選択状態になるまで、大きなＮ８ｍでワード線を
放電できるため、ワード線電位の＾連立ち上げが可能と
なり、読出動作の高速化および廁込動作における誤動作
を防止することができる。

【図面の簡単な説明】

第１ｒｔｊはこの発明の一実施例を示す回路図である。 第２図はこの発明の一実施例および従来回路のｆ４Ｉｌ
ｌワード線電位の変化状態を示ブグラフである。 第３図は従来の半導体記憶装置の一例を示づブロック図
である。 図において、１は正側ワード線、２は負側ワード線、３
は正側ビット線、４は負側ビット線、５はメモリセル、
６はビット線駆動回路、７は記憶保持用の定電ＦＩＬ源
、１０はワード線放電回路、１１は第１の放電用足１！
流源、１２は第２の放電用定電流源を示す。

Claims (3)

【特許請求の範囲】
1. （１）複数のワード線対と、複数のビット線対と、各ワ
   ード線対とビット線対の交点に接続された複数のメモリ
   セルとを有する半導体記憶装置において、 第１の放電用定電流源、 第２の放電用定電流源、および 前記各ワード線対において電位の低い方のワード線、す
   なわち負側ワード線に個別に設けられ、対応のワード線
   が選択状態から非選択状態に遷移されるときに当該遷移
   時の前半期間で前記第１の放電用定電流源へのワード線
   放電経路を形成し、当該遷移時の後半期間で前記第２の
   放電用定電流源へのワード線放電経路を形成する複数の
   ワード線放電回路を備え、 前記ワード線放電回路は、 直列接続された第１および第２の抵抗手段と、そのコレ
   クタが前記第１および第２の抵抗手段を介して前記負側
   ワード線に接続され、そのベースが前記第１および第２
   の抵抗手段の接続点に接続され、そのエミッタが前記第
   １の放電用定電流源に接続された第１のトランジスタと
   、 そのコレクタが前記負側ワード線に接続され、そのベー
   スが前記第１のトランジスタのコレクタに接続され、そ
   のエミッタが前記第２の放電用定電流源に接続された第
   ２のトランジスタとを含む、半導体記憶装置。
2. （２）前記第１および第２の抵抗手段は、抵抗素子であ
   る、特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記第１および第２の抵抗手段は、ダイオードで
   ある、特許請求の範囲第１項記載の半導体記憶装置。