JPH05151781A - ワードラインドライバ回路及びスイツチング回路 - Google Patents
ワードラインドライバ回路及びスイツチング回路Info
- Publication number
- JPH05151781A JPH05151781A JP3257596A JP25759691A JPH05151781A JP H05151781 A JPH05151781 A JP H05151781A JP 3257596 A JP3257596 A JP 3257596A JP 25759691 A JP25759691 A JP 25759691A JP H05151781 A JPH05151781 A JP H05151781A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- circuit
- driver circuit
- transistor
- line driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 低減された電力レベルにおける増大した速度
とノイズイミュニティで選択および非選択動作をするワ
ードラインドライバ回路を提供する。 【構成】 メモリデコーダ／ドライバ回路用のプルアッ
プ回路Ｑ６は、デコーダ／ドライバ回路のスタンドバイ
電流を高スイッチング速度と一致する低レベルまで下げ
ることができる。選択トランジスタＱ７と直列抵抗Ｒ７
が、ワードラインが選択されるとプルアップ回路によっ
て分路され、ワードラインが選択されないときデコーダ
／ドライバ回路が消費する電力を低減させるため、抵抗
Ｒ４に電流を制限する高い値が与えられるようにする。
ワードライン選択トランジスタＱ７Ａのベースは、相補
タイプのフィードバックトランジスタＱ６によってワー
ドライン選択トランジスタまで分路されるブリーダ抵抗
Ｒ７を有し、正のフィードバック経路を有する高速スイ
ッチング回路を形成する。ダーリントン接続のプルアッ
プ回路５２がまたフィードバックトランジスタと並列に
設けられ、スイッチング速度をさらに高める。
とノイズイミュニティで選択および非選択動作をするワ
ードラインドライバ回路を提供する。 【構成】 メモリデコーダ／ドライバ回路用のプルアッ
プ回路Ｑ６は、デコーダ／ドライバ回路のスタンドバイ
電流を高スイッチング速度と一致する低レベルまで下げ
ることができる。選択トランジスタＱ７と直列抵抗Ｒ７
が、ワードラインが選択されるとプルアップ回路によっ
て分路され、ワードラインが選択されないときデコーダ
／ドライバ回路が消費する電力を低減させるため、抵抗
Ｒ４に電流を制限する高い値が与えられるようにする。
ワードライン選択トランジスタＱ７Ａのベースは、相補
タイプのフィードバックトランジスタＱ６によってワー
ドライン選択トランジスタまで分路されるブリーダ抵抗
Ｒ７を有し、正のフィードバック経路を有する高速スイ
ッチング回路を形成する。ダーリントン接続のプルアッ
プ回路５２がまたフィードバックトランジスタと並列に
設けられ、スイッチング速度をさらに高める。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的には電子メモリ
に関し、特にハーパ（Ｈａｒｐｅｒ）ＰＮＰセルを用い
たスタティックメモリ用のデューダ／ドライバ回路に関
する。
に関し、特にハーパ（Ｈａｒｐｅｒ）ＰＮＰセルを用い
たスタティックメモリ用のデューダ／ドライバ回路に関
する。
【０００２】
【従来の技術】電子メモリ回路は多年にわたって知られ
ている。そのようなメモリ回路は、例えば容量性素子に
おいて電荷を蓄積するとか、双安定回路あるいは素子を
用いるような何らかの方法で情報を記憶するために広範
囲の種々タイプの回路や回路素子を用いている。そのよ
うな双安定素子は、例えば一対のトランジスタが、一方
のトランジスタがオンとされると、他方のトランジスタ
がオフとされるように交差結合された周知のフリップフ
ロップ回路の形態や、あるいは少なくとも二種類の明確
な状態の一方に選択的に磁化しうる磁化性コアあるいは
その他の要素またはドメインの形態をとりうる。
ている。そのようなメモリ回路は、例えば容量性素子に
おいて電荷を蓄積するとか、双安定回路あるいは素子を
用いるような何らかの方法で情報を記憶するために広範
囲の種々タイプの回路や回路素子を用いている。そのよ
うな双安定素子は、例えば一対のトランジスタが、一方
のトランジスタがオンとされると、他方のトランジスタ
がオフとされるように交差結合された周知のフリップフ
ロップ回路の形態や、あるいは少なくとも二種類の明確
な状態の一方に選択的に磁化しうる磁化性コアあるいは
その他の要素またはドメインの形態をとりうる。
【０００３】採用したメモリのタイプによって区別する
これらのメモリタイプの各々は、他のタイプのメモリと
較べて明らかな利点と欠点とを有し、各々のタイプは典
型的には、その利点を最良に利用しうる場合に適用され
る。特に、バイポーラトランジスタから構成された双安
定回路を用いているスタティックランダムアクセスメモ
リ（ＲＡＭ）は典型的に、それらの高速を特徴とするた
めキャッシュメモリや中央処理装置において用いられて
いる。そのようなデバイスのアクセスサイクル時間は、
スタティックＲＡＭの双安定回路におけるデータの検出
がダイナミックＲＡＭの容量性メモリセルの電荷の極め
て小さい量の検出よりはるかに容易なので、リフレッシ
ュが必要ないことを検出増幅器の動作が本質的に速いた
め３ナノ秒（ｎＳ）と短く即ちダイナミックＲＡＭより
一桁以上高速である。
これらのメモリタイプの各々は、他のタイプのメモリと
較べて明らかな利点と欠点とを有し、各々のタイプは典
型的には、その利点を最良に利用しうる場合に適用され
る。特に、バイポーラトランジスタから構成された双安
定回路を用いているスタティックランダムアクセスメモ
リ（ＲＡＭ）は典型的に、それらの高速を特徴とするた
めキャッシュメモリや中央処理装置において用いられて
いる。そのようなデバイスのアクセスサイクル時間は、
スタティックＲＡＭの双安定回路におけるデータの検出
がダイナミックＲＡＭの容量性メモリセルの電荷の極め
て小さい量の検出よりはるかに容易なので、リフレッシ
ュが必要ないことを検出増幅器の動作が本質的に速いた
め３ナノ秒（ｎＳ）と短く即ちダイナミックＲＡＭより
一桁以上高速である。
【０００４】スタティックＲＡＭはダイナミックＲＡＭ
よりも記憶セル当り多くの回路素子を有し、従って所与
のサイズのチップ上にありうる記憶セルの数は後者より
小さい数に制限されるが、記憶セルの数を増すと、典型
的な記憶セルは、一方がいずれか所与の時において導通
である少なくとも一対の交差結合トランジスタを含む回
路を有しているという事実のため、設計上若干の問題を
提供する。各セルの導通トランジスタを通る平均セルス
タンドバイ電流の低下により典型的に、例えばアルファ
粒子により起因する電荷分布の混乱（ｄｉｓｒｕｐｔｉ
ｏｎ）によりソフトエラーに対するセルの感度を増大さ
せる。
よりも記憶セル当り多くの回路素子を有し、従って所与
のサイズのチップ上にありうる記憶セルの数は後者より
小さい数に制限されるが、記憶セルの数を増すと、典型
的な記憶セルは、一方がいずれか所与の時において導通
である少なくとも一対の交差結合トランジスタを含む回
路を有しているという事実のため、設計上若干の問題を
提供する。各セルの導通トランジスタを通る平均セルス
タンドバイ電流の低下により典型的に、例えばアルファ
粒子により起因する電荷分布の混乱（ｄｉｓｒｕｐｔｉ
ｏｎ）によりソフトエラーに対するセルの感度を増大さ
せる。
【０００５】特に成功したメモリセル回路設計の一例
は、図１ないし図３に示すハーパＰＮＰセルである。ハ
ーパＰＮＰセルの一つの利点は、スタンドバイ電流がセ
ル当り約５マイクロアンペアまで低減しうるものの依然
として合理的なソフトエラーレートをもたらすことであ
る。この特徴は、メモリチップに高密度で集積しうる極
めて単純で、かつコンパクトな回路に付与される。コン
パクトさは、それぞれがＰＮＰトランジスタとＮＰＮト
ランジスタとを含む交差結合の２対のトランジスタを含
むという事実から得られる。各対の２つのトランジスタ
は、ＰＮＰＮシリコン被制御整流（ＳＣＲ）デバイスを
形成するよう合わすことができる。この回路の動作を以
下詳細に説明する。
は、図１ないし図３に示すハーパＰＮＰセルである。ハ
ーパＰＮＰセルの一つの利点は、スタンドバイ電流がセ
ル当り約５マイクロアンペアまで低減しうるものの依然
として合理的なソフトエラーレートをもたらすことであ
る。この特徴は、メモリチップに高密度で集積しうる極
めて単純で、かつコンパクトな回路に付与される。コン
パクトさは、それぞれがＰＮＰトランジスタとＮＰＮト
ランジスタとを含む交差結合の２対のトランジスタを含
むという事実から得られる。各対の２つのトランジスタ
は、ＰＮＰＮシリコン被制御整流（ＳＣＲ）デバイスを
形成するよう合わすことができる。この回路の動作を以
下詳細に説明する。
【０００６】最近、スタティックメモリデバイスを含む
全てのタイプのメモリデバイスのメモリ容量を上げるこ
とに関心がもたれてきた。スタティックＲＡＭにおいて
そうする上である特定の問題に直面している。それは、
チップの各メモリセルのサイズが各メモリセルにおいて
多数の回路素子を用いることによりダイナミックＲＡＭ
における場合よりはるかに大きいからである。この問題
は、本発明の理解に係わる以上にはるかに複雑である
が、本問題の基本要素は、ワードライン抵抗とキャパシ
タンスとに関するものである。
全てのタイプのメモリデバイスのメモリ容量を上げるこ
とに関心がもたれてきた。スタティックＲＡＭにおいて
そうする上である特定の問題に直面している。それは、
チップの各メモリセルのサイズが各メモリセルにおいて
多数の回路素子を用いることによりダイナミックＲＡＭ
における場合よりはるかに大きいからである。この問題
は、本発明の理解に係わる以上にはるかに複雑である
が、本問題の基本要素は、ワードライン抵抗とキャパシ
タンスとに関するものである。
【０００７】ラインキャパシタンスは、一般的にワード
ライン長さの関数であり、キャパシタンスが増加すれば
選択のために使用するワードラインドライバのスイッチ
ング機能を遅くさせる傾向がある。ワードライン長さが
増加することによってもノイズに対する感度を増大させ
る。従って、採用しうるワードラインの長さに実用上の
限度があり、その長さにわたって物理的に位置しうるセ
ルの数を制限する。
ライン長さの関数であり、キャパシタンスが増加すれば
選択のために使用するワードラインドライバのスイッチ
ング機能を遅くさせる傾向がある。ワードライン長さが
増加することによってもノイズに対する感度を増大させ
る。従って、採用しうるワードラインの長さに実用上の
限度があり、その長さにわたって物理的に位置しうるセ
ルの数を制限する。
【０００８】双安定スタティックメモリセルも、双安定
回路動作の特性のため、その中に記憶されたデータとは
無関係にワードラインにわたって本質的に電流を引き込
む。この電流は非選択動作中低レベルまで低減しうる
が、選択動作中と非選択動作中の双方におけるワードラ
インに沿った可能な電圧低下は無視できず、メモリデバ
イス設計中に考慮する必要がある。
回路動作の特性のため、その中に記憶されたデータとは
無関係にワードラインにわたって本質的に電流を引き込
む。この電流は非選択動作中低レベルまで低減しうる
が、選択動作中と非選択動作中の双方におけるワードラ
インに沿った可能な電圧低下は無視できず、メモリデバ
イス設計中に考慮する必要がある。
【０００９】これらの理由から、所与のワードラインに
取り付けうるセルの数即ち単一のワードラインドライバ
に関連するラインの数が、典型的には１２８個あるいは
２５６個のセルに限定されている。いずれかのＲＡＭに
おける書込みあるいは読取り動作のためのメモリセルの
選択は、ワードラインとビットラインの双方の協働作用
であるので、スタティックＲＡＭは、単一のワードライ
ンドライバによって駆動されうるセルの数によって課せ
られる実用的な限度以上にビットラインの数を増して拡
張することはできない。従って、メモリ容量におけるい
ずれかの増加は、ワードラインドライバの数の正比例の
増加によって達成されなければならない。
取り付けうるセルの数即ち単一のワードラインドライバ
に関連するラインの数が、典型的には１２８個あるいは
２５６個のセルに限定されている。いずれかのＲＡＭに
おける書込みあるいは読取り動作のためのメモリセルの
選択は、ワードラインとビットラインの双方の協働作用
であるので、スタティックＲＡＭは、単一のワードライ
ンドライバによって駆動されうるセルの数によって課せ
られる実用的な限度以上にビットラインの数を増して拡
張することはできない。従って、メモリ容量におけるい
ずれかの増加は、ワードラインドライバの数の正比例の
増加によって達成されなければならない。
【００１０】ワードラインドライバはまた、復号化機能
も果し、このため、度々ワードラインデコーダ／ドライ
バと称される。典型的には、復号化機能を提供する回路
は、それにアドレス信号が供給される複数の並列接続の
トランジスタを含む。１つ以上のこれら入力トランジス
タは、読取りあるいは書込み動作に対してセルが選択さ
れるときを除いて常に導通である。抵抗器が、電圧を発
生させるためにこれらの並列接続の入力トランジスタの
コレクタと直列に配置され、前記電圧は次いでワードラ
インをドライブするトランジスタを制御するために使用
される。この直列の抵抗器の抵抗は非選択期間中に入力
トランジスタを通る電流を制限するために増大される
が、そのような可能性は、ドライバが選択されるとき、
抵抗器はワードラインドライバ回路に対するベース電流
をも供給する必要があるという事実、およびドライバが
非選択状態から選択状態にある場合、あるいはその逆の
場合、抵抗値の増大が利用可能の電圧スイングを抵抗さ
せるという事実により制限される。また、この電圧スイ
ングの低減は、ノイズマージンを低減させ、電気的ノイ
ズによるエラーに対する感度を増加させる傾向がある。
また、この抵抗の増大は、スイッチング速度を低減させ
る傾向がある。
も果し、このため、度々ワードラインデコーダ／ドライ
バと称される。典型的には、復号化機能を提供する回路
は、それにアドレス信号が供給される複数の並列接続の
トランジスタを含む。１つ以上のこれら入力トランジス
タは、読取りあるいは書込み動作に対してセルが選択さ
れるときを除いて常に導通である。抵抗器が、電圧を発
生させるためにこれらの並列接続の入力トランジスタの
コレクタと直列に配置され、前記電圧は次いでワードラ
インをドライブするトランジスタを制御するために使用
される。この直列の抵抗器の抵抗は非選択期間中に入力
トランジスタを通る電流を制限するために増大される
が、そのような可能性は、ドライバが選択されるとき、
抵抗器はワードラインドライバ回路に対するベース電流
をも供給する必要があるという事実、およびドライバが
非選択状態から選択状態にある場合、あるいはその逆の
場合、抵抗値の増大が利用可能の電圧スイングを抵抗さ
せるという事実により制限される。また、この電圧スイ
ングの低減は、ノイズマージンを低減させ、電気的ノイ
ズによるエラーに対する感度を増加させる傾向がある。
また、この抵抗の増大は、スイッチング速度を低減させ
る傾向がある。
【００１１】前述のように、抵抗器はワードラインドラ
イバトランジスタにベース電流を供給する必要があるの
で、固定抵抗器を使用すると何らかの別の問題を発生さ
せる。実用的に、ワードラインドライバトランジスタ
は、経済性並びに良好なデバイスの生産歩留りと一貫し
た製作過程における不可避の変動によるゲインβの変動
を受ける。固定抵抗器は、選択期間中ワードラインドラ
イバトランジスタに一定のベース電流を供給しうるのみ
なので、ワードラインドライバトランジスタのβにおけ
る変動が、書込みおよび読取り動作中メモリセルに供給
される電流と電圧に著しい差異を生ぜしめ、そのため潜
在的にメモリデバイスの動作およびノイズマージンを低
下させる。
イバトランジスタにベース電流を供給する必要があるの
で、固定抵抗器を使用すると何らかの別の問題を発生さ
せる。実用的に、ワードラインドライバトランジスタ
は、経済性並びに良好なデバイスの生産歩留りと一貫し
た製作過程における不可避の変動によるゲインβの変動
を受ける。固定抵抗器は、選択期間中ワードラインドラ
イバトランジスタに一定のベース電流を供給しうるのみ
なので、ワードラインドライバトランジスタのβにおけ
る変動が、書込みおよび読取り動作中メモリセルに供給
される電流と電圧に著しい差異を生ぜしめ、そのため潜
在的にメモリデバイスの動作およびノイズマージンを低
下させる。
【００１２】さらに、ワードライン長さを短くするため
に、ワードラインドライバ回路は、通常チップの中央位
置に配置され、複数のワードラインドライバトランジス
タのベースノードを接続するノードが形成される。この
ノードは、無視しえないキャパシタンスを有し、このキ
ャパシタンスに関連の時定数と直列入力抵抗とが、もし
抵抗が大きいとすれば、ノードの所与のキャパシタンス
に対するスイッチング速度を低下させる。
に、ワードラインドライバ回路は、通常チップの中央位
置に配置され、複数のワードラインドライバトランジス
タのベースノードを接続するノードが形成される。この
ノードは、無視しえないキャパシタンスを有し、このキ
ャパシタンスに関連の時定数と直列入力抵抗とが、もし
抵抗が大きいとすれば、ノードの所与のキャパシタンス
に対するスイッチング速度を低下させる。
【００１３】また、固定抵抗は、ワードラインとワード
ラインドライバトランジスタのベースノードとのうちの
いずれかが、ワードラインドライバトランジスタあるい
は入力回路のトランジスタを飽和させることなく電源電
圧にクランプできないようにしている。この設計上の配
慮は、ノイズイミュニティとスイッチング速度とのトレ
ードオフを課す。このため、メモリデバイスの適当な性
能を保証するために何らかの電圧調整手段を設ける必要
があることが多い。
ラインドライバトランジスタのベースノードとのうちの
いずれかが、ワードラインドライバトランジスタあるい
は入力回路のトランジスタを飽和させることなく電源電
圧にクランプできないようにしている。この設計上の配
慮は、ノイズイミュニティとスイッチング速度とのトレ
ードオフを課す。このため、メモリデバイスの適当な性
能を保証するために何らかの電圧調整手段を設ける必要
があることが多い。
【００１４】直列の抵抗器にはこのような衝突を生ずる
設計上の制約があるので、実用的なワードラインドライ
バは、典型的により大きい電流を引込み、かつそれらが
接続されているメモリセルより多くの電力を消費する。
このため、メモリ容量が、ワードラインドライバの数を
比例的に増加させて大きくつくられると、例えば１２８
Ｋの容量のスタティックＲＡＭ（このように最小５１２
あるいは１０２４ワードラインドライバを有する）用の
ドライバが消費する電力は、スタンドバイ即ち非選択状
態においてもメモリデバイスが消費する全電力の４０％
を上廻る値に達しうる。この電力消費量は、熱放散の問
題をもたらし、高価な冷却構造を設けることを要する。
熱放散の問題が満足に、かつ経済的に解決できたとして
も、従来技術では、電力消費と性能との問のトレードオ
フ、特に速度とノイズイミュニティとの領域におけるト
レードオフを回避する手段を何ら提供しない。この点に
関して、これらの問題は基本的にはスタティックＲＡＭ
においては重要であるが、同じ問題が他のタイプのメモ
リデバイスにおいても同様に経験される。
設計上の制約があるので、実用的なワードラインドライ
バは、典型的により大きい電流を引込み、かつそれらが
接続されているメモリセルより多くの電力を消費する。
このため、メモリ容量が、ワードラインドライバの数を
比例的に増加させて大きくつくられると、例えば１２８
Ｋの容量のスタティックＲＡＭ（このように最小５１２
あるいは１０２４ワードラインドライバを有する）用の
ドライバが消費する電力は、スタンドバイ即ち非選択状
態においてもメモリデバイスが消費する全電力の４０％
を上廻る値に達しうる。この電力消費量は、熱放散の問
題をもたらし、高価な冷却構造を設けることを要する。
熱放散の問題が満足に、かつ経済的に解決できたとして
も、従来技術では、電力消費と性能との問のトレードオ
フ、特に速度とノイズイミュニティとの領域におけるト
レードオフを回避する手段を何ら提供しない。この点に
関して、これらの問題は基本的にはスタティックＲＡＭ
においては重要であるが、同じ問題が他のタイプのメモ
リデバイスにおいても同様に経験される。
【００１５】従って、スイッチング速度とノイズイミュ
ニティとを維持するか、あるいは向上させながらメモリ
に対するワードラインドライバ回路においてスタンドバ
イ電力を低減させることのできる回路を提供する要求が
従来技術において存在している。
ニティとを維持するか、あるいは向上させながらメモリ
に対するワードラインドライバ回路においてスタンドバ
イ電力を低減させることのできる回路を提供する要求が
従来技術において存在している。
【００１６】
【発明が解決しようとする課題】従って、本発明の目的
は、能動プルアップ回路を含むハーパＰＮＰセルを用い
たメモリデバイスのワードラインに対するドライバ回路
を提供することである。本発明の別の目的は、低減され
た電力レベルにおける増大した速度とノイズイミュニテ
ィで選択および非選択動作を提供できるプッシュプルワ
ードラインドライバ回路を提供することである。
は、能動プルアップ回路を含むハーパＰＮＰセルを用い
たメモリデバイスのワードラインに対するドライバ回路
を提供することである。本発明の別の目的は、低減され
た電力レベルにおける増大した速度とノイズイミュニテ
ィで選択および非選択動作を提供できるプッシュプルワ
ードラインドライバ回路を提供することである。
【００１７】本発明の別の目的は、電力消費（例えばＤ
Ｃあるいは定常状態の電力必要量）および高速遷移応答
（例えば、ＡＣスイッチング速度）に関する設計検討を
分離しうる非線形プルアップ回路を提供することであ
る。
Ｃあるいは定常状態の電力必要量）および高速遷移応答
（例えば、ＡＣスイッチング速度）に関する設計検討を
分離しうる非線形プルアップ回路を提供することであ
る。
【００１８】本発明のさらに別の目的は、ドライバ回路
におけるトランジスタを飽和させることなくノイズイミ
ュニティを向上させるため電流と電圧とが電源電圧にク
ランプされるワードラインドライバ回路を提供すること
である。
におけるトランジスタを飽和させることなくノイズイミ
ュニティを向上させるため電流と電圧とが電源電圧にク
ランプされるワードラインドライバ回路を提供すること
である。
【００１９】本発明のさらに別の目的は、スイッチング
トランジスタのベースノードキャパシタンスの急速放電
を達成するスイッチング回路を提供することである。
トランジスタのベースノードキャパシタンスの急速放電
を達成するスイッチング回路を提供することである。
【００２０】
【課題を解決するための手段】本発明の前述およびその
他の目的を満足させるために、電源とワードラインドラ
イバトランジスタのベース電極との間に接続されたスタ
ンドバイ電流制限抵抗器を有し、かつ該電流制限抵抗器
を分路する少なくとも１つの能動プルアップ回路手段を
含むメモリデバイス用ワードラインドライバ回路が提供
される。
他の目的を満足させるために、電源とワードラインドラ
イバトランジスタのベース電極との間に接続されたスタ
ンドバイ電流制限抵抗器を有し、かつ該電流制限抵抗器
を分路する少なくとも１つの能動プルアップ回路手段を
含むメモリデバイス用ワードラインドライバ回路が提供
される。
【００２１】本発明の別の局面によれば、メモリデバイ
スのワードラインに接続されたエミッタ電極と、コレク
タ電極と、ベース電極とを有する第１の導電性タイプの
少なくとも１つのワードラインドライブバイポーラトラ
ンジスタと、電源とベース電極との間に接続されたスタ
ンドバイ電力制限抵抗器とを有し、かつワードラインド
ライブバイポーラトランジスタが導通のとき導通とな
り、前記スタンドバイ電力制限器を分路する能動プルア
ップ回路を含むメモリデバイス用ワードラインドライバ
回路が提供される。
スのワードラインに接続されたエミッタ電極と、コレク
タ電極と、ベース電極とを有する第１の導電性タイプの
少なくとも１つのワードラインドライブバイポーラトラ
ンジスタと、電源とベース電極との間に接続されたスタ
ンドバイ電力制限抵抗器とを有し、かつワードラインド
ライブバイポーラトランジスタが導通のとき導通とな
り、前記スタンドバイ電力制限器を分路する能動プルア
ップ回路を含むメモリデバイス用ワードラインドライバ
回路が提供される。
【００２２】本発明の別の局面によれば、スイッチング
回路の出力を形成するエミッタ電極と、該スイッチング
回路の入力を形成するベース電極と、コレクタ電極とを
有する第１の導電性タイプの第１のバイポーラトランジ
スタと、前記第１のバイポーラトランジスタのコレクタ
電極を電源に接続する抵抗器と、電源に接続されたエミ
ッタ電極と、スイッチング回路の入力に接続されたコレ
クタ電極と、第１のバイポーラトランジスタと抵抗器と
の間のノードに接続されたベース電極とを有する第２の
導電性タイプの第２のバイポーラトランジスタと、スイ
ッチング回路の入力と第１のバイポーラトランジスタの
エミッタ電極との間に接続されたダイオードとを含むス
イッチング回路が提供される。
回路の出力を形成するエミッタ電極と、該スイッチング
回路の入力を形成するベース電極と、コレクタ電極とを
有する第１の導電性タイプの第１のバイポーラトランジ
スタと、前記第１のバイポーラトランジスタのコレクタ
電極を電源に接続する抵抗器と、電源に接続されたエミ
ッタ電極と、スイッチング回路の入力に接続されたコレ
クタ電極と、第１のバイポーラトランジスタと抵抗器と
の間のノードに接続されたベース電極とを有する第２の
導電性タイプの第２のバイポーラトランジスタと、スイ
ッチング回路の入力と第１のバイポーラトランジスタの
エミッタ電極との間に接続されたダイオードとを含むス
イッチング回路が提供される。
【００２３】前述およびその他の目的、局面および利点
は添付図面を参照した本発明の好適実施例についての以
下の詳細説明からよく理解される。
は添付図面を参照した本発明の好適実施例についての以
下の詳細説明からよく理解される。
【００２４】
【実施例】さて図面を参照すれば、特に図１を参照すれ
ば、任意の「１」を記憶した典型的なハーパＰＮＰセル
が示されている。ハーパＰＮＰセルは、６個のデバイス
Ｑ1 〜Ｑ6 から構成されている（ドライバ回路における
デバイスと対照的にメモリセルにおけるトランジスタを
指示するために以下下付き文字又は数字を使用する）。
トランジスタＱ1 〜Ｑ4 は、セルの双安定ラッチ回路を
形成し、一方Ｑ5 とＱ6 とは、セルが選択されるときラ
ッチ回路をビットライン（ＢＬＬ、ＢＬＲ）に接続し、
セルが選択されないときラッチをビットラインから遮断
する入力／出力デバイスである。トランジスタ対Ｑ1 、
Ｑ3 およびＱ2 、Ｑ4 は交差結合ＳＣＲを形成し、Ｑ
2 、Ｑ4 がオフである間斜線で示すように、Ｑ1 、Ｑ3
はオンである。トランジスタＱ3 、Ｑ4 のベースにおけ
る差電圧はメモリセルに記憶されたデータを表わす回路
の論理状態を示す。選択電圧遷移が示されている。
ば、任意の「１」を記憶した典型的なハーパＰＮＰセル
が示されている。ハーパＰＮＰセルは、６個のデバイス
Ｑ1 〜Ｑ6 から構成されている（ドライバ回路における
デバイスと対照的にメモリセルにおけるトランジスタを
指示するために以下下付き文字又は数字を使用する）。
トランジスタＱ1 〜Ｑ4 は、セルの双安定ラッチ回路を
形成し、一方Ｑ5 とＱ6 とは、セルが選択されるときラ
ッチ回路をビットライン（ＢＬＬ、ＢＬＲ）に接続し、
セルが選択されないときラッチをビットラインから遮断
する入力／出力デバイスである。トランジスタ対Ｑ1 、
Ｑ3 およびＱ2 、Ｑ4 は交差結合ＳＣＲを形成し、Ｑ
2 、Ｑ4 がオフである間斜線で示すように、Ｑ1 、Ｑ3
はオンである。トランジスタＱ3 、Ｑ4 のベースにおけ
る差電圧はメモリセルに記憶されたデータを表わす回路
の論理状態を示す。選択電圧遷移が示されている。
【００２５】セルがスタンドバイ状態であると想定する
と、ＶWL＝−１．３Ｖ、ＶDL＝−２．０ＶおよびＶBLL
＝ＶBLR ＝０．０Ｖである。これらの電圧、特に零ビッ
トライン電圧は、バイアスＱ5 およびＱ6 を反転し、セ
ルをビットラインから遮断するバイアス電圧を発生さ
せ、セルを介してビットラインには何ら導通を生じさせ
ない。また、ラッチトランジスタのコレクタ−エミッタ
直列回路にわたって０．７Ｖのみの電圧が存在すること
が注目される。この回路での電流は、低レベルまで低減
されるが、ドライバ回路によってさらに制限を受けない
とすれば妥当なソフトエラーレートに対応する最小５μ
Ａレベルより大きい。これは、実際には図４と図７の双
方に示すように、ＲＨＲ、ＲＬＲ、ＲＨＬおよびＲＬＬ
によってなされる。また、スタンドバイセル電流も、例
えばセルの中に抵抗を与えるように、他の方法で制限す
ることができる。しかしながら、そのような技術は、前
述のように本発明がドライバ自体で消費された電力の低
減を指向するので本発明の理解に対しては重要でない。
と、ＶWL＝−１．３Ｖ、ＶDL＝−２．０ＶおよびＶBLL
＝ＶBLR ＝０．０Ｖである。これらの電圧、特に零ビッ
トライン電圧は、バイアスＱ5 およびＱ6 を反転し、セ
ルをビットラインから遮断するバイアス電圧を発生さ
せ、セルを介してビットラインには何ら導通を生じさせ
ない。また、ラッチトランジスタのコレクタ−エミッタ
直列回路にわたって０．７Ｖのみの電圧が存在すること
が注目される。この回路での電流は、低レベルまで低減
されるが、ドライバ回路によってさらに制限を受けない
とすれば妥当なソフトエラーレートに対応する最小５μ
Ａレベルより大きい。これは、実際には図４と図７の双
方に示すように、ＲＨＲ、ＲＬＲ、ＲＨＬおよびＲＬＬ
によってなされる。また、スタンドバイセル電流も、例
えばセルの中に抵抗を与えるように、他の方法で制限す
ることができる。しかしながら、そのような技術は、前
述のように本発明がドライバ自体で消費された電力の低
減を指向するので本発明の理解に対しては重要でない。
【００２６】図２を参照すれば、読取り動作（読取りモ
ード）中の選択された状態でのハーパＰＮＰの状態が示
されている。読取りモード状態において、ＶWL＝０．４
Ｖ、ＶDL＝−０．４Ｖ、ＶBLL ＝−０．５５ＶおよびＶ
BLR ＝−１．１０Ｖである。従って、約５５０ｍＶのビ
ットライン電圧差は、メモリデバイスの検出増幅器によ
って検出できる。ワードとドレインラインの各々の電圧
スイングは、それぞれ１．７Ｖおよび１．６Ｖであった
としてもワードライン／ドレインラインの電圧差は０．
８Ｖである。検出は、電流源１１、１２を備えたワード
ラインの双方から読取り電流を引込むことにより実施す
ることが好ましい。３ｍＡの読取り電流ＩR は、Ｑ5 に
よって選択されたセルへ切り換えられ、かつ図２あるい
は図５に示すように選択されたワードラインのエミッタ
フォロワトランジスタＱ７、Ｑ７ＡあるいはＱ７′、Ｑ
７Ａ′によって供給される。図１から図３までの各々に
示すトランジスタＱBLL およびＱBLR は、図示していな
いビットライン読取り／書込み制御回路に含まれるもの
である。スタンドバイ状態の間、これらのトランジスタ
はオフとされる。読取りモードの間、トランジスタはオ
ンとされるが、読取り電流ＩR は、ＱBLL を通して何ら
引込まれず、Ｑ5 を介して供給される。ＱBL R は、この
電流をビットラインＢＬＲに供給する。このように、約
５５０ｍＶのビットライン電圧差が発生し、従来の要領
で検出増幅器によって検出される。
ード）中の選択された状態でのハーパＰＮＰの状態が示
されている。読取りモード状態において、ＶWL＝０．４
Ｖ、ＶDL＝−０．４Ｖ、ＶBLL ＝−０．５５ＶおよびＶ
BLR ＝−１．１０Ｖである。従って、約５５０ｍＶのビ
ットライン電圧差は、メモリデバイスの検出増幅器によ
って検出できる。ワードとドレインラインの各々の電圧
スイングは、それぞれ１．７Ｖおよび１．６Ｖであった
としてもワードライン／ドレインラインの電圧差は０．
８Ｖである。検出は、電流源１１、１２を備えたワード
ラインの双方から読取り電流を引込むことにより実施す
ることが好ましい。３ｍＡの読取り電流ＩR は、Ｑ5 に
よって選択されたセルへ切り換えられ、かつ図２あるい
は図５に示すように選択されたワードラインのエミッタ
フォロワトランジスタＱ７、Ｑ７ＡあるいはＱ７′、Ｑ
７Ａ′によって供給される。図１から図３までの各々に
示すトランジスタＱBLL およびＱBLR は、図示していな
いビットライン読取り／書込み制御回路に含まれるもの
である。スタンドバイ状態の間、これらのトランジスタ
はオフとされる。読取りモードの間、トランジスタはオ
ンとされるが、読取り電流ＩR は、ＱBLL を通して何ら
引込まれず、Ｑ5 を介して供給される。ＱBL R は、この
電流をビットラインＢＬＲに供給する。このように、約
５５０ｍＶのビットライン電圧差が発生し、従来の要領
で検出増幅器によって検出される。
【００２７】図３を参照して、ハーパＰＮＰセルの書込
み動作（書込みモード）を以下説明する。選択電圧ＶWL
およびＶDLは、ワードラインが読取りモードで選択され
る場合と同じである。電流は、読取りモードと同様に双
方のビットラインから引き込まれる。しかしながら、セ
ルを書込むには、ＱBLL によってそこへ０．５２Ｖのベ
ース電圧を付与することにより約−０．３ＶまでＢＬＬ
を引き上げることによりＱ5 をオフとする必要がある。
次いでＱ6 は、ＱBLR を−１．０Ｖのベース電圧でオフ
とすることによりオンとされる。このようにＱ6 がオン
とされＢＬＲを約−０．５５Ｖまでクランプするまで右
側のビットラインＢＬＲが引き込まれる。一且Ｑ2 、Ｑ
4 およびＱ6 が斜線で示すように、このようにオンとさ
れると他のトランジスタがオフとされ書込み動作を完了
する。
み動作（書込みモード）を以下説明する。選択電圧ＶWL
およびＶDLは、ワードラインが読取りモードで選択され
る場合と同じである。電流は、読取りモードと同様に双
方のビットラインから引き込まれる。しかしながら、セ
ルを書込むには、ＱBLL によってそこへ０．５２Ｖのベ
ース電圧を付与することにより約−０．３ＶまでＢＬＬ
を引き上げることによりＱ5 をオフとする必要がある。
次いでＱ6 は、ＱBLR を−１．０Ｖのベース電圧でオフ
とすることによりオンとされる。このようにＱ6 がオン
とされＢＬＲを約−０．５５Ｖまでクランプするまで右
側のビットラインＢＬＲが引き込まれる。一且Ｑ2 、Ｑ
4 およびＱ6 が斜線で示すように、このようにオンとさ
れると他のトランジスタがオフとされ書込み動作を完了
する。
【００２８】図４を参照すれば、従来技術の抵抗器を装
てんしたワードラインデコーダ／ドライバ回路２０を本
発明のデコーダ／ドライバ回路と比較する目的で以下説
明する。従来と同様、ワードラインドライバ回路は、典
型的にはチップの中央に位置し、ワードラインキャパシ
タンスの均衡および最小化を可能とする。従って、ワー
ドラインおよびドレインライン出力ＷＬＬ、ＷＬＲ、Ｄ
ＬＬおよびＤＬＲが回路の両側に設けられている。ま
た、電力供給バス２１、２２も設けられている。これら
のバスは、ドライバ回路とワードラインとが選択されて
いないとき、セル電流を制限するために抵抗器ＲＨＬ、
ＲＨＲ、ＲＬＬおよびＲＬＲによってワードラインおよ
びドレインラインに接続されている。これらの抵抗器
は、トランジスタＱ７′、Ｑ７Ａ′、Ｑ７、Ｑ７Ａ、Ｑ
９ＡおよびＱ９によって選択的に分路される。Ｑ′７、
Ｑ７Ａ′Ｑ７およびＱ７Ａは、ドライバ回路とワードラ
インとが選択されるとき導通である。Ｑ９ＡとＱ９と
は、ドライバ回路とワードラインとが選択されないとき
導通である。このように、メモリセルにわたっての電圧
差は、類似のワードラインとドレインラインの電圧スイ
ングを提供することにより比較的一定に保たれる。この
ように動作しているこの種の回路は、一般にプッシュプ
ルドライバ回路と称されている。
てんしたワードラインデコーダ／ドライバ回路２０を本
発明のデコーダ／ドライバ回路と比較する目的で以下説
明する。従来と同様、ワードラインドライバ回路は、典
型的にはチップの中央に位置し、ワードラインキャパシ
タンスの均衡および最小化を可能とする。従って、ワー
ドラインおよびドレインライン出力ＷＬＬ、ＷＬＲ、Ｄ
ＬＬおよびＤＬＲが回路の両側に設けられている。ま
た、電力供給バス２１、２２も設けられている。これら
のバスは、ドライバ回路とワードラインとが選択されて
いないとき、セル電流を制限するために抵抗器ＲＨＬ、
ＲＨＲ、ＲＬＬおよびＲＬＲによってワードラインおよ
びドレインラインに接続されている。これらの抵抗器
は、トランジスタＱ７′、Ｑ７Ａ′、Ｑ７、Ｑ７Ａ、Ｑ
９ＡおよびＱ９によって選択的に分路される。Ｑ′７、
Ｑ７Ａ′Ｑ７およびＱ７Ａは、ドライバ回路とワードラ
インとが選択されるとき導通である。Ｑ９ＡとＱ９と
は、ドライバ回路とワードラインとが選択されないとき
導通である。このように、メモリセルにわたっての電圧
差は、類似のワードラインとドレインラインの電圧スイ
ングを提供することにより比較的一定に保たれる。この
ように動作しているこの種の回路は、一般にプッシュプ
ルドライバ回路と称されている。
【００２９】ワードラインの選択は、全てのトランジス
タが同時にオフとされるようにデコーダトランジスタＱ
1 、Ｑ2 およびＱ3のベースの全てへ電圧を付与するこ
とにより達成される。また、必要に応じて、チップに存
在するワードラインの数の間で選択性を提供するように
付加的なトランジスタを設けることができる。しかしな
がら、複数段のデコーダを典型的に利用するので、１０
２４のワードラインドライバ回路間で選択性を提供する
のにそのような入力トランジスタを１０個設ける必要は
ない。それにもかかわらず、そのようなデコーダの最終
段は、図示のように複数の並列のトランジスタによって
概略表示できる。非選択状態においては、これらのトラ
ンジスタの中の少なくとも１つがオンとされ、ノード２
３に接続されたワードラインエミッタフォロワ回路のベ
ース、Ｒ１と直列Ｒ４とトランジスタＱ８とによって設
定された電圧まで引き下げられる。よく判るように、Ｑ
８とＲ１とはトランジスタＱ１、Ｑ２、Ｑ３およびＱ４
に対する電流源を形成する。バイアス電圧がＱ４に供給
され、これもよく判る要領でドライバ回路のスイッチン
グスレッショルドを調整する。
タが同時にオフとされるようにデコーダトランジスタＱ
1 、Ｑ2 およびＱ3のベースの全てへ電圧を付与するこ
とにより達成される。また、必要に応じて、チップに存
在するワードラインの数の間で選択性を提供するように
付加的なトランジスタを設けることができる。しかしな
がら、複数段のデコーダを典型的に利用するので、１０
２４のワードラインドライバ回路間で選択性を提供する
のにそのような入力トランジスタを１０個設ける必要は
ない。それにもかかわらず、そのようなデコーダの最終
段は、図示のように複数の並列のトランジスタによって
概略表示できる。非選択状態においては、これらのトラ
ンジスタの中の少なくとも１つがオンとされ、ノード２
３に接続されたワードラインエミッタフォロワ回路のベ
ース、Ｒ１と直列Ｒ４とトランジスタＱ８とによって設
定された電圧まで引き下げられる。よく判るように、Ｑ
８とＲ１とはトランジスタＱ１、Ｑ２、Ｑ３およびＱ４
に対する電流源を形成する。バイアス電圧がＱ４に供給
され、これもよく判る要領でドライバ回路のスイッチン
グスレッショルドを調整する。
【００３０】ドライバが選択されないとき、著しい電流
が、ワードラインエミッタフォロワに対する適切な電圧
スイングを提供するため、プルアップ抵抗器Ｒ４を介し
て引き込まれなければならない。また、Ｒ４は、前述の
ようにドライバが選択されるとき、Ｑ７、Ｑ７′、Ｑ７
ＡおよびＱ７Ａ′に対して適切なベース電流を提供する
ように可成り小さく保つ必要がある。従って、約２．５
ｍＡの著しい電流が非選択状態にあるときドライバ回路
によって引き込まれる。従って、もし１０２４個のデコ
ーダ／ドライバが設けられるとすれば、メモリデバイス
のスタンドバイ電流要求量を満足するために２．５アン
ペアを越えた電流が必要とされる。図４に対応するドラ
イバ回路を各メモリチップの各ワードラインに対して設
ける必要があるので、このドライバ回路は、非選択状態
即ちスタンドバイ状態にあったとしても著しい電力がメ
モリによって消費されるようになることが判る。
が、ワードラインエミッタフォロワに対する適切な電圧
スイングを提供するため、プルアップ抵抗器Ｒ４を介し
て引き込まれなければならない。また、Ｒ４は、前述の
ようにドライバが選択されるとき、Ｑ７、Ｑ７′、Ｑ７
ＡおよびＱ７Ａ′に対して適切なベース電流を提供する
ように可成り小さく保つ必要がある。従って、約２．５
ｍＡの著しい電流が非選択状態にあるときドライバ回路
によって引き込まれる。従って、もし１０２４個のデコ
ーダ／ドライバが設けられるとすれば、メモリデバイス
のスタンドバイ電流要求量を満足するために２．５アン
ペアを越えた電流が必要とされる。図４に対応するドラ
イバ回路を各メモリチップの各ワードラインに対して設
ける必要があるので、このドライバ回路は、非選択状態
即ちスタンドバイ状態にあったとしても著しい電力がメ
モリによって消費されるようになることが判る。
【００３１】また、トランジスタＱ７、Ｑ７′，Ｑ７Ａ
およびＱ７Ａ′のベース電流は、図５の簡素化した回路
で示すようにＲ４のみを介して提供されることが注目さ
れる。図５のＱ７において集約的に示すこれらのトラン
ジスタのゲインβは、著しい製作上の変動を受けるの
で、ワードライン出力電流と電圧との安定性も電力供給
変動と、チップ毎の製作差によって悪影響を受けうる。
このことは、もしＲ４の抵抗が増加してスタンドバイ電
流を減少させるとすれば特に正しい。従って、Ｒ４の値
の決定において多くの設計上の制約が同時に満足され、
ドライバ回路が消費するスタンドバイ電流の低減を阻止
する。
およびＱ７Ａ′のベース電流は、図５の簡素化した回路
で示すようにＲ４のみを介して提供されることが注目さ
れる。図５のＱ７において集約的に示すこれらのトラン
ジスタのゲインβは、著しい製作上の変動を受けるの
で、ワードライン出力電流と電圧との安定性も電力供給
変動と、チップ毎の製作差によって悪影響を受けうる。
このことは、もしＲ４の抵抗が増加してスタンドバイ電
流を減少させるとすれば特に正しい。従って、Ｒ４の値
の決定において多くの設計上の制約が同時に満足され、
ドライバ回路が消費するスタンドバイ電流の低減を阻止
する。
【００３２】トランジスタＱ５とＱ５Ａとは、当該技術
分野において周知であり、それ以上説明する必要がない
が、ドレインライントランジスタＱ９、Ｑ１０、Ｑ９Ａ
およびＱ１０Ａのスイッチングを制御し、ドライバのプ
ッシュプル動作を設定する位相分割回路を形成する。ワ
ードライン回路を用いた場合と同様、ドレインラインで
の電流、従ってメモリセルを介しての電流は、Ｑ９とＱ
９Ａとがオフとされ、ワードラインが選択されとき、メ
モリセルを有する直列回路を形成する直列抵抗ＲＬＬお
よびＲＬＲによっても制御される。
分野において周知であり、それ以上説明する必要がない
が、ドレインライントランジスタＱ９、Ｑ１０、Ｑ９Ａ
およびＱ１０Ａのスイッチングを制御し、ドライバのプ
ッシュプル動作を設定する位相分割回路を形成する。ワ
ードライン回路を用いた場合と同様、ドレインラインで
の電流、従ってメモリセルを介しての電流は、Ｑ９とＱ
９Ａとがオフとされ、ワードラインが選択されとき、メ
モリセルを有する直列回路を形成する直列抵抗ＲＬＬお
よびＲＬＲによっても制御される。
【００３３】図６を参照すれば、本発明によるＰＮＰ装
てんのワードラインドライバが、単純化した形態で示さ
れている。この回路は、図５に示す従来技術のそれから
修正され、電圧がＱ７のベースに付与されＱ７をオンさ
せようとするとき、Ｑ６のベースに正のフィードバック
信号を提供するＰＮＰトランジスタＱ６および抵抗器Ｒ
７を含めることにより、図４のドライバ回路の一部を示
す。Ｑ７のコレクタ回路における付加的な抵抗は、Ｑ７
が直列抵抗を有していないＱ７Ａによって並列化される
のでワードラインの駆動に作用しない。Ｑ６をＲ４と並
列に設けることによって、Ｒ４の値を決める上での競合
する設計上の考慮は、選択状態と非選択状態との間で分
離される。従って、Ｒ４の抵抗は、ドライバのスタンド
バイ電流を制限するように大きくすることができる。ま
た、トランジスタＱ６はベース電圧をクランプし、トラ
ンジスＱ７に対するベース電流を提供する機能を果た
し、動作の信頼性とノイズイミュニティを向上させ、か
つメモリデバイスの製造歩留りを向上させる。メモリデ
バイスの製造に関して、Ｑ６およびＱ７によって形成さ
れた回路は、ハーパＰＮＰセルにおけるＱ1 、Ｑ3 ある
いはＱ2 、Ｑ4 のような正のフィードバック回路と類似
であり、従って、この回路は全体のデバイスに対する製
造ステップの数を増すことなく形成することができるこ
とに注目すべきである。
てんのワードラインドライバが、単純化した形態で示さ
れている。この回路は、図５に示す従来技術のそれから
修正され、電圧がＱ７のベースに付与されＱ７をオンさ
せようとするとき、Ｑ６のベースに正のフィードバック
信号を提供するＰＮＰトランジスタＱ６および抵抗器Ｒ
７を含めることにより、図４のドライバ回路の一部を示
す。Ｑ７のコレクタ回路における付加的な抵抗は、Ｑ７
が直列抵抗を有していないＱ７Ａによって並列化される
のでワードラインの駆動に作用しない。Ｑ６をＲ４と並
列に設けることによって、Ｒ４の値を決める上での競合
する設計上の考慮は、選択状態と非選択状態との間で分
離される。従って、Ｒ４の抵抗は、ドライバのスタンド
バイ電流を制限するように大きくすることができる。ま
た、トランジスタＱ６はベース電圧をクランプし、トラ
ンジスＱ７に対するベース電流を提供する機能を果た
し、動作の信頼性とノイズイミュニティを向上させ、か
つメモリデバイスの製造歩留りを向上させる。メモリデ
バイスの製造に関して、Ｑ６およびＱ７によって形成さ
れた回路は、ハーパＰＮＰセルにおけるＱ1 、Ｑ3 ある
いはＱ2 、Ｑ4 のような正のフィードバック回路と類似
であり、従って、この回路は全体のデバイスに対する製
造ステップの数を増すことなく形成することができるこ
とに注目すべきである。
【００３４】さて図７を参照すれば、能動ＰＮＰ装てん
ワードラインドライバ回路における図６を示す回路の実
行を本発明の好適実施例に含まれたある向上手段と共に
説明する。図７において、入力回路Ｑ１〜Ｑ３、スレッ
ショルド回路、Ｑ４、Ｑ８、Ｒ１、ドライブトランジス
タＱ７Ａ、Ｑ７Ａ′および電流制限抵抗器ＲＨＬ、ＲＨ
Ｒ、ＲＬＬおよびＲＬＲは、図４に示すドライバ回路の
部分と変らない。図６の回路は、電力供給バス２１とノ
ード５１との間に接続されていることが判る。本発明の
好適実施例においては、ショットキダイオードＳ７も、
Ｑ６のベースとＱ７のコレクタの双方が接続されている
ノードと、Ｑ６のコレクタとＱ７のベースとが接続され
ているノード５１との間に設けられている。このダイオ
ードは、Ｑ７のベース電流に対するクランプ機能を提供
し、Ｑ７、Ｑ７Ａ、Ｑ７′およびＱ７Ａ′の利得の変動
の作用を打ち消す。Ｑ６は電力供給ノード２１とベース
ノード５１とを直接接続するので、Ｑ６は、ワードライ
ンドライブトランジスタの広範囲のゲインβに対して必
要とされるできるだけ多くの電流を供給することができ
る。詳しくは、もしβが大きく、より少ないベース電流
が必要とされるとすれば、付加的な電流が、ダイオード
Ｓ７を介してＱ７のコレクタまで分路され、ワードライ
ンに電流を提供するようにしている。もしβが小さいと
すれば、電流が、提供され、Ｑ７のベースをドライブ
し、かつワードラインに提供されることによってワード
ラインドライブ電流を安定化し、さもなければスイッチ
ング速度に悪影響を与えうる過飽和無くしてＱ７のβの
実際値から大きく独立させる。また、このクランプ機能
により外部あるいは内部の電圧クランプまたは電流調整
あるいはこれら双方を用いる必要がない。この機能はま
た、ＶCCの変動に対するワードラインドライブの感度を
低下させる。
ワードラインドライバ回路における図６を示す回路の実
行を本発明の好適実施例に含まれたある向上手段と共に
説明する。図７において、入力回路Ｑ１〜Ｑ３、スレッ
ショルド回路、Ｑ４、Ｑ８、Ｒ１、ドライブトランジス
タＱ７Ａ、Ｑ７Ａ′および電流制限抵抗器ＲＨＬ、ＲＨ
Ｒ、ＲＬＬおよびＲＬＲは、図４に示すドライバ回路の
部分と変らない。図６の回路は、電力供給バス２１とノ
ード５１との間に接続されていることが判る。本発明の
好適実施例においては、ショットキダイオードＳ７も、
Ｑ６のベースとＱ７のコレクタの双方が接続されている
ノードと、Ｑ６のコレクタとＱ７のベースとが接続され
ているノード５１との間に設けられている。このダイオ
ードは、Ｑ７のベース電流に対するクランプ機能を提供
し、Ｑ７、Ｑ７Ａ、Ｑ７′およびＱ７Ａ′の利得の変動
の作用を打ち消す。Ｑ６は電力供給ノード２１とベース
ノード５１とを直接接続するので、Ｑ６は、ワードライ
ンドライブトランジスタの広範囲のゲインβに対して必
要とされるできるだけ多くの電流を供給することができ
る。詳しくは、もしβが大きく、より少ないベース電流
が必要とされるとすれば、付加的な電流が、ダイオード
Ｓ７を介してＱ７のコレクタまで分路され、ワードライ
ンに電流を提供するようにしている。もしβが小さいと
すれば、電流が、提供され、Ｑ７のベースをドライブ
し、かつワードラインに提供されることによってワード
ラインドライブ電流を安定化し、さもなければスイッチ
ング速度に悪影響を与えうる過飽和無くしてＱ７のβの
実際値から大きく独立させる。また、このクランプ機能
により外部あるいは内部の電圧クランプまたは電流調整
あるいはこれら双方を用いる必要がない。この機能はま
た、ＶCCの変動に対するワードラインドライブの感度を
低下させる。
【００３５】再び図７を図４の抵抗器装てんドライバ回
路と比較すれば、トランジスタＱ５を含む位相分割回路
の動作は、概ね同じであるが、ノード５１並びにドレイ
ンラインドライブトランジスタＱ９に対する接続は変更
されている。ドライバ回路に本発明の回路を適用するこ
とによりノード５１のプルアップをはるかに向上させる
ので、回路トポロジ簡素化でき、Ｑ５をＲ５を介してノ
ード５１に直接接続することができる。Ｒ２、Ｒ３、Ｒ
４およびＲ５は、全てＱ５のエミッタ電流と飽和とを制
限し、Ｒ６、Ｑ９およびＱ９Ａを介してスタンドバイ電
流を制限する働きをする。また、Ｑ９をこのように直接
駆動することにより電力供給電圧ＶEEへドレインライン
をクランプさせる。
路と比較すれば、トランジスタＱ５を含む位相分割回路
の動作は、概ね同じであるが、ノード５１並びにドレイ
ンラインドライブトランジスタＱ９に対する接続は変更
されている。ドライバ回路に本発明の回路を適用するこ
とによりノード５１のプルアップをはるかに向上させる
ので、回路トポロジ簡素化でき、Ｑ５をＲ５を介してノ
ード５１に直接接続することができる。Ｒ２、Ｒ３、Ｒ
４およびＲ５は、全てＱ５のエミッタ電流と飽和とを制
限し、Ｒ６、Ｑ９およびＱ９Ａを介してスタンドバイ電
流を制限する働きをする。また、Ｑ９をこのように直接
駆動することにより電力供給電圧ＶEEへドレインライン
をクランプさせる。
【００３６】本発明の好適実施例の動作を向上させるも
のとして、遷移プルアップ回路５２を有利に設けること
ができる。抵抗器Ｒ０とＲ０Ａとは、ダーリントン接続
トランジスタ対の第１のトランジスタ段ＱC に対するバ
イアスを提供し、従って大きい抵抗のものでよい。これ
らの抵抗は大きく作ることが好ましいが、入力トランジ
スタ電流制限をトランジスタＱ８と抵抗器Ｒ１とを介し
て実行する。入力トランジスタは、ダーリントン対Ｑ０
の第２段のベースへのノード接続Ｒ０に接続され、入力
トランジスタは、図４においてノード２３に直接接続さ
れているようにノード５１に有効に接続されたままであ
る。しかしながら、ドライバが選択され、入力トランジ
スタＱ１〜Ｑ３を介して何ら電流が引き込まれていない
とき、ダーリントン対は、導通し、ノード５１を急速に
プルアップする。このため、Ｑ７は導通し始め、プルア
ップ動作は、Ｑ６の正のフィードバック回路によって完
了する。この２段のプルアップ動作は、トランジスタＱ
７によって極端に速いスイッチング作用を提供する。し
かしながら、ダーリントン対によって構成されることが
好ましい能動プルアップ回路とフィードバックトランジ
スタＱ６の双方は、電流制限抵抗器Ｒ４を並列にし、か
つこれらの回路のいずれかのみを用いて本発明の目的を
達成しうることに注目すべきである。
のとして、遷移プルアップ回路５２を有利に設けること
ができる。抵抗器Ｒ０とＲ０Ａとは、ダーリントン接続
トランジスタ対の第１のトランジスタ段ＱC に対するバ
イアスを提供し、従って大きい抵抗のものでよい。これ
らの抵抗は大きく作ることが好ましいが、入力トランジ
スタ電流制限をトランジスタＱ８と抵抗器Ｒ１とを介し
て実行する。入力トランジスタは、ダーリントン対Ｑ０
の第２段のベースへのノード接続Ｒ０に接続され、入力
トランジスタは、図４においてノード２３に直接接続さ
れているようにノード５１に有効に接続されたままであ
る。しかしながら、ドライバが選択され、入力トランジ
スタＱ１〜Ｑ３を介して何ら電流が引き込まれていない
とき、ダーリントン対は、導通し、ノード５１を急速に
プルアップする。このため、Ｑ７は導通し始め、プルア
ップ動作は、Ｑ６の正のフィードバック回路によって完
了する。この２段のプルアップ動作は、トランジスタＱ
７によって極端に速いスイッチング作用を提供する。し
かしながら、ダーリントン対によって構成されることが
好ましい能動プルアップ回路とフィードバックトランジ
スタＱ６の双方は、電流制限抵抗器Ｒ４を並列にし、か
つこれらの回路のいずれかのみを用いて本発明の目的を
達成しうることに注目すべきである。
【００３７】図７に示すドライバが選択されるとき、ノ
ード５１はＶCCから約１７０ｍＶのみ下にあることに注
目すべきである。さらに、ＱC、Ｒ０およびＲ０Ａによ
って形成されたＶBE乗算器が用いられ入力トランジスタ
Ｑ１〜Ｑ３のコレクタ電圧をクランプすることにより飽
和を阻止し、最悪の場合の状況下においてさえこれらト
ランジスタの高速性能を保つ。
ード５１はＶCCから約１７０ｍＶのみ下にあることに注
目すべきである。さらに、ＱC、Ｒ０およびＲ０Ａによ
って形成されたＶBE乗算器が用いられ入力トランジスタ
Ｑ１〜Ｑ３のコレクタ電圧をクランプすることにより飽
和を阻止し、最悪の場合の状況下においてさえこれらト
ランジスタの高速性能を保つ。
【００３８】また、図７に示す回路は、非選択状態にあ
り、能動プルアップ回路がオフである場合は、Ｒ４の値
に対する設計上の制約が分離されているので、Ｒ４並び
に図５の回路のＲ０およびＲ０Ａの直列接続を図４のＲ
４よりはるかに大きく（好ましくは約１桁分大きい）で
き、スタンドバイ電流を著しく低減しうることを除いて
図４のそれと電気的に同一である。
り、能動プルアップ回路がオフである場合は、Ｒ４の値
に対する設計上の制約が分離されているので、Ｒ４並び
に図５の回路のＲ０およびＲ０Ａの直列接続を図４のＲ
４よりはるかに大きく（好ましくは約１桁分大きい）で
き、スタンドバイ電流を著しく低減しうることを除いて
図４のそれと電気的に同一である。
【００３９】さらに、Ｒ４と組み合わせた複数の能動プ
ルアップ回路（例えばＱ６あるいはダーリントン接続し
た対のトランジスタ）のいずれかは、本質的に非線形の
抵抗を提供して、選択および非選択状態の双方の設計要
件を満足させ，そして双方の能動プルアップ回路のクラ
ンピング作用によって提供される向上したノイズイミュ
ニティは、何ら付加的な構造を必要とすることなく得ら
れる付加的な利点を提供する。
ルアップ回路（例えばＱ６あるいはダーリントン接続し
た対のトランジスタ）のいずれかは、本質的に非線形の
抵抗を提供して、選択および非選択状態の双方の設計要
件を満足させ，そして双方の能動プルアップ回路のクラ
ンピング作用によって提供される向上したノイズイミュ
ニティは、何ら付加的な構造を必要とすることなく得ら
れる付加的な利点を提供する。
【００４０】さらに、この回路は、ショットキダイオー
ドＳ６を設けることによりさらに動作上向上しうる。入
力トランジスタＱ１〜Ｑ３のいずれか一つが導通となる
と、ノード５１が、急速にショトキダイオードＳ６を介
して入力トランジスタを通って放電され、選択から非選
択への切換えの間スイッチング速度をさらに高める。こ
のように、本発明によるドライバにおいては、選択／非
選択、あるいは非選択／選択のいずれかの遷移時におい
てスイッチング速度性能を悪化させることなく低電流レ
ベルを保つことができる。この点に関して、当該技術分
野の専門家には、Ｑ６の追加は、ベースノード５１のキ
ャパシタンスを増すことが注目される。しかしながら、
１つ以上の入力トランジスタを介して前記ノードを急速
に放電することによって、キャパシタンスが増加したこ
とによる何らかの効果がメモリデバイスのスイッチング
速度性能に反映されないようにする。
ドＳ６を設けることによりさらに動作上向上しうる。入
力トランジスタＱ１〜Ｑ３のいずれか一つが導通となる
と、ノード５１が、急速にショトキダイオードＳ６を介
して入力トランジスタを通って放電され、選択から非選
択への切換えの間スイッチング速度をさらに高める。こ
のように、本発明によるドライバにおいては、選択／非
選択、あるいは非選択／選択のいずれかの遷移時におい
てスイッチング速度性能を悪化させることなく低電流レ
ベルを保つことができる。この点に関して、当該技術分
野の専門家には、Ｑ６の追加は、ベースノード５１のキ
ャパシタンスを増すことが注目される。しかしながら、
１つ以上の入力トランジスタを介して前記ノードを急速
に放電することによって、キャパシタンスが増加したこ
とによる何らかの効果がメモリデバイスのスイッチング
速度性能に反映されないようにする。
【００４１】図８は、図４に示す関連技術による抵抗器
装てんドライバ回路と本発明の性能との比較を示す。図
４に示す回路の性能は、円が囲んだ数字２で示すワード
ラインとドレインラインの電圧のスイングによって示さ
れ、図７の回路のための対応する曲線が、円で囲んだ数
字１によって示すワードラインとドレインラインのスイ
ングによって示されている。このように、２つの回路に
対する応答時間は事実上同一であるが、図７に示す回路
のためのワードおよびドレインラインスイングは、スタ
ンドバイ電流が大きく低下していても実際には僅かに大
きい。このことは、本発明によって提供される双方の遷
移の傾斜の増大から判るように、均等のワードラインと
ドレインラインのスイングに対する速度の増加として観
察できる。
装てんドライバ回路と本発明の性能との比較を示す。図
４に示す回路の性能は、円が囲んだ数字２で示すワード
ラインとドレインラインの電圧のスイングによって示さ
れ、図７の回路のための対応する曲線が、円で囲んだ数
字１によって示すワードラインとドレインラインのスイ
ングによって示されている。このように、２つの回路に
対する応答時間は事実上同一であるが、図７に示す回路
のためのワードおよびドレインラインスイングは、スタ
ンドバイ電流が大きく低下していても実際には僅かに大
きい。このことは、本発明によって提供される双方の遷
移の傾斜の増大から判るように、均等のワードラインと
ドレインラインのスイングに対する速度の増加として観
察できる。
【００４２】詳しくは、本発明の好適実施例による回路
の性能値は以下の通りである。
の性能値は以下の通りである。
【００４３】 図４ 図７ 非選択ＤＣ電力 １．８ｍＷ １１ｍＷ ワードラインスイング １．５Ｖ １．７Ｖ ワードライン選択アップレベル 非クランプ クランプ Ｑ１〜Ｑ３コレクタ 非クランプ クランプ 前述のことから、本発明によるドライバ回路は、スイッ
チング速度を悪化させることなく低スタンドバイ電力の
プッシュプルワードラインドライバ回路を提供し、ハー
パＰＮＰセルの低スタンドバイ電流／ソフトエラーイミ
ュニティを完全に利用することができるようにしうるこ
とが判る。また、本発明の原理は、メモリセルの形成の
ための他の技術や回路にも適用可能であって、使用しう
るメモリセルのタイプとは無関係に低スタンドバイ電
力、高スイッチング速度、ノイズイミュニティおよびワ
ードライン出力安定性が引続き提供しうることも理解す
べきである。
チング速度を悪化させることなく低スタンドバイ電力の
プッシュプルワードラインドライバ回路を提供し、ハー
パＰＮＰセルの低スタンドバイ電流／ソフトエラーイミ
ュニティを完全に利用することができるようにしうるこ
とが判る。また、本発明の原理は、メモリセルの形成の
ための他の技術や回路にも適用可能であって、使用しう
るメモリセルのタイプとは無関係に低スタンドバイ電
力、高スイッチング速度、ノイズイミュニティおよびワ
ードライン出力安定性が引続き提供しうることも理解す
べきである。
【００４４】本発明を単一の好適実施例に関して説明し
てきたが、当該技術分野の専門家は特許請求の範囲に記
載の精神と範囲内では本発明を修正しうることが認めら
れる。
てきたが、当該技術分野の専門家は特許請求の範囲に記
載の精神と範囲内では本発明を修正しうることが認めら
れる。
【図１】スタンドバイモードにおける典型的なハーパＰ
ＮＰセルの回路図。
ＮＰセルの回路図。
【図２】読取りモードにおける典型的なハーパＰＮＰセ
ルの回路図。
ルの回路図。
【図３】書込みモードにおける典型的なハーパＰＮＰセ
ルの回路図。
ルの回路図。
【図４】ハーパＰＮＰセルと共に使用でき、受動プルア
ップ回路を有している従来技術のデコーダ／ドライバ回
路の回路図。
ップ回路を有している従来技術のデコーダ／ドライバ回
路の回路図。
【図５】図４のプルアップ回路の概略回路図。
【図６】本発明によるプルアップ回路の概略線図。
【図７】図６に示すプルアップ回路を含む、本発明によ
るデコーダ／ドライバ回路の回路図。
るデコーダ／ドライバ回路の回路図。
【図８】図４と図７とに示す回路の性能の比較を示す
図。
図。
Ｑ１〜Ｑ９、Ｑ７Ａ、Ｑ７′、Ｑ７′Ａ、Ｑ０、ＱC ：
トランジスタ Ｓ１〜Ｓ７：ダイオード ４０：プルアップ回路 ５２：遷移プルアップ回路
トランジスタ Ｓ１〜Ｓ７：ダイオード ４０：プルアップ回路 ５２：遷移プルアップ回路
Claims (18)
- 【請求項１】 メモリデバイス用ワードラインドライバ
回路において、電源とワードラインドライバトランジス
タのベース電極との間に接続されたスタンドバイ電流制
限抵抗器を有し、かつ前記電流制限抵抗器を分路するた
めの少なくとも１つの能動プルアップ回路手段を含むメ
モリデバイス用ワードラインドライバ回路。 - 【請求項２】 前記少なくとも１つのプルアップ回路手
段が、少なくとも１つの入力トランジスタの導通状態の
変化に応答する請求項１に記載のワードラインドライバ
回路。 - 【請求項３】 前記少なくとも１つの能動プルアップ回
路手段が、ワードラインドライバトランジスタの導通の
変化に応答する請求項１に記載のワードラインドライバ
回路。 - 【請求項４】 前記メモリデバイスが、スタティックラ
ンダムアクセスメモリデバイスである請求項１に記載の
ワードラインドライバ回路。 - 【請求項５】 メモリデバイスのワードラインに接続さ
れたエミッタ電極と、コレクタ電極と、ベース電極とを
有する第１の導電性タイプの少なくとも１つのワードラ
インドライブバイポーラトランジスタと、電源と前記ベ
ース電極との間に接続されたスタンドバイ電力制限抵抗
器とを有する、メモリデバイス用ワードラインドライバ
回路において、 前記少なくとも１つのワードラインドライブバイポーラ
トランジスタが導通のとき導通となり、前記スタンドバ
イ電力制限抵抗器を分路する能動プルアップ回路手段を
含むワードラインドライバ回路。 - 【請求項６】 前記少なくとも１つのワードラインドラ
イブトランジスタの前記コレクタ電極がフィードバック
抵抗器を介して前記電源に接続され、前記能動プルアッ
プ回路手段が、前記少なくとも１つのワードラインドラ
イブトランジスタと前記フィードバック抵抗器との間の
ノードに接続されたベース電極を有する第２の導電性タ
イプのバイポーラトランジスタを含む請求項５に記載の
ワードラインドライバ回路。 - 【請求項７】前記ワードラインドライブトランジスタの
前記ベース電極と前記コレクタ電極との間に接続された
ダイオードをさらに含む請求項６に記載のワードライン
ドライバ回路。 - 【請求項８】 前記ワードラインドライバ回路が複数の
並列接続の入力トランジスタを含み、前記ワードライン
ドライバ回路がさらに、前記電源と前記少なくとも１つ
のワードラインドライブバイポーラトランジスタとの間
に接続され、かつ前記複数の並列接続の入力トランジス
タの導通状態の変化に応答して前記スタンドバイ電力制
限抵抗器を分路する別の能動プルアップ回路手段を含む
請求項６に記載のワードラインドライバ回路。 - 【請求項９】 前記別の能動プルアップ回路手段が、ダ
ーリントン接続の対のトランジスタを含む請求項８に記
載のワードラインドライバ回路。 - 【請求項１０】 前記ワードラインドライブトランジス
タの前記ベース電極と前記の複数の並列接続の入力トラ
ンジスタとの間に接続されたダイオードをさらに含む請
求項８に記載のワードラインドライバ回路。 - 【請求項１１】 前記ワードラインドライバ回路が、複
数の並列接続の入力トランジスタを含み、前記ワードラ
インドライバ回路がさらに前記電源と前記少なくとも１
つのワードラインドライブバイポーラトランジスタとの
間に接続され、かつ前記複数の並列接続の入力トランジ
スタの導通状態の変化に応答して前記スタンドバイ電力
制限抵抗器を分路する別の能動プルアップ回路手段を含
む請求項７に記載のワードラインドライバ回路。 - 【請求項１２】 前記の別の能動プルアップ回路手段
が、ダーリントン接続の対のトランジスタを含む請求項
１１に記載のワードラインドライバ回路。 - 【請求項１３】 前記ワードラインドライブトランジス
タの前記ベース電極と前記複数の並列接続入力トランジ
スタとの間に接続されたダイオードをさらに含む請求項
１１に記載のワードラインドライバ回路。 - 【請求項１４】 前記メモリデバイスが、スタティック
ランダムアクセスメモリデバイスである請求項５に記載
のワードラインドライバ回路。 - 【請求項１５】 スイッチング回路の出力を形成するエ
ミッタ電極と、前記スイッチング回路の入力を形成する
ベース電極と、コレクタ電極とを有する第１の導電性タ
イプの第１のバイポーラトランジスタと、 前記第１のバイポーラトランジスタの前記コレクタ電極
を電源に接続する抵抗器と、 前記電源に接続されたエミッタ電極と、前記スイッチン
グ回路の前記入力に接続されたコレクタ電極と、前記第
１のバイポーラトランジスタと前記抵抗器との間のノー
ドに接続されたベース電極とを有する第２の導電性タイ
プの第２のバイポーラトランジスタと、 前記スイッチング回路と前記第１のバイポーラトランジ
スタの前記エミッタ電極との間に接続されたダイオード
とを備えるスイッチング回路。 - 【請求項１６】 前記電源と前記スイッチング回路の前
記入力との間に接続され、入力信号に応答して前記電源
と前記スイッチング回路の前記入力との間で導通路を提
供する入力プルアップ回路手段をさらに含む請求項１５
に記載のスイッチング回路。 - 【請求項１７】 前記入力信号の供給源と前記スイッチ
ング回路の入力との間に接続された別のダイオードをさ
らに含む請求項１６に記載のスイッチング回路。 - 【請求項１８】 前記入力プルアップ介路手段が、ダー
リントン接続の対のトランジスタを含む請求項１６に記
載のスイッチング回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/651,680 US5251173A (en) | 1991-02-06 | 1991-02-06 | High-speed, low DC power, PNP-loaded word line decorder/driver circuit |
| US651680 | 1991-02-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151781A true JPH05151781A (ja) | 1993-06-18 |
| JPH0752587B2 JPH0752587B2 (ja) | 1995-06-05 |
Family
ID=24613781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257596A Expired - Lifetime JPH0752587B2 (ja) | 1991-02-06 | 1991-10-04 | ワードラインドライバ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5251173A (ja) |
| EP (1) | EP0498754A3 (ja) |
| JP (1) | JPH0752587B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5928350A (en) * | 1997-04-11 | 1999-07-27 | Raytheon Company | Wide memory architecture vector processor using nxP bits wide memory bus for transferring P n-bit vector operands in one cycle |
| JP4962828B2 (ja) * | 2004-08-25 | 2012-06-27 | マイクロン テクノロジー， インク． | ワード線ドライバ回路およびこれを利用する方法 |
| US7557617B1 (en) | 2007-01-03 | 2009-07-07 | Altera Corporation | Digital decoder with complementary outputs |
| US9564441B2 (en) * | 2014-09-25 | 2017-02-07 | Kilopass Technology, Inc. | Two-transistor SRAM semiconductor structure and methods of fabrication |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690624A (en) * | 1979-12-22 | 1981-07-22 | Fujitsu Ltd | Decoder circuit |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH531280A (fr) * | 1966-06-16 | 1973-01-15 | Golay Bernard Sa | Diviseur de fréquence électronique |
| US3621299A (en) * | 1969-09-22 | 1971-11-16 | Tektronix Inc | Monostable multivibrator having wide timing range |
| US3819955A (en) * | 1971-07-26 | 1974-06-25 | F Hilbert | Counter circuit using current source |
| US3742258A (en) * | 1971-08-23 | 1973-06-26 | Gte Automatic Electric Lab Inc | Monostable multivibrator with a long time constant and an auxiliary transistor for ensuring turn-on of the transistor conducting in the stable state |
| US4031413A (en) * | 1975-01-10 | 1977-06-21 | Hitachi, Ltd. | Memory circuit |
| JPS53149552U (ja) * | 1977-04-28 | 1978-11-25 | ||
| US4288862A (en) * | 1977-12-21 | 1981-09-08 | Nippon Telegraph And Telephone Public Corp. | Memory circuit |
| JPS56111321A (en) * | 1980-02-08 | 1981-09-03 | Hitachi Ltd | Semiconductor switch |
| JPS58171125A (ja) * | 1982-03-31 | 1983-10-07 | Matsushita Electric Ind Co Ltd | トランジスタ制御回路 |
| US4613767A (en) * | 1983-10-31 | 1986-09-23 | Unitrode Corporation | Low forward-voltage drop SCR |
| US4596002A (en) * | 1984-06-25 | 1986-06-17 | International Business Machines Corporation | Random access memory RAM employing complementary transistor switch (CTS) memory cells |
| US5109167A (en) * | 1990-12-28 | 1992-04-28 | International Business Machines Corp. | PNP word line driver |
-
1991
- 1991-02-06 US US07/651,680 patent/US5251173A/en not_active Expired - Fee Related
- 1991-10-04 JP JP3257596A patent/JPH0752587B2/ja not_active Expired - Lifetime
-
1992
- 1992-01-14 EP EP19920480008 patent/EP0498754A3/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690624A (en) * | 1979-12-22 | 1981-07-22 | Fujitsu Ltd | Decoder circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0498754A3 (en) | 1993-11-24 |
| EP0498754A2 (en) | 1992-08-12 |
| JPH0752587B2 (ja) | 1995-06-05 |
| US5251173A (en) | 1993-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7224599B2 (en) | Semiconductor device | |
| US5239502A (en) | Bit storage cell | |
| KR100574181B1 (ko) | 고속기입회복을갖춘메모리장치및그에관련된기입회복방법 | |
| US5343428A (en) | Memory having a latching BICMOS sense amplifier | |
| JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
| US5229967A (en) | BICMOS sense circuit for sensing data during a read cycle of a memory | |
| US5140192A (en) | Bicmos logic circuit with self-boosting immunity and a method therefor | |
| US5155703A (en) | Bicmos bit line load for a memory with improved reliability | |
| US4196363A (en) | Open collector bit driver/sense amplifier | |
| JPS5838870B2 (ja) | デコ−ダ回路 | |
| JPH05151781A (ja) | ワードラインドライバ回路及びスイツチング回路 | |
| US4910711A (en) | Bicmos read/write control and sensing circuit | |
| JPH034998B2 (ja) | ||
| US5475635A (en) | Memory with a combined global data line load and multiplexer | |
| JPS5849951B2 (ja) | マルチ・アクセス・メモリ | |
| JPH0777075B2 (ja) | デコーダ−ドライバ回路 | |
| US5197032A (en) | BICMOS bit line load for a memory with improved reliability and a method therefor | |
| JPH0778480A (ja) | 半導体集積回路 | |
| JPH0378715B2 (ja) | ||
| JP2940127B2 (ja) | 半導体装置 | |
| JPH0485793A (ja) | 半導体記憶装置 | |
| JPS6142347B2 (ja) | ||
| JPS58188934A (ja) | 電圧平衡回路 | |
| JPS6252788A (ja) | 半導体記憶装置 | |
| JPS59124088A (ja) | 半導体記憶装置 |