JPH0485793A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の概要］ 半導体記憶装置に関し。

書込み回復時間及び読出し時間の高速化を目的とし。

コラム切換スイッチ回路を廃し、書込み制御部及び読出
し制御部が夫々各コラム毎に書込み実行部及び読出し実
行部を備えるように構成する。

［産業上の利用分野コ 本発明はロウ選択信号とコラム選択信号とによりアドレ
スを特定されるメモリセルのための書込み制御部及び読
出し制御部を備えた半導体記憶装置に関する。

一般にこの様な半導体記憶装置では、バイポーラ型トラ
ンジスタと８０８型トランジスタとが混在するＢｆ−Ｍ
ＯＳ　ＩＣ回路として構成され、近年の電子計算機の高
速化を受けてますます書込み及び読出し制御の高速化が
要請されている。

［従来技術］ 従来の半導体記憶装置について第３図を参照して説明す
る。

同図においてこの半導体記憶装置は、各メモリセル１と
、メモリセル１の各コラム毎に配されるコラムビット線
対２１と、メモリセル１の書込み及び読出し電流とコラ
ムビット線対２１の初期化のための回復電流とを供給す
る一対のＣＭＯＳインバータＩＮＶ　１　、　ＩＮＶ　
２から成る書込み制御部３０と。

読出し制御＊４０を構成するセンスアンプと、　Ｍ０８
トランジスタによって構成され各コラムビット線対２１
を選択するためのコラム切換スイッチ回路５と、コラム
切換スイッチ回路５を介して前記書込み制御部３０及び
読出し制御部４０と各コラムビット線対２１とを結合す
る共通ビット線対２２とで構成されており、コラム選択
信号Ｙとロウ選択信号Ｘとによりメモリセル１のアドレ
スを特定しこれらを書込み及び読出し制御する。

読出し時においては、書込み制御信号ＷＥのレベルがＬ
レベルとなり一対のＣＭＯＳインバータＩＮＶ　１　、
　　ＩＮＶ　２の双方のｐ−ＭＯ９Ｉ−ランジスタＱｌ
、Ｑ３がいずれも導通し、コラム選択信号Ｙによって選
択されたメモリセルのためのコラムビット線対２１と共
通ビット線対２２とは当該コラム切換スイッチ回路５に
よって導通し、ロウ選択信号Ｘで選択されたメモリセル
１の記憶信号に従って当該コラムビット線対２１及び共
通ビット線対２２の一方のラインを経由しｐ−ＭＯＳ）
ランジスタＱ１又はＱ３を介してリード電流がメモリセ
ル１のレベルＬ側に流れる。これによりメモリセル１内
のレベルＬ側に維持されているラインに導通しているコ
ラムビット線対２１のラインの電位が例えば５０ｍＶ程
度下がるため、コラムビット線対２１の他方のラインと
の間に電位差が生じ、共通ビット線対２２のいずれのラ
インの電位が低下したかをセンスアンプ４０が読み出す
ことによりメモリセル１の記憶が読み出されることにな
る。読出し時間の高速化に当っては、ビット線対の電位
振幅をできるだけ小さく選定することが要請される。

また書込み時には、書込み制御信号ＷＥがＨレベルとな
り当該メモリセルに書き込むべき信号のＨ又はＬレベル
に対応して定まるビット信号ＤＩ、　ＤＩがインバータ
対ＩＮＶ　１．　ＩＮＶ　２のゲートに入力され、一方
ノインバータＩＮＶ　１．　　ＩＮＶ　２ノｎ　−ＭＯ
ＳトランジスタＱ２．Ｑ４のうち一方が導通するように
切替えられる。選択されたメモリセル１からのライト電
流が、ビット線対２１．２２のうちのＬ側のビット線及
びコラム切換スイッチ回路５並びに導通側に切換えられ
た一方のｎ−ＭＯＳ）ランジスタＱ２．Ｑ４を経由して
流れる結果、メモリセル内の導通状態が切換えられ、記
憶すべきビット信号が当該メモリセル１に記憶されるこ
ととなる。

上記書込み時においては２　ビット線対の内、ライト電
流の流れる一方のラインはほぼ電源電位ｖ２まで大きく
下がることとなるが、信号伝達時間が終了し書込み”Ｉ
Ｉ御信号ＷＥがＬレベルに低下すると、ｎ−ＭＯＳ）ラ
ンジスタＱ２．Ｑ４が導通側にあった一方のインバータ
ＩＮＶ　１　、　　ＩＮＶ　２はこの書込みＭ　１１１
信号を受けてｐ−ＭＯＳトランジスタＱ１．Ｑ３の導通
側に切換わる結果再び初期状態の電位まで回復する。こ
の書込み回復時間は。

インバータＩＮＶ　１　、　ｒＮＶ　２のゲート自体の
遅れ時間及びｐ−ＭＯＳトランジスタＱ１．Ｑ３の駆動
能力、並びに共通ビット線対２２．各コラムビット線対
２１及びコラム切換スイッチ回路５を含む回路の時定数
に依存する。

［発明が解決しようとする課題］ 従来の半導体記憶装置はＢｉ−ＭＯＳ　トランジスタの
使用によりＩＣ回路としての占有面積の縮小を可能とし
ているものではあるが、電子計算機には高速化に対する
要請が常に存在し、この要請を受は半導体記憶装置に対
する書込み・読出し制御の高速化に対する要請も極めて
強い。

本発明の目的は、できるだけ上記従来の半導体記憶装置
の占有面積を増大させることなく、書込み回復時間及び
読出し時間を高速化し、もって半導体記憶装置の高速化
の要請に応えることに存する。

［課題を解決するための手段］ 第１図は本発明の概略構成図である。

上記目的を達成するために本発明では、コラム切換スイ
ッチ回路を省略して共通ビット線対をなくすると共に、
書込み及び読出し制御部に夫々コラム選択信号に応答す
る書込み及び読出し実行部を各コラム毎に備えることと
する。書込み制御部にはビット線対に対して書込み回復
電流を供給するためのバイポーラトランジスタを配する
ことが望ましい。

本発明の創作に当っては下記のごとき検討が成された。

読出し時間の高速化は、共通ビット線対及び各コラムビ
ット線対での電位振幅を小さく選定して電位降下を早め
ることで可能である。しかし共通ビット線対の電位振幅
の下限は、センスアンプとしての差動アンプの検出能力
及びノイズマージンによって制約される。従って高速化
の手段としてはまず、第４図に構成を例示したコラム切
換スイッチ回路５を構成するｐ−ＭＯＳトランジスタの
ＯＮ抵抗を小さくすることが考えられる。しかしこれは
ｐ−ＭＯＳ）ランジスタ自体の面積の増大につながり、
更にはゲート容量の増加も避けられずコラム選択信号を
出力するトランジスタの駆動能力を大きくしなければな
らない、という欠点を有する。

一方書込み回復時間の高速化は主として共通ビット線対
を駆動するインバータＩＮＶ　１　、　ＩＮＶ　２のｐ
−ＭＯＳ）ランジスタの能力によって決定される。ｐ−
ＭＯＳトランジスタのＯＮ抵抗を小さくして書込み時間
を高速化することについては、読出し時においてセンス
アンプでのビット線対の電位差検出のために最小の電位
振幅を確保する必要があり、従って限界がある。

そこで本発明ではまずコラム切換スイッチ回路を省略す
ることとし、コラム切換スイッチ回路に代えて各コラム
毎に書込み実行部及び読出し実行部を設けることとした
。これにより、読出し時のビット線対の電位差をセンス
アンプの検出能力及びノイズマージンで決定される最小
限界値まで小さくシ、ビット線対の電位振幅を低く押さ
えることで読出し時間を短縮すると共に１回路の時定数
を減らし書込み回復時間を短縮することを可能とした。

更に書込み実行部においてｐ−ＭＯＳトランジスタに比
べ大きな電流駆動能力を有するバイポーラトランジスタ
を介して直接ビット線対を駆動することもでき、これに
より書込み回復時間を更に短縮することを可能にした。

このようにバイポーラトランジスタを有する書込み実行
部を各コラム毎に設けてもコラム切換スイッチ回路のｐ
−３４０８及びｎ−ＭＯＳ）ランジスタが省略された結
果記憶装置全体の占有面積はさほど大きくはならない。

［作用］ コラム切換スイッチ回路の省略によりセンスアンプのた
めのマージンを減らすことで電位振幅を低く押さえ、読
出し時間を高速化すると共に１回路の時定数が減って書
込み回復時間の短縮も可能となり、記憶装置の高速化が
可能になる。

また、書込み実行部におけるビット線対の書込み回復電
流を供給するバイポーラトランジスタの採用により電流
駆動能力が大きくなり書込み回復時間が更に短縮できる
。

［実施例］ 第２図を参照して実施例について説明する。

本実施例の半導体装置では、コラム切換スイッチ回路を
省略し、ライト電流供給用バイポーラトランジスタＱ８
．Ｑ９を有しコラム選択信号Ｙによりいずれかが作動す
る各コラム毎の書込み実行部３１を備えると共に、セン
スアンプ４１としてなり２同様にコラム選択信号に応答
して作動する読出し実行部を各コラム毎に備えている。

各センスアンプ４１はＥＣＬ回路で構成されており２同
様にＥＣＬ回路から構成され書込み制ａ部３の一部をな
すライトアンプ３２は外部信号に従って書込ろ実行部３
１を制御する。書込み実行部３１は、電流駆動能力の大
きな一対のバイポーラトランジスタＱ８゜Ｑ９と、第一
〜第五のｎチャネルトランジスタＱ３〜Ｑ７から構成さ
れるトランジスタ組と、四個の抵抗ｒ１．ｒ２．ｒ６．
ｒ７とから構成されている。

双方のバイポーラトランジスタＱ８．０９のベースは夫
々、抵抗ｒｌ、ｒ２を介してＶＣＣ電源に接続されると
共に、第−及び第二のｎチャネルトランジスタＱ３．Ｑ
４のドレンに接続されており、第−及び第二のｎチャネ
ルトランジスタＱ３．Ｑ４の双方のソースは互いに接続
されると共に第三、第四及び第五のｎチャネルトランジ
スタＱＢ、Ｑ７．Ｑ５の夫々のドレンに接続されている
。第三のｎチャネルトランジスタロ６のソースは一方の
ビット線２Ａ１に、第四のｎチャネルトランジスタＱ７
のソースは他方のビット線２Ａ２に、第五のｎチャネル
トランジスタロ５のソースはＶ２電源に、夫々接続され
ている。

第−及び第三のｎチャネルトランジスタＱ３゜Ｑ６のゲ
ートはライトアンプ３２の一方の出力ライン３Ａに、ｊ
＠二及び第四のｎチャネルトランジスタＱ４．Ｑ７のゲ
ートはライトアンプ３２の他方の出力ライン３Ｂに、夫
々接続されており、第五のｎチャネルトランジスタロ５
のゲートはコラム選択信号Ｙによって制御される。

ライトアンプ３２及び各センスアンプ４１の双方のＥＣ
Ｌ回路はＶＣＣ電源及びＶＥＥ電源に、書込み実行部３
１はＶＣＣ電源及びｖ２電源に夫々接続され、更に各メ
モリセルの電源はＶ１電源及びｖ２電源としである。Ｖ
１電源及びＶ２電源は夫々、ライトアンプ３２として成
るＥＣＬ回路の出力ライン３Ａ。

３ＢのＨレベル及びＬレベルと等しく設定しである。

またロウ選択信号として成るワードドライバーの出力Ｘ
と、書込み実行部３１に対するコラム選択信号として成
る書込み専用ビットドライバーの出力Ｙとの双方の電圧
レベルは共にＨレベルの時はＶｌ、Ｌレベルの時は■２
とされており、読出し制御部におけるコラム選択信号と
して成る読出し専用ビットドライバーの出力Ｙ′のレベ
ルはセンスアンプ選択用トランジスタＱ１５のＥＣＬレ
ベルである。

読出し動作について説明する。メモリセルＩＡが選択さ
れ、メモリセルＩＡの信号が図示の如く左側がＨレベル
（旧）、右側がＬレベル（Ｌｏｗ）にあるものと仮定す
る。

読出し動作においては書込み信号ＷＥがＨレベルである
ので、ビット信号ＤＩのいかんにょらずライトアンプ３
２の出力ライン３Ａ、３Ｂは双方ともＬレベルとなり、
書込み実行部３１の各トランジスタの状態としては、Ｎ
チャネルトランジスタロ５が導通、Ｎチャネルトランジ
スタＱ３．Ｑ４゜Ｑ６．Ｑ７が共に非導通であり、この
ためバイポーラトランジスタＱ８．Ｑ９のベースレベル
はほぼＶＣＣとなり、バイポーラトランジスタＱ８゜Ｑ
９は導通側にある。

ビット線対２Ａ１．２Ａ２のうち導通されたメモリセル
ＩＡの右側ライン２Ａ２のレベルがＬであるため、書込
み実行部３１の右側のバイポーラトランジスタＱ９から
流れるリード電流は、抵抗ｒ７を経由してメモリセルＩ
ＡのＮチャネルトランジスタＱ１３．　Ｑ１４を流れ、
一方メモリセルＩＡの左側ライン２Ａ１のレベルは五レ
ベルであるため、左側のバイポーラトランジスタＱ８の
抵抗ｒ６にはリード電流が流れず、左右のビット線の電
位差は双方の抵抗ｒ６．ｒ７におけるリード電流の抵抗
降下分だけあり、この電位差がコラム選択信号Ｙ′によ
り選択されたセンスアンプ選択用トランジスタＱ１５の
いずれかでアクティブとされた当該センスアンプ４１で
検出される。

本実施例の半導体記憶装置によると、読出し時における
ビット線対の電位振幅は従来の例えば約５０ｍＶから約
３０１ｖに減することができ、この小さな電位振幅のた
め読出し時における高速化が可能である。

書込み動作について説明する。書込みのためのビット信
号ＤＩはＬレベルの信号であるとする。書込み動作のた
めＩＩＥがＬレベルになるので、ライトアンプ３２の出
力は出力ライン３ＡがＬレベル、出力ライン３ＢがＨレ
ベルとなる。

このライトアンプ３２の出力を受け、Ｎチャネルトラン
ジスタＱ３．Ｑ６は非導通、ＮチャネルトランジスタＱ
４．Ｑ７は導通となり、コラム選択信号Ｙで選択された
Ｎチャネルトランジスタロ５は導通となる。Ｎチャネル
トランジスタＱ４゜Ｑ５が導通のときには右側のバイポ
ーラトランジスタＱ９のベースレベルがＶ２となるよう
に抵抗ｒ２及び各トランジスタＱ４．Ｑ５の抵抗値が夫
々設定されており、ビット線２Ａ１のレベルはほぼＶル
ベル、ビット線２Ａ２のレベルはほぼＶ２レベルとなっ
ている。このためメモリセルＩＡの右側ライン、ビット
線２Ａ２がらＮチャネルトランジスタＱ７．Ｑ５を経由
してライト電流が流れ、メモリセルＩＡの状態は２図示
の左側がＨレベル、右側がＬレベルの状態から反転し、
左側がＬレベル、右側がＨレベルとなり、ビット信号旧
の状態がメモリセルＩＡに書込まれたこととなる。

書込み終了後書込み信号ＷＥが■レベルに戻り。

ライトアンプの出力ライン３Ａ、３Ｂが共にＬレベルと
なると、Ｎチャネルトランジスタ。３〜Ｑ７が非導通と
なる結果バイポーラトランジスタＱ９のベースレベルは
ｖ２がら再びＶ。Ｃに上昇する。このためビット線２Ａ
２の電位もこのバイポーラトランジスタＱ９の大きな電
流縦動能力に従って電位ｖ２から電位ｖ１に急速に回復
し。

再びビット線対２Ａｉ、２Ａ２は同電位となり。

次のサイクルの信号待状態に移行する。このときのビッ
ト線の書込み回復については２回路抵抗となるコラム切
換スイッチ回路がなくなっていることと、駆動能力の大
きなバイポーラトランジスタＱ９の駆動を受けることと
により、従来の半導体記憶装置に比べると急速に回復す
る。

従来のコラム切換スイッチ回路ではＢ１−ＭＯＳゲート
を使用していたが、コラム切換スイッチ回路においてリ
ード電流供給のためのｐ−ＭＯＳ）ランジスタの抵抗を
小さくしてビット線対の電位振幅を小さくすることは、
ｐ−ＭＯＳトランジスタの占有面積が大きくなり、でき
るだけ小さく押さえている各メモリセルの占有面積と調
和せず、メモリセル全体の占有面積がコラム切換スイッ
チ回路のために大きくなってしまうという不都合があっ
た。しかしＭＯＳ　）ランジスタを利用した従来のコラ
ム切換スイッチ回路とこれを置換えた本実施例の書込み
実行部との間には占有面積の差は殆どなく、従って占有
面積の増大を伴うことなく高速化が可能となった。

上記構成による結果として本実施例の半導体記憶装置で
は、従来の例えば１．３ｎｓの読出し時間が０．８ｎｓ
に短縮でき従来の例えば２ｎｓの書込み時間がｉｎｓに
短縮でき、きわめて高速化が可能となった。

［発明の効果］ 以上説明したように本発明では、コラム切換スイッチ回
路を有しないので、ビット線の電位振幅をセンスアンプ
としてなる差動アンプの検出能力及びノイズマージンに
より決定される最小限界値まで小さく設定でき、読出し
サイクルにおける高速化が可能となると共に切換スイッ
チ回路を除いたことによる回路時定数の減少により書込
み回復時間が短縮でき、書込みサイクルにおける高速化
も可能となり、全体として半導体記憶装置の高速化を可
能とした。

また書込み後のビット線対の電位回復のための回復電流
を駆動能力の大きなバイポーラトランジスタで直接供給
するとした構成により書込み回復時間を更に短縮でき、
書込みサイクルにおける高速化が可能となり、半導体記
憶装置の高速化を可能とした。

【図面の簡単な説明】

第１図は本発明の概略構成図。 第２図は実施例の回路図。 第３図は従来の回路図。 第４図は従来のコラム切換スイッチ回路の構成を示すた
めの回路図である。 第１図において、１はメモリセル、２はビット線対、３
は書込み制御部、３１は書込み実行部、４は読出し制御
部、４１は読出し実行部、Ｘはロウ選択信号、Ｙはコラ
ム選択信号を示す。 贅米１砿 第３図 書込み及Ｖ誂出し制御部へ ↑ ↓ ３ｖメｔすへ コラムｖＪ換スイッチｒｇＵ路図 第４図

Claims (3)

【特許請求の範囲】
1. （１）ロウ選択信号（Ｘ）とコラム選択信号（Ｙ）とに
   より夫々アドレスを特定される複数のメモリセル（１）
   と、 該メモリセル（１）の各コラム毎に配され前記ロウ選択
   信号（Ｘ）に応答し当該コラムのいずれかのメモリセル
   （１）に導通可能なビット線対（２）と、 前記ロウ選択信号（Ｘ）及び前記コラム選択信号（Ｙ）
   を含む外部信号に従って前記ビット線対（２）を介して
   前記いずれかのメモリセル（１）に記憶すべき信号を書
   込み可能な書込み制御部（３）及びいずれかのメモリセ
   ルの記憶信号を読出し可能な読出し制御部（４）と、 を備える半導体記憶装置において、 前記書込み制御部（３）が、前記コラム選択信号（Ｙ）
   に応答してメモリセル（１）に対して書込み電流を供給
   可能な書込み実行部（３１）を各コラム毎に備え、 前記読出し制御部（４）が、前記コラム選択信号（Ｙ）
   に応答してメモリセル（１）の記憶信号を読出し可能な
   読出し実行部（４１）を各コラム毎に備えること、 を特徴とする半導体記憶装置。
2. （２）請求項１記載の書込み実行部（３１）がビット線
   対（２）に書込み回復電流を供給可能なバイポーラトラ
   ンジスタを有することを特徴とする半導体記憶装置。
3. （３）前記バイポーラトランジスタが一対のトランジス
   タ（Ｑ８、Ｑ９）から構成され、該一対のトランジスタ
   の夫々のベースは、書込み制御信号を含む外部信号に応
   答するトランジスタ組に接続されると共に、夫々抵抗（
   ｒ１、ｒ２）を介して第一の電源（Ｖｃｃ）に接続され
   ており、 前記トランジスタ組が、 一方の前記バイポーラトランジスタ（Ｑ８）の前記ベー
   スに接続されるドレンを有する第一のｎチャネルトラン
   ジスタ（Ｑ３）と、 他方の前記バイポーラトランジスタ（Ｑ９）の前記ベー
   スに接続されるドレンと、前記第一のｎチャネルトラン
   ジスタ（Ｑ３）のソースに接続されるソースとを有する
   第二のｎチャネルトランジスタ（Ｑ４）と、 一方のビット線（２Ａ１）に接続されるソース又はドレ
   ンと、前記第一のｎチャネルトランジスタ（Ｑ３）のソ
   ースに接続されるドレン又はソースとを有する第三のｎ
   チャネルトランジスタ（Ｑ６）と、 他方のビット線（２Ａ２）に接続されるソース又はドレ
   ンと、前記第一のｎチャネルトランジスタ（Ｑ３）のソ
   ースに接続されるドレン又はソースとを有する第四のｎ
   チャネルトランジスタ（Ｑ７）と、 前記第一のｎチャネルトランジスタ（Ｑ３）のソースに
   接続されるドレンと、第二の電源（Ｖ２）に接続される
   ソースとを有し、前記コラム選択信号Ｙによって制御さ
   れる第五のｎチャネルトランジスタ（Ｑ５）と を備えることを特徴とする請求項２記載の半導体記憶装
   置。