JPS58188934A - 電圧平衡回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は電圧平衡回路、特に、マーシト・トランジス
タ・ロジック（ＭＴＬ）またはインテグレーテッド・イ
ンジェクション・ロジック（Ｉ”Ｌ）のメモリ・アレイ
のセルなどのように微小信号を発生するセルのコラムに
対して１対のビット／センス線を使用する半導体メモリ
・システムに用いて好適な電圧平衡回路に関する。

現在、ＭＴＬ又はＩ”　Ｌメモリ・セルはよく知られて
いる。例えは、米国特許第４１５８２３７柵には、１対
の注入または負荷素子と共に交差的に接続きれた２つの
バイポーラ・スイッチング・トランジスタを有するクリ
ップ・フロップ回路を含んだＭＴＬ又はＩＬセルが開示
されている。

１対の注入または負荷素子の円の１つは、交差接続すし
た１のトランジスタのベースに接続されるとともに交差
接続された他のトランジスタのコレクタに接続され、他
の注入または負荷素子は、交差接続された他のトランジ
スタのベースに接続されるとともに交差接続された１の
トランジスタのコレクタに接続されている。セルは、両
方の注入又は負荷素子と第１及び第２ピツト／センス線
を介して交差接続トランジスタに接続される１本のワー
ド［−経て制御又はアクセスされる、第１ビツト／セン
ス線は、交差接続された１のトランジスタのエミッタに
接続されておシ、第２ビツト／センス線は、交差接続さ
れた池のトランジスタのエミッタに接続ちれている。又
差接続されたトランジスタはＮＰＮ）ランジスタであり
、注入又は負荷素子はＰＮＰ　）ランジスタでアル。

ＭＴ’Ｌ型のセル全使用したアレイのアクセス・タイム
盆減少、するため、選択前にビット／センス紗容量を放
電して、ビット／センス線のある与えられた対の間に生
ずる電圧差（この電Ｆｆ差はビット／センス線対に接続
式れたセルの状態に依存する）を減少することが知られ
ている。米国特許第４２８［Ｊ１９８号には、アクセス
・タイム？ｒ［少するため、各ビット線に結合てれた個
々のビット線トランジスタ手段が開示されているｃ　１
対のビット／センス線間の電圧差を平衡するために用い
らｉしる別のバイポーラ・トランジスタ回路が米国特許
第４０９０２５５号、第４３０２８２６号及び第３７８
６４４２号に開示されている。米国特許第３９４９３８
３号及び第４２７２８３４号にバー電界効果型トランジ
スタ・メモリ・セル（Ｄ　列に接続された１対のビット
／センス線の間に生ずる電圧差を平衡にするために、電
界効果型トランジスタ回路を用いたものが開示されてい
る。

この発明の１つの目的は、微小信号を住するメモリ・ア
レイのアクセス・タイム？Ｌ”　Ｈ少するために特に用
いられる場合、従来のバイポーラ回路よりもよシ短時間
で１対の導鞠間の正または負のどちらの一件のオフセッ
ト電圧を最小に減少することができる改良された電ａＥ
平衡バイポーラ回路を提供することである。

この発明によれは、メモリ・アレイに特に好適な電圧平
衡回路が提供される。この発明の電圧平衡回路は、第１
および第２導線と、基準電位点と、第１導ＷＪ七（基準
電位点との間に介挿される第１装置と、第２導線と基準
電位点との間に介挿される第２装置と、第１及び第２ト
ランジスタと、第１導線を第１トランジスタ？！１−介
して第２導線へ接続する第１＋段と、第２導線を第２ト
ランジスタをブｒして第１導線へ接続する第２手段と、
第１及び第２トランジスタの制御電極に笑質的に等しい
信号を与える手段とを有する。メモリ・アレイに用いら
れる場合には、導勝はビット／センス線であシ、基準電
位点はビット／センス線基準電圧であシ、トランジスタ
の制御電極への等しい信号にビット・デコーダからの信
号にし答して与えられる。

この発明の前述および飴の目的、特徴及び効果は、この
発明の実施列について図面を参照した詳細説明から明ら
かとなるであろう、 第１図及び第２図はこの発明の一笑施例によるバイポー
ラ・メモリ・システムに用いられた電圧平衡回路を示す
ものである。

第１図全参照すると、この発明の電圧平衡回路１０を用
いたメモリ・システムが示きれている、このメモリ・シ
ステムは、例えば総計で１２８セルを含む多数のＭＴＬ
セル１２Ａ、１２Ｂ及び１２Ｎに接続された第１及び第
２ビツト／センス線ＢＬＩとＢＬＤとを有する。

第１図に示すように、セル１２Ａは、交差接続された第
１及び第２反転ＮＰＮ）ランジスタＴ１及びＴ２と、第
１及び第２注入または負荷ＰＮＰトランジスタＴ３及び
Ｔ４とを有する。トランジスタＴｉ、Ｔ２、Ｔ３及びＴ
４のベース・エミッタ容量は、寄生容量としてそれぞれ
Ｃ１、Ｃ２、Ｃ３及びＣ４として示されている、トラン
ジスタＴ１及びＴ２のベース・コレクタ容量は容量Ｃ５
として示されている。ＰＮＰ　）ランジスタＴ３のコレ
クタ１ＮＰＮ）ランジスタＴ１のベースニ接続されてお
り、ＰＮＰトランジスタＴ４のコレクタＵＮＰＮ）ラン
ジスタＴ２のベースに接続されており、トランジスタＴ
６のベースはトランジスタＴ１のエミッタに接続されて
おシ、トランジスタＴ４のベースはトランジスタＴ２の
エミッタに接続されている。

例えば、前で参照した米国特許第４２８０１９８号にお
いて刊られているように、半導体基板内で、トランジス
タＴ６のコレクタとトランジスタＴ１のベースは第１の
共通領域を形成し、トランジスタＴ３のベースとトラン
ジスタＴ１のエミッタとは第２の共通領域を形成し、ト
ランジスタＴ４のコレクタとトランジスタＴ２のベース
とけ第６の共通領域を形成し、トランジスタＴ４のベー
スとトランジスタＴ２のエミッタは第４の共通領域を形
成ｊる。

ビット／センス線ＢＬＯはトランジスタＴ１のエミッタ
に接続されておシ、ビット／センス線ＢＬ１はトランジ
スタＴ２のエミッタに接続されている。基板アイソレー
ション又はビット／センス線容量は、容量Ｃ６及びＣ７
で示されておシ、容量Ｃ６はトランジスタＴ１のエミッ
タに接続されておシ、容１ｃ７Ｕ）ランジスタＴ２のエ
ミッタに接続されている。容量ｃ６及びＣ７は、システ
ムの内で最も負の電位にある半導体基板又は接地へ接続
されている。セル１２Ｂ及び１２Ｎｉｄ、単にブロック
形で示すけれどもセル１２Ａと同じである。

第１ワード線ＷＬＩは、セル１２ＡのＰＮＰトランジス
タＴ３及びＴ４のエミッ１夕に接続されており、第２ワ
ード線及び第６ワード線ＷＬ２及びＷＬＮは同様にそれ
ぞれセル１２Ｂ及び１２Ｎに接続されている。

読出し／書込み入力端子Ｒ／Ｗを有する周知の差動セン
ス増幅器及び書込み回路１４に第１及び第２ビツト／セ
ンス線ＢＬＯ及びＢＬｌが接続されている。第１及び第
２ビツト／センス線ＢＬＯ及びＢＬｌはまた、電圧平衡
回路１ｏに接続されている。

電圧平衡回路１０は、コレクタＴｃ１、ベースＴＢＩ、
第１及び第２エミツタＴＥ１及びＴＥ２をそれぞれ有す
るＮＰＮ型の第１バイポーラ・トランジスタ１６と、コ
レクタＴｃ２、ベースＴＢ２、第１及び第２エミツタＴ
Ｅ３及びＴＥ４をそれぞれ有する同じ＜ＮＰＮ型の第２
バイポーラ・トランジスタ１８とを有する。第１ビツト
／センスＩｆｐＪＢｒ＝ｏは第１トランジスタ１６のコ
レクタＴＣ１に接続されておシ、第２ビツト／センス線
ＢＬ１は第２トランジスタ１８のコレクタＴＣ２に：接
続されている。トランジスタ１６及び１８のエミッタＴ
Ｅ１及びＴＥＡは、それぞれ＋１．６ボルトの電圧が加
えられるビット／センス線基漁電圧端子ＶＲに接続され
ている。第１トランジスタ１６の第２エミツタＴＥ２は
、第２ビツト／センス線ＢＬ１に接続されておシ、第２
トランジスタ１８の第１エミツタＴＥ３は、第１ピツト
／センス線ＢＬＯに接続されている。

制御トランジスタ２０のコレクタは、第１抵抗Ｒ１をブ
１して第１トランジスタ１６のベースＴＢ１に接続され
るとともに第２抵抗Ｒ２を介して第２トランジスタ１８
のベースＴＢ２に接続されている。抵抗Ｒ１及びＲ２は
、節Ａでの電流分配抵抗として配されており、等しい電
流を分配するために十分に大きく、また、制御トランジ
スタ２０のコレクタ又は節Ａの電圧が早く低下する際、
同時に第１及び第２トランジスタ１６及び１８を遮断す
るために十分に小さい大きさの抵抗値、例えば各々６０
００Ωを有する。制御トランジスタ２０のエミッタは、
ビット／センス線基準電圧端子ＶＲに接続されておシ、
制御トランジスタ２０のコレクタはまた待機電流源２２
を介して＋５ボルトの電圧が加えられている電力供給端
子ＶＨに接続されている。制御トランジスタ２０のベー
スは、周知のアドレス入力を有するビット・デコーダ２
４からのり数の出力の１つに接続されている。これら制
御トランジスタ２０、待機電流源２２、第１及び第２抵
抗Ｒ１及びＲ２は第１及び第２トランジスタ１６及び１
８のベースＴＢ１及びＴＢ２に実質的に等しい信号を与
えるための手段を構成している。チップ・セＶクト回路
２６はその出力を、ビット・デコーダ２４と、ワード線
ＷＬ１、ＷＬ２及びＷＬＮに選択的にパルスを加えるワ
ード・ドライバ及びデコーダ回路２８に接続している。

第１図に示されたシステムの動作をより良く理解するた
め、第２図に示されるパルス・プログラムを参照する。

時刻ｔｏ　　において、システムはビット／センス線Ｂ
ＬＩとＢＬＯとの間に差動的な電圧ΔＶがある待機状態
にある。すなわち、ビット／センス線ＢＬ１上の電圧Ｖ
　　　からビットＬ１ ／センス線ＢＬＯ上の−ＦＥＶ　　　　を引いた直は、
ＢＬＯ −〇、５ミリボルト以下に等しい。この時、１２８の全
てのセル１２Ａ乃至１２Ｎは２進直０を記憶していると
仮定してよい。待機状態の間において、ワード線ＷＬ１
の電圧が２．２ボルトに下がシ、節Ａの電圧が２．５ボ
ルトに上がシ、チップ・セレクトの出力が下が９、読出
し／書込み端子ＲＡＷの電圧は下がるか上がるかのどち
らかである。

１つのセル、例えばセル１２Ａに２進直１の情報を書込
むため、読取、！７／書込みパルスＲ／Ｗｄ高くな９、
時刻１．にチップ・セレクト電圧か高くなり、ビット・
デコーダ２４から制御トランジスタ２０のベースの電圧
を上昇させる。時刻り。

において、節Ａの電圧は減少して１．８ボルトの直にな
り、第１及び第２トランジスタ１６及び１８を遮断する
とともに、ワード線ＷＬＩ上の電圧を２．２ボツＬトか
ら２．５ボルトに増大させる。端子Ｒ／Ｗの電圧及び第
１ワード線ＷＬ１の電圧が高いため、第１及び第２ビツ
ト／センス線ＢＬｏ及びＢＬｌの間の電圧差ΔＶは約−
２５０ミリボルトまで大きくなり、池のセルを元の状態
に持続させたままで、セル１２．Ａを２進直０の記憶か
ら２進圃１の記憶へ切換える。セル１２Ａに２進直１が
記憶された陵、時刻り、において、チップ・セレクト電
圧は遮断され、そして時刻ｔ４に節Ａの電圧は上昇し始
め、一方、ワード線ＷＬ１の電圧は２２ボルトへ１戊下
し始める。時勤ム、において、節Ａの電８Ｅが２．５ボ
ルトになシ、第１及び第２トランジスタ１６及び１８が
導通状態になると、第１ビツト／センス線ＢＬＯの高電
圧は第１トランジスタ１６の第２エミツタＴＥ２がら第
２ビツト／センス線ＢＬｉに放電され始め、一方、同時
に第１ビツト／センス１ＢＬＯからの電荷が第２トラン
ジスタ１８の第１エミツタＴＥ３を升して散逸される。

時刻り、かられずか約２ｏナノ秒後の時刻ｔ６において
、第１及び第２ピツト／センス線ＢＬＯ／ＢＬＩの間の
電圧差ΔＶは大よそ−０゜５ミリボルトへ減少している
。この復帰時間は、従来のバイポーラ電圧平衡回路にお
ける復帰時間より６乃至４倍早い。

２゜、！、よ。オ６９．。え８．．７よおい７、ヤ　　
゛ル１２Ａに記憶されたデータを読出すため、アクセス
・サイクルの読出し部分がチップ・セレクト２６の出力
を高電圧にして開始されてもよい。時刻１．において、
ワード肪ＷＬ　１の電圧が上昇し、節Ａの電圧が低下し
、第１及び第２トランジスタ１６及び１８を遮断する。

トランジスタ１６及び１８が遮断され、読出し／書込み
端子Ｒ／Ｗが低いため、第１及び第２ビツト／センス線
Ｂ　Ｌ　（ｌｌ及びＢＬｌの間の電圧差ΔＶは、正の方
向に増加し、時刻り、又はもつと早くに、差動センス増
幅回路１４によす２進ｌｌｌ１１の情報として検出され
る＋５０ミリボルトの大きさに到達する。データが読出
された陵、時刻も、においてチップ・セレクト２６の出
力の電圧は減少して時刻ｔｌｏにおいて第１及び第２ト
ランジスタ１６及び１８を導通するために節Ａの電圧を
増大し始める。トランジスタ１６及び１８が導通し、ワ
ード線ＷＬ１の電圧が今低レベルにあるので、第２ビツ
ト／センス線ＢＬ１の高電圧１′１：第２トランジスタ
１８の第１エミツタＴＥ３を介して第１ビット／センス
線Ｂｌ、ＯＩＣ放電し始める。同時に、第２ビツト／セ
ンス線ＢＬ１からの電荷は第１トランジスタ１６の第２
エミツタＴＥ２を介して散逸される。時刻ｔ１ｏから実
質的に２ｏナノ秒以下の陵の時刻ｔｌｌにおいて、第１
及び第２ビツト／セ／ス＃１ＩＢＬＤ及びＢＬｌの間の
電圧差ΔＶは再び大よそ一０５ミリボルトに減少する。

ビット／センス１ｌｌｌＢＬＤ及びＢＬｌに接続された
１２７のセルがある２進１直を記憶しており、単に１つ
のセルが池の２進圃を記憶しているという最悪の状態に
ついて記述してきたことに注意すべきである。もし、大
よそ半分のセルがある２進値を記憶していて、残りの半
分のセルが他の２進呟を記憶している場合には、たとえ
ビット／センス１ＢＬＯとＢＬｌとの間に電圧の不平衡
があってもそれは小さり、シたがって、復帰はずっと早
いであろう。この発明の亀子平衡回路は、微小信号源に
かかわりなく、数ミリボルト程度の大変小さな電圧また
は信号が検出されるような場合のいかなる対の線の電圧
を平衡にするのに用いて特に有用である。

このシステムは時刻１．において１２８のセル１２Ａ乃
至１２Ｎの全てに２進饋０の情報が記憶されていると仮
定したけれども、時刻ｔ。に１２８のセル１２Ａ乃至１
２Ｎの全てに２進１１ｆ　１の情報が記憶されていて、
その後、セル、１２Ａに２進１直０が記憶されて読出さ
れる場合でも、このシステムは同様に有効であるという
ことが理解されるであろう。

第１及び第２トランジスタ１６及び１８は、それぞれ、
複数のエミッタＴＥ１及びＴＥ２と、ＴＥ３及びＴＥ４
を有するトランジスタであるとして記述したが、しかし
所望ならば、第１トランジスタの代すに２つの分離され
たＮＰＮ）ランジスタを利用して、１つのトランジスタ
を第１ビツト／センス線１３ＬＯとビット線基準電圧端
子ＶＲとの間に接続し、池のトランジスタを第１及び第
２ビツト／センス線ＢＬＯ及びＢＬｌの間に接続し、第
２トランジスタ１８の代シに２つの分離されたＮＰＮト
ランジスタを利用して、１つのトランジスタを第２ビツ
ト／センス線ＢＬＩとビット線基準電圧端子ＶＲとの間
に接続し、池のトランジスタを第１及び第２ビツト／セ
ンス縁ＢＬＯ及びＢＬｌの間に接続させてトランジスタ
１６及び１８の接続と同じ構成を作ってもよい。しかし
、第１図のマルチ・エミッタ・トランジスタ１６及び１
８は大変高い密度で配列することができるため好まれる
。

この発明によれは、メモリ・システムに％に有用な竜王
平衡バイポーラ１〕路が提供される。この電圧平衡回路
は、大よそ２０ナノ秒の復帰又は回復時間内で大よそ１
０対１の電流流量比によシ生ずる２つの導線間の大よそ
２５０ミリボルトから０、５　ミ！Ｊボルト以下への正
又は負の直流電流オフセット電Ｅを減少することができ
る。一方、従来においてはこのような復帰に対しては６
０ナノ秒を必要としていた。

簡潔のために一対のビット／センス線のみを持つメモリ
・アＶイを示したが、メモリ・アレイは多くのビット／
センス線の対、例えば１２８対と、１２８個のセルに接
続された各ワード線とを有して゛もよい。

【図面の簡単な説明】

第１図はバイポーラ・メモリ・シスチムニ用いられるこ
の発明の一実施例による電圧平衡回路を示す回路図、第
２図は第１図のシステムの動作に用いられるパルス・プ
ログラム図である。 １０・・・・電ＥＥＸＰ−衡回路、ＢＬＯ・・・・第１
ビツト／センス、１ｌＪＢＬ１・・・・第２ビツト／セ
ンス鞠、ＶＲ・・・・ビット／センス線基準電圧、１６
・・・・第１トランジスタ、１８・・・・第２トランジ
スタ、２０・・・・制御トランジスタ、Ｒ１・・・・第
１抵抗、Ｒ２・・・・第２抵抗、２２・・・・待機電流
源。

Claims (1)

1. 【特許請求の範囲】 第１および第２導線と、 基準電位点と、 前記第１導線と前記基準電位点との間に介挿されると共
   に前記第１導線と前記第２導線との間に介挿される第１
   トランジスタと、 前記第２導線と前記基準電位点との間に（ｉ−挿される
   と共に前記第２導線と前記第１導線との間に介挿される
   第２トランジスタと、 前記第１および第２トランジスタの制御電極に実質的に
   等しい信号を加える手段とを有することを特徴゛とする
   電圧平衡回路。