JPH0355911B2 - - Google Patents

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、集積半導体メモリ回路に係り、更に
具体的には、情報ビツトを記憶するためにキヤパ
シタを用いているメモリ回路に係る。

［従来技術］ 集積半導体メモリ回路、特に本質的に記憶キヤ
パシタ及びスイツチを含むセルを用いている集積
半導体メモリ回路は、従来において、高密度のメ
モリ・セルを達成している。小さなメモリ・セル
を設けるためのそのような最も簡単な回路の１つ
が、米国特許第3387286号明細書に記載されてい
る。それらのセルは夫々、記憶キヤパシタと、該
キヤパシタをヒツド／感知線に選択的に接続する
ためにスイツチとして働く電界効果トランジスタ
とを用いている。

米国特許第3979734号明細書は、記憶キヤパシ
タ及びバイポーラ・トランジスタを用いている小
さなセルより成るメモリ・アレイについて記載し
ている。ワード構成型である、そのアレイにおい
ては、それらのセルの各記憶キヤパシタが、別個
のビツト／感知線に接続された一方のキヤパシタ
端子を有し、１ワードを形成する選択されたセル
が、上記ワードの記憶キヤパシタの他方の端子に
結合が行なわれるようにワード・パルスを用いる
ことにより、同時にアクセスされる。

米国特許第4080590号明細書においては、一方
の端子がビツト／感知線に接続され、他方の端子
がワード線からのパルスにより電荷の源に結合さ
れる反応記憶キヤパシタを有するセルを含む、ユ
ニポーラ技術で形成された半導体メモリが記載さ
れている。それらのセルのワード構成型アレイを
設けるために、各ワードは、半導体基板の表面に
配置された電荷の源、及び同様に上記半導体基板
の表面に上記電荷の源と離隔して配置された複数
の反転キヤパシタを含む。ワード・パルスが上記
基板の表面においてキヤパシタ間に反転層を生じ
て、上記電荷の源を各キヤパシタと直列に相互接
続させている間に、各キヤパシタの一方の端子
に、情報ビツト１及び０を表わす、２つの異なる
大きさの電圧を加えることにより、それらのキヤ
パシタに情報が書込まれる。より大きな電圧を有
するキヤパシタは、より多量の電荷を記憶してい
る。それから、ワード・パルスが電荷の源を各キ
ヤパシタと再び接続させたときに、それらの記憶
キヤパシタの電圧を測定することによつて、上記
電荷が検出される。

米国特許第4040017号明細書は、上記米国特許
第4080590号明細書に記載されたメモリの改良で
あるメモリを開示している。その改良されたメモ
リにおいては、記憶キヤパシタ中に電荷を注入す
るために、電荷の前が選択的にパルス付勢され
る。それらの電荷のパルスは、それらが少くとも
ワード・パルスの開始時点迄に開始して該ワー
ド・パルスの終了時点の前に終了するように調時
される。更に、該ワード・パルスの終了時点に前
に、上記電荷の源の電圧は、余分な電荷を受取る
ための電荷のシンクを形成するようにセツトされ
る。この様な電荷の流れを用いた技術は、フイル
ースピル動作と呼ばれる。

米国特許第4040016号明細書においては、上記
米国特許第4040017号明細書に記載された型のメ
モリであるが、この場合には、メモリの各セルが
１対の反転キヤパシタを有しており、各キヤパシ
タの一方のプレートが１対のビツト／感知線の一
方に接続され、他方のプレートがワード線にパル
スが加えられたときに電荷の源に結合されるメモ
リが開示されている。

米国特許第4086662号明細書においては、前述
の米国特許第3387286号明細書に記載された型の
メモリであるが、この場合には、複数の感知線の
ために共通の感知増幅器が設けられ、ワード線と
感知線との各交点にセルが配置され、制御線がそ
れらのセルの記憶キヤパシタのプレートに接続さ
れ、所与のセルから情報を読取り又は所与のセル
の情報を書込むためにワード線が用いられるメモ
リが開示されている。

本出願人による特願昭56−146420号明細書にお
いては、データ感知線が選択されたセルにおける
電荷の状態を感知し、別個にアクセスされた書込
素子即ちトランジスタを経て低い電圧信号を再書
込するためにデータ応答回路が用いられる、デー
タ感知−再書込方式が用いられている記憶キヤパ
シタを有するメモリ・セルが開示されている。

IBM Technical Disclosure Bulletin、第23
巻、第６号、1980年11月、第2331頁乃至第2332頁
におけるL.Arzubi及びW.D.Loekleinによる
“One−device Memory Cell Arrangement
With Improved Sense Signals”と題する論文
は、各セルが１つの記憶キヤパシタ及び１つのト
ランジスタを有しており、該記憶キヤパシタのプ
レート側に加えられる電圧は感知されたデータの
状態に依存するメモリ・アレイを開示している。

［発明の概要］ 本発明の目的は、信号転送比及び感知線の間隔
が大きくなるようにセル当りのキヤパシタタンス
がより小さい感知線に結合された単一の記憶キヤ
パシタ及び単一のスイツチを用いることにより、
各々極めて小さい領域を有しているセルを含む、
改良されたメモリ・アレイを提供することであ
る。上記アレイの各セルの寸法は、既知の１素子
型ダイナミツク・メモリ・セルよりも著しく小さ
い。

本発明に従つて、第１スイツチング手段を経て
第１記憶キヤパシタにそして第２スイツチング手
段を経て第２記憶キヤパシタに接続されている共
通の感知線と、上記第１及び第２スイツチング手
段の制御電極に接続されている共通のワード線
と、上記第１記憶キヤパシタの一方のプレートに
接続されている第１ビツト線及び上記第２記憶キ
ヤパシタの一方のプレートに接続されている第２
ビツト線とを含む、メモリ・アレイが得られる。
共通のワード線及び第１ビツト線を選択すること
により、データが第１記憶キヤパシタに記憶され
又は該キヤパシタから読取られ、共通のワード線
及び第２ビツト線を選択することにより、データ
が第２記憶キヤパシタに記憶され又は該キヤパシ
タから読取られる。

［実施例］ 第１図は、第１記憶キヤパシタ１２及び例えば
電界効果トランジタ１４である第１スイツチング
素子を有する第１セル１０と、第２記憶キヤパシ
タ１８及び例えば電界効果トランジスタ２０であ
る第２スイツチング素子を有する第２セル１６と
を含む、本発明による回路の１実施例を示してい
る。第１セル１０における第１記憶ノードSN１
は、キヤパシタ１２とトランジスタ１４との間の
共通点に位置付けられ、第２セル１６における第
２記憶ノードSN２は、キヤパシタ１８とトラン
ジスタ２０との間の共通点に位置付けられてい
る。共通の感知線２２が各トランジスタ１４及び
２０の通電電極に接続され、共通のワード線２４
が各トランジスタ１４及び２０の制御電極即ちゲ
ート電極に接続されている。第１ビツト線即ち第
１プレート線２６が第１記憶キヤパシタ１２の一
方のプレートに接続され、該キヤパシタ１２の他
方のプレート即ち電極は第１トランジスタ１４を
経て感知線２２に接続されている。第２ビツト線
即ち第２プレート線２８が第２記憶キヤパシタ１
８の一方のプレートに接続され、該キヤパシタ１
８の他方のプレート即ち電極は第２トランジスタ
２０を経て感知線２２に接続されている。従来の
型のワード線パルス回路３０がワード線２４に接
続され、従来の型の感知増幅及び電圧バイアス回
路３２が感知線２２に接続され、データ及び電圧
バイアス回路３４が第１及び第２ビツト線２６及
び２８に接続されている。回路３０，３２及び３
４により線２２，２４，２６及び２８に選択的に
加えられる電圧は、好ましくはVDD＝＋5Vであ
る。

セル１０及び１６のレイアウト即ち平面図が第
２図に示されており、第２図の線３−３及び線４
−４における断面図が各々第３図及び第４図に示
されている。第１セル１０は、キヤパシタ１２の
一方のプレート４０及び半導体基板３８中に形成
された他方のプレートである、N⁺型拡散領域３
６を有し、それらの間には好ましくは二酸化シリ
コンより成る薄い誘電体層４２が配置されてい
る。第２図に明確に示されている如く、プレート
４０は、好ましくは既知の方法により第１のドー
プされた多結晶シリコン層から形成された第１ビ
ツト線即ち第１プレート線２６の一部分である。
第１ビツト線即ち第１プレート線２６上には、好
ましくは二酸化シリコンより成る絶縁層４４が形
成されている。又、第１セル１０は、ゲート電極
４６及び該ゲート電極４６と半導体基板３８の表
面との間に配置された薄いゲート絶縁層４８を有
する、第１トランジスタ１４を含む。第３図に明
確に示されている如く、ゲート電極４６は、好ま
しくは第２のドープされた多結晶シリコン層から
形成されたワード線２４の一部分である。ワード
線２４上には、好ましくは二酸化シリコンより成
る絶縁層４９が形成されている。第１トランジス
タ１４の通電電極は、第１キヤパシタ１２のN⁺
型拡散領域３６及び細長いN⁺拡散領域として形
成された感知線２２によつて形成されている。
N⁺型拡散領域３６及び２２は、ゲート電極４６
の下にトランジスタ１４のチヤネル領域を限定す
る。N⁺型拡散領域３６の下に形成されたP⁺型拡
散領域４７は、接合キヤパシタンスを増加され、
基板３８を通過するアルフア粒子又は他の高エネ
ルギ粒子によつて生じる如き標遊電荷による影響
を減少させる。

第２セル１６は、キヤパシタ１８の一方のプレ
ート５２及び半導体基板３８中に形成された他方
のプレートであるN⁺型拡散領域５０を有し、そ
れらの間には薄い誘電体層５４が配置されてい
る。第２図及び第４図に明確に示されている如
く、プレート５２は、同様に第１のドープされた
多結晶シリコン層から形成されることができる第
２ビツト線即ち第２プレート線２８の一部分であ
る。第２ビツト線２８上には、絶縁層５６が形成
されている。又、第２セル１６は、ゲート電極５
８及び該ゲート電極５８と半導体基板３８の表面
との間に配置された薄いゲート絶縁層６０を有す
る、第２トランジスタ２０を含む、第３図に明確
に示されている如く、ゲート電極５８は、ワード
線２４の一部分である。第２トランジスタ２０の
通電電極は第２キヤパシタ１８のN⁺型拡散領域
５０及びN⁺型拡散領域である感知線２２によつ
て形成されている。N⁺型拡散領域５０及び２２
は、ゲート電極５８の下にトランジスタ２０のチ
ヤネル領域を限定する。N⁺型拡散領域５０の下
に形成されたP⁺型拡散領域５９は、接合キヤパ
シタンスを増加させ、基板３８における漂遊電荷
による影響を減少させる。厚い絶縁層即ち埋設酸
化物６２は、セル１０及び１６を、基板３８中に
形成されている隣接するセルから分離するために
用いられている。絶縁層４９と同時に形成される
ことが好ましい分離領域６４は、N⁺型拡散領域
３６及び５０を、感知線２２から分離するために
用いられている。

セル１０及び１６の形成においては、初めに埋
設酸化物６２を形成してから、基板３８の表面中
にN⁺型及びP⁺型拡散領域２２，３６，４７，５
０及び５９を形成することが好ましい。第１多結
晶シリコン層からビツト線２６及び２８が形成さ
れる前に、基板３８の表面上に薄い誘電体層４２
及び５４が基板３８に表面上に成長され、ビツト
線２６及び２８は絶縁層４４及び５６によつて被
覆される。次に、薄いゲート絶縁層４８及び６０
が従来の技術により成長されてから、第２多結晶
シリコン層が付着され、該多結晶シリコン層から
ワード線２４が形成される。次に、絶縁層又は表
面安定化層４９及び６４が、ワード線２４、並び
に拡散領域３６及び５０と感知線２２との間の基
板３８の表面を被覆するために成長又は付着され
る。

次に、本発明の回路を動作させるために用いら
れるパルス・プログラムを示す第５図を参照し
て、第１図乃至第４図に示されている回路の動作
について説明する。

セル１０中に情報ビツト０を書込むには、時間
t₀において示されている如く、ワード線２４上の
電圧が＋5Vに増加されて、トランジスタ１４が
ターン・オンされ、感知線２２上の電圧が＋5V
から0Vと＋3Vとの間の電圧まで低下され、即ち
少なくとも閾値電圧V_T、例えば1.6V、だ定価さ
れて、第１記憶ノードSN１上の電圧が、先に該
ノードSN１にビツト０又は１のいずれが記憶さ
れているかに拘らず、＋3.4Vよりも幾分低い値に
調節される。時間T₀において又はその前に、第
１ビツト線２６上の電圧が、ビツト０を書込むた
めに、＋5Vに増加されている。時間t₁において、
感知線２２上の電圧が＋5Vに戻されて、第１記
憶ノードSN１が、電圧VDDから閾値電圧V_Tを
減じた値に等しい、＋3.4Vに駆動される。時間t₂
において、トランジスタ１４をターン・オフさせ
ることにより、第１感知ノードSN１上に電荷が
トラツプされる。スタンバイの間、ワード線２４
上の電圧は0Vに保たれ、第１ビツト線２６及び
感知線２２上の電圧は＋5Vに保たれている。

ノードSN１に記憶されているビツト０を読取
るには、時間t₃において示されている如く、ワー
ド線２４上に電圧が＋5Vに増加され、第１ビツ
ト線２６上の電圧が0Vに低下され、ノードSN１
における電圧が＋3.4Vよりも幾分低い値に低下
されて、トランジスタ１４がターン・オンされ、
従つて感知線２２が、ビツト線２６上の電圧の変
化、即ち5V、に等しい電圧△Ｖに記憶キヤパシ
タ１２のキヤパシタンスを乗じ、更に感知線２２
のキヤパシタンスで割つた値だけ放電される。時
間t₄において、ワード線２４上の電圧がターン・
オフされる。感知線２２上の電圧が、従来の差動
感知増幅器でよい、感知増幅回路３２に加えられ
たとき、感知線２２上の電圧降下△Ｖは、時間t₅
において感知線２２を接地電位即ち0Vに放電さ
せるように感知増幅回路３２をセツトするに充分
である。

セル１０中に情報ビツト１を書込むには、時間
t₆において示されている如く、ワード線２４上の
電圧が＋5Vに増加され、感知線２２上の電圧が
再び0Vと＋3Vとの間の電圧に調節されて、ノー
ドSN１上の電圧が＋3.4Vよりも幾分低い値にさ
れる。時間t₆において又はその前に、ビツト線26
上の電圧が、ビツト１を書込むために、0Vにセ
ツトされている。時間t₇において、感知線２２上
の電圧が＋5Vに増加されて、ノードSN１上の電
圧が＋3.4Vに増加される。時間t₈において、ワー
ド線２４が0Vにセツトされる。時間t₉において、
ビツト線26上の電圧が再び＋5Vに増加されたと
き、記憶ノードSN１上の電圧は、２倍のVDDか
ら閾値電圧V_Tを減じた値即ち約7.4Vに増加され
る。

ノードSN１中に記憶されているビツト１を読
取るには、時間t₁₀において示されている如く、
ワード線２４上に電圧が＋5Vに増加され、第１
ビツト線26上の電圧が0Vに低下されて、ノード
SN１における電圧が＋3.4Vに低下される。記憶
ノードSN１における電圧はトランジスタ１４の
制御ゲート上の電圧よりも閾値電圧だけ低い電圧
よりも低くないので、トランジスタ１４はター
ン・オンせず、従つて感知線２２上の電圧は＋
5Vに保たれる。従つて、感知増幅回路３２は、
感知線２２を放電させるようにセツトされない。
時間t₁₁において、トランジスタ１４がターン・
オフされる。

セル１０が書込まれ又は読取られている間、第
２ビツト線28上の電圧は＋5Vに保たれているこ
とに注目されたい。従つて、セル１０のトランジ
スタ１４をターン・オンさせるために、ワード線
２４に＋5Vが加えられても、セル１６のトラン
ジスタ２０はセル１０がアクセスされるときター
ン・オンされないので、セル１６はセル１０が読
取られる間何ら影響を受けない。セル１６の第２
記憶ノードSN２に記憶された電圧は、ビツト０
を記憶するときに、＋3.4Vであるか、又はビツト
１を記憶するときに、２倍のVDDから閾値電圧
V_Tを減じた値、即ち約＋7.4Vであるかのいずれ
かである。従つて、トランジスタ２０の制御ゲー
トに＋5Vが加えられたとき、第２記憶ノードSN
２における電圧は、トランジスタ２０の制御ゲー
ト電圧よりも閾値電圧1.6Vだけ低い値よりも低
くない。上記した読取動作ではビツト線２６，２
８側から加えられる電圧（制御データ）に基づい
ていずれかのセル１０又は１６が選択され、ま
た、書込み動作ではビツト線２６，２８側から加
えられる書込データに基づいた電圧（制御デー
タ）でセル１０，１６に所定のデータが書き込ま
れる。

セル１０中に情報を書込む間、感知線２２は
0Vと＋3Vとの間の電圧にセツトされており、こ
れはセル１６に影響を与え得る。セル１０及び１
６の好ましい動作は、次に第６図及び第７図に関
して詳述する如く、書込又は再書込の前に両方の
セルを読取ることである。

第６図は、第１図乃至第４図に示されたものと
同様な、本発明による２×２個のセルのアレイ
を、各セルにアクセスするための回路とともに示
している。このアレイは、第１セル１０、第２セ
ル１６、第３セル６６及び第４セル６８を含む。
第１セル１０は、トランジスタ１４、記憶キヤパ
シタ１２及び寄生キヤパシタ１２′を含み、記憶
ノードSN１がトランジスタ１４とキヤパシタ１
２及び１２′との間の共通点に配置されている。
第２セル１６は、トランジスタ２０、記憶キヤパ
シタ１８及び寄生キヤパシタ１８′を含み、記憶
ノードSN２がトランジスタ２とキヤパシタ１８
及び１８′との間の共通点に配置されている。第
３セル６６は、トランジスタ７０、記憶キヤパシ
タ７２及び寄生キヤパシタ７２′を含み、記憶ノ
ードSN３がトランジスタ７０とキヤパシタ７２
及び７２′との間の共通点に配置されている。第
４セル６８は、トランジスタ７４、記憶キヤパシ
タ７６及び寄生キヤパシタ７６′を含み、記憶ノ
ードSN４がトランジスタ７４とキヤパシタ７６
及び７６′との間の共通点に配置されている。

各セル１０，１６，６６及び６８は感知線２２
に接続されており、第１セル１０及び第３セル６
６は又第１ビツト線26に接続され、第２セル１６
及び第４セル６８は又第２ビツド線28に接続され
ている。第１ワード線２４は第１セル１０及び第
２セル１６の各々のトランジスタ１４及び２０の
制御電極に接続されており、第２ワード線２４′
は第３セル６６及び第４セル６８の各々のトラン
ジスタ７０及び７４の制御電極に接続されてい
る。ワード線２４及び２４′は又、ワード線パル
ス回路３０に接続されている。

第１ビツト線選択８０に接続されている第１ビ
ツト線選択トランジスタ７８は、第１ビツト線２
６を基準電位即ち接地電位に接続させ、第２ビツ
ト線選択線８４に接続されている第２ビツト線選
択トランジスタ８２は、第２ビツト線２８を基準
電位即ち接地電位に接続させる。第１書戻し線８
８に接続されている第１書戻しトランジスタ８６
は、第１ビツト線２６を差動感知増幅器即ちラツ
チ９２の第１感知ノード９０に接続させ、第２書
戻し線９６に接続されている第２書戻しトランジ
スタ９４は、第２ビツト線２８をラツチ９２の第
１感知ノード９０に接続させる。感知線２２は、
ラツチ９２の第２感知ノード９８に接続されてい
る。

感知増幅器即ちラツチ９２は又、１対の交又結
合されたトランジスタ１００及び１０２並びにラ
ツチ・セツト端子φsを含む。平衡トランジスタ
１０４がラツチ感知ノード９０及び９８の間に配
置されており、第１及び第２予備充電トランジス
タ１０６及び１０８が電源端子VDDと感知ノー
ド９０及び９８との間に各々接続されている。従
来の型の第１及び第２機能プル・アツプ回路１１
０及び１１２がラツチ感知ノード９０及び９８に
接続されている。知られている如く、所望なら
ば、それらの能動プル・アツプ回路は、第１ビツ
ト線２６及び第２ビツト線２８に直接接続されて
もよい。

ビツト線２６′及び２８′、感知線２２′、書戻
しトランジスタ８６′及び９４′並びに書戻し線８
８′及び９６′は、図示されていないが、ラツチ９
２に関して鏡像的に配置された、セル１０，１
６，６６及び６８と同様な、他のセルのアレイに
接続されている。

次に、第７図に示されているパルス、プログラ
ムを参照して、第６図に示されているメモリの動
作について説明する。そのアレイのセル１０に記
憶されている情報を読取るには、時間t₀において
示されている如く、感知線２２上の電圧が＋5V
に予備充電されて浮遊され、ワード線２４上及び
第１ビツト線選択線８０上の電圧が＋5Vに増加
されて、トランジスタ１４がターン・オンされ、
第１ビツト線２６が接地される。感知線２２にお
いてビツト１を表わす電圧の大きさと、ビツト０
を表わす電圧の大きさとの中間の大きさを有する
基準電圧V_Rが、一時的にラツチ感知ノード９０
に加えられる。電圧V_Rは、既知の方法で、感知
線２２に接続されていると同様に、感知線２２′
に接続された、図示されていない、ダミー・セル
において、簡便に発生さてもよい。第７図におい
て実線で示されている如く、感知線２２上の電圧
は、時間t₁において、基準電圧V_Rのレベルよりも
低い値に著しく降下して、セル１０にビツト０が
存在することが示される。時間t₁の後、ワード線
２４上の電圧が0Vに降下する。時間t₂において、
端子φ_sにおいける電圧を低下させて、感知線２２
上の電圧をトランジスタ１０２を経て0Vに放電
させることにより、ラツチ９２がセツトされる。
従つて、ラツト９２の感知ノード９８上の電圧は
略0Vであり、ラツチ感知ノード９０上の電圧は、
タイムリーに能動プル・アツプ回路１１０をター
ン・オンさせることにより略＋5Vである。第７
図において点線で示されている如く、ビツト１が
記憶ノードSN１に記憶されている場合には、感
知線２２上の電圧は、時間t₁において、基準電圧
V_Rよりも高い値に、極めて僅かしか降下しない。
従つて、ラツチ９２が時間t₂においてセツトされ
たとき、感知線２２上の電圧はラツチ感知ノード
９８とともに＋5Vに設定されており、感知ノー
ド９０は接地電位即ち0Vに低下している。

時間t₃において、セル１０のためのデータ又は
信号再書込動作が開始される。第１書基し線８８
上の電圧が＋5Vに増加されて、第１書戻しトラ
ンジスタ８６がターン・オンされ、ビツト線選択
トランジスタ７８がオフにされ、時間t₄におい
て、第１書戻し線８８上の電圧が、ラツチ感知ノ
ード９０から第１ビツト線２６に＋5Vを加える
ために、好ましくは既知のブート・ストラツプ技
術を用いることにより、＋8Vに増加される。第１
書戻しトランジスタ８６をターン・オフさせるこ
とにより、ビツト線２６上に＋5Vがトラツプさ
れる。

第１ビツト線２６に＋5Vが加えられた後、時
間t₅において示されている如く、感知線２２及び
２２′上の電圧を略＋2.5Vの大きさに平衡化する
ために、平衡トランジスタ１０４がターン・オン
される。

時間t₆において、第２セル１６に記憶されてい
る情報を読取る前に、感知線２２上に充分に＋
5Vを確保するために、予備充電トランジスタ１
０６及び１０８がターン・オンされる。感知線２
２が＋5Vにおいて浮遊され、時間t₇において、
第２ビツト線選択線８４上の電圧が＋5Vに増加
され、第２ビツト線２８が接地され、ワード線２
４上の電圧が＋5Vに増加されて、トランジスタ
２０がターン・オンされる。基準電圧V_Rが再び
一時的にラツチ感知ノード９０に加えられる。時
間t₈において、実線で示されている如く、感知線
２２上の電圧は、僅かだけ降下して、ラツチ感知
ノード９０に加えられた基準電圧V_Rよりも高い
値に保たれて、第２セル１６にビツト１が存在す
ることが示される。時間t₉において、端子φ_Sにお
ける電圧を低下させ、感知線２２上の電圧が略＋
5Vの高い値に保たれるようにすることによつて、
ラツチ９２がセツトされる。従つて、ラツチ９２
の感知ノード９８上の電圧は略＋5Vであり、ラ
ツチ感知ノード９０上の電圧は略0V即ち接地電
位である。第７図において点線で示されている如
く、記憶ノードSN２にビツト０が記憶されてい
る場合には、感知線２２上の電圧は基準電圧V_R
よりも低い値に降下される。従つて、時間t₉にお
いてラツチ９２がセツトされたとき、感知線２２
上の電圧はラツチ感知ノード９８とともに0Vに
設定されており、感知ノード９０は略＋5Vであ
る。

時間t₁₀において、第２セル１６のためのデー
タ又は信号再書込動作が開始される。第２書戻し
線９６上の電圧が＋5Vに増加されて、第２書戻
しトランジスタ９４がターン・オンされ、ビツト
線選択トランジスタ８２がオフにされ、時間t₁₁
において、第２書戻し線９６上の電圧が、ラツチ
感知ノード９０から第２ビツト線２８に接地電位
即ち0Vを加えるために、好ましくは既知のブー
ト・ストラツプ技術を用いることにより、＋8Vに
増加される。第２書戻し線９６上の電圧は、時間
t₁₁の後すぐに0Vに低下されてもよく、感知線２
２及び２２′上に略＋2.5Vを加えるために、平衡
トランジスタ１０４がターン・オンされる。

セル１０及び１６のためのデータ再書込動作
は、時間t₁₂と時間t₁₇との間に完了する。時間t₁₂
において、ワード線２４上の電圧が＋5Vに増加
され、第１ビツト線２６上の電圧は＋5Vであり、
第２ビツト線２８上の電圧は0Vである。時間t₁₃
において、感知線２２上の電圧を＋5Vに増加さ
せるために、予備充電トランジスタ１０６及び１
０８がターン・オンされる。感知線２２上の電圧
が＋2.5Vであり、第１セル１０のトランジスタ
１４の制御ゲート上及び第１ビツト線２６上の電
圧が＋5Vであるとき、記憶ノードSN１上の電圧
は3.4Vよりも幾分低い値に設定され、感知線２
２上の電圧が時間t₁₃において＋5Vに増加される
とき、記憶ノードSN１における電圧が＋3.4V、
即ちトランジスタ１４のゲート電極に加えられた
電圧よりも閾値電圧だけ低い値、に増加して、セ
ル１０中にビツト０が完全に再書込されることが
理解される。又、時間t₁₂において、感知線２２
上の電圧が＋2.5Vであり、第２セル１６のトラ
ンジスタ２０の制御ゲート上の電圧が＋5Vであ
り、第２ビツト線２８上の電圧が0Vであるとき
は、記憶ノードSN２の電圧は3.4Vよりも僅かに
低い値に設定され、感知線２２上の電圧が時間
t₁₃において＋5Vに増加されるとき、記憶ノード
SN２における電圧が＋3.4Vに増加することが理
解される。時間t₁₄において、ワード線２４上の
電圧が0Vに低下される。時間t₁₅において、第２
書戻し線９６上の電圧が＋5Vに増加されて、第
２書戻しトランジスタ９４がターン・オンされ、
時間t₁₆において、第２書戻し線９６上の電圧が、
ラツチ感知ノード９０から第２ビツト線２８に＋
5Vを加えるために、約＋8Vに増加される。第２
ビツト線２８上に＋5Vが加えられると、第２セ
ル１６の記憶ノードSN２における電圧が＋3.4V
から略7.4Vに増加して、第２セル１６中に情報
ビツト１が再書戻される。時間t₁₇において、第
２書戻し線９６上の電圧が0Vに低下され、第１
及び第２ビツト線が＋5Vに保たれ、第１セル１
０の記憶ノードSN１が＋3.4Vにされたとき、ビ
ツト０が記憶され、第２セル１６の記憶ノード
SN２が＋7.4Vにされたとき、ビツト１が記憶さ
れる。

第３セル６６及び第４セル６８は、第２ワード
線２４′が選択されそして第１ワード線２４が0V
の接地電位に保たれること以外は、第１及び第２
セルの場合と同様にしてアクセスされる。

上述の如く、アレイの１つのセルから情報を読
取るとき、該アレイの他のセルは何ら影響を受け
ない。しかしながら、１つのセル、例えばセル１
０中への書込動作の間に、もう１つのセル、例え
ば第３セル６６が影響を受けることがある。第１
セル１０中にビツト１を書込むとき、選択されて
いないワード線２４′上の電圧は0Vであり、ビツ
ト線２６上の電圧が0Vに低下される。第３セル
６６の記憶ノードSN３上の電圧は、ビツト０を
記憶するとき、3.4Vであるので、記憶ノードSN
３における電圧は、第１ビツト線２６上の電圧が
＋5Vから0Vに低下されるとき、−1.6Vに低下さ
れる。記憶ノードSN３上の電圧はトランジスタ
７０の制御ゲート上の電圧よりも通常の閾値電圧
V_T、即ち1.6Vだけ低い電圧よりも低くないが、
トランジスタ７０の制御ゲートにおける電圧が
0Vに低下しているので、トランジスタ７０の閾
値電圧は1.6Vの通常の閾値電圧よりも低下する
ことが知られている。従つて、記憶ノードSN３
は何らかの予防手段が設けられなければ、トラン
ジスタ７０を経て漏洩を生じる。第６図に示され
ている本発明の実施例においては、記憶ノード
SN３からの漏洩は、第３セル６６中に寄生キヤ
パシタ７２′を設けることによつて除かれる。記
憶キヤパシタ７２と寄生キヤパシタ７２′とは第
１ビツト線２６と大地との間に直列に配置されて
いるので、第１ビツト線２６上の電圧が＋5Vか
ら0Vに低下されたとき、その電圧降下の一部だ
けが記憶ノードSN３において生じる。従つて、
記憶ノードSN３における電圧が常にトランジス
タ７０を経て漏洩が生じることを防ぐために充分
な高さの電圧であるように、回路を設計すること
ができる。第２図乃至第４図に示されている如
く、N⁺型拡散領域３６及び５０の下に、領域４
７及び５９の如き、P⁺型領域を設けることによ
り、比較的高い値のキヤパシタンスを有する寄生
キヤパシタを形成することができる。

本発明により、１素子型のセルのセル密度を増
すために感知線及びワード線が２つ又はそれ以上
のメモリ・セルによつて共有される新規なメモリ
が実現されることに注目されたい。感知線の両側
にセルを配置することにより、交叉するワード線
の数を変えずに、セルの数が倍増される。従つ
て、所与の数のセルにつき、より短かい感知線に
よつて記憶キヤパシタと該感知線との間に改良さ
れた信号転送比が得られ、既知の１素子型セル・
アレイの場合の少くとも２倍である、感知増幅器
の間隔が得られ、これは、半導体基板の表面積が
小さいメモリ・セルを形成する場合に特に重要で
ある。例えば、２つのビツト線２６及び２８の代
わりに、別個に動作される４つのビツト線が用い
られた場合には、感知増幅器の間隔は既知の１素
子型セル・アレイの関隔の４倍になる。

又、本発明によるメモリ・アレイは、記憶キヤ
パシタの電圧がスタンバイ状態において約2.4V
を超えることができないので、従来の１素子型メ
モリ・アレイの場合よりも低い記憶キヤパシタの
電圧を生じることに注目されたい。従来の１素子
型メモリ・アレイにおいては、キヤパシタの基準
プレートは＋5Vであるが、ビツト０は0Vにおい
て記憶され、記憶キヤパシタにおいて5Vの電圧
差が生じる。記憶キヤパシタの電圧が上述の如く
低下されることにより、該キヤパシタにおいてよ
り薄い誘電体層を用いることができ、従つて所与
の領域により大きな記憶キヤパシタンスを与える
ことができる。更に、本発明は、本来的に、読取
動作中に、即ちビツト線上の電圧が＋5Vから接
地電位に変化されるとき、記憶キヤパシタにおい
て充分に5Vの放電を生ぜしめる。従来の１素子
型メモリにおいては、キヤパシタの放電は、ワー
ド線上の電圧の変化から閾値電圧を減じた値、即
ち約3.4Vに限定されている。従来の１素子型メ
モリは、記憶キヤパシタにおいて5Vの放電を生
ぜしめるためには、昇圧されたワード線回路を必
要とする。又、本発明のアレイは、既知の折込式
感知線及び多重感知増幅器の配置において用いら
れてもよい。

以上においては、２×２個のセルのアレイにつ
いて説明したが、本発明のメモリ・アレイは、
100個又はそれ以上のワード線及び100個又はそれ
以上の感知線を有する、何十万個ものセルを有し
得ることを理解されたい。

【図面の簡単な説明】

第１図は各々共通のワード線及び共通の感知線
に接続されている２つのセルを有する本発明によ
る回路の１実施例を示す図、第２図は半導体基板
に形成された第１図に示されている回路の平面
図、第３図は第２図の線３−３における断面図、
第４図は第２図の線４−４における断面図、第５
図は第１図乃至第４図に示されている回路の１つ
のセルを動作させるために用いられることができ
るパルス・プログラムを示す図、第６図は２×２
個のメモリ・セルのアレイを示している本発明に
よる回路を示す図、第７図は第６図に示されてい
る本発明の回路を動作させるために用いられるこ
とができるパルス・プログラムを示す図である。 １０，１６，６６，６８……第１、第２、第
３、第４セル、１２，１８，７２，７６……第
１、第２、第４記憶キヤパシタ、１２′，１８′，
７２′，７６′……第１、第２、第３、第４寄生キ
ヤパシタ、１４，２０，７０，７４……第１、第
２、第３、第４スイツチング素子（電界効果トラ
ンジスタ）、２２……感知線、２４，２４′……第
１、第２ワード線、２６，２８……第１、第２ビ
ツト線（プレート線）、３０……ワード線パルス
回路、３２……感知増幅及び電圧バイアス回路、
３４……データ及び電圧バイアス回路、３６，５
０……第１、第２記憶キヤパシタの他方のプレー
ト（N⁺型拡散領域）、３８……半導体基板、４０
……第１記憶キヤパシタの一方のプレート（第１
ビツト線の一部分）、４２，５４……薄い誘電体
層、４４，５６……絶縁層、４６，５８……ゲー
ト電極（ワード線の一部分）、４７，５９……P⁺
型拡散領域、４８，６０……薄いゲート絶縁層、
４９……絶縁層又は表面安定化層、５２……第２
記憶キヤパシタの一方のプレート（第２ビツト線
の一部分）、６２……厚い絶縁層即ち埋設酸化物、
６４……分離領域（絶縁層又は表面安定化層）、
７８，８２……第１、第２ビツト線選択トランジ
スタ、８０，８４……第１、第２ビツト線選択
線、８６，９４……第１、第２書戻しトランジス
タ、８８，９６……第１、第２書戻し線、９０，
９８……第１、第２ラツチ感知ノード、９２……
差動感知増幅器即ちラツチ、１００及び１０２…
…１対の交叉結合されたトランジスタ、１０４…
…平衡トランジスタ、１０６，１０８……第１、
第２予備充電トランジスタ、１１０，１１２……
第１、第２能動プル・アツプ回路、VDD……電
源端子、φ_S……ラツチ・セツト端子、SN１，SN
２，SN３，SN４……第１、第２、第３、第４記
憶ノード。

Claims (1)

1. 【特許請求の範囲】 １ 独立してデータ信号を保持する少なくとも第
   １と第２のデータ記憶セルを有し、それぞれのデ
   ータ記憶セルはデータ感知ネードと基準ネードと
   の間で記憶容量に直列接続した制御電極反応型の
   スイツチング手段を有する読取／書込メモリ・ア
   レイにおいて、 第１と第２のデータ記憶セルの制御電極は共通
   のワード線に電気的に接続され、第１と第２のデ
   ータ記憶セルのデータ感知ノードは共通の感知線
   に電気的に接続され、第１と第２のデータ記憶セ
   ルの基準ノードは制御データを発生する第１と第
   ２の制御手段にそれぞれ電気的に接続されている
   ことを特徴とする読取／書込メモリ・アレイ。 ２ 前記データ記憶セルのそれぞれは、制御電極
   を有するスイツチグ手段と、該スイツチング手段
   に接続された記憶キヤパシタとを備える特許請求
   の範囲第１項の読取／書込メモリ・アレイ。 ３ 前記スイツチング手段は前記感知線と前記記
   憶キヤパシタとの間にあり、その制御電極はワー
   ド線に接続されている特許請求の範囲第１項の読
   取／書込メモリ・アレイ。