JPH0263278B2 - - Google Patents
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- JPH0263278B2 JPH0263278B2 JP57112609A JP11260982A JPH0263278B2 JP H0263278 B2 JPH0263278 B2 JP H0263278B2 JP 57112609 A JP57112609 A JP 57112609A JP 11260982 A JP11260982 A JP 11260982A JP H0263278 B2 JPH0263278 B2 JP H0263278B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/92—Conductor layers on different levels connected in parallel, e.g. to reduce resistance
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、更に詳細にい
えば、好ましくは例えばキヤパシタのように連続
した状態を取りうる形式の記憶媒体にデータを記
憶するための回路に関する。
えば、好ましくは例えばキヤパシタのように連続
した状態を取りうる形式の記憶媒体にデータを記
憶するための回路に関する。
１つの記憶キヤパシタと１つのFETスイツチ
で構成されたメモリ・セルを有する高密度ダイナ
ミツク・メモリは知られているが、一層高密度な
メモリを与えるために、電荷結合方式を使用し、
１つのメモリ・セルに記憶する電荷レベルを増や
すようにしたメモリが提案されている。この種の
電荷結合デバイス・メモリは米国特許第4139910
号に示されている。
で構成されたメモリ・セルを有する高密度ダイナ
ミツク・メモリは知られているが、一層高密度な
メモリを与えるために、電荷結合方式を使用し、
１つのメモリ・セルに記憶する電荷レベルを増や
すようにしたメモリが提案されている。この種の
電荷結合デバイス・メモリは米国特許第4139910
号に示されている。
本発明の目的は、ダミー・セルを必要とするこ
となく直接読取ることができる正確で高密度なダ
イナミツク・メモリを提供することである。
となく直接読取ることができる正確で高密度なダ
イナミツク・メモリを提供することである。
他の目的は性能を犠牲にすることなく非常に小
さな記憶キヤパシタを用いるダイナミツク・メモ
リを提供することである。
さな記憶キヤパシタを用いるダイナミツク・メモ
リを提供することである。
本発明によれば、電荷充満／あふれ技術即ち記
憶ノードの下の電位井戸を電荷で充満させ所定レ
ベルを越えた過剰電荷を拡散領域へあふれさせる
技術を用いた１デバイス・ランダム・アクセス・
メモリ・セルが提供される。電位井戸は任意の時
間に１ビツト又は２ビツト以上の情報を記憶でき
る。記憶電極に印加される電圧インクレメント値
に従つて、記憶電極の下の電位井戸に所定のアナ
ログ電荷パケツトが記憶される。情報の読取りは
チヤネル領域をオンにするようにワード線へ電圧
を印加し次に記憶電極の電圧をステツプ状に下げ
ることによつて行われる。記憶電極の下の電位井
戸からあふれた電荷パケツトの電荷はセンス線に
接続されたセンス回路によつて検出される。電位
井戸に情報を再書込みする場合は記憶電極に元の
電圧インクレメントが印加されるとともにセンス
線がアース電位にされ、従つて拡散領域は電位井
戸に対する電荷源として働く。
憶ノードの下の電位井戸を電荷で充満させ所定レ
ベルを越えた過剰電荷を拡散領域へあふれさせる
技術を用いた１デバイス・ランダム・アクセス・
メモリ・セルが提供される。電位井戸は任意の時
間に１ビツト又は２ビツト以上の情報を記憶でき
る。記憶電極に印加される電圧インクレメント値
に従つて、記憶電極の下の電位井戸に所定のアナ
ログ電荷パケツトが記憶される。情報の読取りは
チヤネル領域をオンにするようにワード線へ電圧
を印加し次に記憶電極の電圧をステツプ状に下げ
ることによつて行われる。記憶電極の下の電位井
戸からあふれた電荷パケツトの電荷はセンス線に
接続されたセンス回路によつて検出される。電位
井戸に情報を再書込みする場合は記憶電極に元の
電圧インクレメントが印加されるとともにセンス
線がアース電位にされ、従つて拡散領域は電位井
戸に対する電荷源として働く。
次に図面を参照して本発明の実施例について説
明する。第１図は本発明のメモリ・セルの断面構
造を示している。Ｐ型基板１０に２つのＮ＋拡散
領域１２，１４が設けられ、それらの間にチヤネ
ル領域１６が定められている。基板１０の表面に
は例えば二酸化シリコンのような薄い絶縁層１８
が設けられ、拡散領域１４上の絶縁層１８の上に
は記憶電極２０が設けられて、拡散領域１４と共
に記憶キヤパシタ２２を形成している。チヤネル
領域１６上の絶縁層１８の上には制御電極２４が
設けられる。センス線SLは拡散領域１２に接続
され、ワード線WLは制御電極２４に接続され、
ビツト線BLは記憶電極２０へ接続される。
明する。第１図は本発明のメモリ・セルの断面構
造を示している。Ｐ型基板１０に２つのＮ＋拡散
領域１２，１４が設けられ、それらの間にチヤネ
ル領域１６が定められている。基板１０の表面に
は例えば二酸化シリコンのような薄い絶縁層１８
が設けられ、拡散領域１４上の絶縁層１８の上に
は記憶電極２０が設けられて、拡散領域１４と共
に記憶キヤパシタ２２を形成している。チヤネル
領域１６上の絶縁層１８の上には制御電極２４が
設けられる。センス線SLは拡散領域１２に接続
され、ワード線WLは制御電極２４に接続され、
ビツト線BLは記憶電極２０へ接続される。
第１図では拡散領域１２，１４及びチヤネル領
域１６の下側に電位井戸が例示されており、下方
の井戸レベルは高電圧VH、上方の井戸レベルは
低電圧又はアース電圧Ｇの表示で示されている。
矢印２８は拡散領域１４の下の電位井戸が電荷源
である拡散領域１２からチヤネル領域１６を通つ
て供給される電荷で充満されていることを示して
いる。拡散領域１４の下の電位井戸を電荷この場
合は電子で満たす場合、ビツト線BLは正電圧VX
例えば＋3V、センス線SLはアース電位、ワード
線WLは高い正電圧VHにされる。
域１６の下側に電位井戸が例示されており、下方
の井戸レベルは高電圧VH、上方の井戸レベルは
低電圧又はアース電圧Ｇの表示で示されている。
矢印２８は拡散領域１４の下の電位井戸が電荷源
である拡散領域１２からチヤネル領域１６を通つ
て供給される電荷で充満されていることを示して
いる。拡散領域１４の下の電位井戸を電荷この場
合は電子で満たす場合、ビツト線BLは正電圧VX
例えば＋3V、センス線SLはアース電位、ワード
線WLは高い正電圧VHにされる。
拡散領域１４の下の電位井戸に即ち記憶キヤパ
シタ２２に所定のパケツト即ち所定レベルの電荷
を記憶する場合は、拡散領域１２の電圧は正電圧
たとえばVHに上げられ、拡散領域１４の下の電
位井戸の電荷のうち制御電極２４の下に与えられ
る電荷障壁を越える電荷を第２図の矢印３０のよ
うに拡散領域１２の下の電位井戸にあふれさせ
る。記憶キヤパシタ２２へのこの電荷パケツトの
記憶は例えば２進１の記憶を示す。
シタ２２に所定のパケツト即ち所定レベルの電荷
を記憶する場合は、拡散領域１２の電圧は正電圧
たとえばVHに上げられ、拡散領域１４の下の電
位井戸の電荷のうち制御電極２４の下に与えられ
る電荷障壁を越える電荷を第２図の矢印３０のよ
うに拡散領域１２の下の電位井戸にあふれさせ
る。記憶キヤパシタ２２へのこの電荷パケツトの
記憶は例えば２進１の記憶を示す。
情報の読取りの際はセンス・アンプ（図示せ
ず）に接続されたセンス線SLは適当な電圧例え
ばVHに浮動され、記憶電極２０の電圧は1/2VXに
減じられ、制御電極２４には電圧VHが印加され
る。従つて拡散領域１４の下の電位井戸の電荷パ
ケツトの1/2が拡散領域１２の下の電位井戸にあ
ふれる。電荷パケツトＱの1/2が第３図の矢印３
２により示されるように拡散領域１２の下の電位
井戸にあふれると、センス線SLの電圧が減少し、
２進１が記憶キヤパシタ２２に記憶されていたこ
とを示す。
ず）に接続されたセンス線SLは適当な電圧例え
ばVHに浮動され、記憶電極２０の電圧は1/2VXに
減じられ、制御電極２４には電圧VHが印加され
る。従つて拡散領域１４の下の電位井戸の電荷パ
ケツトの1/2が拡散領域１２の下の電位井戸にあ
ふれる。電荷パケツトＱの1/2が第３図の矢印３
２により示されるように拡散領域１２の下の電位
井戸にあふれると、センス線SLの電圧が減少し、
２進１が記憶キヤパシタ２２に記憶されていたこ
とを示す。
２進０の情報は書込み期間に記憶電極２０の電
圧をゼロＶ即ちアース電位に減じることによつて
セルに記憶される。この場合は読取り期間に記憶
電極２０の電圧が1/2VXに減じられても、拡散領
域１２の下の電位井戸へ電荷があふれない。
圧をゼロＶ即ちアース電位に減じることによつて
セルに記憶される。この場合は読取り期間に記憶
電極２０の電圧が1/2VXに減じられても、拡散領
域１２の下の電位井戸へ電荷があふれない。
第４図は第１図〜第３図に例示したメモリ・セ
ルのアレイを含むメモリを示している。セルＣ
１，Ｃ２の制御電極２４はワード線WL１に接続
され、セルＣ３，Ｃ４の制御電極２４はワード線
WL２に接続されている。ワード線WL１，WL
２は普通の形式のものでよいワード・デコーダ／
ドライバ回路３４に接続されている。セルＣ１，
Ｃ３の拡散領域１２はセンス線SL１に接続され、
セルＣ２，Ｃ４の拡散領域１２はセンスSL２に
接続されている。センス線SL１はセンス・アン
プSA１に接続され、センス線SL２はセンス・ア
ンプSA２に接続されている。セルＣ１，Ｃ３の
記憶電極２０はビツト線BL１に接続され、セル
Ｃ２，Ｃ４の記憶電極２０はビツト線BL２に接
続される。ビツト線BL１，BL２は夫々ビツト線
制御回路３６，３８に接続されている。端子４０
の電圧VH及びアース電位はセンス・アンプSA
１，SA２及びビツト線制御回路３６，３８に接
続される。データ入力端子４２及びデータ出力端
子４８はＩ／Ｏ制御回路４４及びビツト・デコー
ダ／制御回路４６を介してセンス・アンプSA１，
SA２及びビツト線制御回路３６，３８に接続さ
れると共に、波形整形回路５０を介してビツト線
制御回路３６，３８に接続される。出力電圧をス
テツプ状に変える波形整形回路或は電圧発生器に
ついては例えば米国特許第3955101号を参照され
たい。
ルのアレイを含むメモリを示している。セルＣ
１，Ｃ２の制御電極２４はワード線WL１に接続
され、セルＣ３，Ｃ４の制御電極２４はワード線
WL２に接続されている。ワード線WL１，WL
２は普通の形式のものでよいワード・デコーダ／
ドライバ回路３４に接続されている。セルＣ１，
Ｃ３の拡散領域１２はセンス線SL１に接続され、
セルＣ２，Ｃ４の拡散領域１２はセンスSL２に
接続されている。センス線SL１はセンス・アン
プSA１に接続され、センス線SL２はセンス・ア
ンプSA２に接続されている。セルＣ１，Ｃ３の
記憶電極２０はビツト線BL１に接続され、セル
Ｃ２，Ｃ４の記憶電極２０はビツト線BL２に接
続される。ビツト線BL１，BL２は夫々ビツト線
制御回路３６，３８に接続されている。端子４０
の電圧VH及びアース電位はセンス・アンプSA
１，SA２及びビツト線制御回路３６，３８に接
続される。データ入力端子４２及びデータ出力端
子４８はＩ／Ｏ制御回路４４及びビツト・デコー
ダ／制御回路４６を介してセンス・アンプSA１，
SA２及びビツト線制御回路３６，３８に接続さ
れると共に、波形整形回路５０を介してビツト線
制御回路３６，３８に接続される。出力電圧をス
テツプ状に変える波形整形回路或は電圧発生器に
ついては例えば米国特許第3955101号を参照され
たい。
第５図を参照しながら第４図のメモリの動作を
説明する。第５図の時間ｔ０の前ではメモリは待
機状態にあり、ワード線WL１，WL２及びセン
ス線SL１，SL２の電圧はゼロ電位、ビツト線
BL１，BL２及び線５２の電圧は高電位VHにあ
る。
説明する。第５図の時間ｔ０の前ではメモリは待
機状態にあり、ワード線WL１，WL２及びセン
ス線SL１，SL２の電圧はゼロ電位、ビツト線
BL１，BL２及び線５２の電圧は高電位VHにあ
る。
例えばセルＣ１に情報を書込むときは、センス
線・アンプSA１及びビツト線制御回路３６を選
択するようにデータ入力端子４２及びＩ／Ｏ制御
回路４４を介してビツト・デコーダ／制御回路４
６へデコードパルスが印加される。またワード・
デコーダ／ドライバ回路３４によつてワード線
WL１が選択される。時間ｔ０でワード線WL１
の電圧がVHに上げられ、ビツト線BL１の電圧は
第１の中間値他V1、例えば1.5Vに下げられる。
この状態では、拡散領域１２から拡散領域１４の
下の電位井戸へ電荷が流れ始める。時間ｔ１のと
き、記憶されるべきデータがデータ入力端子４
２，Ｉ／Ｏ制御回路４４及びビツト・デコーダ／
制御回路４６を介してビツト線制御回路３６へ与
えられる。もし２進１がセルＣ１に記憶されるべ
きであれば、線５２の第２の中間値電圧Ｖ２、例
えば＋3Vの電圧が、ビツト線制御回路３６を介
してビツト線BL１に与えられ、拡散領域１４の
下の電位井戸を深くする。もしセルＣ１に２進０
が記憶されるべきであれば、線５２のステツプ状
電圧Ｖ２はビツト線制御回路３６を通ることがで
きず、ビツト線BL１は破線のようにアース電位
にされて拡散領域１４の下の電位井戸を小さくす
る又はこれをなくす。電圧Ｖ２によつて作られる
比較的深い電位井戸は大きな電荷パケツトＱを含
んで、２進１の記憶を表わし、アース電位にされ
た場合は２進０の記憶を示す。時間ｔ２でセンス
線SL１の電圧がVHに上げられ、制御電極２４の
下につくられる電荷障壁を越える過剰の電荷を拡
散領域１２の下の電位井戸にあふれさせる。この
ようにして、２進１を表わす場合は拡散領域１４
の下に非常に正確な電荷パケツトＱが記憶され、
２進０の場合は電荷パケツトが記憶されないか又
は小さな電荷パケツトが記憶される。
線・アンプSA１及びビツト線制御回路３６を選
択するようにデータ入力端子４２及びＩ／Ｏ制御
回路４４を介してビツト・デコーダ／制御回路４
６へデコードパルスが印加される。またワード・
デコーダ／ドライバ回路３４によつてワード線
WL１が選択される。時間ｔ０でワード線WL１
の電圧がVHに上げられ、ビツト線BL１の電圧は
第１の中間値他V1、例えば1.5Vに下げられる。
この状態では、拡散領域１２から拡散領域１４の
下の電位井戸へ電荷が流れ始める。時間ｔ１のと
き、記憶されるべきデータがデータ入力端子４
２，Ｉ／Ｏ制御回路４４及びビツト・デコーダ／
制御回路４６を介してビツト線制御回路３６へ与
えられる。もし２進１がセルＣ１に記憶されるべ
きであれば、線５２の第２の中間値電圧Ｖ２、例
えば＋3Vの電圧が、ビツト線制御回路３６を介
してビツト線BL１に与えられ、拡散領域１４の
下の電位井戸を深くする。もしセルＣ１に２進０
が記憶されるべきであれば、線５２のステツプ状
電圧Ｖ２はビツト線制御回路３６を通ることがで
きず、ビツト線BL１は破線のようにアース電位
にされて拡散領域１４の下の電位井戸を小さくす
る又はこれをなくす。電圧Ｖ２によつて作られる
比較的深い電位井戸は大きな電荷パケツトＱを含
んで、２進１の記憶を表わし、アース電位にされ
た場合は２進０の記憶を示す。時間ｔ２でセンス
線SL１の電圧がVHに上げられ、制御電極２４の
下につくられる電荷障壁を越える過剰の電荷を拡
散領域１２の下の電位井戸にあふれさせる。この
ようにして、２進１を表わす場合は拡散領域１４
の下に非常に正確な電荷パケツトＱが記憶され、
２進０の場合は電荷パケツトが記憶されないか又
は小さな電荷パケツトが記憶される。
時間ｔ３でメモリは待機状態即ち記憶状態にお
かれる。このときビツト線BL１の電圧は、BL２
のような他のビツト線によつて同じワード線上の
他のセルについて書込み又は読取りが行なわれる
ときビツト線BL１のデータが乱されるのを防ぐ
ためVHに上げられる。待機状態ではワード線WL
１及びセンス線SL１はアース電位に戻される。
かれる。このときビツト線BL１の電圧は、BL２
のような他のビツト線によつて同じワード線上の
他のセルについて書込み又は読取りが行なわれる
ときビツト線BL１のデータが乱されるのを防ぐ
ためVHに上げられる。待機状態ではワード線WL
１及びセンス線SL１はアース電位に戻される。
セルＣ１を読取る場合はセンス線SL１の電圧
が時間ｔ４においてVHに上げられ、センス線SL
１は電気的に浮動した状態におかれる。時間ｔ５
でワード線WL１の電圧はVHに上げられ、ビツト
線BL１の電圧は電圧Ｖ１に下げられる。電圧Ｖ
１は２進１記憶の場合の電圧Ｖ２と２進０記憶の
場合のアース電位とのほぼ中間の大きさであるか
ら、２進１が記憶されていれば電荷パケツトＱの
１／２の電荷が拡散領域１２の下の電位井戸にあふ
れ、時間ｔ５とｔ６の間に示されるようにセンス
線SL１の正電圧が減少する。２進０が記憶され
ていれば拡散領域１２の下の電位井戸への電荷の
あふれは起らず、従つてセンス線SL１の電圧は
VHのままである。
が時間ｔ４においてVHに上げられ、センス線SL
１は電気的に浮動した状態におかれる。時間ｔ５
でワード線WL１の電圧はVHに上げられ、ビツト
線BL１の電圧は電圧Ｖ１に下げられる。電圧Ｖ
１は２進１記憶の場合の電圧Ｖ２と２進０記憶の
場合のアース電位とのほぼ中間の大きさであるか
ら、２進１が記憶されていれば電荷パケツトＱの
１／２の電荷が拡散領域１２の下の電位井戸にあふ
れ、時間ｔ５とｔ６の間に示されるようにセンス
線SL１の正電圧が減少する。２進０が記憶され
ていれば拡散領域１２の下の電位井戸への電荷の
あふれは起らず、従つてセンス線SL１の電圧は
VHのままである。
時間ｔ６とｔ９の間の時間に、セルＣ１はセン
ス・アツプSA１の制御の下に再書込みされる。
センス・アツプSA１がセルＣ１の２進１を感知
すると、センス・アツプSA１は線５２のステツ
プ状電圧Ｖ２がビツト線制御回路３６を通る事が
できる様に制御し、反対に２進０を感知した時は
ビツト制御回路３６によりビツト線BL１をアー
ス電位にする。明らかな様に、再書込みは時間ｔ
１〜ｔ３の書込みと同様であり、時間ｔ２〜ｔ３
で行なわれたあふれ操作は時間ｔ８〜ｔ９で行な
われる。
ス・アツプSA１の制御の下に再書込みされる。
センス・アツプSA１がセルＣ１の２進１を感知
すると、センス・アツプSA１は線５２のステツ
プ状電圧Ｖ２がビツト線制御回路３６を通る事が
できる様に制御し、反対に２進０を感知した時は
ビツト制御回路３６によりビツト線BL１をアー
ス電位にする。明らかな様に、再書込みは時間ｔ
１〜ｔ３の書込みと同様であり、時間ｔ２〜ｔ３
で行なわれたあふれ操作は時間ｔ８〜ｔ９で行な
われる。
第４図の他のセルについても、関連するセンス
線、ビツト線、ワード線を選択することにより同
様にアクセスできる。
線、ビツト線、ワード線を選択することにより同
様にアクセスできる。
本発明のメモリの場合は、たとえ電荷パケツト
Ｑがセル毎に変わろうとも、記憶キヤパシタ２２
の寸法に関係なく夫々の特定のセルに電荷パケツ
トＱを正確に記憶し且つ正確にあふれさせること
ができるから、２進１及び２進０の区別をするた
めの基準電荷を与えるダミー・セルを必要とする
ことなく、時間ｔ５〜ｔ６の期間に各セルをセン
ス・アツプによつて直接読取ることができる。
Ｑがセル毎に変わろうとも、記憶キヤパシタ２２
の寸法に関係なく夫々の特定のセルに電荷パケツ
トＱを正確に記憶し且つ正確にあふれさせること
ができるから、２進１及び２進０の区別をするた
めの基準電荷を与えるダミー・セルを必要とする
ことなく、時間ｔ５〜ｔ６の期間に各セルをセン
ス・アツプによつて直接読取ることができる。
第６図は１つのセルに任意の時間に２ビツトの
情報を記憶できるようにしたメモリ・セルを例示
している。電位井戸２６′には種々のレベルの電
荷パケツトが記憶される。例えば電荷パケツトが
ない場合は“00”の２ビツトの記憶を表わし、１
つの電荷パケツトＱは“01”を表わし、２つの電
荷パケツト２Ｑは“10”を表わし、３つの電荷パ
ケツト３Ｑは“11”を表わす。
情報を記憶できるようにしたメモリ・セルを例示
している。電位井戸２６′には種々のレベルの電
荷パケツトが記憶される。例えば電荷パケツトが
ない場合は“00”の２ビツトの記憶を表わし、１
つの電荷パケツトＱは“01”を表わし、２つの電
荷パケツト２Ｑは“10”を表わし、３つの電荷パ
ケツト３Ｑは“11”を表わす。
第７図は第４図のメモリ構成を用いてメモリ・
セルに２ビツト情報を記憶するためのパルス波形
を示している。波形整形回路５０はステツプ状に
漸減する電圧を線５２に発生する。この電圧はｔ
０〜ｔ５の期間に例えば8.5Vの電圧VHからアー
ス電位までステツプ状に減少し、またｔ６〜ｔ１
５の間に変形様式で漸減する。時間ｔ０の前では
メモリ待機状態にあり、ワード線WL１，WL２
及びセンス線SL１，SL２の電圧はゼロ即ちアー
ス電位、ビツト線BL１，BL２及び線５２は高電
位VHにある。
セルに２ビツト情報を記憶するためのパルス波形
を示している。波形整形回路５０はステツプ状に
漸減する電圧を線５２に発生する。この電圧はｔ
０〜ｔ５の期間に例えば8.5Vの電圧VHからアー
ス電位までステツプ状に減少し、またｔ６〜ｔ１
５の間に変形様式で漸減する。時間ｔ０の前では
メモリ待機状態にあり、ワード線WL１，WL２
及びセンス線SL１，SL２の電圧はゼロ即ちアー
ス電位、ビツト線BL１，BL２及び線５２は高電
位VHにある。
セルＣ１に２進情報“10”を書込む場合は、デ
ータ入力端子４２、Ｉ／Ｏ制御回路４４を介して
ビツト・デコーダ／制御回路４６に適当なデコー
ド・パルスが印加され、センス・アツプSA１及
びビツト線制御回路BL１を選択する。ワード・
デコーダ／ドライバ回路３４はワード線WL１を
選択する。時間ｔ０でワード線WL１の電圧がVH
に上げられ、拡散領域１４の下の電位井戸へ電荷
が流れることができるようにする。時間ｔ１でセ
ンス線SL１の電圧がVHに上げられ、ビツト線BL
１の電圧はV11に下げられる。これにより領域１
４の下の電位井戸が浅くなり、過剰の電荷が拡散
領域１２の下の電位井戸へあふれる。時間ｔ２で
ビツト線BL１の電圧V10へ更に減少し、拡散領
域１４の下の電位井戸の電荷を１電荷パケツトＱ
だけ領域１２の下の電位井戸へあふれさせる。こ
の時点で、ビツト線制御回路３６に印加された
“10”信号は、線５２のステツプ状電圧がビツト
線制御回路３６を通らないように制御すると共に
ビツト線BL１に電圧VHを与える。この電圧VHに
より拡散領域１４の下に深い電位井戸がつくら
れ、ワード線WL１に沿つた他のセルのアクセス
時に記憶電荷が乱されないようにする。ｔ５〜ｔ
６の待機期間に線WL１，SL１はゼロＶになる。
ータ入力端子４２、Ｉ／Ｏ制御回路４４を介して
ビツト・デコーダ／制御回路４６に適当なデコー
ド・パルスが印加され、センス・アツプSA１及
びビツト線制御回路BL１を選択する。ワード・
デコーダ／ドライバ回路３４はワード線WL１を
選択する。時間ｔ０でワード線WL１の電圧がVH
に上げられ、拡散領域１４の下の電位井戸へ電荷
が流れることができるようにする。時間ｔ１でセ
ンス線SL１の電圧がVHに上げられ、ビツト線BL
１の電圧はV11に下げられる。これにより領域１
４の下の電位井戸が浅くなり、過剰の電荷が拡散
領域１２の下の電位井戸へあふれる。時間ｔ２で
ビツト線BL１の電圧V10へ更に減少し、拡散領
域１４の下の電位井戸の電荷を１電荷パケツトＱ
だけ領域１２の下の電位井戸へあふれさせる。こ
の時点で、ビツト線制御回路３６に印加された
“10”信号は、線５２のステツプ状電圧がビツト
線制御回路３６を通らないように制御すると共に
ビツト線BL１に電圧VHを与える。この電圧VHに
より拡散領域１４の下に深い電位井戸がつくら
れ、ワード線WL１に沿つた他のセルのアクセス
時に記憶電荷が乱されないようにする。ｔ５〜ｔ
６の待機期間に線WL１，SL１はゼロＶになる。
セルＣ１から“10”の情報を読取るときは、時
間ｔ６でセンス線SL１の電圧がVHに上げられ、
SL１は電気的に浮動される。時間ｔ７でビツト
線BL１の電圧はV11とV10の中間の大きさの電圧
VAに下げられる。電圧VAは拡散領域１４の下の
電位井戸に電荷を記憶した時の電圧V10よりも大
きいから、領域１４から領域１２へ電荷はあふれ
ない。時間ｔ８でビツト線BL１の電圧はV11に
上げられる。時間ｔ９でビツト線BL１の電圧は
電圧V10とV01の中間の電圧VBに下げられる。VB
は情報“10”記憶時の電圧V10よりも小さいか
ら、電荷パケツトの半分即ち1/2Ｑの電荷が領域
１４の電位井戸から領域１２の電位井戸へあふれ
て、時間ｔ９〜ｔ１０のようにセンス線SL１の
電圧を減少させ、セルＣ１に情報“10”が記憶さ
れていたことを示す。時間ｔ１０の前にセンス線
SL１は領域１４の下の電位井戸に電荷を与える
ためにアース電位にされ、時間ｔ１０でビツト線
BL１の電圧はV10に上げられてセルＣ１に情報
を再書込みする。過剰の電荷は時間ｔ１１の前に
あふれ出される。時間ｔ１１では、線５２の電圧
はセンス・アンプSA１の制御により、ビツト線
制御回路３６を介してビツト線BL１へ行くこと
ができず、ビツト線BL１はセンス線SL１がVHに
戻つた後にVHにされる。
間ｔ６でセンス線SL１の電圧がVHに上げられ、
SL１は電気的に浮動される。時間ｔ７でビツト
線BL１の電圧はV11とV10の中間の大きさの電圧
VAに下げられる。電圧VAは拡散領域１４の下の
電位井戸に電荷を記憶した時の電圧V10よりも大
きいから、領域１４から領域１２へ電荷はあふれ
ない。時間ｔ８でビツト線BL１の電圧はV11に
上げられる。時間ｔ９でビツト線BL１の電圧は
電圧V10とV01の中間の電圧VBに下げられる。VB
は情報“10”記憶時の電圧V10よりも小さいか
ら、電荷パケツトの半分即ち1/2Ｑの電荷が領域
１４の電位井戸から領域１２の電位井戸へあふれ
て、時間ｔ９〜ｔ１０のようにセンス線SL１の
電圧を減少させ、セルＣ１に情報“10”が記憶さ
れていたことを示す。時間ｔ１０の前にセンス線
SL１は領域１４の下の電位井戸に電荷を与える
ためにアース電位にされ、時間ｔ１０でビツト線
BL１の電圧はV10に上げられてセルＣ１に情報
を再書込みする。過剰の電荷は時間ｔ１１の前に
あふれ出される。時間ｔ１１では、線５２の電圧
はセンス・アンプSA１の制御により、ビツト線
制御回路３６を介してビツト線BL１へ行くこと
ができず、ビツト線BL１はセンス線SL１がVHに
戻つた後にVHにされる。
情報“10”はビツト線BL１へ電圧レベルVBを
印加することによつて検出されるだけでなく、ア
クセス・サイクルの読取り部分の期間に時間の関
数としても読取ることができることに注目された
い。
印加することによつて検出されるだけでなく、ア
クセス・サイクルの読取り部分の期間に時間の関
数としても読取ることができることに注目された
い。
セルＣ２に“01”の情報を書込む場合は、同様
にしてワード線WL２、センス線SL２、ビツト線
BL２に電圧が供給されるが、この場合は拡散領
域１４の下の電位井戸に１つの電荷パケツトＱを
記憶しなければならないから、ビツト線BL２の
電圧は時間ｔ４で上昇する。
にしてワード線WL２、センス線SL２、ビツト線
BL２に電圧が供給されるが、この場合は拡散領
域１４の下の電位井戸に１つの電荷パケツトＱを
記憶しなければならないから、ビツト線BL２の
電圧は時間ｔ４で上昇する。
セルＣ２から“01”を読取る場合は、ビツト線
BL２の電圧が電圧V01とV00の中間の電圧VCまで
下がつたときに拡散領域１４の下の電位井戸から
電荷があふれ、“01”のための電荷はｔ１２〜ｔ
１３の期間に再書込みされる。
BL２の電圧が電圧V01とV00の中間の電圧VCまで
下がつたときに拡散領域１４の下の電位井戸から
電荷があふれ、“01”のための電荷はｔ１２〜ｔ
１３の期間に再書込みされる。
もし希望するならば、セルＣ１，Ｃ２への書込
み及び読取りを同時に行なうことができる。ま
た、拡散領域１４を除去して、反転層記憶技術を
用いることもできる。記憶キヤパシタ２２に４つ
以上の電荷パケツトを記憶することにより、３ビ
ツト以上の情報を１つのセルに記憶することもで
きる。
み及び読取りを同時に行なうことができる。ま
た、拡散領域１４を除去して、反転層記憶技術を
用いることもできる。記憶キヤパシタ２２に４つ
以上の電荷パケツトを記憶することにより、３ビ
ツト以上の情報を１つのセルに記憶することもで
きる。
第１図、第２図及び第３図は異なる動作状態に
ある本発明の電荷記憶メモリ・セルの断面図、第
４図は第１図〜第３図の形式のメモリ・セルを用
いたメモリ・システムを示す図、第５図は第４図
のメモリ・システムを動作させるのに用いられる
パルス波形図、第６図は複数ビツトの電荷を記憶
する、第１図〜第３図のメモリ・セルと同様の本
発明のメモリ・セルの断面図、及び第７図は複数
ビツトの電荷を記憶する場合に第４図のメモリ・
システムを動作させるのに用いられるパルス波形
図である。 １２，１４……拡散領域、２０……記憶電極、
２２……記憶キヤパシタ、２４……ゲート電極、
２６，２６′……電位井戸、WL……ワード線、
BL……ビツト線、SL……センス線、SA……セ
ンス・アンプ。
ある本発明の電荷記憶メモリ・セルの断面図、第
４図は第１図〜第３図の形式のメモリ・セルを用
いたメモリ・システムを示す図、第５図は第４図
のメモリ・システムを動作させるのに用いられる
パルス波形図、第６図は複数ビツトの電荷を記憶
する、第１図〜第３図のメモリ・セルと同様の本
発明のメモリ・セルの断面図、及び第７図は複数
ビツトの電荷を記憶する場合に第４図のメモリ・
システムを動作させるのに用いられるパルス波形
図である。 １２，１４……拡散領域、２０……記憶電極、
２２……記憶キヤパシタ、２４……ゲート電極、
２６，２６′……電位井戸、WL……ワード線、
BL……ビツト線、SL……センス線、SA……セ
ンス・アンプ。
Claims (1)
- 【特許請求の範囲】 １ 拡散領域を有する半導体基板と、 前記拡散領域に接続されたセンス線と、 電極を有し前記電極に与えられる電圧に応答し
て前記基板に電位井戸を発生する記憶手段と、 前記電極に印加されたとき少なくとも一方の電
圧が電位井戸を形成するように選ばれた互いに異
なる第１及び第２の電圧のうち、前記記憶手段に
第１のデータ値を記憶するときは前記第１の電圧
を前記電極に印加し、前記記憶手段に第２のデー
タ値を記憶するときは前記第２の電圧を前記電極
へ印加するための手段と、 前記電位井戸に電荷を満たすための、前記拡散
領域を含む手段と、 前記第１及び第２の電圧の中間の大きさを有す
る第３の電圧を前記電極へ印加するための手段を
含む、前記電位井戸の電荷を前記センス線へ転送
するための手段と、 前記センス線の電荷を検出するための手段とを
有する、ダイナミツク・メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/301,563 US4459609A (en) | 1981-09-14 | 1981-09-14 | Charge-stabilized memory |
| US301563 | 1981-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848295A JPS5848295A (ja) | 1983-03-22 |
| JPH0263278B2 true JPH0263278B2 (ja) | 1990-12-27 |
Family
ID=23163927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112609A Granted JPS5848295A (ja) | 1981-09-14 | 1982-07-01 | ダイナミツク・メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4459609A (ja) |
| EP (1) | EP0074480B1 (ja) |
| JP (1) | JPS5848295A (ja) |
| DE (1) | DE3279355D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013398A (ja) * | 1983-07-04 | 1985-01-23 | Hitachi Ltd | 半導体多値記憶装置 |
| EP0148488B1 (en) * | 1983-12-23 | 1992-03-18 | Hitachi, Ltd. | Semiconductor memory having multiple level storage structure |
| JPH0743959B2 (ja) * | 1984-02-06 | 1995-05-15 | 株式会社日立製作所 | 誤り訂正機能付半導体メモリ |
| US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
| US6353554B1 (en) | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641591A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
| US3720922A (en) * | 1971-03-17 | 1973-03-13 | Rca Corp | Charge coupled memory |
| BE789528A (fr) * | 1971-10-01 | 1973-01-15 | Ibm | Dispositif de detection de charges emmagasinees |
| US3955101A (en) * | 1974-07-29 | 1976-05-04 | Fairchild Camera And Instrument Coporation | Dynamic reference voltage generator |
| US4240092A (en) * | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
| US4040017A (en) * | 1976-03-31 | 1977-08-02 | International Business Machines Corporation | Injected charge capacitor memory |
| US4139910A (en) * | 1976-12-06 | 1979-02-13 | International Business Machines Corporation | Charge coupled device memory with method of doubled storage capacity and independent of process parameters and temperature |
| US4230954A (en) * | 1978-12-29 | 1980-10-28 | International Business Machines Corporation | Permanent or semipermanent charge transfer storage systems |
| US4300210A (en) * | 1979-12-27 | 1981-11-10 | International Business Machines Corp. | Calibrated sensing system |
-
1981
- 1981-09-14 US US06/301,563 patent/US4459609A/en not_active Expired - Lifetime
-
1982
- 1982-07-01 JP JP57112609A patent/JPS5848295A/ja active Granted
- 1982-07-23 EP EP82106649A patent/EP0074480B1/en not_active Expired
- 1982-07-23 DE DE8282106649T patent/DE3279355D1/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641591A (en) * | 1979-09-11 | 1981-04-18 | Nec Corp | Semiconductor memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4459609A (en) | 1984-07-10 |
| JPS5848295A (ja) | 1983-03-22 |
| EP0074480B1 (en) | 1989-01-11 |
| DE3279355D1 (en) | 1989-02-16 |
| EP0074480A3 (en) | 1986-02-05 |
| EP0074480A2 (en) | 1983-03-23 |
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