JPS6013398A - 半導体多値記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は半導体集積回路記憶装置に係シ、特に同じ素
子数に対して記憶容量を増大でき、かつ低消費電力とい
う特徴を有する新たな記憶装置に関するものである。

〔発明の背景〕

これまで、高集積度を有する半導体記憶装置は電荷蓄積
型ダイナミック半導体メモリ（ＤＲ，ＡＭ　）や電荷移
送型半導体メモリ（ＣＯＤメモリ）に代表されるように
、半導体表面のポテンシャル井戸中の電荷の有無を、デ
ィジタル信号のＩＩＩ　Ｎ　Ｏ”に対応させて記憶する
ものであった。

ところが、この様な方法では、例えばＤＲＡＭの場合、
単位記憶素子当り２進１桁（１ビツト）の情報しか扱え
ず、記憶容量に制限があった。

殊に、こうした電荷蓄積型の記憶装置においては、電荷
蓄積部に必然的に形成される半導体接合部から電荷が漏
洩するために、情報蓄積が有限時間に限られ、為にその
時間範囲内のある時間周期で蓄積情報を更新する機構（
再書き込み−リフレッシュ）が本質的に必要とされた。

ＣＯＤメモリでは、蓄積電荷を移送電極を用いて周回さ
せる構造となっておシ、再書き込み（リフレッシュ）を
行うためには、周回配置されたＣＣＤ移送電甑ルニプに
沿って蓄積電荷を移送し、ある時間周期毎に、ＣＯＤル
ープ内の所定の個所に設けられた入出力部で電荷の読み
出し・瞥き込みを行う必要があったっしかしながら、全
情報をリフレッシュするために必要な電荷移送を行うた
めの移送電極の充放電には多大の電力を必要とし、低消
費電力のメモリを供することは困難であった。

〔発明の目的〕

本発明の目的は、上記困難を解消し、低消費電力と大記
憶容量？同時に実現する半導体多値メモリを提供するこ
とにある。

又、本発明の目的は、多値メモリのアドレス方式？Ｘ系
、Ｙ系からのアドレス信号の交点によって決定される、
Ｘ−Ｙアドレス方式とすることにある。さらに本発明に
於ては従来にない全く新しい概念を導入することによシ
極めて高集積な多値記憶メモリを実現する。

〔発明の概要〕

１ずはじめに、本発明の骨子となる電荷蓄積型半導体記
憶素子を出いた多レベル電荷の読み出し、蓄積の原理に
ついて説明する。

第１図に示したのは第１の原理による単位記憶素子の断
面構造である。以下、便宜上、後述する原理に基づく記
憶装置をワード線駆動方式と称することにする。ここで
は、蓄積電荷として電子を考えるが、正孔の場合にも半
導体の導電形を逆転し、素子を駆動する電圧を反転する
ことＫよシ、この原理が全く同様に適用できる。

図中１０はｎ型半導体層、１１はその上に形成したゲー
ト絶縁膜（酸化膜等）、１２および１３はゲート絶縁膜
上に形成された電極、１４．１５は前記電極に対して自
己整合的にイオン注入などの方法により形成した高濃度
のｎ型半導体層であシ、１３が絶縁ゲート型電界効果ト
ランジスタ（ＭＯＳ　−ＰＥＴ　）のゲートに、１４．
１５がそれぞれドレイン、ソースに相当する。また電極
１２に正電正金印加することによシ、ゲート絶縁膜１１
にはさんで半導体表面に誘起される反転層とｎ型半導体
層１５とが電気的に結合し、電極１２との間に容量を形
成し、該反転層中への電子の蓄積を可能としている。こ
の半導体記憶素子？二次元配列からなる記憶装置の巾で
用いる場合に（９） は、ＭＯＳ−ＰＥＴのゲート１３が行アドレス選択線（
ワード線）２に、ドレイン１４が列アドレス選択線（ビ
ット線）３に接続されてマトリクスを形成し、電極１２
には全記憶素子（メモリ・セル）に共通して正の直流電
圧が印加される。

第２図は、第１図に示したメモリ・セルの半導体表面に
沿った電子に対するポテンシャルを示している。第２図
（ａ）は電荷の蓄積時のポテンシャルであシ、蓄積電荷
２１はＭＯＳ−ＦＥＴ下のポテンシャル障壁２２によシ
データ線と、またその他の領域とは分離領域のポテンシ
ャル障壁をもって隔てられている７多レベル電荷の読み
出しに際しては第３図（ａ）に示すようにワード線２に
低電圧から高電圧に遁移する階段波電圧φＷを印加する
。

同図中３０が第２図（ａ）に、３１が第２図（ｂ）に、
３２が第２図（Ｃ）に対応している。φｗｆｆｉ正方向
に増加していくと、ＭＯＳ−ＦＥＴゲート下ポテンシャ
ルが第２図中２２→２４→２６と低下し、蓄積部のポテ
ンシャルを下回ったときに蓄積部からデータ線への電荷
２７の流出が生じるっ第３図（ｂ）（１０） は電荷の流出によって生じるデータ線電位Ｖ　Ｉ）の低
下の様子を示しているっ このように多レベルを有する電荷状態は、ワード縁下ポ
テンシャル全漸減していったときの蓄積部のポテンシャ
ルとの高低の関係が反転するタイミングをデータ線電位
の変化として検出することにより判別することができる
。

次に多レベル電荷の蓄積（善き込み）の原理について説
明する。第４図に示したのが多レベル電荷蓄積時の記憶
累子表面のポテンシャル概念図、第５図は蓄積ケ行う際
のワード線およびピット線電位の時間変化？示している
。第４図（ａ）〜（ｄ）は第５図５０〜５３に示される
電位状態に対応している。蓄積に先立ってワード線電位
φｗ？、ワード縁下ポテンシャルが最も低くなるように
、データ線電位ＶＤ？蓄積部が電荷で充填されるよう最
も低い電位レベルに設定しておく。その後ワード線に第
５図（ａ）に示されるような階段波電圧全印加する。そ
して、ワード縁下ポテンシャルが最終的に蓄積したい電
荷量に対応するポテンシャルと一致（１１）　− したタイミングで、データ線電位を５４から５５へと上
昇させ、第４図（Ｃ）のようにデータ線から電荷を引抜
く。第４図（ｄ）が最終的な電荷蓄積状態であるっ 次に第２の原理によるメモリ・セルにおける多レベル電
荷の読み出し、蓄積の原理について説明するう以下、こ
れを便宜上、前述したワード線駆動方式と区別してプレ
ート駆動方式と称することにする。

第６図に示したのは該メモリ・セルの断面構造図である
。前述したワード線駆動方式と構造的にほとんど変わシ
はない。ただ、電荷蓄積部を形成する電極６２が先の場
合とは墨って各行単位に独立し、ワード線１３と平行配
置されている。

第７図および第８図が本方式に基づいて多レベル電荷７
刺別する原理を示している。ワード線５には電荷保持時
に蓄積部の電荷のデータ線への漏洩を防ぐために、ワー
ド縁下ポテンシャルを十分高くするような低い電圧８０
が印加されている。

また読み出し時には選択行に対して保持時よシも（１２
） 高い電圧８１を印加し蓄積部からあふれ出す電荷をデー
タ線にのみ流出させうるようにワード縁下ポテンシャル
を下げている。この選択状態において、ワード線と平行
配置された第２の行アドレス線（プレートノロ２の電位
φＰＬヲ第８図（ｂ）のように階段状に衝板すると、半
導体表面のポテンシャル井戸の深さが電位に対応して浅
くなり、表面ポテンシャルが上昇するっこの様子を第７
図（ｂ）〜（ｄ）に示す。そして先に設定されたワード
縁下ポテンシャル？上回ったときに第７図（ｄ）に示す
ようなデータ線への電荷流出が生ずる。こうしてワード
線駆動方式のときと同様にデータ線電位変化のタイミン
グ（第８図（Ｃ）の８６→８７への変化）を知ることに
よシ多レベル電荷状態を判別することができる。

同様に、このプレート駆動方式における多レベル電荷の
蓄積（瞥き込み）の原理について述べるっ第９図は蓄積
動作に際するメモリ・セルの半導体表面に沿ったポテン
シャル？、第１０図は蓄積動作を行うときのメモリ・セ
ルの各部電位波形であ（１３） る、蓄積に先立ってデータ線のポテンシャルＶＤは選択
状態のワード縁下ポテンシャルφ７よシも少し低くなる
ように設定しておく。プレートには低電圧側から高電圧
側へと変化する階段波電圧φＰＬ金印加する。こうする
ことにょシブレート下のポテンシャル井戸を徐々に深く
する。第１０図（ｂ）　１０４の電位全プレートに印加
したとき、第９図（ｂ）に示すようにポテンシャル井戸
が生ずるが電荷は注入されることはない。書き込みのと
きには、データ線に第１０図（Ｃ）に示すように階段波
電圧φＰＬが一定値１０５？保っている期間内に負方向
のパルス１０８を印加する。このときの電荷の注入の様
子を第９図（Ｃ）に示す。同じ期間内にドレイン電圧を
１０７の値まで戻すことにょシヮード縁下ポテンシャル
障壁と、プレート下ポテンシャル井戸の深さで規定され
る電荷量をポテンシャル井戸中に蓄積させることができ
る（第９図（ｄ））。

〔発明の実施例〕 以下に、本発明の３つの実施例？説明する。

〔実施例１〕 （１４） 第１１図に示すのはワード線駆動方式によるメモリ・セ
ルを単位情報蓄積素子として多値記憶装置を構成した例
である。同図中ｎチャネルＭＯ８−ＦＥＴ１１５と電荷
蓄積部１１６にてメモリ・セルを構成している。１１１
は行アドレス選択回路でありｍ数個の行の中からただ１
つの行を選択するためのものである。ワード線１１７ケ
選択するには、それにつながる行アドレス選択トランジ
スタ１０９を導通状態とするために、そのトランジスタ
のゲートに行アドレス選択回路から所定の電圧を印加す
る。この例で示すようなｎチャネルＭＯＳトランジスタ
の場合、ゲートには電源電圧ＶＣＣもしくはそれ以上の
電圧を印加する。１１３は階段波電圧発生回路でアシ、
その出力はトランジスタ１０９’ｉ通してワード線１１
７に接続される。階段波電圧発生回路１１３は主クロッ
ク・パルスφによシ駆動される。

一方データ線１１８の一端には電圧検出型高感度増幅器
１２０が接続される。この増幅器はデータ線電位の微小
な変動を電圧再生のような手法を（１５） 用いて増幅する前置増幅器と、それゲさらに装置内部の
ディジタル論理信号レベルまで増幅し、次段に位置する
ｎチャネルＭＯ８−ＦＥＴからなる一時記憶回路列ヲ駆
動する主増幅器とから構成されている。この例ではデー
タ線に信号が検出されたタイミングで出力線１３３が電
源電位ＶＣＣから接地電位ｖＳｓに遷移する。トランジ
スタ１２１〜１２８の８つのトランジスタは、一時記憶
装置を構成している。トランジスタ２つで１つの電荷状
態の記憶を行う。したがって、この例では４つの多レベ
ル状態（２ビツト）の判別読み出しが可能である。一時
記憶装置には、１つのレベルに対して２本ずつの信号線
（計８本）が先の増幅器出力線と交叉配置されている。

１２９〜１３２の４本は読み出し信号線で読み出し時に
、１３４〜１３７の４本は魯き込み信号線で蓄積時にそ
れぞれ動作する。読み出し信号線は読み出し信号発生回
路１１４に接続されている。本例では読み出し信号発生
回路としてシフト・レジスタを用いて、主クロック・パ
ルス中の制御の下に階段波電圧と同期（１６） して１２９〜１３２の順に時系列的に電源電位ｙｃ＋４
−出力する。増幅器出力線１３３’ＴｈあらかじめＶＣ
Ｃに設定し、データ線に電荷が流出したタイミングで１
３３が接地電位ｙｓｓに遷移すると、そのときの読み出
し信号線１２９，１３０，１３１゜１３２の論理情報は
トランジスタ１２２，１２４゜１２６．１２８のゲート
端子の電位として一時的に記憶される。こうして、各デ
ータ線にメモリ・セルから出力された各々異なる多レベ
ル電荷情報は１回の読み出し動作を完了したときに各デ
ータ線につながる一時記憶回路配列に記憶されたディジ
タル論理情報として一時的に保持される。

これらの読み出し動作に対応した各部電位波形を第１２
図に示す。同図（ａ）は主クロック・パルスφ、（ｂ）
はワード線電位φ、％（Ｃ）はデータ線電位、（ｄ）は
増幅器出力線電位、（ｅ）〜Φ〕は４本の読み出し信号
線電位、（ｉ）〜（イ）は一時記憶装置のトランジスタ
１２２，１２４，１２６，１２８の各ゲート部の電位ケ
示している。この例ではトランジスタ１２４のゲートに
ｖＣＣからトランジスタ１２４の（１７） ゲートしきい直電圧の分だけ降下した電位２１７が一時
的に保持され、トランジスタ１２４を導通状態にしてい
る。

この例で示した４レベル電荷の読み出しに対応するメモ
リセル断面に沿ったポテンシャル図を第１４図に示す。

ワード線電圧（φ、）２０１゜２０２．２０３，２０４
に対応するワード線上ポテンシャルが４０１，４０２，
４０３，４０４で示される。φ８が４０１から４０２に
遷移したときには電荷蓄積部のポテンシャルが４１１よ
シモ高いポテンシャルのときに電荷流出が生じ、増幅５
１２０が動作し、トランジスタ１２２のゲートにＶＣＣ
からトランジスタ１２１のしきい値電圧分降下した電圧
が蓄積される。同様にφ８の２０２→２０３，２０３→
２０４の遷移に伴い、それぞれ４１１と４１２の間、４
１２と４１３の間のポテンシャル範囲に電荷苛積部のポ
テンシャルが位置するときに電荷流出が生じ、先と同様
に各々トランジスタ１２４，１２６のゲートにＶＣＣか
らしきい値電圧分だけ降下した電位が蓄積される。蓄（
１８） 覆部のポテンシャルが４１３以下のときには最後１で電
荷流出が生じない。そのときには電圧パルス２１２と同
期してトランジスタ１２８のゲー　トにＶＣＣからしき
い値電圧分だけ降下した電位を蓄積すべく増幅器出力線
１３３の電位を降下させる。

以上の動作？行うことにより蓄積部のポテンシャルが第
１４図中４２０，４２１，４２２，４２３の４つの範囲
のうち、どこに位置するかが、メモリセル・アレー外の
一時記憶回路の情報として移されろう、これら４つのレ
ベルをそれぞれディジタル２進信号（１，１＞、（１，
Ｏ）、（ｏ、１）。

（０，０）に対応させることができる。

次に電荷蓄積時（書き込み時）の動作について説明する
。筐ずライン１６２にリセットパルスφ８が印加され、
ＭＯＳ−ＦＥＴ１４０を介して、各データ線１１８がＶ
ＳＳ（接地電位）に遷移させる。そして、信号発生器１
５１が主クロック・パルスφに同期して動作する。本例
では筈き込み信号発生器としてシフト・レジスタ？用い
ておシ、階段波電圧φ、に同期して、１３４から１３７
に（１９） 順次、時系列的に電源電位ｙｃｃ２発生する。一方、一
時記憶出力線１３８はＶＣＣがゲートに一時保持された
トランジスタ１２４をとおして書き込み信号線１３６に
接続されている。したがって一時記憶出力線１３８には
、訂き込み信号線１３６がｙｃｃになったときにはじめ
てＶＣＣが出力される。

すなわち、一時記憶装置に保持された４レベル電圧に対
応する論理情報と何き込み信号線の４レベルの論理情報
と全比較し、それらが一致したときにのみ一時記憶出力
線１３８が論理高レベルに遷移し、バッファ１３９をと
おして善き込みトランジスタ１４１を導通させ、データ
線１１８の電位を上昇させる（’ｙＣＣに遷移）。こう
することによシ先の総括説明で述べたごとく４レベルの
ワード線上ポテンシャルに対応した電荷が、電荷蓄積部
に残され、善き込みが完了する。

このように、電荷蓄積型半導体記憶装置では必須である
ところの再付き込み動作リフレッシュも本例によって容
易に成し得るものであることが示された。

（２０） 筈き込み動作時の各部電位波形を第１３図に示す。同図
（ａ）は主クロツクパルスφ、（ｂ）はワード線電位φ
Ｒ，（Ｃ）〜（ｆ）は書き込み信号線１３４〜１３７の
各電位、（ｇ）は一時記憶出力線の電位、（りはデータ
線電位の各波形？示している。

装置外部に読み出し情報を出力させるには、さらに列選
択回路１１２を付加することによシ行う。

トランジスタ１４２は列選択回路によシ選択され一時記
憶出力線１３８と共通データ線１４３が接続される。し
たがって、再書き込み動作時に、一時記憶出力線１３８
がｙｃｃに遷移する際、共通データ線１４３も同時にｙ
ｃｃに遷移する（第１３図（ｈ））。第１５図に示すよ
うにインターフェース回路１４４内に４レベル論理情報
とディジタル２進信号の変換回路（エンコーダ）ＥＮＣ
が設けられている。このエンコーダＥＮＣによシ共通デ
ータ線１４３の高レベル遷移に同期して書き込み信号線
１３４〜１３７に現われている４レベル論理情報ケ２ビ
ツトの２進信号として入・出力端子１４５および１４６
に出力する。

（２１） 次に記憶情報の書き換えについて説明する。筈き換えは
列アドレス選択回路１１２で選択された列に対してのみ
行われる。書き換えに際しては、読み出し動作に入る前
に一時記憶回路全不活性にしておく必要がある。そのた
めに、ここではライト・エネーブル信号φゆにより、選
択列に対する増幅器出力線１３３をトランジスタ１４９
をとおしてｙｓｓに遷移させる。したがって読み出した
情　報は一時記憶装置には保持されない。

端子１４５，１４６によシ外部から入力される盤き換え
情報に対応するディジタル２進信号は、１４４内に設け
られた変換器（デコーダ）ＤＥＣ全通してデコードされ
、それらは４本のデコーダ出力信号線１６３〜１６６の
１本をＶＣＣ，他をＶＳＳにする。一方、４本の書き込
み信号線１３４〜１３７には前述したりフレッシュ・サ
イクルにおける再害き込み動作と同様の過程？経て１５
１から時系列的にＶＣＣが出力され、その信号と先のデ
コーダ出力信号とが比較され、一致したタイミングで共
通データ線１４３＝ｉ■ｓｓからＶＣＣに遷移（２２） させる（第１５図参照）。この信号はトランジスタ１４
２をとおして一時記憶装置出力線１３８に伝達され、害
き込みトランジスタ１４１？起動する。以上の動作によ
り装置外部から入力された２ピツトのディジタル信号が
、１つの行アドレス線と１つの列アドレス線の交点に位
置するメモリ・セルに、４レベルの電圧状態として雷き
込み可能であることが示された。

〔実施例２〕 第１６図に示すのはプレート駆動方式によるメモリーセ
ルを単位情報蓄積素子として多値記憶装置？構成した例
である。同図中ｎチャネルＭＯ８−ＦＥＴ　１１５とＭ
Ｏ８Ｏ８荷電荷蓄積部１７５らメモリ・セルを構成して
いる。メモリセルのＭＯＳ−ＦＥＴのゲートには第１の
行アドレス選択線（ワード線）１７３が、ＭＯ８Ｏ８荷
電荷蓄積部１７５極（プレート）には第２の行アドレス
選択線１７４が接続されている。互いに平行配置された
第１と第２の行アドレス選択線はそれぞれ行アドレス選
択トランジスタ１７１と１７２ケとお（２３） してワード線電位印加線φＷ□１７０と階段波出力線φ
、１１９に接続されている。行アドレス選択トランジス
タ１７１と１７２は行アドレス選択回路１１１によって
同時に選択される。その他の構成は轡き込み回路を除い
て前述した〔実施例１〕と同じである。

読み出し動作時における各部電位波形？第１７（２）に
示す。φＷ’Ｒ、φ０によシデータ線上に電荷が流出す
る過程については、先の〔発明の概要〕の項で詳細に説
明した。また、それ以外の読み出し動作過程は１一実施
例１〕と変るところがないので省略する。

書き込み動作時における各部電位波形全第１８図に示す
。待き込み時には、一時記憶出力線１３８によって、パ
ルス発生器１７６（第１６図中）を駆動し、第１８図（
ｊ）に示すような電位変化をデータ線に起さしめる。そ
の他の動作については〔実施例１〕と同じであるので、
ここではその説明を省略する。

〔発明の効果〕

（２４） 以上説明したように、本発明では半導体多値メモリの構
成’ｅＸ−Ｙアドレス形式とすることによ少消費電力が
小さく、ランダムにメモリセルの選択をすることも可能
な大容量メモリを提供する。

さらに本発明では、ワード線あるいはプレートに階段波
電圧を加え、信号電荷の出るタイミングを検出して読出
す、あるいは入力信号に応じたタイミングでメモリセル
へ譬込むという従来にはない全く新規な概念？導入する
ことによシ、極めて高密度の大容量メモリを効率良く実
現することができるものであり、これに伴ない大形から
小形までの電子計算機の分野で長い間型まれていた半導
体ファイルメモリなどケ実現するものである。

【図面の簡単な説明】

第１図と第６図は本発明の詳細な説明するためのメモリ
セル断面図、第２図から第５図および第７図から第１０
図は本発明の詳細な説明する模式図、第１１図、第１５
図および第１６図は本発明の実施例を示す回線図、第１
２図、第１３（２）、第１４図、第１７図、第１８図は
、実施例の動作を（２５） 説明するパルス図である。 １１１・・・行アドレス選択回路、１１０・・・トラン
ジスタ１容量からなるメモリ・セル配列、１１３・・・
階段波電圧発生回路、１２０・・・電荷検出型高感度増
幅器、１１４・・・読み出し信号発生回路、１１２・・
・列アドレス選択回路、１５１・・・善き込み信号発生
回路、ＥＯＲ・・・排他論理和回路（ＦＯＲゲートＸ（
２６） 第　１　図 第　３　図 ２ 第　４−　図 １ Ｙ　５　図 Ｓθ 〕イ１　乙　し≧〕 ｙ　′１　口 ｊｆＩ／θ　図 ／ρ７ 第　１（閤 Ｉ）ｌ 〒　１２　図 ２／ｚ α） 第　１３　図 第　１４　図 χ　１５　図 ”ｆｒ　ｔ７　口 第　１８　図

Claims (1)

1. 【特許請求の範囲】 １、複数個の行アドレス線（ワード線）と、それと交叉
   して平行配置された複数個の列アドレス線（データ線）
   と、その各交点に位置するメモリセルと、各セルに対す
   る筈き込み機構、読み出し機構とを少なくとも備えたＸ
   −Ｙアドレス方式の半導体記憶装置において、各メモリ
   が同時に少なくとも３値以上の情報を記憶保持すること
   を特徴とする半導体多値記憶装置。 ２．１つの行アドレス線によシ選択された複数個のメモ
   リセルに少くとも３値以上の電圧を時系列的に印加し、
   該メモリセルが接続された複数個の列アドレス線に各々
   付加された読み出し機構によシ、該メモリセルに蓄積さ
   れた少なくとも３値以上の記憶情報を複数メモリセル単
   位で同時に読み出すことを特徴とする特許請求の範囲第
   １項記載の半導体多値記憶装置。 ３、各列アドレス線に読み出し機構と書き込み機構とを
   それぞれ具備し、１つの行アドレス線によシ選択された
   複数個のメモリセルに読み出し時と昏き込み時のそれぞ
   れに対して、少くとも３値以上の電圧を時系列的に印加
   し、該メモリセルに蓄積された少なくとも３値以上の記
   憶情報の読み出しと、該メモリセルへの少なくとも３値
   以上の記憶情報の書き込みとを、それぞれ複数メモリセ
   ル単位で同時に行うことを特徴とする特許請求の範囲第
   １項記載の半導体多値記憶装置っ ４、　メモリセルとして、金属−絶縁体一半導体（ＭＩ
   Ｄ）構造あるいは半導体接合からなる一つの電荷蓄積部
   と、ゲートが行アドレス線に、ソース、ドレインが電荷
   蓄積部と列アドレス線にそれぞれ接続された一つのＭＩ
   Ｓ型電界効果トランジスタとから構成されたＩＴ、−Ｉ
   Ｃメモリセルを用い、電荷蓄積部に蓄えられた少くとも
   ３値以上の電荷状態を情報に対応させ選択された１つの
   行アドレス線に低電圧から高電圧、もしくはその逆の少
   くとも３値以上の電位状態を有して遷移する階段波電圧
   を印加し、読み出し機構としては、メモリセルから各列
   アドレス線に電荷が流出するタイミングを検出するタイ
   ミング検出器？用いること全特徴とする特許請求の範囲
   第３項記載の半導体多値記憶装置。 ５、特許請求の範囲第４項記載の半導体装置において、
   巧き込み機構として各データ線の電位全低電圧から高電
   圧もしくはその逆に遷移させるリセット・トランジスタ
   と、タイミング発生器とを用い、選択行アドレス線に読
   み出し時とは逆方向、すなわち高電圧から低電圧もしく
   はその逆の低電圧から高電圧に向って少なくとも３値以
   上の電位状態を有して遷移する階段波電圧を印加し、さ
   らにその電位が書き込み情報と対応したタイミングで上
   記リセット・トランジスタを動作させ、列アドレス線の
   電位を変化させることにより、複数のメモリセルに同時
   に少なくとも３値以上の多レベル電荷？書き込む事を特
   徴とする半導体多値記憶装置。 ６、特許請求の範囲第４項記載の半導体装置において、
   タイミング検出器として、各列アドレス線の少なくとも
   一端に一時記憶装置を設け、列アドレス線に電荷が流出
   しまたタイミングで起動し、先の階段波電圧と同期して
   発生するディジタル２進信号ちるいけ、そのデコード信
   号を記憶することにより多値情報の読み出し金行うこと
   を特徴とする半導体多値記憶装置。 ７、特許請求の範囲第６項記載の半導体装置において、
   タイミング発生器として、信号比較器を用い、各データ
   線に対応した一時記憶装置の記憶情報と、」き込み時の
   階段波電圧と同期して発生するディジタル２進信号ある
   いはそのデコード信号とを比較し、一致したところでリ
   セット・トランジスタを１駆動することにより多値情報
   のＶき込みを行うことを特徴とする半導体多値記憶装置
   。 ８、複数個の行アドレス選択線とそれと交叉して配され
   た複数個の列アドレス線と、その各交点に位置する、１
   つのＭＩＳＷ電荷蓄積部と１つのＭＩＳ−ＦＥＴとから
   なる電荷蓄積型半導体記憶素子とからなり、ＭＩＳ−Ｆ
   ＥＴのゲートが第１の行アドレス選択線に、ソース、ド
   レインがそれぞれ電荷蓄積部の１端と列アドレス線に、
   電荷蓄積部の他の一端が第１の行アドレス選択線と平行
   配置された第２の行アドレス選択線に接続された半導体
   装置において読み出し機構と書き込み機構とを備え、第
   １の行アドレス線には行の選択、非選択に対応した２値
   の電圧全印加し、選択された第１の行アドレス線と対を
   成す第２の行アドレス線に高電圧から低電圧もしくはそ
   の逆の少くとも３つ以上の電位状態を有して遷移する階
   段波電圧を印加し、各記憶素子の電荷蓄積部から各列ア
   ドレス線に電荷が流出してくるタイミングを検出するタ
   イミング検出器を読み出し機構とし、電荷蓄積部に蓄え
   られた少くとも３つ以上の多レベル電荷状態を読み出す
   ことを特徴とする特許請求の範囲第２項記載の半導体多
   値記憶装置。 ９、特許請求の範囲第８項記載の半導体装置において、
   選択された第１の行アドレス線択線に電荷の転送を可能
   とする所定の電圧を印加すると同時に、その第１の行ア
   ドレス線と対をなす第２の行アドレス線に、読み出し時
   とは逆方向の低電圧から高電圧もしくはその逆の高電圧
   から低電圧に向かって少なくとも３つ以上の電位状態を
   有して遷移する階段波電圧を印加し、その電位が書き込
   み情報と対応・したタイミングで、列アドレス線に電圧
   パルス金印加して列アドレス線から電荷蓄積部への電荷
   注入を行う機構全書き込み機構として有し、任意の単位
   記憶素子の電荷蓄積部に少なくとも３つ以上の多レベル
   電荷の蓄積および読み出しを行うことを特徴とする半導
   体多値記憶装置。