KR850001612A - 반도체 다치(多値) 기억장치 - Google Patents

반도체 다치(多値) 기억장치 Download PDF

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Abstract

내용 없음

Description

반도체 다치(多値)기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 워드선 구동 방식에 의한 메모리 셀의 단면도. 제2도A, 제2도B, 제2도C는 워드선 구동방식 메모리셀의 호출 동작시에 있어서의 반도체 층표면에 따라 흐르는 전자에 대한 포텐셜(potential)을 도시한 개념도. 제3도는 워드선 구동방식 메모리 셀의 호출시의 워드선 전압, 비트선 전압의 변화를 도시한 도면.

Claims (11)

  1. 다수개의 행 어드레스 선(워드선)과, 그것과 교차해서 평행 배치된 다수개의 열 어드레스 선(비트선)과, 그 교차점에 위치하는 메모리 셀과, 각 셀에 대한 기억기구, 호출 기구와를 구비한 X-Y어드레스 방식의 반도체기억장치에 있어서, 각 메모리 셀이 적어도 3치 이상의 전하 축적 상태를 기억 정보로서 유지하는 것을 특징으로 하는 반도체 기억장치.
  2. 1개의 행 어드레스 선에 의해 선택된 다수개의 메모리셀에 적어도 3치 이상의 전압을 시계열적으로 인가하고 해당 메모리 센이 접속된 다수개의 열 어드레스 선에 각각 부가된 호출 기구에 의해, 해당 메모리 셀에 축적된 적어도 3치 이상의 기억 정보를 다수 메모리 셀 단위로 동시에 호출하는 것을 특징으로 하는 특허청구의범위 제1항 기재의 반도체 다치 기억장치.
  3. 각 열 어드레스 선에 호출기구와 기억 기구와를 각각 구비하고, 1개의 행 어드레스 선에 의해 선택된 다수개의 메모리 셀에 호출시와 기억시의 각각에 대해서, 적어도 3치 이상의 전압을 시계열적으로 인가하고, 해당 메모리 셀에 축적된 적어도 3치 이상의 기억정보의 호출과, 해당 메모리 셀으로의 적어도 3치 이상의 기억 정보의 기억과를 각각 다수의 메모리 셀 단위로 동시에 행하는 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 다치 기억장치.
  4. 메모리 셀로서, 금속-절연체-반도체(MIS)구조 혹은 반도체 PN접합으로 되는 1개의 전하 축적부와, 행 어드레스 선에 접속된 게이트와, 열 어드레스 선에 접속된 1개의 반도체 영역을 가진 MIS형 스위치 소자로 구성된 1트랜지스터 메모리 셀을 사용해서 전하 축적부에 축적된 적어도 3치이상의 전하 축적 상태를 선택된 1개의 행 어드레스 선에 낮은 전압에서 높은 전압, 혹은 그 역의 적어도 3치 이상의 전위 상태를 갖고, 옮겨가는 게단파 전압을 인가하고, 호출 기구로서는, 메모리 셀에서 각 열 어드레스 선에 전하가 유출하는 타이밍을 검출하는 타이밍 검출기를 사용하는 것을 특징으로 하는 특허청구의 범위 제3항 기재의 반도체 다치 기억장치.
  5. 특허청구의 범위 제4항 기재의 반도체 장치에 있어서, 기억기구로서 각 비트선의 전위를 낮은 전압에서 높은 전압 혹은 그 역으로 옮기는 리셋트 트랜지스터와 타이밍 발생기와를 사용하여 선택 행 어드레스 선에 호출시와는 역 방향, 즉 높은 전압에서 낮은 전압 혹은 그 역의 낮은 전압에서 높은 전압으로 향해서 적어도 3치 이상의 전위 상태를 갖고, 옮겨가는 계단파 전압을 인가하고, 또 그 전위가 기억 정보와 대응한 타이밍으로 상기 레셋트 트랜지스터를 동작시켜, 열 어드레스 선의 진위를 변화시키는 것에 의해, 다수의 메모리 셀에 동시에 적어도 3치 이상의 다 레벨 전하 축적 상태를 기억하는 것을 특징으로 하는 반도체 다치 기억장치.
  6. 특허청구의 범위 제4항 기재의 반도체 장치에 있어서, 타이밍 검출기로서, 각 열 어드레스선외 적어도 일단에 일시 기억장치를 마련하고, 열 어드레스 선에 전하가 유출한 타이밍으로 기동하고, 앞에서의 계단파 전압과 동기해서 발생하는 디지탈 2진 신호 혹은, 그 데코우더 신호를 기억하는 것에 의해 다 레벨 전하 축적 상태의 호출을 행하는 것을 특징으로 하는 반도체 다치 기억장치.
  7. 특허청구의 범위 제6항 기재의 반도체 장치에 있어서, 타이밍 발생기로서, 신호 비교기를 사용하여, 각 비트선에 대응한 일시 기억 장치의 기억 정보와 기억시의 계단파 전압과 동기해서, 발생하는 디지탈 2진신호 혹은 그 데코우더 신호와를 비교하여, 일치한 곳에서 리셋트 트랜지스터를 구동하는 것에 의해 다 레벨 전하 축적상태의 기억을 행하는 것을 특징으로 하는 반도체 다치 기억장치.
  8. 다수개의 행 어드레스 선택선과 그것과 교차해서 배치된 다수개의 열 어드레스 선과, 그 교차점에 위치하는 1개의 MIS형 전하 축적부와 1개의 절연 게이트형 트랜지스터(MIS-FET)로 되는 전하 축적형 반도체기억 소자로 되고, MIS-FEF의 게이트가 제1의 행 어드레스 선택선에, 소오스 또는 드레인이 열 어드레스선에, 전하 축적부의 프레이트 전극이 제1의 행 어드레스 선택선과 평행 배치된 제2의 행 어드레스 선택선에 접속된 반도체 장치에 있어서 호출기구와 기억 기구와를 구비하고, 제1의 행 어드레스 선에는 행의 선택, 비선택에 대응한 2치의 전압을 인가하고, 선택된 제1의 행 어드레스 선과 대를 이루는 제2의 행 어드레스 선에 높은 전압에서 낮은 전압 혹은 그 역의 적어도 3개이상의 전위 상태를 갖고 옮겨가는 계단파 전압을 인가하여, 각 기억 소자의 전하 축적부에서 각 열 어드레스선에 전하가 유출되는 타이밍을 검출하는 타이밍 검출기를 호출 기구도 하고, 전하 축적에 축적된 적어도 3개 이상의 다 레벨 전하 축적상태를 호출하는 것을 특징으로 하는 특허청구의 범위 제2항 기재의 반도체 다치기억 장치.
  9. 특허청구의 범위 제8항 기재의 반도체 장치에 있어서, 선택된 제1의 행 어드레스 선택선에 전하의 전송을 가능하게 하는 소정의 전압을 인가함과 동시에, 그 제1의 행 어드레스 선과 대를 이루는 제2의 행 어드레스 선에, 호출시와는 역 방향의 낮은 전압에서 높은 전압 혹은 그 역의 높은 전압에서 낮은 전압으로 향해서, 적어도 3개 이상의 전위 상태를 가지고 옮겨가는 계단파 전압을 인가하여, 그 전위가 기억 정보와 대응한 타이밍으로, 열 어드레스 선에 전압 펄스를 인가해서 열 어드레스 선에서 전하 축적부으로의 전하 주입을 행하는 기구를 기억 기구로서 갖고, 임의의 단위 기억 소자의 전하 축적부에 적어도 3개 이상의 다 레벨 전하 축적 상태의 기억 및 호출을 행하는 것을 특징으로 하는 반도체 다치 기억장치.
  10. 축적 용량의 일단을 반도체 층으로 하고, 다른 일단을 해당 반도체 영역 위에 절연막을 사이에 두고 마련된 프레이트 전극을 가진 MIS구조의 전하 축적부와, 해당 전하 축적부에 인접해서 마련되여, 비트선에 접속된 입출력부와, 워드선에 접속된 절연 게이트 전극을 가진 MIS형 구조의 게이트부로 되는 메모리 셀을 매트릭스 상태로 다수 배열되고, 상기 메모리 셀의 절연 게이트 전극 또는 프레이트 전극에 계단파 전압을 인가하는 수단과, 상기 게이트부의 입출력부를 거쳐서, 상기 전하 축적부의 프레이트 전극 아래의 반도체 영역 표면에 소정량의 신호 전하를 유출시키는 것에 의해, 상기 전하 축적부에 3치 이상의 전하 축적 상태를 기억하는 수단을 가진 반도체 다치 기억장치.
  11. 상기 게이트부의 입출력부를 거쳐서, 상기 계단파 전압의 절연 게이트 전극의 인가에 따라서, 상기 전극 축적부에서 신호 전하가 유출하는 타이밍을 검출하여, 3치 이상의 전하 축적 상태를 호출하는 수단을 가진 특허청구의 범위 제10항 기재의 반도체 다치 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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