KR850005121A - 반도체 기억장치 - Google Patents

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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예의 구성 블록도면.
제4도는 본 발명의 컬럼 레지스터의 실시예의 회로도.
제5도는 본 발명의 제4도의 실시예의 펄스 타이밍을 나타낸 도면.

Claims (29)

  1. 적어도 1개의 용량을 각각 갖는 다수개의 기억 셀로 되는 어레이와, 각 기억 셀의 위치를 지정하는 어드레스 선택기구와, 상기 기억 셀에 접속해서 정보를 전송하는 데이터선과, 데이터선에 접속한 정보의 기억기구와 호출기구와를 각각 구비한 반도체 기억장치에 있어서, 상기 기억 셀에 적어도 3치이상의 상이한 전압을 시계열적으로 순차적으로 인가하는 수단을 가지며, 상기 호출 기구로서, 정보의 판정 기구와, 상기 판정기구와 데이터선에 설치된 제1의 전송 게이트와, 해당 제1의 전송 게이트와 판정 기구와의 사이에 마련된 바이어스 전하 공급기구와를 적어도 가지며, 상기 판정된 정보를 일시 기억하는 2개 이상의 축적 셀을 적어도 마련된 일시 기억부를 가진 것을 특징으로 하는 반도체 다치 기억장치.
  2. 특허청구의 범위 제1항 기재의 반도체 다치 기억장치에 있어서, 바이어스 전하 공급 기구가, 용량과 해당 용량과 정보 판정 기구와의 사이에 절점에 접속된 프리차아지 게이트와, 용량하의 전하를 일시적으로 데이터에 공급하고, 그러한 후 또 되돌아 오는 펄스를 부여하는 수단을 가진 것을 특징으로 하는 반도체 다치 기억장치.
  3. 특허청구의 범위 제2항 기재의 반도체 다치 기억장치에 있어서, 바이어스 전하 공급기구를 구성하는 용량과 정보 판정기구와의 사이에 제2의 전송 게이트를 마련한 것을 특징으로 하는 반도체 다치 기억장치.
  4. 특허청구의 범위 제2항 기재의 반도체 다치 기억장치에 있어서, 바이어스 전하공급 기구를 구성하는 용량이 디플레이션형 MISFET에 의해 형성되어 있는 것을 특징으로 하는 반도체 다치 기억장치.
  5. 특허청구의 범위 제2항 기재의 반도체 다치 기억 장치에 있어서, 바이어스 전하 공급 기구를 구성하는 용량이 디플레이션형 MISFET에 의해 형성되어 있는 것을 특징으로 하는 반도체 다치 기억장치 .
  6. 특허청구의 범위 제2항 기재의 반도체 다치 기억장치에 있어서, 바이어스 전하 공급기구를 구성하는 용량이, 절의연막상 전극과 해당 절연막의 아래에 형성된 고농도 반도체 영역으로 되는 것을 특징으로 하는 반도체 다치 기억장치.
  7. 특허청구의 범위 제1 항 기재의 반도체 다치 기억장치에 있어서, 바이어스 전하 공급기구를 구성하는 용량이 기억 셀을 구성하는 용량과 동일의 프로세스로 형성된 전극 , 절연막, 반도체로 되는 것을 특징으로 하는 반도체 다치 기억장치.
  8. 특허청구의 범위 제1항 기재의 반도체 다치 기억장치에 있어서, 기억셀 어레이가 행 어드레스 선(워드선)과, 이것과 교차하는 데이터선과의 교점상에 위치하고, 기억셀이 축적 용량과, 축적용랑과 데이타선 -사이를 연결하고, 워드선에 인가된 전압에 의해서 제어되는 워드 게이트로 되고, 적어도 3치이상의 시계열적인 전압을 순차 워드 게이트에 인가하는 기구를 가진 것을 특징으로 하는 반도체 다치 기억장치.
  9. 특허청구의 범위 제1항 기재의 반도체 다치 기억장치에 있어서, 일시 기억부가 판정기구마다 에 설치 되여, 기억 셀에 인가되는 3치 이상의 시계열 전압에 의해서 데이터선에 정보원으로 되는 전하가 유출한 타이밍으로 해당 일시 기억부가 기동하고, 상기 시계열전압과 동기해서 발생하는 디지탈 2진정보 혹은 그데코우더 정보를 해당 일시 기억부에 일시 기억하는 기구를 가진 것을 특징으로 하는 반도체 다치 기억 장치.
  10. 특허청구의 범위 제1항 기재의 반도체 다치 기억장치에 있어서, 기억 기구로서, 데이터선에 접속하는 리셋트 게이트 및 기억 게이트를 적어도 갖추고, 리셋트 게이트에 의해서 전하 캐리어를 기억 셀 내에 충만시킨 후, 기억 셀에 인가하는 3치이상의 시계열 전압에 동기한 기억정보에 대응한 타이밍으로 기억게이트를 기동하고, 전하 캐리어를 끄집어내어, 시계열 전압에 대응한 3치 이상의 정보를 가진 전하를 기억셀에 남게함으로서 다치 정보의 기억을 행하는 수단을 가진 것을 특징으로 하는 반도체 다치 기억장치.
  11. 특허청구의 범위 제10항 기재의 반도체 다치 기억장치에 있어서, 기억에서 행하는 호출에 의해서 일시 기억부에 저장되어 있는 정보를 참조해서 타이밍 펄스를 기억 게이트에 부여하는 기구를 재차 기억 기구로서 갖는 것을 특징으로 하는 반도체 다치 기억장치.
  12. 특허청구의 범위 제1항 기재의 반도체 다치 기억장치에 있어서, 기억 셀에 있어서의 1치당의 신호 전하량의 약 1/2의 전하를 호출하고, 판정할 때마다 공급하는 참조셀(더미셀)을 설치하고, 정보의 판정기구로서는 상기 신호 전하와 더미셀로 부터의 전하를 비교 판정하는 것을 가진 것을 특징으로 하는 반도체 다치 기억 장치.
  13. 특허청구의 범위 제12항 기재의 반도체 다치 기억장치에 있어서, 1기억 셀로 부터의 신호전하가 호출되는 데이터선과, 더미 셀로 부터의 참조 전하가 호출되는 데이터선과 대로되여 평행해서 설치되어, 한쪽이 신호 전하를 전송할 때는 다른 쪽은 참조 전하를 각각 서로 전송할 수 있도록 기억 셀과 더미 셀을 배치하고, 기억 셀과 더미 셀의 선택도 이것에 대응해서 서로 행하도록 하는 행 어드레스 선택 기구를 가진 것을 특징으로 하는 반도체 다치 기억장치.
  14. 특허청구의 범위 제12항 기재의 반도체 다치 기억장치에 있어서, 정보의 판정 기구로서, 기억 셀에서 전송된 신호 전하와, 더미 셀에서 전송된 참조 전하를 각각 입력하는 서로 등가인 2개의 입력 단자를 가지고, 적어도 한쌍의 MISFET의 드레인이 해당 입력 단자에 각각 접속되여, 해당 입력 단자가 서로 반대측의 게이트에도 접속된, 소위 플립 플롭형의 판정기구를 설치한 것을 특징으로 한 반도체 다치 기억 장치.
  15. 특허청구의 범위 제12항 기재의 반도체 다치 기억장치에 있어서, 정보의 판정 기구로서, 기억 셀에서 전송된 신호 전하와, 더미 셀에서 전송된 참조전하를 각각 입력하는 서로 등가인 2개의 입력단자를 갖고, 그것들이 각각의 입력 게이트에 접속되여, 소오스가 공통으로 접속된 7대의 MISFET와, 해당 공통 소오스에 접속된 전원 공급기구와, MISFET의 드레인에 각각 접속한 한대의 부하와, 해당 MISFET의 입력 게이트와 드레인 단자를 각각 단락하는 스위치 게이트와를 갖는 것을 특징으로 하는 반도체 다치 기억 장치.
  16. 특허청구의 범위 제1항 기재의 반도체 다치 기억장치에 있어서, 정보의 판정 기구로서, 기억셀에서 전송된 신호 전하를 입력하는 입력단자가 게이트에, 드레인이 출력단자에 각각 접속되여, 상기 게이트와 드레인과 단락되는 것에 의해서, 동작점이 씨브 스렛쉬 홀드 영역에 설정되는 증폭용 MISFET와 게이트 또는 드레인을 전원에 접속하는 제1의 스위치수단, 상기 MISFET의 게이트와 드레인을 단락 또는 개방하는 제2의 스위치 수단 및 상기 MISFET에 흐르는 전류를 제어하는 제3의 스위치 수단을 가진 증폭기를 사용한 것을 특징으로 하는 반도체 다치 기억장치.
  17. 특허청구의 범위 제1항 기재의 반도체 다치 기억장치에 있어서 해당 장치로의 입력 디지탈 3진 정브를 다치 정보에 데코우더 하는 회로와, 기억할 대에 기억셀에 인가되는 3치 이상의 시계열 전압과 등기해서, 상기 데코우더 된 다치 정보를 차례로 끄집어내서 기억기구에 전달하는 수단을 가진 것을 특징으로 하는 반도체 다치 기억장치.
  18. 특허청구의 범위 제1항 기재의 반도체 다치 기억 장치에 있어서, 일시 기억부가 2치 정보만을 비축 하는 축적 셀로 되고, 다치 레벨을 N으로 했을 때 적어도 N-1개 이상의 축적 셀을 각 판정 기구마다에 설치하고, 어레이의 셀에서의 다치 저정보를 그대로 이것에 축적하는 수단을 가지며, 이 다치정보를 차례로 전송한고 축적하는 제2의 일시 기억 회로와, 이 제2의 일시 기억회로의 정보를 동시에 엔코우더회로에 보내는 기구와 다치 정보를 2진정보로 변환하는 엔코우더 회로와를 가진 엔코우더를 구비한 것을 특징으로 하는 반도체 다치 기억장치.
  19. 특허청구의 범위 제1항 기재의 반도체 다치 기억장치에 있어서, 기억 셀을 구성하는 용량과 동일한 프로세스로 형성되는 전극, 절연막,반도체로 되는 의사기억 용량을 가지며, 해당 의사 기억 용량의 방전의 주기를 검출해서 발진주파수를 제어하는 기구를 가진 주파수가변의 기준펄스 발생기를 구비한 것을 특징으로 하는 반도체 다치 기억장치.
  20. 특허청구의 범위 제1항 기재의 반도체 다치 기억장치에 있어서, 기억 셀 어레이가 제1의 행 어드레스선과, 해당 제1의 행 어드레스 선(워드선)에 대를 이루고, 각각 평행으로 설치된 제2행 어드레스 선(프레이트선)과, 이들과 교차하는 데이터선과를 교점상에 위치하고, 기억 셀이 축적 용량과 해당 축적용량과 데이터선의 사이에 설치된 워드 게이트로 되고, 워드 게이트의 게이트 전극은 워드선에 접속되어, 축적용량의 전극은 프레이트 선에 접속되어, 적어도 3치이상의 시계열적인 전압을 순차 선택된 어드레스의 프레이트선에 인가하는 기구와, 상기 프레이트선에 인가된 전압에 의해서 축적 용량에 부여되는 전압보다도, 전자가 신호 전하일 때는 낮고, 정공일 때는 높은 전압으로 선택된 행 어드레스의 워드 게이트를 도통 상태로 하는 수단을 가지며, 기억 기구로서 데이터선에 한족의 단자를 각각 접속한 리셋트 게이트 및 기억 게이트를 적어도 가지고, 리셋트 게이트의 다른 단자는 워드 게이트가 도통 상태에 있을 때, 이 게이트하의 찬넬전위에서 전자가 신호 전하일 때는 낮고, 정공일 때는 높은 전압을 부여하는 수단에 접속하고, 기억 게이트의 다른 단자는 워드 게이트가 도통상태에 있을 때, 그 게이트하의 찬넬전위보다 전자가 신호전하일 때는 높고, 정공일 때는 낮은 전압에 접속되여 있는 것을 특징으로 하는 반도체 다치 기억장치.
  21. 특허청구의 범위 제1항 기재의 다치 기억장치에 있어서, 상기 일시 기억회로는 입력신호의 전위 변화의 타이밍에 대응한 디지탈 정보를 제1의 축적소자군에 기억하고, 또 상기 제1의 축적 소자군에 기억되어 있는 정보를 호출해서 상기 다치 기억장치의 기억신호로 하는 일시 기억회로로서, 사익 제1의 축적 소자군에 수반한 제2의 축적 소자군을 다수열 배치하고, 상기 입력신호의 전위변화의 타이밍에 대응한 디지탈 정보를 상기 제2의 축적 소자군에도 기억하는 제1의 수단과, 선택된 열의 제2의 축적 소자군에서 병열정보를 호출하는 제2의 수단과, 선택된 열의 상기 제1의 축적 소자군에 병열로 정보를 기억하는 제3의 수단을 구비한 것을 특징으로 하는 반도체 기억장치.
  22. 상기 제2의 축적 소자군은, 사익 다치 기억장치의 다치 레벨의 수를 n으로 했을때, ℓog2n 이상의 최소의 정수 m 만큼의 소자를 가진 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 기억장치.
  23. 상기 제1의 수단은, 제2의 축적 소자군에 접속된 기억용 제어선군에, 상기 입력 신호의 전위변화의 타이밍에 대응한 m비트의 코오드를 공급하고, 상기 입력신호의 전위 변화의 타이밍에 대응한 디지탈정보를 기억하는 것을 특징으로 하는 특허청구의 범위 제2항 기재의 반도체 기억장치.
  24. 상기 제2의 수단은, 상기 제2의 축적 소자군 에접속된 기억용 제어선군의 전위를 선택된 열의 상기 제2의 축적 소자군에 기억되어 있는 정보에 의해서 제어하는 것을 특징으로 하는 특허청구의 범위 제1항 기체의 반도체 기억장치.
  25. 상기 제1의 수단과 제2의 수단에 있어서, 기억용 제어선군과 호출용 제어선군과를 겸용하는 것을 특징으로 하는 특허청구의 범위 제3항 또는 제4항 기재의 반도체 기억장치.
  26. 상기 제3의 수단은, 각 열의 상기 제1의 축적소자군에 접속된 기억용 제어선군에서 기억할 정보를 공급하는 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 기억장치.
  27. 상기 제2의 수단과 제3수단은, 상기 제2의 기억소자군에 기억된 정보의 호출과, 사익 제1의 축적소자군로의 정보의 기억과를 동시 병행해서 행하는 것을 특징으로 하는 특허청구의 범위 제1항 기재의 반도체 기억장치.
  28. 특허청구의 범위 제1항 기재의 다치 기억장치에 있어서, 클록 펄스와 동기한 카운트를 행하는 카운터와, 결함이 있는 메모리 셀 또는 메모리 셀 군의 위치를 기억하기 위한 ROM과, 상기 카운터의 출력과 상기 ROM의 내용과를 비교하는 비교회로와, 상기 비교회로의 출력에 따라 정규의 메모리 셀 또는 메모리 셀 군과 예비 메모리 셀 또는 메모리 셀군과의 절환을 행하는 절환회로와를 마련하고, 결함 구제를 행하는 것을 특징으로 하는 반도체 기억장치.
  29. 특허청구의 범위 제28항 기재의 다치 기억장치에 있어서, 상기 메모리 어레이는, 다수의 워드선과 다수의 데이터와의 교점에 메모리 셀을 마련한 것이고, 동시에 선택된 워드선 상의 일부 또는 전부의 메모리 셀의 데이터의 호출 또는 기억을 가지며, 클록펄스와 동기해서 시리일로 행하는 수단을 갖고, 상기 ROM은 결함이 있는 메모리 셀 또는 메모리 셀군을 포함하는 데이터선의 위치를 기억하는데 사용하고, 상기 절환회로는 정규의 데이터선과 예비 데이터선과의 절환을 행하는데 사용되는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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