KR850004855A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치

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KR850004855A
KR850004855A KR1019840007845A KR840007845A KR850004855A KR 850004855 A KR850004855 A KR 850004855A KR 1019840007845 A KR1019840007845 A KR 1019840007845A KR 840007845 A KR840007845 A KR 840007845A KR 850004855 A KR850004855 A KR 850004855A
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마사노리 나가사와
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야마모도 다꾸마
후지쓰 가부시기 가이샤
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    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예로서 반도체 메모리 장치를 설명하는 블록회로도.
제2도는 제1도 메모리 장치의 상세한 구조를 설명하는 전기회로도.
제3도는 제2도회로의 신호를 도시한 파형도.

Claims (15)

  1. 반도체 메모리 장치에 있어서, 다수의 비트선; 소망의 비트선을 선택하기 위한 게이트회로; 상기 비트선의 각각과 등가인 충전(charge up)특성을 갖는 더미(dummy)비트선; 상기 더미 비트선을 충전하기 위한 더미비트선 충전회로; 및 상기 더미비트선의 충전레벨에 따라서 상기 비트선이 선택되는 시점에서부터 상기 더미 비트선의 충전이 완료되는 시점까지 선택된 비트선을 충전하는 충전회로로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는 상기 비트선이 선택되는 시점에서부터 상기 더미 비트선의 충전이 완료되는 시점까지 활성적(active)으로 되는 클록신호를 발생하는 클록발생 회로로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 클록발생회로는 어느 비트선이 선택되었는지를 표시하는 신호를 발생하는 제일게이트 회로로 구성되어 있으며 제이게이트 회로는 상기 제일 게이트로부터의 상기 신호출력과 상기 더미비트선의 전위레벨에 따라서 상기 클록신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제일게이트 회로는 NOR 게이트이며 상기 제이게이트 회로는 제이 NOR 게이트와 상기 제이 NOR 게이트에 접속된 인버터를 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 더미비트선 충전회로는 전원의 제일 및 제이전력단자 사이에 접속된 제일 및 제이트랜지스터의 직렬접속, 상기 더미비트선에 접속되어 있는 상기 제일 및 제이트랜지스터의 공통접점, 상기 비트선이 선택된 시점이후에 온(on)되는 상기 제일트랜지스터, 및 칩이네이블 신호에 의하여 제어되는 상기 제이트랜지스터로 구성되어 있는것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 공통접점은 소망의 비트선을 선택하기 위한 상기 게이트 회로와 등가의 전송특성을 갖는 더미 트랜지스터를 경유하여 상기 더미 비트선에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 더미 비트선 충전회로는 더우기 상기 제일 트랜지스터와 병렬로 접속되며 상기 칩이네이블 신호에 의하여 제어되는 제삼 트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제2항에 있어서, 상기 충전회로는 전력원의 제일 및 제이 전력단자 사이에 접속되어 있으며, 공통접속점이 소망하는 비트선을 선택하기 위한 상기 게이트 회로의 출력단자에 접속된 상기 클록신호에 의해 온되는 제일트랜지스터와 칩이네이블 신호에 의해 제어되는 제이 트랜지스터의 직렬접속으로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 충전회로는 더우기 상기 제일트랜지스터에 병렬접속되며 상기 칩 이네이블 신호에 의하여 제어되는 제삼 트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 소망 비트선을 선택하기 위한 상기 게이트 회로는 각각이 비트선과 상기 게이트 회로의 출력단자 사이에 접속된 다수의 전송게이트 트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  11. 소망 비트선을 선택하기 위한 상기 게이트 회로는 각 그룹이 비트선의 그룹중에서 비트선을 선택하는 다수의 제일그룹 전송게이트 트랜지스터, 및 상기 제일그룹 전송게이트트랜지스터에 의하여 선택된 다수의 비트선중 일비트선을 선택하기 위한 제이그룹 전송게이트 트랜지스터로 구성되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1항에 있어서, 다수의 메모리 셀은 상기 비트선 각각에 접속되어 있으며, 동수의 더미메모리 셀은 상기 더미비트선에 접속되어 있는것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 메모리 셀과 상기 더미메모리 셀은 MOS 트랜지스터로 구성되어 있으며, 상기 더미메모리 셀은 상기 MOS 트랜지스터는 항상 오프된 상태로 유지되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 메모리 셀은 상기 MOS 트랜지스터 각각의 게이트 절연막 두께가 상기 메모리 셀에 기억된 데이타에 따라서 변화되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 메모리 셀의 상기 MOS 트랜지스터 각각의 채널영역의 불순물 농도가 상기 메모리셀에 기억된 데이타에 따라서 변화되는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019840007845A 1983-12-12 1984-12-12 반도체 메모리 장치 KR900006154B1 (ko)

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