JPS6378394A - プリチヤ−ジクロツク発生回路 - Google Patents
プリチヤ−ジクロツク発生回路Info
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- JPS6378394A JPS6378394A JP61222414A JP22241486A JPS6378394A JP S6378394 A JPS6378394 A JP S6378394A JP 61222414 A JP61222414 A JP 61222414A JP 22241486 A JP22241486 A JP 22241486A JP S6378394 A JPS6378394 A JP S6378394A
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- capacitance
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- bit line
- precharge clock
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- 239000003990 capacitor Substances 0.000 claims abstract description 6
- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 210000001217 buttock Anatomy 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はプリチャージクロック発生回路において、
ランダム・アクセス・メモリ（ＲＡＭ）のメモリセル部
のビットラインと同長で、かつ、同数のダミートランジ
スタを有する参照用ダミービットラインを設け、その配
線容量と接合容量とを遅延回路用固定容量として用いる
ことにより、最適なパルス幅のプリチャージクロックを
、無調整で発生することができるようにしたものである
。
のビットラインと同長で、かつ、同数のダミートランジ
スタを有する参照用ダミービットラインを設け、その配
線容量と接合容量とを遅延回路用固定容量として用いる
ことにより、最適なパルス幅のプリチャージクロックを
、無調整で発生することができるようにしたものである
。
本発明はプリチャージクロック発生回路に係り、特にＲ
ＡＭのメモリ内容の破壊を防止するために必要なプリチ
ャージを行なうときに使用するクロックパルス（プリチ
ャージクロック）を発生する回路に関する。
ＡＭのメモリ内容の破壊を防止するために必要なプリチ
ャージを行なうときに使用するクロックパルス（プリチ
ャージクロック）を発生する回路に関する。
ＲＡＭのメモリセルは例えば第５図に示す如き構成とさ
れである。ＮチャンネルＭＯ８形トランジスタＱ１及び
Ｑ６はワード線ＷＬηよりの信号によってスイッチング
される。ＰチャンネルＭ。
れである。ＮチャンネルＭＯ８形トランジスタＱ１及び
Ｑ６はワード線ＷＬηよりの信号によってスイッチング
される。ＰチャンネルＭ。
Ｓ形トランジスタＱ２及びＮチャンネルＭＯ８形トラン
ジスタＱ３よりなる第１のＣＭＯＳインバータと、Ｐチ
ャンネルＭＯ８形トランジスタＱ４及びＮチャンネルＭ
Ｏ３形トランジスタＱ５よりなる第２のＣＭＯＳインバ
ータとはラッチ回路を構成しており、書き込み時には互
いに論理値の異なるデータがビット線ＢＬｍ及びＸＢｌ
ｙｎより１−ランジスタＱ＋ 、Ｑｓを介して供給され
てこれを保持する。
ジスタＱ３よりなる第１のＣＭＯＳインバータと、Ｐチ
ャンネルＭＯ８形トランジスタＱ４及びＮチャンネルＭ
Ｏ３形トランジスタＱ５よりなる第２のＣＭＯＳインバ
ータとはラッチ回路を構成しており、書き込み時には互
いに論理値の異なるデータがビット線ＢＬｍ及びＸＢｌ
ｙｎより１−ランジスタＱ＋ 、Ｑｓを介して供給され
てこれを保持する。
読み出し時には、例えば上記ラッチ回路に′１′′が記
憶されていた場合は、トランジスタＱ２及びＱｓが夫々
オン、トランジスタＱ３及びＱ４が夫々オフであり、ワ
ード線Ｗ Ｌ ｎよりのハイレベルの信号によりこのメ
モリセルが選択されると、トランジスタＱ１′及びＱ６
が夫々オンとなるので、ビット線ＢＬｍにはハイレベル
の信号が取り出され、ビット線ＸＢＬｍにはローレベル
の信号が取り出される。
憶されていた場合は、トランジスタＱ２及びＱｓが夫々
オン、トランジスタＱ３及びＱ４が夫々オフであり、ワ
ード線Ｗ Ｌ ｎよりのハイレベルの信号によりこのメ
モリセルが選択されると、トランジスタＱ１′及びＱ６
が夫々オンとなるので、ビット線ＢＬｍにはハイレベル
の信号が取り出され、ビット線ＸＢＬｍにはローレベル
の信号が取り出される。
このようなメモリセルにおいては、ピッｉ−線ＢＬｍ、
ＸＢＬｍの配線容量やトランジスタの接合容量などによ
って、ビット線Ｂ Ｌｍ 、 ＸＳ Ｌ＋ｎの内容があ
る期間保持されているので、ワード線Ｗ Ｌ Ｔ＋より
の信号によってメモリセルの選択が行なわれた場合、そ
のメモリセルの記憶内容がビット線ＢＬｍ、ＸＢＬＴＴ
１のデータと異なる場合はメモリ内容が破Ｉｓ（反転）
されてしまうおそれがある。
ＸＢＬｍの配線容量やトランジスタの接合容量などによ
って、ビット線Ｂ Ｌｍ 、 ＸＳ Ｌ＋ｎの内容があ
る期間保持されているので、ワード線Ｗ Ｌ Ｔ＋より
の信号によってメモリセルの選択が行なわれた場合、そ
のメモリセルの記憶内容がビット線ＢＬｍ、ＸＢＬＴＴ
１のデータと異なる場合はメモリ内容が破Ｉｓ（反転）
されてしまうおそれがある。
このため、読み出し／書き込み終了毎にビット線ＢＬｍ
とＸＢＬｍとをショートして（同電位にして）メモリ内
容の破壊を防止するプリチャージが必要となる。
とＸＢＬｍとをショートして（同電位にして）メモリ内
容の破壊を防止するプリチャージが必要となる。
上記のプリチャージはプリチャージクロック発生回路に
より発生されたブリヂャージクロックに基づいて行なわ
れる。第３図はこのプリチャージクロック発生回路の一
例の回路系統図を示す。同図中、入力端子１に入来した
システムクロックパルスは遅延回路２により所定時間遅
延された後、インバータ３により位相反転される。２人
力ＮＡＮＤ回路４はこのインバータ３の出力遅延パルス
と入力端子１よりのシステムクロックパルスを夫々供給
され、これらからプリチャージクロックパルスを生成し
て出力端子５へ出力する。
より発生されたブリヂャージクロックに基づいて行なわ
れる。第３図はこのプリチャージクロック発生回路の一
例の回路系統図を示す。同図中、入力端子１に入来した
システムクロックパルスは遅延回路２により所定時間遅
延された後、インバータ３により位相反転される。２人
力ＮＡＮＤ回路４はこのインバータ３の出力遅延パルス
と入力端子１よりのシステムクロックパルスを夫々供給
され、これらからプリチャージクロックパルスを生成し
て出力端子５へ出力する。
従来は上記の遅延回路２は、第４図（Ａ）に示す如く、
２ｎ個のインバータ７１〜７２１１を直列接続して構成
するか、第４図（Ｂ）に示す如くインバータ８を通して
コンデンサ９を充放電し、コンデンサ９より入力パルス
を積分した電圧を取り出し、それをインバータ１０で波
形整形して遅延パルスを出力する構成のいずれかであっ
た。
２ｎ個のインバータ７１〜７２１１を直列接続して構成
するか、第４図（Ｂ）に示す如くインバータ８を通して
コンデンサ９を充放電し、コンデンサ９より入力パルス
を積分した電圧を取り出し、それをインバータ１０で波
形整形して遅延パルスを出力する構成のいずれかであっ
た。
しかるに、上記従来のプリチャージクロック発生回路は
、遅延回路２の構成が第４図（Ａ）。
、遅延回路２の構成が第４図（Ａ）。
（Ｂ）のどちらの場合も遅延時間が固定であるため、Ｒ
Ａ Ｍの記憶容量に応じて遅延時間を正確に設定する必
要があり、遅延時間の設定に時間を要するという問題点
があった。
Ａ Ｍの記憶容量に応じて遅延時間を正確に設定する必
要があり、遅延時間の設定に時間を要するという問題点
があった。
本発明は上記の点に鑑みて０１作されたもので、無調整
で容易に最適なプリチャージクロックパルス幅が１７ら
れるプリチャージクロック発生回路を提供することを目
的とする。
で容易に最適なプリチャージクロックパルス幅が１７ら
れるプリチャージクロック発生回路を提供することを目
的とする。
本発明のプリチャージクロック発生回路は、メモリのメ
モリセル部のビットラインと同長で、かつ、メモリセル
部を構成するメ王リセルのうち一列当りのメモリセル数
と同数のダミートランジスタが接続された参照用ダミー
ビットラインを設け、その配線容量と接合容量とを遅延
回路内の固定容量として用いるよう構成したものである
。
モリセル部のビットラインと同長で、かつ、メモリセル
部を構成するメ王リセルのうち一列当りのメモリセル数
と同数のダミートランジスタが接続された参照用ダミー
ビットラインを設け、その配線容量と接合容量とを遅延
回路内の固定容量として用いるよう構成したものである
。
システムクロックパルスと遅延回路を通したシステムク
ロックパルスとに基づいてメモリのプリチャージを行な
うためのブリチャージクロツクパルスを発生するに際し
、上記遅延回路内の積分用固定客足として、上記の参照
用ダミービットラインの配線容ωとダミートランジスタ
の接合容量とが用いられる。
ロックパルスとに基づいてメモリのプリチャージを行な
うためのブリチャージクロツクパルスを発生するに際し
、上記遅延回路内の積分用固定客足として、上記の参照
用ダミービットラインの配線容ωとダミートランジスタ
の接合容量とが用いられる。
ここで、プリチャージ時間はビットライン長に依存し、
どツ１−ラインの配線容量と、セルとビット線の接続９
分離を行なう選択トランジスタ（第５図のＱ＋ 、Ｑｓ
）の接合容量とに対応する。
どツ１−ラインの配線容量と、セルとビット線の接続９
分離を行なう選択トランジスタ（第５図のＱ＋ 、Ｑｓ
）の接合容量とに対応する。
本発明では、参照用ダミービットラインはビットライン
と同長であるから、両者の配線容量は互いに等しく、ま
たダミートランジスタはビットラインに接続されている
一列当りのメモリセル数と同数なのでダミートランジス
タの接合容量と一列当りの選択トランジスタの接合容量
とは互いに等しくなる。一方、プリチャージクロックパ
ルスのパルス幅は上記遅延回路の固定容量により定まる
。
と同長であるから、両者の配線容量は互いに等しく、ま
たダミートランジスタはビットラインに接続されている
一列当りのメモリセル数と同数なのでダミートランジス
タの接合容量と一列当りの選択トランジスタの接合容量
とは互いに等しくなる。一方、プリチャージクロックパ
ルスのパルス幅は上記遅延回路の固定容量により定まる
。
本発明では、このプリチャージクロックパルスのパルス
幅を定める遅延回路の固定容量は、ビットラインの配線
容量と同じ参照用ダミービットラインの配線容量と、前
記選択トランジスタの接合容量と同じダミートランジス
タの接合容量とからなる。
幅を定める遅延回路の固定容量は、ビットラインの配線
容量と同じ参照用ダミービットラインの配線容量と、前
記選択トランジスタの接合容量と同じダミートランジス
タの接合容量とからなる。
第１図は本発明の要部の一実施例の回路図を示す。同図
中、１２ａ及び１２ｂは参照用ダミービットラインで、
これにＮヂャンネルＭＯ８形トランジスタ丁ｒ＋ 、Ｔ
ｒ２．Ｔｒ３ 、・・・の各ドレイン、ソースがダミー
トランジスタとして夫々接続されて参照用ダミー回路１
３が構成される。この参照用ダミー回路１３を有するＲ
ＡＭの内部配置の一例を第２図に示す。
中、１２ａ及び１２ｂは参照用ダミービットラインで、
これにＮヂャンネルＭＯ８形トランジスタ丁ｒ＋ 、Ｔ
ｒ２．Ｔｒ３ 、・・・の各ドレイン、ソースがダミー
トランジスタとして夫々接続されて参照用ダミー回路１
３が構成される。この参照用ダミー回路１３を有するＲ
ＡＭの内部配置の一例を第２図に示す。
第２図において、ＲＡＭは従来と同様に、メモリセル部
１４、メモリｌ１０１５、ロウデコーダ〈行デコーダ）
１６、カラムデコーダ（列デコーダ）１７、アドレスレ
ジスタ１８及びブリヂ１７−ジクロツク発生回路／クロ
ックバッファ１９とよりなるが、これにプリチャージク
ロック発生回路内の固定容量に代えて参照用ダミー回路
１３が付加されである。システムクロックパルスはプリ
チャージクロック発生回路／クロックバッファ１つへ外
部より印加される。メモリセル部１４は周知の如く、第
５図に示したメモリセルがマトリクス状に多数配置され
た構成とされである。
１４、メモリｌ１０１５、ロウデコーダ〈行デコーダ）
１６、カラムデコーダ（列デコーダ）１７、アドレスレ
ジスタ１８及びブリヂ１７−ジクロツク発生回路／クロ
ックバッファ１９とよりなるが、これにプリチャージク
ロック発生回路内の固定容量に代えて参照用ダミー回路
１３が付加されである。システムクロックパルスはプリ
チャージクロック発生回路／クロックバッファ１つへ外
部より印加される。メモリセル部１４は周知の如く、第
５図に示したメモリセルがマトリクス状に多数配置され
た構成とされである。
第１図に示す参照用ダミービットライン１２ａ。
１２ｂは、メモリセル部のビット線と同長に選定されて
あり、またダミートランジスタＴｒ＋ 。
あり、またダミートランジスタＴｒ＋ 。
丁ｒ２．Ｔｒ：＋、・・・はメモリセル部１４を構成す
る多数のメモリセルのうち、−列当りのメモリセル数と
同数に選定されている。
る多数のメモリセルのうち、−列当りのメモリセル数と
同数に選定されている。
なお、Ｔｒ１〜Ｔｒ３等のダミートランジスタはメモリ
セルの選択トランジスタが第５図にＱ＋。
セルの選択トランジスタが第５図にＱ＋。
Ｑ６で示す如く、ＮチャンネルＭＯ８形トランジスタで
あるので、これと同種のＮヂャンネルＭＯ８形トランジ
スタとされである。同じ接合容量を１！′？るためであ
る。参照用ダミー回路１３は参照用ダミービットライン
１２ａ、１２ｂの配線容量とＴｒ１〜Ｔｒ３等のダミー
トランジスタの接合容量とからなる固定容量を有する。
あるので、これと同種のＮヂャンネルＭＯ８形トランジ
スタとされである。同じ接合容量を１！′？るためであ
る。参照用ダミー回路１３は参照用ダミービットライン
１２ａ、１２ｂの配線容量とＴｒ１〜Ｔｒ３等のダミー
トランジスタの接合容量とからなる固定容量を有する。
クロックバッファを有するプリチャージクロック発生回
路１９は第３図に示す如き構成で、がっ、その遅延回路
２は第４図（Ｂ）に示す構成であるが、本実施例では第
４図（Ｂ）に示すコンデンサ（固定客け）９として、第
１図に示した参照用ダミー回路１３の上記の固定容量が
用いられる。これにより、最適なプリチャージクロック
パルスのパルス幅が得られる。
路１９は第３図に示す如き構成で、がっ、その遅延回路
２は第４図（Ｂ）に示す構成であるが、本実施例では第
４図（Ｂ）に示すコンデンサ（固定客け）９として、第
１図に示した参照用ダミー回路１３の上記の固定容量が
用いられる。これにより、最適なプリチャージクロック
パルスのパルス幅が得られる。
上述の如く、本発明によれば、どツ１〜ラインの配線容
量と同じ参照用ダミービットラインの配線容量と、前記
選択トランジスタの接合容量と同じダミートランジスタ
の接合容量とからなる固定容量を遅延回路の固定８ｍと
して使用したので、最適なパルス幅のプリチャージクロ
ックパルスを発生することができ、またメモリの記憶容
量を変更する場合も、ｌ延時間の面倒な刷偉による設計
変更をしなくともよく、上記の条件を満たすことにより
無調整で簡単に最適なプリチャージクロックパルスを発
生することができるという特長を有するものである。
量と同じ参照用ダミービットラインの配線容量と、前記
選択トランジスタの接合容量と同じダミートランジスタ
の接合容量とからなる固定容量を遅延回路の固定８ｍと
して使用したので、最適なパルス幅のプリチャージクロ
ックパルスを発生することができ、またメモリの記憶容
量を変更する場合も、ｌ延時間の面倒な刷偉による設計
変更をしなくともよく、上記の条件を満たすことにより
無調整で簡単に最適なプリチャージクロックパルスを発
生することができるという特長を有するものである。
第１図は本発明の要部の一実施例の回路図、第２図は本
発明回路を有するＲＡＭの内部配置の一列を示す図、 第３図はプリチャージクロック発生回路の一例の回路系
統図、 第４図（Ａ）、（Ｂ）は大々第３図図示回路系統中の従
来の遅延回路の構成の各個を丞す回路図、 第５図はメモリセルの一例の回路図である。 図において、 １はシステムクロックパルス入力端子、２は遅延回路、 ５はプリチャージクロツタパルス出力端子、９はコンデ
ンサ（固定容量）、 １２ａ、１２ｂは参照用ダミービットライン、１３は参
照用ダミー回路、 Ｔ ｒ １〜Ｔｒ’３はダミートランジスタ（Ｎヂャン
ネルＭＯ８形トランジスタ）である。 本賽畦刑／）臀部り一宍声ａチ１峠回頂ド目第１図 本１り用ε謬１を肩す番ＲＡＭり内卸加ヨ１の→ｌｕホ
す司第２図
発明回路を有するＲＡＭの内部配置の一列を示す図、 第３図はプリチャージクロック発生回路の一例の回路系
統図、 第４図（Ａ）、（Ｂ）は大々第３図図示回路系統中の従
来の遅延回路の構成の各個を丞す回路図、 第５図はメモリセルの一例の回路図である。 図において、 １はシステムクロックパルス入力端子、２は遅延回路、 ５はプリチャージクロツタパルス出力端子、９はコンデ
ンサ（固定容量）、 １２ａ、１２ｂは参照用ダミービットライン、１３は参
照用ダミー回路、 Ｔ ｒ １〜Ｔｒ’３はダミートランジスタ（Ｎヂャン
ネルＭＯ８形トランジスタ）である。 本賽畦刑／）臀部り一宍声ａチ１峠回頂ド目第１図 本１り用ε謬１を肩す番ＲＡＭり内卸加ヨ１の→ｌｕホ
す司第２図
Claims (1)
- 【特許請求の範囲】 システムクロックパルスと遅延回路（２）を通した該
システムクロックパルスとに基づいてメモリのプリチャ
ージを行なうためのプリチャージクロックパルスを発生
するプリチャージクロック発生回路において、 前記メモリのメモリセル部のビットラインと同長で、か
つ、該メモリセル部を構成するメモリセルのうち一列当
りのメモリセル数と同数のダミートランジスタ（Ｔｒ＿
１〜Ｔｒ＿３、・・・）が接続された参照用ダミービッ
トライン（１２ａ、１２ｂ）を設け、該参照用ダミービ
ットライン（１２ａ、１２ｂ）の配線容量と該ダミート
ランジスタ（Ｔｒ＿１〜Ｔｒ＿３、・・・）の接合容量
とを、前記遅延回路（２）内の固定容量（９）として用
いるよう構成したことを特徴とするプリチヤージクロツ
ク発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222414A JPS6378394A (ja) | 1986-09-19 | 1986-09-19 | プリチヤ−ジクロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222414A JPS6378394A (ja) | 1986-09-19 | 1986-09-19 | プリチヤ−ジクロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378394A true JPS6378394A (ja) | 1988-04-08 |
Family
ID=16782008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222414A Pending JPS6378394A (ja) | 1986-09-19 | 1986-09-19 | プリチヤ−ジクロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378394A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0359720A (ja) * | 1989-07-28 | 1991-03-14 | Oki Electric Ind Co Ltd | バス読み出し回路 |
| US5446694A (en) * | 1993-04-28 | 1995-08-29 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
| US6285208B1 (en) | 1998-01-26 | 2001-09-04 | Nec Corporation | Activation speed of signal wiring line in semiconductor integrated circuit |
| KR100527593B1 (ko) * | 1998-07-21 | 2006-02-13 | 주식회사 하이닉스반도체 | 비트라인 프리차지 전압(vblp) 및 셀 플레이트전압(vcp) 제어 장치 |
| KR100656453B1 (ko) | 2005-11-30 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 오토프리차지 회로 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
| JPS60125998A (ja) * | 1983-12-12 | 1985-07-05 | Fujitsu Ltd | 半導体記憶装置 |
-
1986
- 1986-09-19 JP JP61222414A patent/JPS6378394A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5619587A (en) * | 1979-07-27 | 1981-02-24 | Nec Corp | Memory circuit |
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