JPH06342591A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH06342591A JPH06342591A JP12981493A JP12981493A JPH06342591A JP H06342591 A JPH06342591 A JP H06342591A JP 12981493 A JP12981493 A JP 12981493A JP 12981493 A JP12981493 A JP 12981493A JP H06342591 A JPH06342591 A JP H06342591A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 ＲＡＭとＲＯＭを混用したメモリセルアレイ
構成にすることにより、より経済的な半導体メモリ装置
を実現する。 【構成】 各単位コラム回路３０1 〜３０i+2 ，…内の
一部を、メモリセル内のトランジスタと電位配線とを接
続したＤＲＯＭメモリセルからなるメモリセルで構成
し、残りを、従来の汎用のＤＲＡＭメモリセルで構成
し、単一のメモリセルアレイを複数に分割する。分割さ
れたＤＲＯＭ領域に対し、Ｘデコーダ手段４０及びＹデ
コーダ手段１０によってメモリセルの選択が行え、その
選択されたメモリセルに対してデータのアクセスが行わ
れる。残りのＤＲＡＭ領域に対しては、Ｘデコーダ手段
４０及びＹデコーダ手段１０によってメモリセルの選択
が行われ、それに対してデータのアクセスが行われる。
構成にすることにより、より経済的な半導体メモリ装置
を実現する。 【構成】 各単位コラム回路３０1 〜３０i+2 ，…内の
一部を、メモリセル内のトランジスタと電位配線とを接
続したＤＲＯＭメモリセルからなるメモリセルで構成
し、残りを、従来の汎用のＤＲＡＭメモリセルで構成
し、単一のメモリセルアレイを複数に分割する。分割さ
れたＤＲＯＭ領域に対し、Ｘデコーダ手段４０及びＹデ
コーダ手段１０によってメモリセルの選択が行え、その
選択されたメモリセルに対してデータのアクセスが行わ
れる。残りのＤＲＡＭ領域に対しては、Ｘデコーダ手段
４０及びＹデコーダ手段１０によってメモリセルの選択
が行われ、それに対してデータのアクセスが行われる。
Description
【０００１】
【産業上の利用分野】本発明は、随時読み書き可能な揮
発性メモリ装置である半導体メモリ装置（以下、ＤＲＡ
Ｍという）と、読み出し専用の不揮発性メモリ装置であ
るマスク・リードオンリ・メモリ装置（以下、マスクＲ
ＯＭという）、ＥＰＲＯＭ、ＥＥＰＲＯＭ等のＲＯＭと
の、２つの機能を有する半導体リードオンリ・メモリ装
置（以下、ＤＲＯＭという）等の半導体メモリ装置、特
にそのメモリセル方式及び回路方式に関するものであ
る。
発性メモリ装置である半導体メモリ装置（以下、ＤＲＡ
Ｍという）と、読み出し専用の不揮発性メモリ装置であ
るマスク・リードオンリ・メモリ装置（以下、マスクＲ
ＯＭという）、ＥＰＲＯＭ、ＥＥＰＲＯＭ等のＲＯＭと
の、２つの機能を有する半導体リードオンリ・メモリ装
置（以下、ＤＲＯＭという）等の半導体メモリ装置、特
にそのメモリセル方式及び回路方式に関するものであ
る。
【０００２】
【従来の技術】図２は、従来のＤＲＡＭの一構成例を示
す要部の回路図である。このＤＲＡＭは、ＹアドレスＡ
ＹをデコードしてＹデコーダ出力信号ｙi （但し、ｉ；
１〜ｎで、ｎは任意の整数）を出力するＹデコーダ手段
１を備えている。このＹデコーダ手段１は、複数の単位
Ｙデコーダ１i （但し、ｉ；１〜ｎ）で構成されてい
る。Ｙデコーダ出力信号ｙi は、ＹアドレスＡＹの値に
より選択され、図示しないＹデコーダドライブ信号によ
ってドライブされ開閉するＮチャネル型ＭＯＳトランジ
スタ（以下、ＮＭＯＳという）からなる複数の相補的な
トランスファゲート２i ，２i ／（但し、ｉ；１〜ｎ）
により、相補的なデータバス対Ｄ，Ｄ／と、コラム単位
群３の複数の相補的なビット線対ＢＬi ，ＢＬi ／（但
し、ｉ；１〜ｎ）とを、接続する機能を有している。コ
ラム単位群３は、複数の単位コラム回路３i （但し、
ｉ；１〜ｎ）により構成されている。各単位コラム回路
３i は、相補的なビット線対ＢＬi ，ＢＬi ／と、それ
と交差配置され図示しないＸデコーダドライブ信号によ
りドライブされるワード線ＷＬk （但し、ｋ；１〜ｌ
で、ｌは任意の整数）とを有し、それらの各交差箇所に
は、１トランジスタ型のメモリセル４ki（但し、ｋ；１
〜ｌ、ｉ；１〜ｎ）がそれぞれ接続されている。各ビッ
ト線対ＢＬi ，ＢＬi ／には、センスアンプドライブ信
号ＰＳＡで活性化されるセンスアンプ５i （但し、ｉ；
１〜ｎ）が接続されている。各メモリセル４kiは、一方
の電極が固定電位（例えば、ＶＣＣ／２、ＶＣＣ：電源
電位）に接続された電荷蓄積用の容量４ａと、該容量４
ａの他方の電極とビット線ＢＬi またはＢＬi ／との間
に接続されワード線ＷＬk によってゲート制御される電
荷転送用のＮＭＯＳからなるトランスファゲート４ｂと
で、構成されている。複数のワード線ＷＬk は、Ｘアド
レスＡＸをデコードするＸデコーダ手段６によって選択
されるようになっている。また、データバス対Ｄ，Ｄ／
は、データの入／出力を行う入／出力手段（以下、Ｉ／
Ｏ手段という）７を介して入／出力端子に接続されてい
る。次に、図３（ａ），（ｂ）を参照しつつ、図２に示
すＤＲＡＭの読み出し（リード）動作（１），（２）を
説明する。図３（ａ）は、外部よりメモリセル４kiに
“１”（“Ｈ”レベル、即ち電源電位ＶＣＣ）が書かれ
ているときの読み出し動作のタイミング図、及び図３
（ｂ）は外部よりメモリセル４kiに“０”（“Ｌ”レベ
ル、即ち接地電位ＶＳＳ＝０Ｖ）が書かれているときの
読み出し動作のタイミング図である。
す要部の回路図である。このＤＲＡＭは、ＹアドレスＡ
ＹをデコードしてＹデコーダ出力信号ｙi （但し、ｉ；
１〜ｎで、ｎは任意の整数）を出力するＹデコーダ手段
１を備えている。このＹデコーダ手段１は、複数の単位
Ｙデコーダ１i （但し、ｉ；１〜ｎ）で構成されてい
る。Ｙデコーダ出力信号ｙi は、ＹアドレスＡＹの値に
より選択され、図示しないＹデコーダドライブ信号によ
ってドライブされ開閉するＮチャネル型ＭＯＳトランジ
スタ（以下、ＮＭＯＳという）からなる複数の相補的な
トランスファゲート２i ，２i ／（但し、ｉ；１〜ｎ）
により、相補的なデータバス対Ｄ，Ｄ／と、コラム単位
群３の複数の相補的なビット線対ＢＬi ，ＢＬi ／（但
し、ｉ；１〜ｎ）とを、接続する機能を有している。コ
ラム単位群３は、複数の単位コラム回路３i （但し、
ｉ；１〜ｎ）により構成されている。各単位コラム回路
３i は、相補的なビット線対ＢＬi ，ＢＬi ／と、それ
と交差配置され図示しないＸデコーダドライブ信号によ
りドライブされるワード線ＷＬk （但し、ｋ；１〜ｌ
で、ｌは任意の整数）とを有し、それらの各交差箇所に
は、１トランジスタ型のメモリセル４ki（但し、ｋ；１
〜ｌ、ｉ；１〜ｎ）がそれぞれ接続されている。各ビッ
ト線対ＢＬi ，ＢＬi ／には、センスアンプドライブ信
号ＰＳＡで活性化されるセンスアンプ５i （但し、ｉ；
１〜ｎ）が接続されている。各メモリセル４kiは、一方
の電極が固定電位（例えば、ＶＣＣ／２、ＶＣＣ：電源
電位）に接続された電荷蓄積用の容量４ａと、該容量４
ａの他方の電極とビット線ＢＬi またはＢＬi ／との間
に接続されワード線ＷＬk によってゲート制御される電
荷転送用のＮＭＯＳからなるトランスファゲート４ｂと
で、構成されている。複数のワード線ＷＬk は、Ｘアド
レスＡＸをデコードするＸデコーダ手段６によって選択
されるようになっている。また、データバス対Ｄ，Ｄ／
は、データの入／出力を行う入／出力手段（以下、Ｉ／
Ｏ手段という）７を介して入／出力端子に接続されてい
る。次に、図３（ａ），（ｂ）を参照しつつ、図２に示
すＤＲＡＭの読み出し（リード）動作（１），（２）を
説明する。図３（ａ）は、外部よりメモリセル４kiに
“１”（“Ｈ”レベル、即ち電源電位ＶＣＣ）が書かれ
ているときの読み出し動作のタイミング図、及び図３
（ｂ）は外部よりメモリセル４kiに“０”（“Ｌ”レベ
ル、即ち接地電位ＶＳＳ＝０Ｖ）が書かれているときの
読み出し動作のタイミング図である。
【０００３】（１） 図３（ａ）の読み出し動作 この読み出し動作では、仮にワード線ＷＬ1 が立ち上が
るものとする。また、この読み出し動作では“１”のリ
ードを考えているので、選択されるメモリセル４1iを構
成する容量４ａには、電源電位ＶＣＣで充電されていた
電荷が蓄えられているものとする。 時刻ｔ０：ＸアドレスＡＸをデコードするＸデコード手
段６の出力によってワード線ＷＬ1 が立ち上がり、メモ
リセル４1iが選択され、該メモリセル４1iを構成する容
量４ａの蓄積電荷がトランスファゲート４ｂを介してビ
ット線ＢＬi へ放電される。これにより、ビット線ＢＬ
i の電位が初期値ＶＣＣ／２より電位差＋ΔＶだけ上昇
する。なお、ワード線ＷＬ1 が立ち上がると、そのワー
ド線ＷＬ1 に接続されたメモリセル４kiが全て同様な動
作を行う。従来、メモリセル４kiを構成するトランスフ
ァゲート４ｂは、ＮＭＯＳで構成されているため、ワー
ド線ＷＬk のレベルが電源電位ＶＣＣにおいてはＶＣＣ
レベルまで、その容量４ａに電荷を取り込むことができ
ない。そのため、電源電位ＶＣＣ以上（ＶＣＣ＋Ｖt 以
上、Ｖt ；ＮＭＯＳの閾値電圧）にブーストするのが一
般的である。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
り、センスアンプ５i が作動し、ビット線対ＢＬi ，Ｂ
Ｌi ／の電位差ΔＶが増幅され、それが通常ＶＣＣまで
増幅される。なお、センスアンプドライブ信号ＰＳＡが
立ち上がり、センスアンプ５i が作動すると、全てのビ
ット線対上の電位差が、前記と同様にして該センスアン
プ５i によって増幅される。 時刻ｔ２：ＹアドレスＡＹがデコーダ手段１でデコード
され、そのＹデコーダ出力信号ｙi が立ち上がり、トラ
ンスファゲート２i ，２i ／がオン状態となり、ビット
線対ＢＬi ，ＢＬi ／とデータバス対Ｄ，Ｄ／とが接続
される。これにより、ビット線対ＢＬi ，ＢＬi ／上に
増幅されていた情報は、データバス対Ｄ，Ｄ／へ転送さ
れ、Ｉ／Ｏ手段７を介して外部へ出力される。このと
き、一方のビット線ＢＬi は“Ｈ”レベル、他方のビッ
ト線ＢＬi ／は“Ｌ”レベルのため、一方のデータバス
Ｄが“Ｈ”レベル、他方のデータバスＤ／が“Ｌ”レベ
ルとなり、Ｉ／Ｏ手段７からの出力が“１”となる。
るものとする。また、この読み出し動作では“１”のリ
ードを考えているので、選択されるメモリセル４1iを構
成する容量４ａには、電源電位ＶＣＣで充電されていた
電荷が蓄えられているものとする。 時刻ｔ０：ＸアドレスＡＸをデコードするＸデコード手
段６の出力によってワード線ＷＬ1 が立ち上がり、メモ
リセル４1iが選択され、該メモリセル４1iを構成する容
量４ａの蓄積電荷がトランスファゲート４ｂを介してビ
ット線ＢＬi へ放電される。これにより、ビット線ＢＬ
i の電位が初期値ＶＣＣ／２より電位差＋ΔＶだけ上昇
する。なお、ワード線ＷＬ1 が立ち上がると、そのワー
ド線ＷＬ1 に接続されたメモリセル４kiが全て同様な動
作を行う。従来、メモリセル４kiを構成するトランスフ
ァゲート４ｂは、ＮＭＯＳで構成されているため、ワー
ド線ＷＬk のレベルが電源電位ＶＣＣにおいてはＶＣＣ
レベルまで、その容量４ａに電荷を取り込むことができ
ない。そのため、電源電位ＶＣＣ以上（ＶＣＣ＋Ｖt 以
上、Ｖt ；ＮＭＯＳの閾値電圧）にブーストするのが一
般的である。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
り、センスアンプ５i が作動し、ビット線対ＢＬi ，Ｂ
Ｌi ／の電位差ΔＶが増幅され、それが通常ＶＣＣまで
増幅される。なお、センスアンプドライブ信号ＰＳＡが
立ち上がり、センスアンプ５i が作動すると、全てのビ
ット線対上の電位差が、前記と同様にして該センスアン
プ５i によって増幅される。 時刻ｔ２：ＹアドレスＡＹがデコーダ手段１でデコード
され、そのＹデコーダ出力信号ｙi が立ち上がり、トラ
ンスファゲート２i ，２i ／がオン状態となり、ビット
線対ＢＬi ，ＢＬi ／とデータバス対Ｄ，Ｄ／とが接続
される。これにより、ビット線対ＢＬi ，ＢＬi ／上に
増幅されていた情報は、データバス対Ｄ，Ｄ／へ転送さ
れ、Ｉ／Ｏ手段７を介して外部へ出力される。このと
き、一方のビット線ＢＬi は“Ｈ”レベル、他方のビッ
ト線ＢＬi ／は“Ｌ”レベルのため、一方のデータバス
Ｄが“Ｈ”レベル、他方のデータバスＤ／が“Ｌ”レベ
ルとなり、Ｉ／Ｏ手段７からの出力が“１”となる。
【０００４】（２） 図３（ｂ）の読み出し動作 時刻ｔ０：ワード線ＷＬ1 が立ち上がり、メモリセル４
1iが選択される。このメモリセル４1iを構成する容量４
ａには、電荷が蓄えられていない状態（即ち、０Ｖ）で
あったため、ビット線ＢＬi 上に充電されていた電荷
（電圧はＶＣＣ／２）の一部が該容量４ａへ放電され
る。そのため、ビット線ＢＬi の電位が初期値ＶＣＣ／
２より電位差ΔＶだけ下がる。なお、ワード線ＷＬ1 が
立ち上がると、そのワード線ＷＬ1 に接続されたメモリ
セル４kiが全て同様な動作を行う。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
り、センスアンプ５i が作動し、ビット線対ＢＬi ，Ｂ
Ｌi ／上の電位差ΔＶが通常、ＶＣＣまで増幅される。
なお、センスアンプドライブ信号ＰＳＡが立ち上がり、
各センスアンプ５i が作動すると、全てのビット線対Ｂ
Ｌi ，ＢＬi ／上の電位差はそれらの各センスアンプ５
i によって増幅される。 時刻ｔ２：Ｙデコーダ出力信号ｙi が立ち上がり、トラ
ンスファゲート２i ，２i ／がオン状態となってビット
線対ＢＬi ，ＢＬi ／とデータバス対Ｄ，Ｄ／とが接続
される。これにより、ビット線対ＢＬi ，ＢＬi ／上に
増幅されていた情報は、データバス対Ｄ，Ｄ／へ転送さ
れ、Ｉ／Ｏ手段７より出力される。このとき、一方のビ
ット線ＢＬi は“Ｌ”レベル、他方のビット線ＢＬi ／
は“Ｈ”レベルのため、一方のデータバスＤが“Ｌ”レ
ベル、他方のデータバスＤ／が“Ｈ”レベルとなり、Ｉ
／Ｏ手段７からの出力が“０”となる。
1iが選択される。このメモリセル４1iを構成する容量４
ａには、電荷が蓄えられていない状態（即ち、０Ｖ）で
あったため、ビット線ＢＬi 上に充電されていた電荷
（電圧はＶＣＣ／２）の一部が該容量４ａへ放電され
る。そのため、ビット線ＢＬi の電位が初期値ＶＣＣ／
２より電位差ΔＶだけ下がる。なお、ワード線ＷＬ1 が
立ち上がると、そのワード線ＷＬ1 に接続されたメモリ
セル４kiが全て同様な動作を行う。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
り、センスアンプ５i が作動し、ビット線対ＢＬi ，Ｂ
Ｌi ／上の電位差ΔＶが通常、ＶＣＣまで増幅される。
なお、センスアンプドライブ信号ＰＳＡが立ち上がり、
各センスアンプ５i が作動すると、全てのビット線対Ｂ
Ｌi ，ＢＬi ／上の電位差はそれらの各センスアンプ５
i によって増幅される。 時刻ｔ２：Ｙデコーダ出力信号ｙi が立ち上がり、トラ
ンスファゲート２i ，２i ／がオン状態となってビット
線対ＢＬi ，ＢＬi ／とデータバス対Ｄ，Ｄ／とが接続
される。これにより、ビット線対ＢＬi ，ＢＬi ／上に
増幅されていた情報は、データバス対Ｄ，Ｄ／へ転送さ
れ、Ｉ／Ｏ手段７より出力される。このとき、一方のビ
ット線ＢＬi は“Ｌ”レベル、他方のビット線ＢＬi ／
は“Ｈ”レベルのため、一方のデータバスＤが“Ｌ”レ
ベル、他方のデータバスＤ／が“Ｈ”レベルとなり、Ｉ
／Ｏ手段７からの出力が“０”となる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭのような半導体メモリ装置では、次のような欠
点があった。ＤＲＡＭは、大容量化、及び低価格化に優
れているが、不揮発性メモリ装置であるため、電源を切
ってしまえば、書き込んだ情報が完全に失われてしま
う。これに対し、ＤＲＡＭとは異なり、電源を切っても
当初書き込んだ情報が消えないようになっている不揮発
性メモリ装置としては、マスクＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ等のメモリ装置がある。ところが、マスクＲ
ＯＭは情報の書き込み（ライト）ができず、他の不揮発
性メモリ装置も、高速リード、及びライトができないと
いう欠点がある。エレクトロニクス分野においては、両
者の利点を有効に使いたい用途は、あらゆる場面で生じ
る。その場合、一般的には、揮発性メモリ装置と不揮発
性メモリ装置の両方を大量に使いたい場合、それぞれの
異なる半導体メモリ装置（例えば、ＤＲＡＭとマスクＲ
ＯＭ等）を使用してきた。ところが、このような場合、
次のような不具合（ａ）〜（ｅ）を生じる。
ＤＲＡＭのような半導体メモリ装置では、次のような欠
点があった。ＤＲＡＭは、大容量化、及び低価格化に優
れているが、不揮発性メモリ装置であるため、電源を切
ってしまえば、書き込んだ情報が完全に失われてしま
う。これに対し、ＤＲＡＭとは異なり、電源を切っても
当初書き込んだ情報が消えないようになっている不揮発
性メモリ装置としては、マスクＲＯＭ、ＥＰＲＯＭ、Ｅ
ＥＰＲＯＭ等のメモリ装置がある。ところが、マスクＲ
ＯＭは情報の書き込み（ライト）ができず、他の不揮発
性メモリ装置も、高速リード、及びライトができないと
いう欠点がある。エレクトロニクス分野においては、両
者の利点を有効に使いたい用途は、あらゆる場面で生じ
る。その場合、一般的には、揮発性メモリ装置と不揮発
性メモリ装置の両方を大量に使いたい場合、それぞれの
異なる半導体メモリ装置（例えば、ＤＲＡＭとマスクＲ
ＯＭ等）を使用してきた。ところが、このような場合、
次のような不具合（ａ）〜（ｅ）を生じる。
【０００６】（ａ） ＲＡＭやマスクＲＯＭの一般的な
容量は、２５６Ｋ、１Ｍ、４Ｍ等、一般的に区切りの良
い数が決まっており、特にＲＯＭは不経済な使い方をす
ることが多い。 （ｂ） ２種類の半導体メモリ装置を使うため、コスト
がかかる。 （ｃ） 同一チップ上に通常のＤＲＡＭやＲＯＭを形成
するには、プロセスが違いすぎ、コスト、及び開発時間
がかかりすぎる。 （ｄ） 前記（ｃ）が可能になっても、同一チップ上に
異なるコントロール系の半導体メモリ装置が搭載された
に過ぎず、その開発期間が２半導体メモリ装置分以上か
かる。また、その性能の評価も別々に行わざるを得な
い。 （ｅ） 前記（ｃ）が可能になっても、例えばそれらが
市場に出た後、異なったシステムが、１チップ上に搭載
されているため、ＲＡＭ及びＲＯＭそれぞれ独立した不
良モードを有しており、不良発生率が高く、不良解析も
複雑なものとなる。
容量は、２５６Ｋ、１Ｍ、４Ｍ等、一般的に区切りの良
い数が決まっており、特にＲＯＭは不経済な使い方をす
ることが多い。 （ｂ） ２種類の半導体メモリ装置を使うため、コスト
がかかる。 （ｃ） 同一チップ上に通常のＤＲＡＭやＲＯＭを形成
するには、プロセスが違いすぎ、コスト、及び開発時間
がかかりすぎる。 （ｄ） 前記（ｃ）が可能になっても、同一チップ上に
異なるコントロール系の半導体メモリ装置が搭載された
に過ぎず、その開発期間が２半導体メモリ装置分以上か
かる。また、その性能の評価も別々に行わざるを得な
い。 （ｅ） 前記（ｃ）が可能になっても、例えばそれらが
市場に出た後、異なったシステムが、１チップ上に搭載
されているため、ＲＡＭ及びＲＯＭそれぞれ独立した不
良モードを有しており、不良発生率が高く、不良解析も
複雑なものとなる。
【０００７】本発明は、前記従来技術が持っていた課題
として、揮発性メモリ装置と不揮発性メモリ装置の両者
の利点を有効に使う場合にはそれら２種類の半導体メモ
リ装置を使用しなければならず、それによって不具合を
生じるという点について解決し、従来のＤＲＡＭメモリ
セルを利用し、例えば１チップ上にＲＡＭとＲＯＭを作
り込み、ユーザが、それらの使用容量を自由に決定で
き、ＲＡＭ及びＲＯＭのアクセス動作は、全く従来のＤ
ＲＡＭと同じため、開発コスト、及び開発期間も大幅に
短縮でき、さらに市場トラブルを最小にくい止めること
の可能な半導体メモリ装置を提供するものである。
として、揮発性メモリ装置と不揮発性メモリ装置の両者
の利点を有効に使う場合にはそれら２種類の半導体メモ
リ装置を使用しなければならず、それによって不具合を
生じるという点について解決し、従来のＤＲＡＭメモリ
セルを利用し、例えば１チップ上にＲＡＭとＲＯＭを作
り込み、ユーザが、それらの使用容量を自由に決定で
き、ＲＡＭ及びＲＯＭのアクセス動作は、全く従来のＤ
ＲＡＭと同じため、開発コスト、及び開発期間も大幅に
短縮でき、さらに市場トラブルを最小にくい止めること
の可能な半導体メモリ装置を提供するものである。
【０００８】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ＤＲＯＭ等の半導体メモリ装置にお
いて、Ｙアドレスに基づき選択される複数のビット線か
らなるビット線群と、Ｘアドレスに基づき選択的に活性
化される複数のワード線からなるワード線群と、第１と
第２の電極間の導通状態を制御する制御電極が前記ワー
ド線に接続され、該第１の電極が前記ビット線に接続さ
れたトランジスタを有する複数のメモリセルからなるメ
モリセルアレイと、所定の電位レベルに保持された電位
配線とを備え、前記複数のメモリセル中の所定のメモリ
セル内のトランジスタの第２の電極を前記電位配線に接
続して前記メモリセルアレイを複数の記憶領域に分割す
る構成にしている。第２の発明では、第１の発明におい
て、前記Ｘアドレスを上位アドレスと下位アドレスに分
けてその上位アドレスと下位アドレスにより、前記電位
配線に接続したメモリセルを有するメモリセル群に接続
されたワード線群と、それ以外のメモリセルに接続され
たワード線群とを、選択的に活性化する構成にしてい
る。
を解決するために、ＤＲＯＭ等の半導体メモリ装置にお
いて、Ｙアドレスに基づき選択される複数のビット線か
らなるビット線群と、Ｘアドレスに基づき選択的に活性
化される複数のワード線からなるワード線群と、第１と
第２の電極間の導通状態を制御する制御電極が前記ワー
ド線に接続され、該第１の電極が前記ビット線に接続さ
れたトランジスタを有する複数のメモリセルからなるメ
モリセルアレイと、所定の電位レベルに保持された電位
配線とを備え、前記複数のメモリセル中の所定のメモリ
セル内のトランジスタの第２の電極を前記電位配線に接
続して前記メモリセルアレイを複数の記憶領域に分割す
る構成にしている。第２の発明では、第１の発明におい
て、前記Ｘアドレスを上位アドレスと下位アドレスに分
けてその上位アドレスと下位アドレスにより、前記電位
配線に接続したメモリセルを有するメモリセル群に接続
されたワード線群と、それ以外のメモリセルに接続され
たワード線群とを、選択的に活性化する構成にしてい
る。
【０００９】第３の発明では、第１の発明において、前
記電位配線に接続したメモリセルを有するメモリセル群
で構成される記憶領域と、それ以外のメモリセル群で構
成される記憶領域とを、ワード線方向に交互に配置して
前記メモリセルアレイを３分割以上に分割している。第
４の発明では、第１の発明において、前記電位配線に接
続したメモリセルを有するメモリセル群で構成される記
憶領域と、それ以外のメモリセル群で構成される記憶領
域とで、前記メモリセルアレイを複数に分割し、その分
割された部分毎のビット線群を異なるＹアドレスデコー
ド用のＹデコーダ手段で選択する構成にしている。第５
の発明では、第１の発明において、前記Ｙアドレスを上
位アドレスと下位アドレスに分けてその上位アドレスと
下位アドレスに基づき、前記電位配線に接続したメモリ
セルを有するメモリセル群に接続されたビット線群と、
それ以外のメモリセル群に接続されたビット線群とを、
選択する構成にしている。
記電位配線に接続したメモリセルを有するメモリセル群
で構成される記憶領域と、それ以外のメモリセル群で構
成される記憶領域とを、ワード線方向に交互に配置して
前記メモリセルアレイを３分割以上に分割している。第
４の発明では、第１の発明において、前記電位配線に接
続したメモリセルを有するメモリセル群で構成される記
憶領域と、それ以外のメモリセル群で構成される記憶領
域とで、前記メモリセルアレイを複数に分割し、その分
割された部分毎のビット線群を異なるＹアドレスデコー
ド用のＹデコーダ手段で選択する構成にしている。第５
の発明では、第１の発明において、前記Ｙアドレスを上
位アドレスと下位アドレスに分けてその上位アドレスと
下位アドレスに基づき、前記電位配線に接続したメモリ
セルを有するメモリセル群に接続されたビット線群と、
それ以外のメモリセル群に接続されたビット線群とを、
選択する構成にしている。
【００１０】第６の発明では、第１の発明において、前
記電位配線に接続したメモリセルを有するメモリセル群
で構成される記憶領域と、それ以外のメモリセル群で構
成される記憶領域とを、連続する前記Ｙアドレスに対し
て交互に配置して前記メモリセルアレイを３分割以上に
分割している。
記電位配線に接続したメモリセルを有するメモリセル群
で構成される記憶領域と、それ以外のメモリセル群で構
成される記憶領域とを、連続する前記Ｙアドレスに対し
て交互に配置して前記メモリセルアレイを３分割以上に
分割している。
【００１１】第７の発明では、第１の発明において、前
記Ｙアドレスを上位アドレスと下位アドレスに分けてそ
の上位アドレスと下位アドレスに基づき、前記電位配線
に接続したメモリセルを有する第１のメモリセル群に接
続されたビット線群と、それ以外の第２のメモリセル群
に接続されたビット線群とを選択する構成にしている。
さらに、前記第２のメモリセル群のうちの一部のメモリ
セル群に対して前記電位配線を接続し、それらのメモリ
セル群に接続されたワード線群を、連続する前記Ｘアド
レスに基づき選択的に活性化する構成にしている。第８
の発明では、第１の発明において、前記Ｘアドレスを上
位アドレスと下位アドレスに分けてその上位アドレスと
下位アドレスにより、前記電位配線に接続したメモリセ
ルを有するメモリセル群に接続されたワード線群と、そ
れ以外のメモリセル群に接続されたワード線群とを、選
択的に活性化する構成にしている。さらに、前記任意の
ビット線に接続されたメモリセル群内の各トランジスタ
の第２の電極を電荷蓄積手段に接続している。第９の発
明では、第１の発明において、前記電位配線に接続した
メモリセルを有する第１のメモリセル群で構成される第
１の記憶領域と、それ以外の第２のメモリセル群で構成
される第２の記憶領域とで、前記メモリセルアレイを複
数に分割している。さらに、この分割された部分毎のビ
ット線群を異なるＹアドレスデコード用のＹデコーダ手
段で選択する構成にし、かつ前記第１の記憶領域内の任
意のメモリセル群を前記第２のメモリセル群で構成して
いる。第１０の発明では、第１の発明において、前記Ｘ
アドレスを上位アドレスと下位アドレスに分けてその上
位アドレスと下位アドレスをデコードするＸデコーダ手
段により、前記電位配線に接続したメモリセルを有する
メモリセル群に接続された第１のワード線群と、それ以
外のメモリセル群に接続された第２のワード線群とを、
選択する構成にしている。さらに、前記Ｘデコーダ手段
のうちの前記第１のワード線群を選択する回路部分を複
数に分割し、その分割された回路部分を選択信号によっ
て選択的に活性化する構成にしている。
記Ｙアドレスを上位アドレスと下位アドレスに分けてそ
の上位アドレスと下位アドレスに基づき、前記電位配線
に接続したメモリセルを有する第１のメモリセル群に接
続されたビット線群と、それ以外の第２のメモリセル群
に接続されたビット線群とを選択する構成にしている。
さらに、前記第２のメモリセル群のうちの一部のメモリ
セル群に対して前記電位配線を接続し、それらのメモリ
セル群に接続されたワード線群を、連続する前記Ｘアド
レスに基づき選択的に活性化する構成にしている。第８
の発明では、第１の発明において、前記Ｘアドレスを上
位アドレスと下位アドレスに分けてその上位アドレスと
下位アドレスにより、前記電位配線に接続したメモリセ
ルを有するメモリセル群に接続されたワード線群と、そ
れ以外のメモリセル群に接続されたワード線群とを、選
択的に活性化する構成にしている。さらに、前記任意の
ビット線に接続されたメモリセル群内の各トランジスタ
の第２の電極を電荷蓄積手段に接続している。第９の発
明では、第１の発明において、前記電位配線に接続した
メモリセルを有する第１のメモリセル群で構成される第
１の記憶領域と、それ以外の第２のメモリセル群で構成
される第２の記憶領域とで、前記メモリセルアレイを複
数に分割している。さらに、この分割された部分毎のビ
ット線群を異なるＹアドレスデコード用のＹデコーダ手
段で選択する構成にし、かつ前記第１の記憶領域内の任
意のメモリセル群を前記第２のメモリセル群で構成して
いる。第１０の発明では、第１の発明において、前記Ｘ
アドレスを上位アドレスと下位アドレスに分けてその上
位アドレスと下位アドレスをデコードするＸデコーダ手
段により、前記電位配線に接続したメモリセルを有する
メモリセル群に接続された第１のワード線群と、それ以
外のメモリセル群に接続された第２のワード線群とを、
選択する構成にしている。さらに、前記Ｘデコーダ手段
のうちの前記第１のワード線群を選択する回路部分を複
数に分割し、その分割された回路部分を選択信号によっ
て選択的に活性化する構成にしている。
【００１２】第１１の発明では、第１の発明において、
前記Ｘアドレスを上位アドレスと下位アドレスに分けて
その上位アドレスと下位アドレスをデコードするＸデコ
ーダ手段により、前記電位配線に接続したメモリセルを
有するメモリセル群に接続された第１のワード線群と、
それ以外のメモリセル群に接続された第２のワード線群
とを、選択する構成にしている。さらに、前記Ｘデコー
ダ手段のうちの前記第１のワード線群を選択する回路部
分を複数に等分し、その等分された回路部分を選択信号
によって選択的に活性化し、かつその回路部分を、前記
第１のワード線群のうちの正論理メモリセルに接続され
たワード線群と負論理メモリセルに接続されたワード線
群とをそれぞれ連続する前記Ｘアドレスに基づき順に選
択する構成にしている。第１２の発明では、第１の発明
において、前記電位配線に接続したメモリセルを有する
メモリセル群で構成される第１の記憶領域と、それ以外
のメモリセル群で構成される第２の記憶領域とで、前記
メモリセルアレイを複数に分割している。さらに、この
分割された部分毎のビット線群を異なるＹアドレスデコ
ード用のＹデコーダ手段で選択する構成にし、かつ前記
第１の記憶領域に接続されたワード線群を選択するＸア
ドレスデコード用のＸデコーダ手段を複数に等分し、そ
の等分された回路部分を選択信号によって選択的に活性
化する構成にしている。第１３の発明では、第１の発明
において、前記Ｙアドレスを上位アドレスと下位アドレ
スに分けてその上位アドレスと下位アドレスをデコード
するＹデコーダ手段により、前記電位配線に接続したメ
モリセルを有するメモリセル群に接続された第１のビッ
ト線群と、それ以外のメモリセル群に接続された第２の
ビット線群とを、選択する構成にしている。さらに、前
記Ｙデコーダ手段のうちの前記第１のビット線群を選択
する回路部分を複数に分割し、その分割された回路部分
を選択信号によって選択的に活性化する構成にしてい
る。
前記Ｘアドレスを上位アドレスと下位アドレスに分けて
その上位アドレスと下位アドレスをデコードするＸデコ
ーダ手段により、前記電位配線に接続したメモリセルを
有するメモリセル群に接続された第１のワード線群と、
それ以外のメモリセル群に接続された第２のワード線群
とを、選択する構成にしている。さらに、前記Ｘデコー
ダ手段のうちの前記第１のワード線群を選択する回路部
分を複数に等分し、その等分された回路部分を選択信号
によって選択的に活性化し、かつその回路部分を、前記
第１のワード線群のうちの正論理メモリセルに接続され
たワード線群と負論理メモリセルに接続されたワード線
群とをそれぞれ連続する前記Ｘアドレスに基づき順に選
択する構成にしている。第１２の発明では、第１の発明
において、前記電位配線に接続したメモリセルを有する
メモリセル群で構成される第１の記憶領域と、それ以外
のメモリセル群で構成される第２の記憶領域とで、前記
メモリセルアレイを複数に分割している。さらに、この
分割された部分毎のビット線群を異なるＹアドレスデコ
ード用のＹデコーダ手段で選択する構成にし、かつ前記
第１の記憶領域に接続されたワード線群を選択するＸア
ドレスデコード用のＸデコーダ手段を複数に等分し、そ
の等分された回路部分を選択信号によって選択的に活性
化する構成にしている。第１３の発明では、第１の発明
において、前記Ｙアドレスを上位アドレスと下位アドレ
スに分けてその上位アドレスと下位アドレスをデコード
するＹデコーダ手段により、前記電位配線に接続したメ
モリセルを有するメモリセル群に接続された第１のビッ
ト線群と、それ以外のメモリセル群に接続された第２の
ビット線群とを、選択する構成にしている。さらに、前
記Ｙデコーダ手段のうちの前記第１のビット線群を選択
する回路部分を複数に分割し、その分割された回路部分
を選択信号によって選択的に活性化する構成にしてい
る。
【００１３】第１４の発明では、第１の発明において、
前記Ｘアドレス及びＹアドレスをそれぞれを上位アドレ
スと下位アドレスに分けてその上位アドレスと下位アド
レスをそれぞれデコードするＸデコーダ手段及びＹデコ
ーダ手段により、前記電位配線に接続したメモリセルを
有するメモリセル群に接続された第１のワード線群及び
第１のビット線群と、それ以外のメモリセル群に接続さ
れた第２のワード線群及び第２のビット線群とを、それ
ぞれ選択する構成にしている。さらに、前記Ｘデコーダ
手段及びＹデコーダ手段のうちの前記第１のワード線群
及び第１のビット線群をそれぞれ選択する回路部分を複
数に分割し、その分割された回路部分をそれぞれ選択信
号によって選択的に活性化する構成にしている。第１５
の発明では、第１の発明において、前記Ｘアドレスを上
位アドレスと下位アドレスに分けてその上位アドレスと
下位アドレスをデコードするＸデコーダ手段により、前
記電位配線に接続したメモリセルを有するメモリセル群
に接続された第１のワード線群と、それ以外のメモリセ
ル群に接続された第２のワード線群とを、選択する構成
にしている。さらに、前記Ｘデコーダ手段のうちの前記
第１のワード線群を選択する第１の回路部分と同一ビッ
ト数を持った前記第２のワード線群を選択するための第
２の回路部分を該Ｘデコーダ手段内に１つ又は複数設
け、それらの第１及び第２の回路部分を選択信号によっ
て選択的に活性化する構成にしている。第１６の発明で
は、第１の発明において、前記Ｘアドレスを上位アドレ
スと下位アドレスに分けてその上位アドレスと下位アド
レスをデコードするＸデコーダ手段により、前記電位配
線に接続したメモリセルを有するメモリセル群に接続さ
れた第１のワード線群と、それ以外のメモリセル群に接
続された第２のワード線群とを、選択する構成にしてい
る。さらに、前記Ｘデコーダ手段のうちの前記第１のワ
ード線群を選択する第１の回路部分と同一ビット数を持
った前記第２のワード線群を選択するための第２の回路
部分を該Ｘデコーダ手段内に１つ又は複数設け、それら
の第１及び第２の回路部分を選択信号によって選択的に
活性化し、かつその第１の回路部分を、前記第１のワー
ド線群のうちの正論理メモリセルに接続されたワード線
群と負論理メモリセルに接続されたワード線群とをそれ
ぞれ連続する前記Ｘアドレスに基づき順に選択する構成
にしている。第１７の発明では、第１の発明において、
前記メモリセルアレイを第１と第２の記憶領域に２分割
し、該第１の記憶領域の１／２を、前記電位配線に接続
したメモリセルを有するメモリセル群で構成し、該第１
の記憶領域の残り１／２と該第２の記憶領域とを、それ
以外のメモリセル群で構成すると共に、該第１と第２の
記憶領域毎のビット線群を異なるＹアドレスデコード用
のＹデコーダ手段で選択する構成にしている。さらに、
前記２分割構造の第１の記憶領域に接続されたワード線
群を選択するＸアドレスデコード用のＸデコーダ手段を
２分割し、その２分割された回路部分を選択信号によっ
て選択的に活性化する構成にしている。第１８の発明で
は、第１の発明において、前記Ｙアドレスを上位アドレ
スと下位アドレスに分けてその上位アドレスと下位アド
レスをデコードするＹデコーダ手段により、前記電位配
線に接続したメモリセルを有する第１のメモリセル群に
接続された第１のビット線群及びそれ以外の第２のメモ
リセル群に接続された第２のビット線群と、該第１のメ
モリセル群以外の第３のメモリセル群に接続された第３
のビット線群とを、選択する構成にしている。さらに、
前記Ｙデコーダ手段のうちの前記第１と第２のビット線
群を選択する回路部分を選択信号によって選択的に活性
化する構成にしている。第１９の発明では、第１の発明
において、前記Ｘアドレスを上位アドレスと下位アドレ
スに分けてその上位アドレスと下位アドレスをデコード
するＸデコーダ手段により、前記電位配線に接続したメ
モリセルを有する第１のメモリセル群に接続された第１
のワード線群及びそれ以外の第２のメモリセル群に接続
された第２のワード線群と、該第１のメモリセル群以外
の第３のメモリセル群に接続された第３のワード線群と
を、選択する構成にている。さらに、前記Ｙアドレスを
上位アドレスと下位アドレスに分けてその上位アドレス
と下位アドレスをデコードするＹデコーダ手段により、
前記電位配線に接続したメモリセルを有する第４のメモ
リセル群に接続された第１のビット線群及びそれ以外の
第５のメモリセル群に接続された第２のビット線群と、
該第４のメモリセル群以外の第６のメモリセル群に接続
された第３のビット線群とを、選択する構成にしてい
る。そして、前記Ｘデコーダ手段のうちの前記第１と第
２のワード線群を選択する回路部分を第１の選択信号に
よって選択的に活性化すると共に、前記Ｙデコーダ手段
のうちの前記第１と第２のビット線群を選択する回路部
分を第２の選択信号によって選択的に活性化する構成に
している。
前記Ｘアドレス及びＹアドレスをそれぞれを上位アドレ
スと下位アドレスに分けてその上位アドレスと下位アド
レスをそれぞれデコードするＸデコーダ手段及びＹデコ
ーダ手段により、前記電位配線に接続したメモリセルを
有するメモリセル群に接続された第１のワード線群及び
第１のビット線群と、それ以外のメモリセル群に接続さ
れた第２のワード線群及び第２のビット線群とを、それ
ぞれ選択する構成にしている。さらに、前記Ｘデコーダ
手段及びＹデコーダ手段のうちの前記第１のワード線群
及び第１のビット線群をそれぞれ選択する回路部分を複
数に分割し、その分割された回路部分をそれぞれ選択信
号によって選択的に活性化する構成にしている。第１５
の発明では、第１の発明において、前記Ｘアドレスを上
位アドレスと下位アドレスに分けてその上位アドレスと
下位アドレスをデコードするＸデコーダ手段により、前
記電位配線に接続したメモリセルを有するメモリセル群
に接続された第１のワード線群と、それ以外のメモリセ
ル群に接続された第２のワード線群とを、選択する構成
にしている。さらに、前記Ｘデコーダ手段のうちの前記
第１のワード線群を選択する第１の回路部分と同一ビッ
ト数を持った前記第２のワード線群を選択するための第
２の回路部分を該Ｘデコーダ手段内に１つ又は複数設
け、それらの第１及び第２の回路部分を選択信号によっ
て選択的に活性化する構成にしている。第１６の発明で
は、第１の発明において、前記Ｘアドレスを上位アドレ
スと下位アドレスに分けてその上位アドレスと下位アド
レスをデコードするＸデコーダ手段により、前記電位配
線に接続したメモリセルを有するメモリセル群に接続さ
れた第１のワード線群と、それ以外のメモリセル群に接
続された第２のワード線群とを、選択する構成にしてい
る。さらに、前記Ｘデコーダ手段のうちの前記第１のワ
ード線群を選択する第１の回路部分と同一ビット数を持
った前記第２のワード線群を選択するための第２の回路
部分を該Ｘデコーダ手段内に１つ又は複数設け、それら
の第１及び第２の回路部分を選択信号によって選択的に
活性化し、かつその第１の回路部分を、前記第１のワー
ド線群のうちの正論理メモリセルに接続されたワード線
群と負論理メモリセルに接続されたワード線群とをそれ
ぞれ連続する前記Ｘアドレスに基づき順に選択する構成
にしている。第１７の発明では、第１の発明において、
前記メモリセルアレイを第１と第２の記憶領域に２分割
し、該第１の記憶領域の１／２を、前記電位配線に接続
したメモリセルを有するメモリセル群で構成し、該第１
の記憶領域の残り１／２と該第２の記憶領域とを、それ
以外のメモリセル群で構成すると共に、該第１と第２の
記憶領域毎のビット線群を異なるＹアドレスデコード用
のＹデコーダ手段で選択する構成にしている。さらに、
前記２分割構造の第１の記憶領域に接続されたワード線
群を選択するＸアドレスデコード用のＸデコーダ手段を
２分割し、その２分割された回路部分を選択信号によっ
て選択的に活性化する構成にしている。第１８の発明で
は、第１の発明において、前記Ｙアドレスを上位アドレ
スと下位アドレスに分けてその上位アドレスと下位アド
レスをデコードするＹデコーダ手段により、前記電位配
線に接続したメモリセルを有する第１のメモリセル群に
接続された第１のビット線群及びそれ以外の第２のメモ
リセル群に接続された第２のビット線群と、該第１のメ
モリセル群以外の第３のメモリセル群に接続された第３
のビット線群とを、選択する構成にしている。さらに、
前記Ｙデコーダ手段のうちの前記第１と第２のビット線
群を選択する回路部分を選択信号によって選択的に活性
化する構成にしている。第１９の発明では、第１の発明
において、前記Ｘアドレスを上位アドレスと下位アドレ
スに分けてその上位アドレスと下位アドレスをデコード
するＸデコーダ手段により、前記電位配線に接続したメ
モリセルを有する第１のメモリセル群に接続された第１
のワード線群及びそれ以外の第２のメモリセル群に接続
された第２のワード線群と、該第１のメモリセル群以外
の第３のメモリセル群に接続された第３のワード線群と
を、選択する構成にている。さらに、前記Ｙアドレスを
上位アドレスと下位アドレスに分けてその上位アドレス
と下位アドレスをデコードするＹデコーダ手段により、
前記電位配線に接続したメモリセルを有する第４のメモ
リセル群に接続された第１のビット線群及びそれ以外の
第５のメモリセル群に接続された第２のビット線群と、
該第４のメモリセル群以外の第６のメモリセル群に接続
された第３のビット線群とを、選択する構成にしてい
る。そして、前記Ｘデコーダ手段のうちの前記第１と第
２のワード線群を選択する回路部分を第１の選択信号に
よって選択的に活性化すると共に、前記Ｙデコーダ手段
のうちの前記第１と第２のビット線群を選択する回路部
分を第２の選択信号によって選択的に活性化する構成に
している。
【００１４】
【作用】第１の発明によれば、以上のように半導体メモ
リ装置を構成したので、電位配線に接続された記憶領域
に対し、ＸアドレスとＹアドレスによってその記憶領域
内のメモリセルを選択し、そのメモリセルからデータの
アクセス（読み出し）が行える。電位配線に接続されて
いない記憶領域に対しては、ＸアドレスとＹアドレスに
よってその記憶領域内のメモリセルを選択し、そのメモ
リセルに対してデータのアクセス（書き込み及び読み出
し）が行える。第２の発明によれば、電位配線に接続し
たメモリセルを有するメモリセル群のワード線群は、Ｘ
アドレスによってそのワード線群中の１つの選択が行え
る。電位配線に接続されていないメモリセルを有するメ
モリセル群のワード線群は、前記Ｘアドレスに基づきそ
のうちの１本の選択が行える。これにより、メモリセル
アレイの１／２がＤＲＯＭ、残りの１／２がＤＲＡＭと
して動作する。第３の発明によれば、ワード線方向に分
割されたメモリセルアレイに対し、Ｘアドレスの設定が
連続して行え、ＲＯＭデータあるいはＲＡＭデータの連
続的なアクセスが容易に行える。第４の発明によれば、
分割された記憶領域は、共通のＸデコーダ手段によって
それらのワード線が選択され、ビット線群に対しては個
々のＹデコーダ手段で選択される。第５の発明によれ
ば、電位配線に接続したメモリセルを有するメモリセル
群と、それ以外のメモリセル群とに分割されたメモリセ
ルアレイは、それらのワード線群が共通のＸデコーダ手
段によって選択され、さらにそれらのビット線群が共通
のＹデコーダ手段によって選択される。第６の発明によ
れば、ビット線方向に分割されたメモリセルアレイは、
それらのワード線群が共通のＸデコーダ手段で選択さ
れ、さらにそれらのビット線群が共通のＹデコーダ手段
によって連続して選択される。第７の発明によれば、第
２の発明と第５の発明を組み合わせた作用が行われる。
第８の発明によれば、第２の発明と同様の作用が行わ
れ、さらにＤＲＡＭ領域の拡張が行える。第９の発明に
よれば、第４の発明と同様の作用が行われ、さらに第１
の記憶領域内においてＤＲＡＭ領域の拡張が行える。第
１０の発明によれば、第１のワード線群を選択するＸデ
コーダ手段内の分割された回路部分は、選択信号によっ
てその選択が行え、その選択されたワード線群に接続さ
れたメモリセル群に対し、Ｘデコーダ手段及びＹデコー
ダ手段でメモリセルを選択することにより、選択された
メモリセルに対するデータの読み出しが行える。
リ装置を構成したので、電位配線に接続された記憶領域
に対し、ＸアドレスとＹアドレスによってその記憶領域
内のメモリセルを選択し、そのメモリセルからデータの
アクセス（読み出し）が行える。電位配線に接続されて
いない記憶領域に対しては、ＸアドレスとＹアドレスに
よってその記憶領域内のメモリセルを選択し、そのメモ
リセルに対してデータのアクセス（書き込み及び読み出
し）が行える。第２の発明によれば、電位配線に接続し
たメモリセルを有するメモリセル群のワード線群は、Ｘ
アドレスによってそのワード線群中の１つの選択が行え
る。電位配線に接続されていないメモリセルを有するメ
モリセル群のワード線群は、前記Ｘアドレスに基づきそ
のうちの１本の選択が行える。これにより、メモリセル
アレイの１／２がＤＲＯＭ、残りの１／２がＤＲＡＭと
して動作する。第３の発明によれば、ワード線方向に分
割されたメモリセルアレイに対し、Ｘアドレスの設定が
連続して行え、ＲＯＭデータあるいはＲＡＭデータの連
続的なアクセスが容易に行える。第４の発明によれば、
分割された記憶領域は、共通のＸデコーダ手段によって
それらのワード線が選択され、ビット線群に対しては個
々のＹデコーダ手段で選択される。第５の発明によれ
ば、電位配線に接続したメモリセルを有するメモリセル
群と、それ以外のメモリセル群とに分割されたメモリセ
ルアレイは、それらのワード線群が共通のＸデコーダ手
段によって選択され、さらにそれらのビット線群が共通
のＹデコーダ手段によって選択される。第６の発明によ
れば、ビット線方向に分割されたメモリセルアレイは、
それらのワード線群が共通のＸデコーダ手段で選択さ
れ、さらにそれらのビット線群が共通のＹデコーダ手段
によって連続して選択される。第７の発明によれば、第
２の発明と第５の発明を組み合わせた作用が行われる。
第８の発明によれば、第２の発明と同様の作用が行わ
れ、さらにＤＲＡＭ領域の拡張が行える。第９の発明に
よれば、第４の発明と同様の作用が行われ、さらに第１
の記憶領域内においてＤＲＡＭ領域の拡張が行える。第
１０の発明によれば、第１のワード線群を選択するＸデ
コーダ手段内の分割された回路部分は、選択信号によっ
てその選択が行え、その選択されたワード線群に接続さ
れたメモリセル群に対し、Ｘデコーダ手段及びＹデコー
ダ手段でメモリセルを選択することにより、選択された
メモリセルに対するデータの読み出しが行える。
【００１５】第１１の発明によれば、ワード線群が正負
論理毎に並び替えられているので、Ｘデコーダ手段によ
り、正論理のメモリセル群のワード線群を端から連続す
るＸアドレスの順番で選択し、負論理のメモリセル群の
ワード線群も端から連続するＸアドレスの順番に選択が
行える。第１２の発明によれば、分割された第１の記憶
領域内を選択信号によって選択し、それに対するデータ
の読み出しが行える。第１３の発明によれば、電位配線
に接続したメモリセルを有するメモリセル群は、選択信
号によってワード線方向の選択が行え、その選択された
メモリセル群に対してデータの読み出しが行える。第１
４の発明によれば、電位配線に接続したメモリセルを有
するメモリセル群は、選択信号によってワード線方向及
びビット線方向の選択が行え、その選択されたメモリセ
ル群に対してデータの読み出しが行える。第１５の発明
によれば、第１と第２のワード線群に接続されたＤＲＯ
Ｍ部分とＤＲＡＭ部分を選択信号で選択し、その選択さ
れたメモリセル群に対するアクセスが行える。第１６の
発明によれば、第１と第２のワード線群に接続されたＤ
ＲＯＭ部分とＤＲＡＭ部分は、選択信号で選択が行え
る。この第１のワード線群は正負論理で並び替えられて
いるので、連続するＸアドレスに基づき該ワード線群の
選択が行える。第１７の発明によれば、２分割構造の第
１の記憶領域におけるＤＲＯＭ部分とＤＲＡＭ部分を選
択信号によって選択し、それに対するデータのアクセス
が行える。第１８の発明によれば、第１のビット線群に
接続されたメモリセル群と、第２のビット線群に接続さ
れたメモリセル群とを、選択信号によって選択し、その
選択されたビット線群中の１本をＹデコーダ手段で選択
し、データのアクセスが行える。
論理毎に並び替えられているので、Ｘデコーダ手段によ
り、正論理のメモリセル群のワード線群を端から連続す
るＸアドレスの順番で選択し、負論理のメモリセル群の
ワード線群も端から連続するＸアドレスの順番に選択が
行える。第１２の発明によれば、分割された第１の記憶
領域内を選択信号によって選択し、それに対するデータ
の読み出しが行える。第１３の発明によれば、電位配線
に接続したメモリセルを有するメモリセル群は、選択信
号によってワード線方向の選択が行え、その選択された
メモリセル群に対してデータの読み出しが行える。第１
４の発明によれば、電位配線に接続したメモリセルを有
するメモリセル群は、選択信号によってワード線方向及
びビット線方向の選択が行え、その選択されたメモリセ
ル群に対してデータの読み出しが行える。第１５の発明
によれば、第１と第２のワード線群に接続されたＤＲＯ
Ｍ部分とＤＲＡＭ部分を選択信号で選択し、その選択さ
れたメモリセル群に対するアクセスが行える。第１６の
発明によれば、第１と第２のワード線群に接続されたＤ
ＲＯＭ部分とＤＲＡＭ部分は、選択信号で選択が行え
る。この第１のワード線群は正負論理で並び替えられて
いるので、連続するＸアドレスに基づき該ワード線群の
選択が行える。第１７の発明によれば、２分割構造の第
１の記憶領域におけるＤＲＯＭ部分とＤＲＡＭ部分を選
択信号によって選択し、それに対するデータのアクセス
が行える。第１８の発明によれば、第１のビット線群に
接続されたメモリセル群と、第２のビット線群に接続さ
れたメモリセル群とを、選択信号によって選択し、その
選択されたビット線群中の１本をＹデコーダ手段で選択
し、データのアクセスが行える。
【００１６】第１９の発明によれば、電位配線に接続し
たメモリセルを有するメモリセル群と、それ以外のメモ
リセル群とは、選択信号によってワード線方向及びビッ
ト線方向の選択が行え、その選択されたメモリセル群に
対してデータのアクセスが行える。
たメモリセルを有するメモリセル群と、それ以外のメモ
リセル群とは、選択信号によってワード線方向及びビッ
ト線方向の選択が行え、その選択されたメモリセル群に
対してデータのアクセスが行える。
【００１７】
【実施例】第１の実施例（第１、第２の発明に相当） 図１は本発明の第１の実施例を示すＤＲＯＭの要部の回
路図、図４は図１の概略の構成ブロック図、及び図５は
図１のコラム単位を示す回路図である。このＤＲＯＭ
は、従来のＤＲＡＭと同様に、ＹアドレスＡＹをデコー
ドしてＹデコーダ出力信号ｙi （但し、ｉ；１〜ｎで、
ｎは任意の整数）を出力するＹデコーダ手段１０を備え
ている。このＹデコーダ手段１０は、複数の単位Ｙデコ
ーダ１０i で構成されている。Ｙデコーダ出力信号ｙi
は、ＮＭＯＳで構成される相補的なトランスファゲート
２０i ，２０i ／（但し、ｉ；１〜ｎ）を開閉する機能
を有している。各トランスファゲート２０i ，２０i ／
は、相補的なデータバス対Ｄ，Ｄ／と、メモリセルアレ
イであるコラム単位群３０を構成する複数の単位コラム
回路３０i （但し、ｉ；１〜ｎ）の相補的なビット線対
ＢＬi ，ＢＬi ／（但し、ｉ；１〜ｎ）との間を、開閉
する機能を有している。コラム単位群３０を構成する複
数の単位コラム回路３０i は、クローズドビット線構成
になっており、従来のＤＲＡＭと異なり、ＤＲＯＭメモ
リセル部３０ＡとＤＲＡＭメモリセル部３０Ｂをそれぞ
れ有している。ＤＲＯＭメモリセル部３０Ａは、相補的
な複数のビット線対ＢＬi ，ＢＬi ／と、それに対して
交差配置された複数のワード線ＷＬk ，ＷＬl （但し、
ｋ；奇数、ｌ；偶数）とを有し、それらの各交差箇所に
は、１トランジスタ型のメモリセル３１ki，３１li（但
し、ｉ；１〜ｎ）がそれぞれ接続されている。ＤＲＡＭ
メモリセル部３０Ｂは、相補的な複数のビット線対ＢＬ
i ，ＢＬi ／と、それに対して交差配置された複数のワ
ード線ＷＬj ，ＷＬj+k ，ＷＬj+l （但し、ｊ；整数、
ｋ；奇数、ｌ；偶数）とを有し、それらの各交差箇所に
は、１トランジスタ型のメモリセル３１ji，３
１j+l,i ，３１j+k,i がそれぞれ接続されている。各ビ
ット線対ＢＬi ，ＢＬi ／には、センスアンプドライブ
信号ＰＳＡによって活性化されるセンスアンプ３２
i （但し、ｉ；１〜ｎ）が接続されている。各センスア
ンプ３２i に接続されたビット線対ＢＬi ，ＢＬi ／の
うち、一方のビット線（第１のビット線）ＢＬi には、
メモリセル３１1i，３１3i，３１5i，…，３１j,i ，３
１j+2,i ，…が接続されている。他方のビット線（第２
のビット線）ＢＬi ／には、メモリセル３１2i，３
１4i，３１6i，…，３１j+1,i ，３１j+3,i ，…が接続
されている。これらのメモリセル３１1i，３１2i，…，
３１6i，…，３１j,i ，３１j+1,i，…，３１j+3,i ，
…は、ワード線ＷＬ1 ，ＷＬ2 ，…，ＷＬ6 ，…，ＷＬ
j ，ＷＬj+1 ，…，ＷＬj+3 ，…にそれぞれ接続されて
いる。ワード線ＷＬ1 ，ＷＬ2 ，…は、ＸアドレスＡＸ
の順番に従って配置されている。各メモリセル３１1i，
…は、一方の電極が例えばＶＣＣ／２に接続された電荷
蓄積手段（例えば、容量手段である容量）３１ａと、該
容量３１ａの他方の電極とビット線ＢＬi またはＢＬi
／との間に接続され各ワード線ＷＬ1 ，…でゲート制御
されるＮＭＯＳからなるトランスファゲート３１ｂと
で、構成されている。
路図、図４は図１の概略の構成ブロック図、及び図５は
図１のコラム単位を示す回路図である。このＤＲＯＭ
は、従来のＤＲＡＭと同様に、ＹアドレスＡＹをデコー
ドしてＹデコーダ出力信号ｙi （但し、ｉ；１〜ｎで、
ｎは任意の整数）を出力するＹデコーダ手段１０を備え
ている。このＹデコーダ手段１０は、複数の単位Ｙデコ
ーダ１０i で構成されている。Ｙデコーダ出力信号ｙi
は、ＮＭＯＳで構成される相補的なトランスファゲート
２０i ，２０i ／（但し、ｉ；１〜ｎ）を開閉する機能
を有している。各トランスファゲート２０i ，２０i ／
は、相補的なデータバス対Ｄ，Ｄ／と、メモリセルアレ
イであるコラム単位群３０を構成する複数の単位コラム
回路３０i （但し、ｉ；１〜ｎ）の相補的なビット線対
ＢＬi ，ＢＬi ／（但し、ｉ；１〜ｎ）との間を、開閉
する機能を有している。コラム単位群３０を構成する複
数の単位コラム回路３０i は、クローズドビット線構成
になっており、従来のＤＲＡＭと異なり、ＤＲＯＭメモ
リセル部３０ＡとＤＲＡＭメモリセル部３０Ｂをそれぞ
れ有している。ＤＲＯＭメモリセル部３０Ａは、相補的
な複数のビット線対ＢＬi ，ＢＬi ／と、それに対して
交差配置された複数のワード線ＷＬk ，ＷＬl （但し、
ｋ；奇数、ｌ；偶数）とを有し、それらの各交差箇所に
は、１トランジスタ型のメモリセル３１ki，３１li（但
し、ｉ；１〜ｎ）がそれぞれ接続されている。ＤＲＡＭ
メモリセル部３０Ｂは、相補的な複数のビット線対ＢＬ
i ，ＢＬi ／と、それに対して交差配置された複数のワ
ード線ＷＬj ，ＷＬj+k ，ＷＬj+l （但し、ｊ；整数、
ｋ；奇数、ｌ；偶数）とを有し、それらの各交差箇所に
は、１トランジスタ型のメモリセル３１ji，３
１j+l,i ，３１j+k,i がそれぞれ接続されている。各ビ
ット線対ＢＬi ，ＢＬi ／には、センスアンプドライブ
信号ＰＳＡによって活性化されるセンスアンプ３２
i （但し、ｉ；１〜ｎ）が接続されている。各センスア
ンプ３２i に接続されたビット線対ＢＬi ，ＢＬi ／の
うち、一方のビット線（第１のビット線）ＢＬi には、
メモリセル３１1i，３１3i，３１5i，…，３１j,i ，３
１j+2,i ，…が接続されている。他方のビット線（第２
のビット線）ＢＬi ／には、メモリセル３１2i，３
１4i，３１6i，…，３１j+1,i ，３１j+3,i ，…が接続
されている。これらのメモリセル３１1i，３１2i，…，
３１6i，…，３１j,i ，３１j+1,i，…，３１j+3,i ，
…は、ワード線ＷＬ1 ，ＷＬ2 ，…，ＷＬ6 ，…，ＷＬ
j ，ＷＬj+1 ，…，ＷＬj+3 ，…にそれぞれ接続されて
いる。ワード線ＷＬ1 ，ＷＬ2 ，…は、ＸアドレスＡＸ
の順番に従って配置されている。各メモリセル３１1i，
…は、一方の電極が例えばＶＣＣ／２に接続された電荷
蓄積手段（例えば、容量手段である容量）３１ａと、該
容量３１ａの他方の電極とビット線ＢＬi またはＢＬi
／との間に接続され各ワード線ＷＬ1 ，…でゲート制御
されるＮＭＯＳからなるトランスファゲート３１ｂと
で、構成されている。
【００１８】本実施例の各単位コラム回路３０i におけ
るＤＲＯＭメモリセル部３０Ａでは、従来の単位コラム
回路３i （ＤＲＡＭメモリセル部３０Ｂに相当）に、新
たに２種類の第１及び第２の電位配線３３i ，３３i ／
が設けられ、ＲＯＭとして使用するために、ＲＯＭデー
タとして“１”あるいは“０”に対応させるため、コン
タクトで、その第１及び第２の電位配線３３i ，３３i
／と、各メモリセル３１1i，３１2i，３１5i，３１6i，
…内の容量３１ａ及びトランスファゲート３１ｂ間の接
続点とが、接続されている。即ち、本実施例の単位コラ
ム回路３０i は、従来と異なり、その一部をＤＲＯＭメ
モリセル部３０Ａで構成し、残りを従来の汎用ＤＲＡＭ
メモリセル部３０Ｂで構成し、単一のメモリセルアレイ
を２分割している。ＤＲＯＭメモリセル部３０Ａには、
例えば電源電位ＶＣＣが印加される第１の電位配線３３
i と、接地電位ＶＳＳ（＝０Ｖ）に保持される第２の電
位配線３３i ／とが、新たに設けられている。そして、
書き込みたいＲＯＭデータの“１”レベルに相当するア
ドレスのメモリセルのうち、正論理側のメモリセル３１
1i，３１5i，…に対しては、容量３１ａとトランスファ
ゲート３１ｂとの接続点と、第１の電位配線３３i と
が、コンタクトを介して接続されている。負論理側のメ
モリセル３１2i，３１6i，…に対しては、容量３１ａと
トランスファゲート３１ｂとの接続点と、第２の電位配
線３３i ／とが、コンタクトを介して接続されている。
書き込みたいＲＯＭデータの“０”レベルに相当するア
ドレスの正論理側及び負論理側のメモリセル３１3i，３
１4i，…に対しては、その容量３１ａとトランスファゲ
ート３１ｂとの接続点が、第１及び第２の電位配線３３
i ，３３i ／に接続されないで切り離されている。コラ
ム単位群３０を２分割するＤＲＯＭメモリセル部３０Ａ
とＤＲＡＭメモリセル部３０Ｂの複数のワード線Ｗ
Ｌ1 ，…，ＷＬi ，…は、ＸアドレスＡＸをデコードす
る共通のＸデコーダ手段４０によって選択されるように
なっている。また、データバス対Ｄ，Ｄ／は、情報の入
／出力を行うＩ／Ｏ手段５０に接続されている。
るＤＲＯＭメモリセル部３０Ａでは、従来の単位コラム
回路３i （ＤＲＡＭメモリセル部３０Ｂに相当）に、新
たに２種類の第１及び第２の電位配線３３i ，３３i ／
が設けられ、ＲＯＭとして使用するために、ＲＯＭデー
タとして“１”あるいは“０”に対応させるため、コン
タクトで、その第１及び第２の電位配線３３i ，３３i
／と、各メモリセル３１1i，３１2i，３１5i，３１6i，
…内の容量３１ａ及びトランスファゲート３１ｂ間の接
続点とが、接続されている。即ち、本実施例の単位コラ
ム回路３０i は、従来と異なり、その一部をＤＲＯＭメ
モリセル部３０Ａで構成し、残りを従来の汎用ＤＲＡＭ
メモリセル部３０Ｂで構成し、単一のメモリセルアレイ
を２分割している。ＤＲＯＭメモリセル部３０Ａには、
例えば電源電位ＶＣＣが印加される第１の電位配線３３
i と、接地電位ＶＳＳ（＝０Ｖ）に保持される第２の電
位配線３３i ／とが、新たに設けられている。そして、
書き込みたいＲＯＭデータの“１”レベルに相当するア
ドレスのメモリセルのうち、正論理側のメモリセル３１
1i，３１5i，…に対しては、容量３１ａとトランスファ
ゲート３１ｂとの接続点と、第１の電位配線３３i と
が、コンタクトを介して接続されている。負論理側のメ
モリセル３１2i，３１6i，…に対しては、容量３１ａと
トランスファゲート３１ｂとの接続点と、第２の電位配
線３３i ／とが、コンタクトを介して接続されている。
書き込みたいＲＯＭデータの“０”レベルに相当するア
ドレスの正論理側及び負論理側のメモリセル３１3i，３
１4i，…に対しては、その容量３１ａとトランスファゲ
ート３１ｂとの接続点が、第１及び第２の電位配線３３
i ，３３i ／に接続されないで切り離されている。コラ
ム単位群３０を２分割するＤＲＯＭメモリセル部３０Ａ
とＤＲＡＭメモリセル部３０Ｂの複数のワード線Ｗ
Ｌ1 ，…，ＷＬi ，…は、ＸアドレスＡＸをデコードす
る共通のＸデコーダ手段４０によって選択されるように
なっている。また、データバス対Ｄ，Ｄ／は、情報の入
／出力を行うＩ／Ｏ手段５０に接続されている。
【００１９】ここで、前記の正論理と負論理の定義を行
う。正論理とは、入力が“１”のとき、メモリセル３１
1i，…に“１”、つまり“Ｈ”レベル（＝ＶＣＣレベ
ル）の入力が行われることである。ＤＲＡＭの書き込み
は、基本的に、ビット線対ＢＬi ，ＢＬi ／に接続され
たメモリセル３１1i，…に対して行うため、一方のビッ
ト線ＢＬi 側のメモリセル３１1i，…と、他方のビット
線ＢＬi ／側のメモリセル３１2i，…とは、外部入力論
理が異なってしまう。そのため、例えば図５に示す単位
コラム回路３０i において、一方のビット線ＢＬi 側の
メモリセル３１1i，…に、Ｉ／Ｏ手段５０から“１”の
書き込みを行う場合、該メモリセル３１1i，…には、物
理的に、正しく“１”（＝“Ｈ”レベル）の書き込みが
行われる。従って、正論理の書き込みが行われる一方の
ビット線ＢＬi 側のメモリセル群領域を、正論理側と呼
ぶ。これに対し、負論理とは、入力が“１”のとき、メ
モリセル３１2i，…に“０”、つまり“Ｌ”レベル（＝
０Ｖ）の入力が行われることである。ＤＲＡＭの書き込
みは、基本的に、ビット線対ＢＬi ，ＢＬi ／に接続さ
れたメモリセル３１1i，３１2i，…に対して行うため、
一方のビット線ＢＬi 側のメモリセル３１1i，…と他方
のビット線ＢＬi ／側のメモリセル３１2i，…とは、外
部入力論理が異なってしまう。そのため、図５に示す単
位コラム回路３０i において、他方のビット線ＢＬi ／
側のメモリセル３１2i，…に、Ｉ／Ｏ手段５０から
“１”の書き込みを行う場合、該メモリセル３１2i，…
には、物理的に、反対の“０”（＝“Ｌ”レベル）の書
き込みが行われる。しかし、物理的に“０”が書き込ま
れたとしても、読み出されるときには、書き込み経路と
同じ経路を通るため、“１”が読み出される。従って、
負論理の書き込みが行われる他方のビット線ＢＬi ／側
のメモリセル群領域を、負論理側と呼ぶ。
う。正論理とは、入力が“１”のとき、メモリセル３１
1i，…に“１”、つまり“Ｈ”レベル（＝ＶＣＣレベ
ル）の入力が行われることである。ＤＲＡＭの書き込み
は、基本的に、ビット線対ＢＬi ，ＢＬi ／に接続され
たメモリセル３１1i，…に対して行うため、一方のビッ
ト線ＢＬi 側のメモリセル３１1i，…と、他方のビット
線ＢＬi ／側のメモリセル３１2i，…とは、外部入力論
理が異なってしまう。そのため、例えば図５に示す単位
コラム回路３０i において、一方のビット線ＢＬi 側の
メモリセル３１1i，…に、Ｉ／Ｏ手段５０から“１”の
書き込みを行う場合、該メモリセル３１1i，…には、物
理的に、正しく“１”（＝“Ｈ”レベル）の書き込みが
行われる。従って、正論理の書き込みが行われる一方の
ビット線ＢＬi 側のメモリセル群領域を、正論理側と呼
ぶ。これに対し、負論理とは、入力が“１”のとき、メ
モリセル３１2i，…に“０”、つまり“Ｌ”レベル（＝
０Ｖ）の入力が行われることである。ＤＲＡＭの書き込
みは、基本的に、ビット線対ＢＬi ，ＢＬi ／に接続さ
れたメモリセル３１1i，３１2i，…に対して行うため、
一方のビット線ＢＬi 側のメモリセル３１1i，…と他方
のビット線ＢＬi ／側のメモリセル３１2i，…とは、外
部入力論理が異なってしまう。そのため、図５に示す単
位コラム回路３０i において、他方のビット線ＢＬi ／
側のメモリセル３１2i，…に、Ｉ／Ｏ手段５０から
“１”の書き込みを行う場合、該メモリセル３１2i，…
には、物理的に、反対の“０”（＝“Ｌ”レベル）の書
き込みが行われる。しかし、物理的に“０”が書き込ま
れたとしても、読み出されるときには、書き込み経路と
同じ経路を通るため、“１”が読み出される。従って、
負論理の書き込みが行われる他方のビット線ＢＬi ／側
のメモリセル群領域を、負論理側と呼ぶ。
【００２０】次に、図６（ａ），（ｂ）を参照しつつ、
図１及び図５に示すＤＲＯＭの動作を説明する。図６
（ａ），（ｂ）は図１及び図５のタイミング図である。
そのうち、図６（ａ）は、ＤＲＯＭメモリセル部３０Ａ
の正論理に対して例えばワード線ＷＬ1 が立ち上がった
場合の動作（１）、及び負論理に対して例えばワード線
ＷＬ6 が立ち上がった場合の動作（２）を示すタイミン
グ図である。これに対して図６（ｂ）は、ＤＲＡＭメモ
リセル部３０Ｂの“０”リードの場合のタイミング図で
ある。図６（ｂ）の動作は、従来の図３（ｂ）と同一の
動作となるので、従来と異なる図６（ａ）の動作を以下
説明する。例えば、読み出しの対象となるメモリセル
は、電位配線３３i ，３３i ／に対してコンタクトで接
続されたメモリセル３１1i，３１6iである。ここでは、
外部からみたときの“１”が書き込まれたときの回路動
作を説明する。即ち、ＤＲＡＭにおいて、Ｉ／Ｏ手段５
０から“１”が書き込まれた状態に相当する情報がＲＯ
Ｍとして書き込まれているときの動作を説明する。
“０”に相当するメモリセル３１3i，３１4i，…は、電
位配線３３i ，３３i／とのコンタクトをとらないセル
であり、電源投入直後“０”を書き込むことで、所定の
ＲＯＭデータを実現できる。なお、電位配線３３i ，３
３i ／とコンタクトしたメモリセル３１1i，３１2i，３
１5i，３１6i，…に対してこの“０”の書き込みを行っ
ても、電位配線３３i ，３３i ／からアクティブな電荷
の供給、あるいは放電が受けられるので、ある程度時間
がたてば、自動的に“１”となる。電源投入直後に
“１”を書き込んだメモリセル３１3i，３１4i，…に対
しては、以降、ＤＲＡＭと同様にリフレッシュをすれ
ば、“０”のデータを保つことができる。
図１及び図５に示すＤＲＯＭの動作を説明する。図６
（ａ），（ｂ）は図１及び図５のタイミング図である。
そのうち、図６（ａ）は、ＤＲＯＭメモリセル部３０Ａ
の正論理に対して例えばワード線ＷＬ1 が立ち上がった
場合の動作（１）、及び負論理に対して例えばワード線
ＷＬ6 が立ち上がった場合の動作（２）を示すタイミン
グ図である。これに対して図６（ｂ）は、ＤＲＡＭメモ
リセル部３０Ｂの“０”リードの場合のタイミング図で
ある。図６（ｂ）の動作は、従来の図３（ｂ）と同一の
動作となるので、従来と異なる図６（ａ）の動作を以下
説明する。例えば、読み出しの対象となるメモリセル
は、電位配線３３i ，３３i ／に対してコンタクトで接
続されたメモリセル３１1i，３１6iである。ここでは、
外部からみたときの“１”が書き込まれたときの回路動
作を説明する。即ち、ＤＲＡＭにおいて、Ｉ／Ｏ手段５
０から“１”が書き込まれた状態に相当する情報がＲＯ
Ｍとして書き込まれているときの動作を説明する。
“０”に相当するメモリセル３１3i，３１4i，…は、電
位配線３３i ，３３i／とのコンタクトをとらないセル
であり、電源投入直後“０”を書き込むことで、所定の
ＲＯＭデータを実現できる。なお、電位配線３３i ，３
３i ／とコンタクトしたメモリセル３１1i，３１2i，３
１5i，３１6i，…に対してこの“０”の書き込みを行っ
ても、電位配線３３i ，３３i ／からアクティブな電荷
の供給、あるいは放電が受けられるので、ある程度時間
がたてば、自動的に“１”となる。電源投入直後に
“１”を書き込んだメモリセル３１3i，３１4i，…に対
しては、以降、ＤＲＡＭと同様にリフレッシュをすれ
ば、“０”のデータを保つことができる。
【００２１】このような本実施例に対し別の考え方とし
て、“１”と“０”が書き込まれた状態を同様にして作
れる。ＶＣＣ用の電位配線とＶＳＳ用の電位配線を正論
理側と負論理側に対してそれぞれ設け、データにより選
択してメモリセルとコンタクトをとれば良い。しかし、
これを実現するには、次のような不都合（ｉ），（ii）
が生じる。 （ｉ） 電位配線の本数が２倍必要になるため、チップ
サイズが大きくなり、コストが上昇する。 （ii） 図５に示すように“１”のみを電位配線を利用
してＲＯＭ化するのに比べ、機能的自由度が失われる。
例えば、“０”は、実際、ＲＯＭ化されずに従来のＤＲ
ＡＭメモリセルであるので、図５のような構成にしてお
けば、共通ビットのみ“１”とし、コンタクトをとらな
いメモリセルにＤＲＡＭのように書き込みを行うことに
より、ＲＯＭデータを何種類かの情報に変更できる。 このような不都合が生じるため、本実施例では正論理側
と負論理側に対してそれぞれ１本の電位配線３３i ，３
３i ／を設けている。以下、この動作（１），（２）を
説明する。
て、“１”と“０”が書き込まれた状態を同様にして作
れる。ＶＣＣ用の電位配線とＶＳＳ用の電位配線を正論
理側と負論理側に対してそれぞれ設け、データにより選
択してメモリセルとコンタクトをとれば良い。しかし、
これを実現するには、次のような不都合（ｉ），（ii）
が生じる。 （ｉ） 電位配線の本数が２倍必要になるため、チップ
サイズが大きくなり、コストが上昇する。 （ii） 図５に示すように“１”のみを電位配線を利用
してＲＯＭ化するのに比べ、機能的自由度が失われる。
例えば、“０”は、実際、ＲＯＭ化されずに従来のＤＲ
ＡＭメモリセルであるので、図５のような構成にしてお
けば、共通ビットのみ“１”とし、コンタクトをとらな
いメモリセルにＤＲＡＭのように書き込みを行うことに
より、ＲＯＭデータを何種類かの情報に変更できる。 このような不都合が生じるため、本実施例では正論理側
と負論理側に対してそれぞれ１本の電位配線３３i ，３
３i ／を設けている。以下、この動作（１），（２）を
説明する。
【００２２】（１） 図６（ａ）の正論理側の動作説明 時刻ｔ０：図１のＸアドレスＡＸがＸデコーダ手段４０
でデコードされ、ワード線ＷＬ1が立ち上がる。ワード
線ＷＬ1 が立ち上がると、メモリセル３１1iが選択さ
れ、該メモリセル３１1i内のトランスファゲート３１ｂ
がオン状態となる。すると、ビット線ＢＬi と、電源電
位ＶＣＣが印加された電位配線３３i とが接続され、電
源電位ＶＣＣからビット線ＢＬi へ電荷が供給され、図
６（ａ）に示すように、該ビット線ＢＬi の電位が徐々
に上昇する。なお、ワード線ＷＬ1 が立ち上がると、該
ワード線ＷＬ1 に接続された全てのメモリセル３１1i，
…が全て同様な動作をする。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
り、センスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差ΔＶが増幅され、ＶＣＣまで増
幅される。なお、センスアンプドライブ信号ＰＳＡが立
ち上がると、全てのセンスアンプ３２i が作動し、それ
らに接続された全てのビット線対ＢＬi ，ＢＬi ／上の
電位差が同様に増幅される。 時刻ｔ２：図１のＹアドレスＡＹがＹデコード手段１０
でデコードされ、単位Ｙデコーダ１０i のＹデコーダ出
力信号ｙi が立ち上がる。Ｙデコーダ出力信号ｙi が立
ち上がると、トランスファゲート２０i ，２０i ／がオ
ン状態となり、ビット線対ＢＬi ，ＢＬi ／とデータバ
ス対Ｄ，Ｄ／とが接続される。すると、ビット線対ＢＬ
i ，ＢＬi ／上に増幅されていた情報は、データバス対
Ｄ，Ｄ／へ転送され、Ｉ／Ｏ手段５０から出力される。
このとき、一方のビット線ＢＬi は“Ｈ”レベル、他方
のビット線ＢＬi ／は“Ｌ”レベルのため、一方のデー
タバスＤが“Ｈ”レベル、他方のデータバスＤ／が
“Ｌ”レベルとなる。そのため、Ｉ／Ｏ手段５０からの
出力は、“１”となる。
でデコードされ、ワード線ＷＬ1が立ち上がる。ワード
線ＷＬ1 が立ち上がると、メモリセル３１1iが選択さ
れ、該メモリセル３１1i内のトランスファゲート３１ｂ
がオン状態となる。すると、ビット線ＢＬi と、電源電
位ＶＣＣが印加された電位配線３３i とが接続され、電
源電位ＶＣＣからビット線ＢＬi へ電荷が供給され、図
６（ａ）に示すように、該ビット線ＢＬi の電位が徐々
に上昇する。なお、ワード線ＷＬ1 が立ち上がると、該
ワード線ＷＬ1 に接続された全てのメモリセル３１1i，
…が全て同様な動作をする。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
り、センスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差ΔＶが増幅され、ＶＣＣまで増
幅される。なお、センスアンプドライブ信号ＰＳＡが立
ち上がると、全てのセンスアンプ３２i が作動し、それ
らに接続された全てのビット線対ＢＬi ，ＢＬi ／上の
電位差が同様に増幅される。 時刻ｔ２：図１のＹアドレスＡＹがＹデコード手段１０
でデコードされ、単位Ｙデコーダ１０i のＹデコーダ出
力信号ｙi が立ち上がる。Ｙデコーダ出力信号ｙi が立
ち上がると、トランスファゲート２０i ，２０i ／がオ
ン状態となり、ビット線対ＢＬi ，ＢＬi ／とデータバ
ス対Ｄ，Ｄ／とが接続される。すると、ビット線対ＢＬ
i ，ＢＬi ／上に増幅されていた情報は、データバス対
Ｄ，Ｄ／へ転送され、Ｉ／Ｏ手段５０から出力される。
このとき、一方のビット線ＢＬi は“Ｈ”レベル、他方
のビット線ＢＬi ／は“Ｌ”レベルのため、一方のデー
タバスＤが“Ｈ”レベル、他方のデータバスＤ／が
“Ｌ”レベルとなる。そのため、Ｉ／Ｏ手段５０からの
出力は、“１”となる。
【００２３】（２） 図６（ａ）の負論理側の動作説明 時刻ｔ０：図１のＸデコーダ手段４０により、ワード線
ＷＬ6 が立ち上がる。ワード線ＷＬ6 が立ち上がると、
メモリセル３１6iが選択され、該メモリセル３１6i内の
トランスファゲート３１ｂがオン状態となる。すると、
ビット線ＢＬi ／と接地電位ＶＳＳに保持された電位配
線３３i ／とが接続され、該ビット線ＢＬi ／から接地
電位ＶＳＳへ電荷が放電される。なお、ワード線ＷＬ6
が立ち上がると、それに接続された全てのメモリセル３
１6i，…が同様な動作をする。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
り、センスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差ΔＶが増幅され、ＶＣＣまで増
幅される。なお、センスアンプドライブ信号ＰＳＡが立
ち上がると、全てのセンスアンプ３２i が作動し、それ
に接続された全てのビット線対ＢＬi ，ＢＬi ／上の差
が同様に増幅される。 時刻ｔ２：単位Ｙデコーダ１０i のＹデコーダ出力信号
ｙi が立ち上がり、トランスファゲート２０i ，２０i
／がオン状態となり、ビット線対ＢＬi ，ＢＬi ／とデ
ータバス対Ｄ，Ｄ／とが接続される。これにより、ビッ
ト線対ＢＬi ，ＢＬi ／上に増幅されていた情報は、デ
ータバス対Ｄ，Ｄ／へ転送され、Ｉ／Ｏ手段５０より出
力される。このとき、一方のビット線ＢＬi は“Ｈ”レ
ベル、他方のビット線ＢＬi ／は“Ｌ”レベルのため、
一方のデータバスＤが“Ｈ”レベル、他方のデータバス
Ｄ／が“Ｌ”レベルとなり、Ｉ／Ｏ手段５０からの出力
が“１”となる。
ＷＬ6 が立ち上がる。ワード線ＷＬ6 が立ち上がると、
メモリセル３１6iが選択され、該メモリセル３１6i内の
トランスファゲート３１ｂがオン状態となる。すると、
ビット線ＢＬi ／と接地電位ＶＳＳに保持された電位配
線３３i ／とが接続され、該ビット線ＢＬi ／から接地
電位ＶＳＳへ電荷が放電される。なお、ワード線ＷＬ6
が立ち上がると、それに接続された全てのメモリセル３
１6i，…が同様な動作をする。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
り、センスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差ΔＶが増幅され、ＶＣＣまで増
幅される。なお、センスアンプドライブ信号ＰＳＡが立
ち上がると、全てのセンスアンプ３２i が作動し、それ
に接続された全てのビット線対ＢＬi ，ＢＬi ／上の差
が同様に増幅される。 時刻ｔ２：単位Ｙデコーダ１０i のＹデコーダ出力信号
ｙi が立ち上がり、トランスファゲート２０i ，２０i
／がオン状態となり、ビット線対ＢＬi ，ＢＬi ／とデ
ータバス対Ｄ，Ｄ／とが接続される。これにより、ビッ
ト線対ＢＬi ，ＢＬi ／上に増幅されていた情報は、デ
ータバス対Ｄ，Ｄ／へ転送され、Ｉ／Ｏ手段５０より出
力される。このとき、一方のビット線ＢＬi は“Ｈ”レ
ベル、他方のビット線ＢＬi ／は“Ｌ”レベルのため、
一方のデータバスＤが“Ｈ”レベル、他方のデータバス
Ｄ／が“Ｌ”レベルとなり、Ｉ／Ｏ手段５０からの出力
が“１”となる。
【００２４】以上のように、本実施例では、次のような
利点等を有している。 （１） 本実施例では、従来のＤＲＡＭメモリセル部３
０Ｂを有する各単位コラム回路３０i 内のＤＲＯＭメモ
リセル部３０Ａに、新たにＶＣＣ用の電位配線３３i 及
びＶＳＳ用の電位配線３３i ／を設け、メモリセル３１
1i，…とコンタクトをとり、ＲＯＭを形成している。そ
のため、コンタクトをとっていないビットのメモリセル
３１3i，…はＤＲＡＭメモリセルのため、予めコンタク
トをとってＲＯＭ書き込みしてあったデータを共通デー
タとし、残りのコンタクトをとっていないＤＲＡＭメモ
リセルを書き換えることで、データを様々に変更して使
える。つまり、ＤＲＡＭとＲＯＭを１チップ上に共存さ
せられ、ＲＯＭデータになっていない（コンタクトをと
っていない）メモリセルは、ＤＲＡＭとして使える。具
体的に本実施例のＤＲＯＭを使うには、コンタクトをと
ってＲＯＭ化したメモリセル以外にＲＯＭデータとは反
対のデータを、電源投入直後に一様に書き込む。例え
ば、１６ビットのデータ １０００１００１１１０１１０００ → １０００１０
０１１１０１１０１１ において、“０”の部分はＤＲＡＭメモリセルのため、
下位２ビットを“１”に書き換えることができる。これ
は、例えば、グラフィックス用途で色ビットをＲＯＭ化
しておき、必要になったら、ユーザがこのようにあるビ
ットを書き換え、違う色にできる。従来のＲＯＭでは、
ユーザがＲＯＭデータを加工することができなかった
が、本実施例ではユーザがある部分のデータを変更でき
ることになる。
利点等を有している。 （１） 本実施例では、従来のＤＲＡＭメモリセル部３
０Ｂを有する各単位コラム回路３０i 内のＤＲＯＭメモ
リセル部３０Ａに、新たにＶＣＣ用の電位配線３３i 及
びＶＳＳ用の電位配線３３i ／を設け、メモリセル３１
1i，…とコンタクトをとり、ＲＯＭを形成している。そ
のため、コンタクトをとっていないビットのメモリセル
３１3i，…はＤＲＡＭメモリセルのため、予めコンタク
トをとってＲＯＭ書き込みしてあったデータを共通デー
タとし、残りのコンタクトをとっていないＤＲＡＭメモ
リセルを書き換えることで、データを様々に変更して使
える。つまり、ＤＲＡＭとＲＯＭを１チップ上に共存さ
せられ、ＲＯＭデータになっていない（コンタクトをと
っていない）メモリセルは、ＤＲＡＭとして使える。具
体的に本実施例のＤＲＯＭを使うには、コンタクトをと
ってＲＯＭ化したメモリセル以外にＲＯＭデータとは反
対のデータを、電源投入直後に一様に書き込む。例え
ば、１６ビットのデータ １０００１００１１１０１１０００ → １０００１０
０１１１０１１０１１ において、“０”の部分はＤＲＡＭメモリセルのため、
下位２ビットを“１”に書き換えることができる。これ
は、例えば、グラフィックス用途で色ビットをＲＯＭ化
しておき、必要になったら、ユーザがこのようにあるビ
ットを書き換え、違う色にできる。従来のＲＯＭでは、
ユーザがＲＯＭデータを加工することができなかった
が、本実施例ではユーザがある部分のデータを変更でき
ることになる。
【００２５】（２） 本実施例ではメモリセルアレイを
構成する各単位コラム回路３０i を、同一のＸデコーダ
手段４０と接続されるＤＲＯＭメモリセル部３０ＡとＤ
ＲＡＭメモリセル部３０Ｂとにワード線方向に２分割し
ている。そのため、次のような利点（ａ）〜（ｃ）があ
る。 （２）（ａ） 一般的に、ワード線アドレス（即ち、Ｘ
デコーダ手段４０を構成する単位ＸデコーダのＸアドレ
ス）ＡＸは、最下位アドレスから昇順に順番に並べるよ
うになっている。そのため、図１に示すように、ワード
線はＷＬ1 ，ＷＬ2 ，…，ＷＬ3 ，…と昇順に並んでい
る。本実施例のＤＲＯＭメモリセルは、電源投入時にＲ
ＯＭデータと反対の極性のデータを書き込む必要があ
る。そのため、本実施例のようにＤＲＯＭメモリセル部
３０ＡとＤＲＡＭメモリセル部３０Ｂとが、ワード線方
向に２分割されていると、書き込みの際、ＸアドレスＡ
Ｘの設定が、アドレスのインクリメント（増分）だけで
済み、便利である。この書き込みは、ＤＲＯＭメモリセ
ル３１1i，３１2i，３１5i，３１6i，…だけすればよ
い。従って、ＸアドレスＡＸをアドレス０から、ＤＲＯ
Ｍメモリセル３１1i，…に接続する最大Ｘアドレスのワ
ード線ＷＬ1 ，ＷＬ2 ，…のＸアドレスまでインクリメ
ントさせ、それ以上のＸアドレスのビットの書き込みは
する必要はないので、制御（コントロール）し易い。 （２）（ｂ） 一般的にマルチポートメモリと呼ばれる
画像処理用ＤＲＡＭには、フラッシュライトという機能
がある。このフラッシュライトは、書き込み１サイクル
中に１本のワード線ＷＬ1 ，…に接続するメモリセル全
てに書き込みを行う機能である。このようなフラッシュ
ライト機能を使えば、最も短時間に本実施例のＤＲＯＭ
メモリセル３１1i，…に対し、電源投入後のＲＯＭデー
タと反対の極性のデータの書き込みと、書き込み１サイ
クル中に１本のワード線ＷＬ1 ，…に接続するメモリセ
ル３１1i，…の全てに書き込みが行える。このとき、前
記のように連続するＸアドレスＡＸに対応するワード線
ＷＬ1 ，…にＤＲＯＭメモリセル３１1i，…が接続され
ていると、例えば、電源立ち上げ直後にＸアドレス０か
らＸアドレスｎまでをアドレスカウンタで発生させ、フ
ラッシュライトで初期設定するようにすれば、回路動作
が簡単になり、コントロールし易い。これは、特に本実
施例のように、ＤＲＯＭメモリセル部３０ＡとＤＲＡＭ
メモリセル部３０Ｂとでメモリセルアレイを２分割して
いる場合が最も有効に行える。そのため、後述する第２
の実施例のように、メモリセルアレイを複数分割する場
合とは有効性が異なる。 （２）（ｃ） ＤＲＡＭにおけるページモードのよう
に、高速にアクセスをするため、ワード線ＷＬ1 ，…を
立ち上げたままの状態で、ＹアドレスＡＹだけインクリ
メントし、シリアルにデータをアクセスする場合、ワー
ド線方向にＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモ
リセル部３０Ｂが分割されていると、連続してＲＯＭデ
ータあるいはＲＡＭデータを容易にアクセスすることが
できる。 （３） 本実施例では、ＤＲＯＭメモリセル部３０Ａに
おいてＲＯＭデータが“１”となるメモリセル３１1i，
…を電位配線３３i ，３３i ／とコンタクトをとること
によってＲＯＭを形成するようにしたが、正論理側のコ
ンタクトをＶＳＳで、負論理側のコンタクトをＶＣＣで
とることで、ＲＯＭデータの“０”側を実現することも
可能である。このとき、ＤＲＡＭとして利用できるメモ
リセル３１3i，…は、“１”となる。つまり、コンタク
トをとらなかったメモリセルであり、これに対しては電
源投入直後に“１”を書き込んでおく必要がある。この
書き込まれた“１”は、リフレッシュによって保持され
る。
構成する各単位コラム回路３０i を、同一のＸデコーダ
手段４０と接続されるＤＲＯＭメモリセル部３０ＡとＤ
ＲＡＭメモリセル部３０Ｂとにワード線方向に２分割し
ている。そのため、次のような利点（ａ）〜（ｃ）があ
る。 （２）（ａ） 一般的に、ワード線アドレス（即ち、Ｘ
デコーダ手段４０を構成する単位ＸデコーダのＸアドレ
ス）ＡＸは、最下位アドレスから昇順に順番に並べるよ
うになっている。そのため、図１に示すように、ワード
線はＷＬ1 ，ＷＬ2 ，…，ＷＬ3 ，…と昇順に並んでい
る。本実施例のＤＲＯＭメモリセルは、電源投入時にＲ
ＯＭデータと反対の極性のデータを書き込む必要があ
る。そのため、本実施例のようにＤＲＯＭメモリセル部
３０ＡとＤＲＡＭメモリセル部３０Ｂとが、ワード線方
向に２分割されていると、書き込みの際、ＸアドレスＡ
Ｘの設定が、アドレスのインクリメント（増分）だけで
済み、便利である。この書き込みは、ＤＲＯＭメモリセ
ル３１1i，３１2i，３１5i，３１6i，…だけすればよ
い。従って、ＸアドレスＡＸをアドレス０から、ＤＲＯ
Ｍメモリセル３１1i，…に接続する最大Ｘアドレスのワ
ード線ＷＬ1 ，ＷＬ2 ，…のＸアドレスまでインクリメ
ントさせ、それ以上のＸアドレスのビットの書き込みは
する必要はないので、制御（コントロール）し易い。 （２）（ｂ） 一般的にマルチポートメモリと呼ばれる
画像処理用ＤＲＡＭには、フラッシュライトという機能
がある。このフラッシュライトは、書き込み１サイクル
中に１本のワード線ＷＬ1 ，…に接続するメモリセル全
てに書き込みを行う機能である。このようなフラッシュ
ライト機能を使えば、最も短時間に本実施例のＤＲＯＭ
メモリセル３１1i，…に対し、電源投入後のＲＯＭデー
タと反対の極性のデータの書き込みと、書き込み１サイ
クル中に１本のワード線ＷＬ1 ，…に接続するメモリセ
ル３１1i，…の全てに書き込みが行える。このとき、前
記のように連続するＸアドレスＡＸに対応するワード線
ＷＬ1 ，…にＤＲＯＭメモリセル３１1i，…が接続され
ていると、例えば、電源立ち上げ直後にＸアドレス０か
らＸアドレスｎまでをアドレスカウンタで発生させ、フ
ラッシュライトで初期設定するようにすれば、回路動作
が簡単になり、コントロールし易い。これは、特に本実
施例のように、ＤＲＯＭメモリセル部３０ＡとＤＲＡＭ
メモリセル部３０Ｂとでメモリセルアレイを２分割して
いる場合が最も有効に行える。そのため、後述する第２
の実施例のように、メモリセルアレイを複数分割する場
合とは有効性が異なる。 （２）（ｃ） ＤＲＡＭにおけるページモードのよう
に、高速にアクセスをするため、ワード線ＷＬ1 ，…を
立ち上げたままの状態で、ＹアドレスＡＹだけインクリ
メントし、シリアルにデータをアクセスする場合、ワー
ド線方向にＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモ
リセル部３０Ｂが分割されていると、連続してＲＯＭデ
ータあるいはＲＡＭデータを容易にアクセスすることが
できる。 （３） 本実施例では、ＤＲＯＭメモリセル部３０Ａに
おいてＲＯＭデータが“１”となるメモリセル３１1i，
…を電位配線３３i ，３３i ／とコンタクトをとること
によってＲＯＭを形成するようにしたが、正論理側のコ
ンタクトをＶＳＳで、負論理側のコンタクトをＶＣＣで
とることで、ＲＯＭデータの“０”側を実現することも
可能である。このとき、ＤＲＡＭとして利用できるメモ
リセル３１3i，…は、“１”となる。つまり、コンタク
トをとらなかったメモリセルであり、これに対しては電
源投入直後に“１”を書き込んでおく必要がある。この
書き込まれた“１”は、リフレッシュによって保持され
る。
【００２６】第１−１の実施例 図７は、本発明の第１−１の実施例を示すＤＲＯＭのコ
ラム単位の回路図であり、第１の実施例の図５中の要素
と共通の要素には共通の符号が付されている。このＤＲ
ＯＭでは、第１の実施例と同様に、メモリセルアレイを
構成するコラム単位群３０がＤＲＯＭメモリセル部３０
ＡとＤＲＡＭメモリセル部３０Ｂとに２分割されている
が、そのＤＲＯＭメモリセル部３０Ａ内のビット線ＢＬ
i 側のみに１種類のＶＣＣ用電位配線３３i が設けられ
ている点が、第１の実施例と異なっている。そして、Ｒ
ＯＭとして使用するために、ＲＯＭデータとして“１”
に対応させるため、コンタクトで、第１の電位配線３３
i と、各メモリセル３１1i，３１5i，…内の容量３１a
及びトランスファゲート３１b 間の接続点とが、接続さ
れている。本実施例のコラム単位では、正論理側が第１
の実施例の図６と同様の動作を行う。
ラム単位の回路図であり、第１の実施例の図５中の要素
と共通の要素には共通の符号が付されている。このＤＲ
ＯＭでは、第１の実施例と同様に、メモリセルアレイを
構成するコラム単位群３０がＤＲＯＭメモリセル部３０
ＡとＤＲＡＭメモリセル部３０Ｂとに２分割されている
が、そのＤＲＯＭメモリセル部３０Ａ内のビット線ＢＬ
i 側のみに１種類のＶＣＣ用電位配線３３i が設けられ
ている点が、第１の実施例と異なっている。そして、Ｒ
ＯＭとして使用するために、ＲＯＭデータとして“１”
に対応させるため、コンタクトで、第１の電位配線３３
i と、各メモリセル３１1i，３１5i，…内の容量３１a
及びトランスファゲート３１b 間の接続点とが、接続さ
れている。本実施例のコラム単位では、正論理側が第１
の実施例の図６と同様の動作を行う。
【００２７】本実施例では、ＤＲＯＭメモリセル部３０
Ａ内に、ＶＣＣ用の電位配線３３iを設け、メモリセル
３１1i，３１5i，…とコンタクトをとることにより、Ｒ
ＯＭを形成している。そのため、コンタクトをとってい
ないビット（３１2i，３１3i，…）はＤＲＡＭメモリセ
ルのため、予めコンタクトをとってＲＯＭ書き込みして
あったデータを共通データとし、残りのコンタクトをと
っていないＤＲＡＭメモリセル３１2i，３１3i，…を書
き換えることで、データを様々に変更して使える。従っ
て、第１の実施例の利点（１），（２）と同様の利点が
ある。さらに、次のような独自の利点（ｉ），（ii）を
有している。 （ｉ） メモリセルアレイを構成するコラム単位群３０
中の各単位コラム回路３０i が、第１の実施例と同様
に、クローズドビット線構成になっており、ＶＣＣ用電
位配線３３i を正論理側のみに使用している。そのた
め、正論理側のコンタクト面積が必要なだけになり、メ
モリセルパターンに面積的にゆとりができ、かつ、負論
理側が全くＤＲＡＭとして使える。しかも、ＲＯＭを作
るための電位配線が１種類のため、微細加工的にショー
トするトラブルを防止でき、またＤＲＯＭの解析も容易
である。 （ii） ＶＣＣ用電位配線３３i のみをメモリセル３１
1i，３１5i，…とコンタクトをとってＲＯＭを形成して
いるので、次のような利点がある。 (ii-1) ＤＲＡＭメモリセルにおいて発生する不良モー
ドとして、メモリセルに対する“Ｈ”レベルの書き込み
データのホールドタイムトラブルが、“Ｌ”レベルの書
き込みに対して多く発生するため、メモリセルへの書き
込み電位を、ＶＣＣとしていた方が、ＶＳＳより有利で
ある。
Ａ内に、ＶＣＣ用の電位配線３３iを設け、メモリセル
３１1i，３１5i，…とコンタクトをとることにより、Ｒ
ＯＭを形成している。そのため、コンタクトをとってい
ないビット（３１2i，３１3i，…）はＤＲＡＭメモリセ
ルのため、予めコンタクトをとってＲＯＭ書き込みして
あったデータを共通データとし、残りのコンタクトをと
っていないＤＲＡＭメモリセル３１2i，３１3i，…を書
き換えることで、データを様々に変更して使える。従っ
て、第１の実施例の利点（１），（２）と同様の利点が
ある。さらに、次のような独自の利点（ｉ），（ii）を
有している。 （ｉ） メモリセルアレイを構成するコラム単位群３０
中の各単位コラム回路３０i が、第１の実施例と同様
に、クローズドビット線構成になっており、ＶＣＣ用電
位配線３３i を正論理側のみに使用している。そのた
め、正論理側のコンタクト面積が必要なだけになり、メ
モリセルパターンに面積的にゆとりができ、かつ、負論
理側が全くＤＲＡＭとして使える。しかも、ＲＯＭを作
るための電位配線が１種類のため、微細加工的にショー
トするトラブルを防止でき、またＤＲＯＭの解析も容易
である。 （ii） ＶＣＣ用電位配線３３i のみをメモリセル３１
1i，３１5i，…とコンタクトをとってＲＯＭを形成して
いるので、次のような利点がある。 (ii-1) ＤＲＡＭメモリセルにおいて発生する不良モー
ドとして、メモリセルに対する“Ｈ”レベルの書き込み
データのホールドタイムトラブルが、“Ｌ”レベルの書
き込みに対して多く発生するため、メモリセルへの書き
込み電位を、ＶＣＣとしていた方が、ＶＳＳより有利で
ある。
【００２８】(ii-2) ＶＣＣ書き込みが、電位配線３３
i から行われれば、必ずしもワード線ＷＬ1 ，…を昇圧
（ブースト）する必要がない。
i から行われれば、必ずしもワード線ＷＬ1 ，…を昇圧
（ブースト）する必要がない。
【００２９】第１−２の実施例 図８は、本発明の第１−２の実施例を示すＤＲＯＭのコ
ラム単位の回路図であり、第１の実施例の図５中の要素
と共通の要素には共通の符号が付されている。このＤＲ
ＯＭでは、メモリセルアレイを構成するコラム単位群３
０中の各単位コラム回路３０i におけるＤＲＯＭメモリ
セル部３０Ａ内に、１種類のＶＳＳ用電位配線３３i ／
が設けられている。そして、ビット線ＢＬi ／側をＲＯ
Ｍとして使用するために、ＲＯＭデータとして“１”に
対応させるため、コンタクトで、ＶＳＳ用電位配線３３
i ／と、各メモリセル３１2i，３１6i，…内の容量３１
a 及びトランスファゲート３１b 間の接続点とが、接続
されている。本実施例のコラム単位では、負論理に対し
て例えばワード線ＷＬ6 が立ち上がった場合、第１の実
施例の図６と同様の動作となる。
ラム単位の回路図であり、第１の実施例の図５中の要素
と共通の要素には共通の符号が付されている。このＤＲ
ＯＭでは、メモリセルアレイを構成するコラム単位群３
０中の各単位コラム回路３０i におけるＤＲＯＭメモリ
セル部３０Ａ内に、１種類のＶＳＳ用電位配線３３i ／
が設けられている。そして、ビット線ＢＬi ／側をＲＯ
Ｍとして使用するために、ＲＯＭデータとして“１”に
対応させるため、コンタクトで、ＶＳＳ用電位配線３３
i ／と、各メモリセル３１2i，３１6i，…内の容量３１
a 及びトランスファゲート３１b 間の接続点とが、接続
されている。本実施例のコラム単位では、負論理に対し
て例えばワード線ＷＬ6 が立ち上がった場合、第１の実
施例の図６と同様の動作となる。
【００３０】本実施例では、ＤＲＯＭメモリセル部３０
Ａ内にＶＳＳ用の電位配線３３i ／を設け、メモリセル
３１2i，３１6i，…とコンタクトをとることにより、Ｒ
ＯＭを形成できる。そのため、コンタクトをとっていな
いビット（３０1i，３１3i，…）はＤＲＡＭメモリセル
のため、予めコンタクトをとってＲＯＭ書き込みしてあ
ったデータを共通データとし、残りのコンタクトをとっ
ていないＤＲＡＭメモリセル３０1i，３１3i，…を書き
換えることで、ＲＯＭデータを様々に変更して使える。
従って、第１の実施例の利点（１），（２）と同様の利
点がある。さらに、本実施例の独自の利点として次のよ
うな利点（ｉ），（ii）がある。 （ｉ） 各単位コラム回路３０i は、第１−１の実施例
と同様にクローズドビット線構成であるが、しかし第１
−１の実施例と異なり、ＶＳＳ用電位配線３３i ／を負
論理側のみに設けているので、負論理側のコンタクト面
積が必要なだけになり、メモリセルパターンに面積的に
ゆとりができ、かつ正論理側は全てＤＲＡＭとして使え
る。しかも、第１−１の実施例と同様に、ＲＯＭを作る
ための配線が１種類のため、微細加工的にショートする
トラブルを防止でき、またＤＲＯＭの解析も容易であ
る。 （ii） ＶＳＳ用電位配線３３i ／のみをメモリセル３
１2i，３１6i，…とコンタクトをとってＲＯＭを形成し
ているので、次のような利点がある。 (ii-1) 一般に、メモリチップの開発を行う場合、ＶＳ
Ｓ用電位配線の配線パターンのとり方が動作マージンを
大きく左右する。ところが実際は、メモリセルアレイが
チップ上で占める面積がかなり大きく、グラウンド（Ｇ
ＮＤ）パッドと反対側のチップ上の周辺回路のＶＳＳ用
電位配線をとるには、大きくメモリセルアレイを迂回し
ていくか、あるいはそのメモリセルアレイ上を通すこと
が考えられる。本実施例のように、ＶＳＳ用電位配線３
３i ／をＲＯＭを形成するために使えば、ＧＮＤパッド
の反対側（即ち、メモリセルアレイを見て反対側）の周
辺回路用のＶＳＳ用電位配線と共用できる。 (ii-2) 接地電位ＶＳＳは電源電位ＶＣＣに対して基本
的に安定であり、回路マージン的に有利である。
Ａ内にＶＳＳ用の電位配線３３i ／を設け、メモリセル
３１2i，３１6i，…とコンタクトをとることにより、Ｒ
ＯＭを形成できる。そのため、コンタクトをとっていな
いビット（３０1i，３１3i，…）はＤＲＡＭメモリセル
のため、予めコンタクトをとってＲＯＭ書き込みしてあ
ったデータを共通データとし、残りのコンタクトをとっ
ていないＤＲＡＭメモリセル３０1i，３１3i，…を書き
換えることで、ＲＯＭデータを様々に変更して使える。
従って、第１の実施例の利点（１），（２）と同様の利
点がある。さらに、本実施例の独自の利点として次のよ
うな利点（ｉ），（ii）がある。 （ｉ） 各単位コラム回路３０i は、第１−１の実施例
と同様にクローズドビット線構成であるが、しかし第１
−１の実施例と異なり、ＶＳＳ用電位配線３３i ／を負
論理側のみに設けているので、負論理側のコンタクト面
積が必要なだけになり、メモリセルパターンに面積的に
ゆとりができ、かつ正論理側は全てＤＲＡＭとして使え
る。しかも、第１−１の実施例と同様に、ＲＯＭを作る
ための配線が１種類のため、微細加工的にショートする
トラブルを防止でき、またＤＲＯＭの解析も容易であ
る。 （ii） ＶＳＳ用電位配線３３i ／のみをメモリセル３
１2i，３１6i，…とコンタクトをとってＲＯＭを形成し
ているので、次のような利点がある。 (ii-1) 一般に、メモリチップの開発を行う場合、ＶＳ
Ｓ用電位配線の配線パターンのとり方が動作マージンを
大きく左右する。ところが実際は、メモリセルアレイが
チップ上で占める面積がかなり大きく、グラウンド（Ｇ
ＮＤ）パッドと反対側のチップ上の周辺回路のＶＳＳ用
電位配線をとるには、大きくメモリセルアレイを迂回し
ていくか、あるいはそのメモリセルアレイ上を通すこと
が考えられる。本実施例のように、ＶＳＳ用電位配線３
３i ／をＲＯＭを形成するために使えば、ＧＮＤパッド
の反対側（即ち、メモリセルアレイを見て反対側）の周
辺回路用のＶＳＳ用電位配線と共用できる。 (ii-2) 接地電位ＶＳＳは電源電位ＶＣＣに対して基本
的に安定であり、回路マージン的に有利である。
【００３１】第１−３の実施例 図９は本発明の第１−３の実施例を示すＤＲＯＭのコラ
ム単位の回路図、及び図１０は図９中の論理変換手段の
構成例を示す回路図であり、第１の実施例を示す図１及
び図５中の要素と共通の要素には共通の符号が付されて
いる。このＤＲＯＭは、図９に示すように、基本的には
第１の実施例とほぼ同様の構成であるが、各単位コラム
回路３０i のＤＲＯＭメモリセル部３０Ａにおいて、Ｖ
ＳＳ用電位配線３３i ／が省略され、ＲＯＭデータの
“１”に相当する正論理側及び負論理側のメモリセル３
１1i，３１2i，３１5i，３１6i，…がＶＣＣ用電位配線
３３i に接続され、さらに、Ｉ／Ｏ手段５０が入力手段
５１及び出力手段５２で構成されると共に、論理変換手
段６０が設けられている点が異なる。入力手段５１には
入力端子Ｄinが接続され、さらに出力手段５２にも出力
端子Ｄoutが接続されている。
ム単位の回路図、及び図１０は図９中の論理変換手段の
構成例を示す回路図であり、第１の実施例を示す図１及
び図５中の要素と共通の要素には共通の符号が付されて
いる。このＤＲＯＭは、図９に示すように、基本的には
第１の実施例とほぼ同様の構成であるが、各単位コラム
回路３０i のＤＲＯＭメモリセル部３０Ａにおいて、Ｖ
ＳＳ用電位配線３３i ／が省略され、ＲＯＭデータの
“１”に相当する正論理側及び負論理側のメモリセル３
１1i，３１2i，３１5i，３１6i，…がＶＣＣ用電位配線
３３i に接続され、さらに、Ｉ／Ｏ手段５０が入力手段
５１及び出力手段５２で構成されると共に、論理変換手
段６０が設けられている点が異なる。入力手段５１には
入力端子Ｄinが接続され、さらに出力手段５２にも出力
端子Ｄoutが接続されている。
【００３２】本実施例では、データバス対Ｄ，Ｄ／が、
論理変換手段６０及びデータバス対Ｄ′，Ｄ／′を介し
て出力手段５２に接続されている。論理変換手段６０
は、例えば、ＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａ
m Ｘ，Ａm Ｘ／）のうちの最下位アドレスＡ0 Ｘに基づ
き、負論理側のメモリセル３１2i，３１4i，３１6i，…
からの出力を判別し、それを逆相に変換し、データバス
対Ｄ′，Ｄ／′を介して出力手段５２へ送る機能を有し
ている。論理変換手段６０は、負論理出力のとき、読み
出しデータが反転（インバート）されれば、どのような
回路構成になっていても良い。例えば、図１０に示す論
理変換手段６０では、各単位Ｙデコーダ１０i を活性化
するＹデコーダイネーブル信号ＹＥを反転するインバー
タ６１と、該インバータ６１の出力と最下位アドレスＡ
0 Ｘの否定論理和を求める２入力ＮＯＲゲート６２と、
該ＮＯＲゲート６２の出力Ｐに基づきデータバス対Ｄ，
Ｄ／上の論理を反転してデータバス対Ｄ′，Ｄ／′へ出
力する論理変換回路６３とで、構成されている。論理変
換回路６３は、ＮＯＲゲート６２の出力Ｐを反転するイ
ンバータ６３ａと、データバスＤ及びＤ′間に接続され
ＮＯＲゲート６２の出力Ｐ及びインバータ６３ａの出力
によってオン，オフ動作するＮＭＯＳ及びＰＭＯＳから
なるトランスファゲート６３ｂと、データバスＤ／及び
Ｄ／′間に接続されＮＯＲゲート６２の出力Ｐ及びイン
バータ６３ａの出力によってオン，オフ動作するＮＭＯ
Ｓ及びＰＭＯＳからなるトランスファゲート６３ｃと、
該トランスファゲート６３ｂ，６３ｃに並列接続されイ
ンバータ６３ａの出力によってオン，オフ動作するトラ
イステートインバータ６３ｄ，６３ｅとで、構成されて
いる。この論理変換手段６０では、負論理側のメモリセ
ル３１2i，３１4i，３１6i，…からデータを読み出すと
き（例えば、最下位アドレスＡ0 Ｘが“Ｈ”レベルのと
き）、ビット線対ＢＬi ，ＢＬi ／からデータバス対
Ｄ，Ｄ／へ転送された情報が、トライステートインバー
タ６３ｄ，６３ｅを介してデータバス対Ｄ′，Ｄ／′へ
転送されるようになっている。本実施例のＤＲＯＭメモ
リセル部３０Ａでは、第１の実施例とほぼ同様の読み出
し動作が行われるが、負論理側がＶＣＣ用電位配線３３
i でＲＯＭデータを形成しているため（即ち、外部から
は、論理的に“０”が書かれているように見えるた
め）、論理変換手段６０で負論理かどうか最下位アドレ
スＡ0 Ｘで判断し、出力データの論理を変換するように
している点が異なる。以下、図１１及び図１２を参照し
つつ、本実施例の読み出し動作（１），（２）を説明す
る。図１１は図９に示すワード線ＷＬ1 が立ち上がった
場合（正論理）のタイミング図、及び図１２はワード線
ＷＬ6 が立ち上がった場合（負論理）のタイミング図で
ある。
論理変換手段６０及びデータバス対Ｄ′，Ｄ／′を介し
て出力手段５２に接続されている。論理変換手段６０
は、例えば、ＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａ
m Ｘ，Ａm Ｘ／）のうちの最下位アドレスＡ0 Ｘに基づ
き、負論理側のメモリセル３１2i，３１4i，３１6i，…
からの出力を判別し、それを逆相に変換し、データバス
対Ｄ′，Ｄ／′を介して出力手段５２へ送る機能を有し
ている。論理変換手段６０は、負論理出力のとき、読み
出しデータが反転（インバート）されれば、どのような
回路構成になっていても良い。例えば、図１０に示す論
理変換手段６０では、各単位Ｙデコーダ１０i を活性化
するＹデコーダイネーブル信号ＹＥを反転するインバー
タ６１と、該インバータ６１の出力と最下位アドレスＡ
0 Ｘの否定論理和を求める２入力ＮＯＲゲート６２と、
該ＮＯＲゲート６２の出力Ｐに基づきデータバス対Ｄ，
Ｄ／上の論理を反転してデータバス対Ｄ′，Ｄ／′へ出
力する論理変換回路６３とで、構成されている。論理変
換回路６３は、ＮＯＲゲート６２の出力Ｐを反転するイ
ンバータ６３ａと、データバスＤ及びＤ′間に接続され
ＮＯＲゲート６２の出力Ｐ及びインバータ６３ａの出力
によってオン，オフ動作するＮＭＯＳ及びＰＭＯＳから
なるトランスファゲート６３ｂと、データバスＤ／及び
Ｄ／′間に接続されＮＯＲゲート６２の出力Ｐ及びイン
バータ６３ａの出力によってオン，オフ動作するＮＭＯ
Ｓ及びＰＭＯＳからなるトランスファゲート６３ｃと、
該トランスファゲート６３ｂ，６３ｃに並列接続されイ
ンバータ６３ａの出力によってオン，オフ動作するトラ
イステートインバータ６３ｄ，６３ｅとで、構成されて
いる。この論理変換手段６０では、負論理側のメモリセ
ル３１2i，３１4i，３１6i，…からデータを読み出すと
き（例えば、最下位アドレスＡ0 Ｘが“Ｈ”レベルのと
き）、ビット線対ＢＬi ，ＢＬi ／からデータバス対
Ｄ，Ｄ／へ転送された情報が、トライステートインバー
タ６３ｄ，６３ｅを介してデータバス対Ｄ′，Ｄ／′へ
転送されるようになっている。本実施例のＤＲＯＭメモ
リセル部３０Ａでは、第１の実施例とほぼ同様の読み出
し動作が行われるが、負論理側がＶＣＣ用電位配線３３
i でＲＯＭデータを形成しているため（即ち、外部から
は、論理的に“０”が書かれているように見えるた
め）、論理変換手段６０で負論理かどうか最下位アドレ
スＡ0 Ｘで判断し、出力データの論理を変換するように
している点が異なる。以下、図１１及び図１２を参照し
つつ、本実施例の読み出し動作（１），（２）を説明す
る。図１１は図９に示すワード線ＷＬ1 が立ち上がった
場合（正論理）のタイミング図、及び図１２はワード線
ＷＬ6 が立ち上がった場合（負論理）のタイミング図で
ある。
【００３３】（１） 図１１の読み出し動作 例えば、ワード線ＷＬ1 が立ち上がったときの正論理の
読み出し動作は、次のようにして行われる。 時刻ｔ０：ワード線ＷＬ1 が立ち上がってメモリセル３
１1iが選択され、該メモリセル３１1i内のトランスファ
ゲート３１ｂがオン状態となる。すると、ビット線ＢＬ
iとＶＣＣ用電位配線３３i とが接続され、電源電位Ｖ
ＣＣからビット線ＢＬi へ電荷が供給され、該ビット線
ＢＬi の電位が徐々に上昇する。なお、ワード線ＷＬ1
が立ち上がると、それに接続された全てのメモリセル３
１1i，…が同様の動作を行う。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
ってセンスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差が増幅され、ＶＣＣレベルまで
増幅される。なお、センスアンプドライブ信号ＰＳＡが
立ち上がり、各センスアンプ３２i が作動すると、全て
のビット線対ＢＬi ，ＢＬi ／上の電位差が、各センス
アンプ３２i によって同様に増幅される。 時刻ｔ２：Ｙデコーダイネーブル信号ＹＥが立ち上がっ
て単位Ｙデコーダ１０i が活性化すると、ＹアドレスＡ
Ｙで選択されたＹデコーダ出力信号ｙi が立ち上がる。
すると、トランスファゲート２０i ，２０i ／がオン状
態となり、ビット線対ＢＬi ，ＢＬi ／とデータバス対
Ｄ，Ｄ／が接続され、該ビット線対ＢＬi ，ＢＬi／上
に増幅されていた情報が、データバス対Ｄ，Ｄ／へ転送
される。ここで、正論理側のビット線ＢＬi が“Ｈ”レ
ベル、負論理側のビット線ＢＬi ／が“Ｌ”レベルであ
るため、データバスＤが“Ｈ”レベル、データバスＤ／
が“Ｌ”レベルとなる。ＸアドレスＡＸの最下位アドレ
スＡ0 Ｘは、“Ｌ”レベルであるため、論理変換手段６
０内のＮＯＲゲート６２の出力Ｐが、Ｙデコーダイネー
ブル信号ＹＥが“Ｈ”レベルとなるタイミングで、
“Ｈ”レベルのままとなる。これにより、データバス対
Ｄ，Ｄ／とデータバス対Ｄ′，Ｄ／′とが、論理変換手
段６０内のトランスファゲート６３ｂ，６３ｃを介して
接続され、該データバス対Ｄ′，Ｄ／′がデータバス対
Ｄ，Ｄ／と同相となる。従って、出力手段５２から出力
端子Ｄout への出力は、“１”となる。
読み出し動作は、次のようにして行われる。 時刻ｔ０：ワード線ＷＬ1 が立ち上がってメモリセル３
１1iが選択され、該メモリセル３１1i内のトランスファ
ゲート３１ｂがオン状態となる。すると、ビット線ＢＬ
iとＶＣＣ用電位配線３３i とが接続され、電源電位Ｖ
ＣＣからビット線ＢＬi へ電荷が供給され、該ビット線
ＢＬi の電位が徐々に上昇する。なお、ワード線ＷＬ1
が立ち上がると、それに接続された全てのメモリセル３
１1i，…が同様の動作を行う。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
ってセンスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差が増幅され、ＶＣＣレベルまで
増幅される。なお、センスアンプドライブ信号ＰＳＡが
立ち上がり、各センスアンプ３２i が作動すると、全て
のビット線対ＢＬi ，ＢＬi ／上の電位差が、各センス
アンプ３２i によって同様に増幅される。 時刻ｔ２：Ｙデコーダイネーブル信号ＹＥが立ち上がっ
て単位Ｙデコーダ１０i が活性化すると、ＹアドレスＡ
Ｙで選択されたＹデコーダ出力信号ｙi が立ち上がる。
すると、トランスファゲート２０i ，２０i ／がオン状
態となり、ビット線対ＢＬi ，ＢＬi ／とデータバス対
Ｄ，Ｄ／が接続され、該ビット線対ＢＬi ，ＢＬi／上
に増幅されていた情報が、データバス対Ｄ，Ｄ／へ転送
される。ここで、正論理側のビット線ＢＬi が“Ｈ”レ
ベル、負論理側のビット線ＢＬi ／が“Ｌ”レベルであ
るため、データバスＤが“Ｈ”レベル、データバスＤ／
が“Ｌ”レベルとなる。ＸアドレスＡＸの最下位アドレ
スＡ0 Ｘは、“Ｌ”レベルであるため、論理変換手段６
０内のＮＯＲゲート６２の出力Ｐが、Ｙデコーダイネー
ブル信号ＹＥが“Ｈ”レベルとなるタイミングで、
“Ｈ”レベルのままとなる。これにより、データバス対
Ｄ，Ｄ／とデータバス対Ｄ′，Ｄ／′とが、論理変換手
段６０内のトランスファゲート６３ｂ，６３ｃを介して
接続され、該データバス対Ｄ′，Ｄ／′がデータバス対
Ｄ，Ｄ／と同相となる。従って、出力手段５２から出力
端子Ｄout への出力は、“１”となる。
【００３４】（２） 図１２の読み出し動作 例えば、ワード線ＷＬ6 が立ち上がったときの負論理の
読み出し動作は、次のようにして行われる。 時刻ｔ０：ワード線ＷＬ6 が立ち上がってメモリセル３
１6iが選択され、該メモリセル３１6i内のトランスファ
ゲート３１ｂがオン状態となる。すると、ビット線ＢＬ
i／とＶＣＣ用電位配線３３i とが接続され、電源電位
ＶＣＣからビット線ＢＬi／へ電荷が供給され、該ビッ
ト線ＢＬi ／の電位が徐々に上昇する。なお、ワード線
ＷＬ6 が立ち上がると、そのワード線ＷＬ6 に接続され
た全てのメモリセル３１6i，…が同様な動作を行う。
読み出し動作は、次のようにして行われる。 時刻ｔ０：ワード線ＷＬ6 が立ち上がってメモリセル３
１6iが選択され、該メモリセル３１6i内のトランスファ
ゲート３１ｂがオン状態となる。すると、ビット線ＢＬ
i／とＶＣＣ用電位配線３３i とが接続され、電源電位
ＶＣＣからビット線ＢＬi／へ電荷が供給され、該ビッ
ト線ＢＬi ／の電位が徐々に上昇する。なお、ワード線
ＷＬ6 が立ち上がると、そのワード線ＷＬ6 に接続され
た全てのメモリセル３１6i，…が同様な動作を行う。
【００３５】時刻ｔ１：センスアンプドライブ信号ＰＳ
Ａが立ち上がってセンスアンプ３２i が作動すると、ビ
ット線対ＢＬi ，ＢＬi ／間の電位差が増幅され、ＶＣ
Ｃまで増幅される。なお、センスアンプドライブ信号Ｐ
ＳＡが立ち上がると、各センスアンプ３２i が作動し、
それらの各センスアンプ３２i によって全てのビット線
対ＢＬi，ＢＬi ／上の電位差が同様に増幅される。 時刻ｔ２：Ｙデコーダイネーブル信号ＹＥが立ち上がっ
て単位Ｙデコーダ１０i が活性化すると、ＹアドレスＡ
Ｙで選択されたＹデコーダ出力信号ｙi が立ち上がり、
トランスファゲート２０i ，２０i ／がオン状態とな
る。トランスファゲート２０i ，２０i ／がオン状態と
なると、ビット線対ＢＬi ，ＢＬi ／とデータバス対
Ｄ，Ｄ／とが接続され、該ビット線対ＢＬi ，ＢＬi ／
上に増幅されていた情報が、該データバス対Ｄ，Ｄ／へ
転送される。ここで、負論理側のビット線ＢＬi ／が
“Ｈ”レベル、正論理側のビット線ＢＬi が“Ｌ”レベ
ルであるため、データバスＤ／が“Ｈ”レベル、データ
バスＤが“Ｌ”レベルとなる。ＸアドレスＡＸの最下位
アドレスＡ0 Ｘは、“Ｈ”レベルであるため、論理変換
手段６０内のＮＯＲゲート６２の出力Ｐが、Ｙデコーダ
イネーブル信号ＹＥが“Ｈ”レベルとなるタイミング
で、“Ｌ”レベルとなる。そのため、論理変換手段６０
内のトライステートインバータ６３ｄ，６３ｅを介し
て、データバス対Ｄ，Ｄ／とデータバス対Ｄ′，Ｄ／′
とが接続され、該データバスＤ′，Ｄ／′がデータバス
Ｄ，Ｄ／と逆相となる。従って、出力手段５２から出力
端子Ｄout への出力は、“１”となる。
Ａが立ち上がってセンスアンプ３２i が作動すると、ビ
ット線対ＢＬi ，ＢＬi ／間の電位差が増幅され、ＶＣ
Ｃまで増幅される。なお、センスアンプドライブ信号Ｐ
ＳＡが立ち上がると、各センスアンプ３２i が作動し、
それらの各センスアンプ３２i によって全てのビット線
対ＢＬi，ＢＬi ／上の電位差が同様に増幅される。 時刻ｔ２：Ｙデコーダイネーブル信号ＹＥが立ち上がっ
て単位Ｙデコーダ１０i が活性化すると、ＹアドレスＡ
Ｙで選択されたＹデコーダ出力信号ｙi が立ち上がり、
トランスファゲート２０i ，２０i ／がオン状態とな
る。トランスファゲート２０i ，２０i ／がオン状態と
なると、ビット線対ＢＬi ，ＢＬi ／とデータバス対
Ｄ，Ｄ／とが接続され、該ビット線対ＢＬi ，ＢＬi ／
上に増幅されていた情報が、該データバス対Ｄ，Ｄ／へ
転送される。ここで、負論理側のビット線ＢＬi ／が
“Ｈ”レベル、正論理側のビット線ＢＬi が“Ｌ”レベ
ルであるため、データバスＤ／が“Ｈ”レベル、データ
バスＤが“Ｌ”レベルとなる。ＸアドレスＡＸの最下位
アドレスＡ0 Ｘは、“Ｈ”レベルであるため、論理変換
手段６０内のＮＯＲゲート６２の出力Ｐが、Ｙデコーダ
イネーブル信号ＹＥが“Ｈ”レベルとなるタイミング
で、“Ｌ”レベルとなる。そのため、論理変換手段６０
内のトライステートインバータ６３ｄ，６３ｅを介し
て、データバス対Ｄ，Ｄ／とデータバス対Ｄ′，Ｄ／′
とが接続され、該データバスＤ′，Ｄ／′がデータバス
Ｄ，Ｄ／と逆相となる。従って、出力手段５２から出力
端子Ｄout への出力は、“１”となる。
【００３６】本実施例では、電源電位ＶＣＣ用の電位配
線３３i を設け、メモリセル３１1i，…とコンタクトを
とることにより、ＲＯＭを形成しているので、第１の実
施例の利点（１），（２）と同様の利点を有し、その
上、電源電位ＶＣＣ用の電位配線３３i のみをメモリセ
ル３１1i，…とコンタクトをとってＲＯＭを作っている
ので、第１−１の実施例の利点（ii）と同様の利点を有
している。さらに、本実施例では、次のような独自の利
点（Ｉ），（II），（III)を有している。 （Ｉ） ＤＲＯＭメモリセル部３０Ａ内に電源電位ＶＣ
Ｃ用の電位配線３３iを設け、それと正論理側及び負論
理側のメモリセル３１1i，３１2i，３１5i，３１6i，…
とを接続してＲＯＭを形成している。そして、負論理側
のメモリセル３１2i，３１6i，…とＶＣＣ用電位配線３
３i とを接続しているため、論理変換手段６０を設けて
いる。このように、ＶＣＣ用電位配線３３i のみで、正
論理側及び負論理側両方のＲＯＭが形成できるため、パ
ターン設計が楽になり、さらに電位配線間のショートの
心配もなくなる。 （II） 図９では、入力手段５１がデータバス対Ｄ，Ｄ
／に接続されている。ところが、負論理側のデータ出力
は、論理変換手段６０によって極性が変わるから、負論
理側においてＶＣＣ用電位配線３３i とコンタクトをと
らないメモリセル３１4i，…に書き込みを行うとき、該
論理変換手段６０と同様に、極性を変えられるような構
成にしてもよい。これは、コンタクトを電位配線３３i
ととらないで、ＤＲＡＭとしてメモリセルを使い、その
メモリセルに書き込み及び読み出しを行うときには、必
要である。 （III) 本実施例では正論理側及び負論理側のコンタク
トを共にＶＣＣでとってＲＯＭデータの“１”側を実現
している。これに代えて、正論理側のコンタクトをＶＳ
Ｓで、負論理側のコンタクトをＶＣＣでとることによ
り、ＲＯＭデータの“０”側を実現することも可能であ
る。このとき、ＤＲＡＭとして利用できるメモリセルは
“１”となる。つまり、ＤＲＡＭとして利用できるメモ
リセルは、コンタクトをとらなかったメモリセルであ
り、そのメモリセルに対しては電源投入直後に“１”を
書き込んでおく必要がある。この“１”は、リフレッシ
ュによって保持される。
線３３i を設け、メモリセル３１1i，…とコンタクトを
とることにより、ＲＯＭを形成しているので、第１の実
施例の利点（１），（２）と同様の利点を有し、その
上、電源電位ＶＣＣ用の電位配線３３i のみをメモリセ
ル３１1i，…とコンタクトをとってＲＯＭを作っている
ので、第１−１の実施例の利点（ii）と同様の利点を有
している。さらに、本実施例では、次のような独自の利
点（Ｉ），（II），（III)を有している。 （Ｉ） ＤＲＯＭメモリセル部３０Ａ内に電源電位ＶＣ
Ｃ用の電位配線３３iを設け、それと正論理側及び負論
理側のメモリセル３１1i，３１2i，３１5i，３１6i，…
とを接続してＲＯＭを形成している。そして、負論理側
のメモリセル３１2i，３１6i，…とＶＣＣ用電位配線３
３i とを接続しているため、論理変換手段６０を設けて
いる。このように、ＶＣＣ用電位配線３３i のみで、正
論理側及び負論理側両方のＲＯＭが形成できるため、パ
ターン設計が楽になり、さらに電位配線間のショートの
心配もなくなる。 （II） 図９では、入力手段５１がデータバス対Ｄ，Ｄ
／に接続されている。ところが、負論理側のデータ出力
は、論理変換手段６０によって極性が変わるから、負論
理側においてＶＣＣ用電位配線３３i とコンタクトをと
らないメモリセル３１4i，…に書き込みを行うとき、該
論理変換手段６０と同様に、極性を変えられるような構
成にしてもよい。これは、コンタクトを電位配線３３i
ととらないで、ＤＲＡＭとしてメモリセルを使い、その
メモリセルに書き込み及び読み出しを行うときには、必
要である。 （III) 本実施例では正論理側及び負論理側のコンタク
トを共にＶＣＣでとってＲＯＭデータの“１”側を実現
している。これに代えて、正論理側のコンタクトをＶＳ
Ｓで、負論理側のコンタクトをＶＣＣでとることによ
り、ＲＯＭデータの“０”側を実現することも可能であ
る。このとき、ＤＲＡＭとして利用できるメモリセルは
“１”となる。つまり、ＤＲＡＭとして利用できるメモ
リセルは、コンタクトをとらなかったメモリセルであ
り、そのメモリセルに対しては電源投入直後に“１”を
書き込んでおく必要がある。この“１”は、リフレッシ
ュによって保持される。
【００３７】第１−４の実施例 図１３は本発明の第１−４の実施例を示すＤＲＯＭのコ
ラム単位の回路図、及び図１４は図１３中の論理変換手
段の構成例を示す回路図であり、第１−３の実施例を示
す図９及び図１０中の要素と共通の要素には共通の符号
が付されている。このＤＲＯＭは、図１３に示すよう
に、第１−３の実施例とほぼ同様の構成であるが、第１
−３の実施例が、ＤＲＯＭメモリセル部３０Ａにおいて
ＶＣＣ用電位配線３３i によってメモリセル３１1i，３
１2i，３１5i，３１6i，…とコンタクトをとっているの
に対し、本実施例では、ＶＳＳ用電位配線３３i ／によ
ってメモリセル３１1i，３１2i，３１5i，３１6i，…と
コンタクトをとっており、さらに、第１−３の実施例の
論理変換手段６０に代えて、構成の異なる論理変換手段
６０Ａが設けられている点が異なる。論理変換手段６０
Ａは、第１−３の実施例と異なり、正論理側のＲＯＭデ
ータ（ＶＳＳ、即ち正論理であるが、“１”データに相
当するメモリ値）が“Ｌ”レベルとなっているため、正
論理側のデータの論理を変更する必要があるために設け
られている。論理変換手段６０Ａは、図１４に示すよう
に、Ｙデコーダイネーブル信号ＹＥ、及びＸアドレスＡ
Ｘ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm Ｘ／）のうちの
例えば最下位アドレスＡ0 Ｘに基づき、正論理側のメモ
リセル３１1i，３１3i，３１5i，…からの出力を判別
し、それを逆相に変換し、データバス対Ｄ′，Ｄ／′を
介して出力手段５２へ送る機能を有している。この論理
変換手段６０Ａは、最下位アドレスＡ0 Ｘを反転するイ
ンバータ６４と、該インバータ６４の出力とＹデコーダ
イネーブル信号ＹＥの否定論理和を求める２入力ＮＯＲ
ゲート６２と、該ＮＯＲゲート６２の出力Ｐに基づき論
理変換を行う第１−３の実施例の図１０と同一の論理変
換回路６３とで、構成されている。このＤＲＯＭでは、
第１−３の実施例とほぼ同様の動作を行うが、異なる点
は、正論理側をＶＳＳ用電位配線３３i ／でＲＯＭデー
タを形成しているため（即ち、外部からは、論理的に
“０”が書かれているように見えるため）、論理変換手
段６０Ａで負論理かどうか最下位アドレスＡ0 Ｘで判断
し、出力データの論理を変換するようにしている。以
下、本実施例の動作（１），（２）を図１５及び図１６
を参照しつつ説明する。図１５は図１３のワード線ＷＬ
1 が立ち上がった場合（正論理だが内容的には負論理）
のタイミング図、及び図１６は図１３のワード線ＷＬ6
が立ち上がった場合（負論理だが内容的には正論理）の
タイミング図である。
ラム単位の回路図、及び図１４は図１３中の論理変換手
段の構成例を示す回路図であり、第１−３の実施例を示
す図９及び図１０中の要素と共通の要素には共通の符号
が付されている。このＤＲＯＭは、図１３に示すよう
に、第１−３の実施例とほぼ同様の構成であるが、第１
−３の実施例が、ＤＲＯＭメモリセル部３０Ａにおいて
ＶＣＣ用電位配線３３i によってメモリセル３１1i，３
１2i，３１5i，３１6i，…とコンタクトをとっているの
に対し、本実施例では、ＶＳＳ用電位配線３３i ／によ
ってメモリセル３１1i，３１2i，３１5i，３１6i，…と
コンタクトをとっており、さらに、第１−３の実施例の
論理変換手段６０に代えて、構成の異なる論理変換手段
６０Ａが設けられている点が異なる。論理変換手段６０
Ａは、第１−３の実施例と異なり、正論理側のＲＯＭデ
ータ（ＶＳＳ、即ち正論理であるが、“１”データに相
当するメモリ値）が“Ｌ”レベルとなっているため、正
論理側のデータの論理を変更する必要があるために設け
られている。論理変換手段６０Ａは、図１４に示すよう
に、Ｙデコーダイネーブル信号ＹＥ、及びＸアドレスＡ
Ｘ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm Ｘ／）のうちの
例えば最下位アドレスＡ0 Ｘに基づき、正論理側のメモ
リセル３１1i，３１3i，３１5i，…からの出力を判別
し、それを逆相に変換し、データバス対Ｄ′，Ｄ／′を
介して出力手段５２へ送る機能を有している。この論理
変換手段６０Ａは、最下位アドレスＡ0 Ｘを反転するイ
ンバータ６４と、該インバータ６４の出力とＹデコーダ
イネーブル信号ＹＥの否定論理和を求める２入力ＮＯＲ
ゲート６２と、該ＮＯＲゲート６２の出力Ｐに基づき論
理変換を行う第１−３の実施例の図１０と同一の論理変
換回路６３とで、構成されている。このＤＲＯＭでは、
第１−３の実施例とほぼ同様の動作を行うが、異なる点
は、正論理側をＶＳＳ用電位配線３３i ／でＲＯＭデー
タを形成しているため（即ち、外部からは、論理的に
“０”が書かれているように見えるため）、論理変換手
段６０Ａで負論理かどうか最下位アドレスＡ0 Ｘで判断
し、出力データの論理を変換するようにしている。以
下、本実施例の動作（１），（２）を図１５及び図１６
を参照しつつ説明する。図１５は図１３のワード線ＷＬ
1 が立ち上がった場合（正論理だが内容的には負論理）
のタイミング図、及び図１６は図１３のワード線ＷＬ6
が立ち上がった場合（負論理だが内容的には正論理）の
タイミング図である。
【００３８】（１） 図１５の読み出し動作 例えば、ワード線ＷＬ1 が立ち上がり、次のようにして
正論理の読み出し動作が行われる。 時刻ｔ０：Ｘデコーダ手段４０により、ワード線ＷＬ1
が立ち上がってメモリセル３１1iが選択されると、該メ
モリセル３１1i内のトランスファゲート３１ｂがオン状
態となる。すると、ビット線ＢＬi とＶＳＳ用電位配線
３３i ／とが接続され、該ビット線ＢＬi に蓄えられて
いた電荷が電位配線３３i ／へ放電し、該ビット線ＢＬ
i の電位が徐々に下降する。なお、ワード線ＷＬ1 が立
ち上がると、それに接続された全てのメモリセル３
１1i，…が同様な動作を行う。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
ってセンスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差が増幅され、ＶＣＣレベルまで
増幅される。なお、センスアンプドライブ信号ＰＳＡが
立ち上がり、全てのセンスアンプ３２i が作動すると、
それに接続された全てのビット線対ＢＬi ，ＢＬi／上
の電位差が同様に増幅される。 時刻ｔ２：Ｙデコーダイネーブル信号ＹＥが立ち上がっ
て各単位Ｙデコーダ１０i が活性化すると、Ｙアドレス
ＡＹで選択されたＹデコーダ出力信号ｙi が立ち上が
り、トランスファゲート２０i ，２０i ／がオン状態と
なってビット線対ＢＬi ，ＢＬi ／とデータバス対Ｄ，
Ｄ／とが接続される。すると、ビット線対ＢＬi ，ＢＬ
i ／上に増幅されていた情報は、データバス対Ｄ，Ｄ／
へ転送される。ここで、負論理側のビット線ＢＬi ／が
“Ｈ”レベル、正論理側のビット線ＢＬi が“Ｌ”レベ
ルであるため、データバスＤ／が“Ｈ”レベル、データ
バスＤが“Ｌ”レベルとなる。図１４の論理変換手段６
０Ａでは、最下位アドレスＡ0Ｘが“Ｌ”レベルである
ため、ＮＯＲゲート６２の出力Ｐが、Ｙデコーダイネー
ブル信号ＹＥが“Ｈ”レベルとなるタイミングで“Ｌ”
レベルとなる。そのため、トライステートインバータ６
３ｄ，６３ｅを介して、データバス対Ｄ，Ｄ／とデータ
バス対Ｄ′，Ｄ／′とが接続され、該データバス対
Ｄ′，Ｄ／′がデータバス対Ｄ，Ｄ／と逆相となる。従
って、出力手段５２から出力端子Ｄout への出力は、
“１”となる。
正論理の読み出し動作が行われる。 時刻ｔ０：Ｘデコーダ手段４０により、ワード線ＷＬ1
が立ち上がってメモリセル３１1iが選択されると、該メ
モリセル３１1i内のトランスファゲート３１ｂがオン状
態となる。すると、ビット線ＢＬi とＶＳＳ用電位配線
３３i ／とが接続され、該ビット線ＢＬi に蓄えられて
いた電荷が電位配線３３i ／へ放電し、該ビット線ＢＬ
i の電位が徐々に下降する。なお、ワード線ＷＬ1 が立
ち上がると、それに接続された全てのメモリセル３
１1i，…が同様な動作を行う。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
ってセンスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差が増幅され、ＶＣＣレベルまで
増幅される。なお、センスアンプドライブ信号ＰＳＡが
立ち上がり、全てのセンスアンプ３２i が作動すると、
それに接続された全てのビット線対ＢＬi ，ＢＬi／上
の電位差が同様に増幅される。 時刻ｔ２：Ｙデコーダイネーブル信号ＹＥが立ち上がっ
て各単位Ｙデコーダ１０i が活性化すると、Ｙアドレス
ＡＹで選択されたＹデコーダ出力信号ｙi が立ち上が
り、トランスファゲート２０i ，２０i ／がオン状態と
なってビット線対ＢＬi ，ＢＬi ／とデータバス対Ｄ，
Ｄ／とが接続される。すると、ビット線対ＢＬi ，ＢＬ
i ／上に増幅されていた情報は、データバス対Ｄ，Ｄ／
へ転送される。ここで、負論理側のビット線ＢＬi ／が
“Ｈ”レベル、正論理側のビット線ＢＬi が“Ｌ”レベ
ルであるため、データバスＤ／が“Ｈ”レベル、データ
バスＤが“Ｌ”レベルとなる。図１４の論理変換手段６
０Ａでは、最下位アドレスＡ0Ｘが“Ｌ”レベルである
ため、ＮＯＲゲート６２の出力Ｐが、Ｙデコーダイネー
ブル信号ＹＥが“Ｈ”レベルとなるタイミングで“Ｌ”
レベルとなる。そのため、トライステートインバータ６
３ｄ，６３ｅを介して、データバス対Ｄ，Ｄ／とデータ
バス対Ｄ′，Ｄ／′とが接続され、該データバス対
Ｄ′，Ｄ／′がデータバス対Ｄ，Ｄ／と逆相となる。従
って、出力手段５２から出力端子Ｄout への出力は、
“１”となる。
【００３９】（２） 図１６の読み出し動作 例えば、ワード線ＷＬ6 が立ち上がり、次のようにして
負論理の読み出し動作が行われる。 時刻ｔ０：Ｘデコーダ手段４０によってワード線ＷＬ6
が立ち上がると、メモリセル３１6iが選択され、該メモ
リセル３１6i内のトランスファゲート３１ｂがオン状態
となる。すると、負論理側のビット線ＢＬi ／とＶＳＳ
用電位配線３３i ／とが接続され、該ビット線ＢＬi ／
に蓄えられていた電荷が電位配線３３i ／へ放電し、該
ビット線ＢＬi ／の電位が徐々に下降する。なお、ワー
ド線ＷＬ6 が立ち上がると、それに接続された全てのメ
モリセル３１6i，…が同様な動作を行う。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
ってセンスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差が増幅され、ＶＣＣレベルまで
増幅される。なお、センスアンプドライブ信号ＰＳＡが
立ち上がると、全てのセンスアンプ３２i が作動し、そ
れに接続された全てのビット線対ＢＬi ，ＢＬi ／上の
電位差が同様に増幅される。 時刻ｔ２：Ｙデコーダイネーブル信号ＹＥが立ち上がっ
て各単位Ｙデコーダ１０i が活性化すると、Ｙアドレス
ＡＹで選択されたＹデコーダ出力信号ｙi が立ち上が
り、トランスファゲート２０i ，２０i ／がオン状態と
なる。トランスファゲート２０i ，２０i ／がオン状態
となると、ビット線対ＢＬi ，ＢＬi ／とデータバス対
Ｄ，Ｄ／とが接続され、該ビット線対ＢＬi ，ＢＬi ／
上に増幅されていた情報が、データバス対Ｄ，Ｄ／へ転
送される。ここで、正論理側のビット線ＢＬi が“Ｈ”
レベル、負論理側のビット線ＢＬi ／が“Ｌ”レベルで
あるため、データバスＤが“Ｈ”レベル、データバスＤ
／が“Ｌ”レベルとなる。図１４の論理変換手段６０Ａ
では、最下位アドレスＡ0Ｘが“Ｈ”レベルであるた
め、ＮＯＲゲート６２の出力Ｐが、Ｙデコーダイネーブ
ル信号ＹＥが“Ｈ”レベルとなるタイミングで“Ｈ”レ
ベルとなる。そのため、トランスファゲート６３ｂ，６
３ｃを介して、データバス対Ｄ，Ｄ／とデータバス対
Ｄ′，Ｄ／′とが接続され、該データバス対Ｄ′，Ｄ
／′がデータバス対Ｄ，Ｄ／と同相となる。従って、出
力手段５２から出力端子Ｄout への出力が“１”とな
る。
負論理の読み出し動作が行われる。 時刻ｔ０：Ｘデコーダ手段４０によってワード線ＷＬ6
が立ち上がると、メモリセル３１6iが選択され、該メモ
リセル３１6i内のトランスファゲート３１ｂがオン状態
となる。すると、負論理側のビット線ＢＬi ／とＶＳＳ
用電位配線３３i ／とが接続され、該ビット線ＢＬi ／
に蓄えられていた電荷が電位配線３３i ／へ放電し、該
ビット線ＢＬi ／の電位が徐々に下降する。なお、ワー
ド線ＷＬ6 が立ち上がると、それに接続された全てのメ
モリセル３１6i，…が同様な動作を行う。 時刻ｔ１：センスアンプドライブ信号ＰＳＡが立ち上が
ってセンスアンプ３２i が作動すると、ビット線対ＢＬ
i ，ＢＬi ／間の電位差が増幅され、ＶＣＣレベルまで
増幅される。なお、センスアンプドライブ信号ＰＳＡが
立ち上がると、全てのセンスアンプ３２i が作動し、そ
れに接続された全てのビット線対ＢＬi ，ＢＬi ／上の
電位差が同様に増幅される。 時刻ｔ２：Ｙデコーダイネーブル信号ＹＥが立ち上がっ
て各単位Ｙデコーダ１０i が活性化すると、Ｙアドレス
ＡＹで選択されたＹデコーダ出力信号ｙi が立ち上が
り、トランスファゲート２０i ，２０i ／がオン状態と
なる。トランスファゲート２０i ，２０i ／がオン状態
となると、ビット線対ＢＬi ，ＢＬi ／とデータバス対
Ｄ，Ｄ／とが接続され、該ビット線対ＢＬi ，ＢＬi ／
上に増幅されていた情報が、データバス対Ｄ，Ｄ／へ転
送される。ここで、正論理側のビット線ＢＬi が“Ｈ”
レベル、負論理側のビット線ＢＬi ／が“Ｌ”レベルで
あるため、データバスＤが“Ｈ”レベル、データバスＤ
／が“Ｌ”レベルとなる。図１４の論理変換手段６０Ａ
では、最下位アドレスＡ0Ｘが“Ｈ”レベルであるた
め、ＮＯＲゲート６２の出力Ｐが、Ｙデコーダイネーブ
ル信号ＹＥが“Ｈ”レベルとなるタイミングで“Ｈ”レ
ベルとなる。そのため、トランスファゲート６３ｂ，６
３ｃを介して、データバス対Ｄ，Ｄ／とデータバス対
Ｄ′，Ｄ／′とが接続され、該データバス対Ｄ′，Ｄ
／′がデータバス対Ｄ，Ｄ／と同相となる。従って、出
力手段５２から出力端子Ｄout への出力が“１”とな
る。
【００４０】本実施例では、第１の実施例の利点
（１），（２）と同様の利点を有する他に、次のような
独自の利点（Ｉ），（II）を有している。 （Ｉ） 本実施例では、第１−４の実施例と異なり、Ｖ
ＳＳ用電位配線３３i／と正論理側及び負論理側のメモ
リセル３１1i，３１2i，３１5i，３１6i，…とを接続し
てＲＯＭを形成し、さらに、第１−３の実施例と反対
に、正論理側でＶＳＳ用電位配線３３i ／とメモリセル
３１1i，３１5i，…とを接続するための論理変換手段６
０Ａを設けている。これにより、ＶＳＳ用電位配線３３
i ／のみで、正論理側及び負論理側両方のＲＯＭを形成
できるので、パターン設計が楽になり、さらに電位配線
間のショートの心配もなくなる。ここで、ＤＲＡＭとし
て利用できるメモリセルは、“１”となる。つまり、Ｄ
ＲＡＭとして利用できるメモリセルは、コンタクトをと
らなかったメモリセルであり、電源投入直後に“１”を
書き込んでおく必要がある。この“１”は、リフレッシ
ュによって保持される。 （II） ＶＳＳ用電位配線３３i ／のみをメモリセル３
１1i，３１2i，３１5i，３１6i，…とコンタクトをと
り、ＲＯＭを形成するようにしているので、次のような
利点（II-1），（II-2）がある。 （II-1） 一般に、メモリチップの開発を行う場合、Ｖ
ＳＳ用電位配線の配線パターンのとり方が、動作マージ
ンを大きく左右する。しかし、実際は、メモリセルアレ
イがチップ上で占める割合はかなり大きく、ＧＮＤパッ
ドと反対側のチップ上の周辺回路のＶＳＳ用電位配線を
とるには、大きくメモリセルアレイを迂回していくか、
あるいは該メモリセルアレイ上を通すことが考えられ
る。本実施例のように、ＶＳＳ用電位配線３３i ／をＲ
ＯＭを形成するために使えば、ＧＮＤパッドの反対側
（メモリセルアレイを見て反対側）の周辺回路用のＶＳ
Ｓ用電位配線と共用できる。
（１），（２）と同様の利点を有する他に、次のような
独自の利点（Ｉ），（II）を有している。 （Ｉ） 本実施例では、第１−４の実施例と異なり、Ｖ
ＳＳ用電位配線３３i／と正論理側及び負論理側のメモ
リセル３１1i，３１2i，３１5i，３１6i，…とを接続し
てＲＯＭを形成し、さらに、第１−３の実施例と反対
に、正論理側でＶＳＳ用電位配線３３i ／とメモリセル
３１1i，３１5i，…とを接続するための論理変換手段６
０Ａを設けている。これにより、ＶＳＳ用電位配線３３
i ／のみで、正論理側及び負論理側両方のＲＯＭを形成
できるので、パターン設計が楽になり、さらに電位配線
間のショートの心配もなくなる。ここで、ＤＲＡＭとし
て利用できるメモリセルは、“１”となる。つまり、Ｄ
ＲＡＭとして利用できるメモリセルは、コンタクトをと
らなかったメモリセルであり、電源投入直後に“１”を
書き込んでおく必要がある。この“１”は、リフレッシ
ュによって保持される。 （II） ＶＳＳ用電位配線３３i ／のみをメモリセル３
１1i，３１2i，３１5i，３１6i，…とコンタクトをと
り、ＲＯＭを形成するようにしているので、次のような
利点（II-1），（II-2）がある。 （II-1） 一般に、メモリチップの開発を行う場合、Ｖ
ＳＳ用電位配線の配線パターンのとり方が、動作マージ
ンを大きく左右する。しかし、実際は、メモリセルアレ
イがチップ上で占める割合はかなり大きく、ＧＮＤパッ
ドと反対側のチップ上の周辺回路のＶＳＳ用電位配線を
とるには、大きくメモリセルアレイを迂回していくか、
あるいは該メモリセルアレイ上を通すことが考えられ
る。本実施例のように、ＶＳＳ用電位配線３３i ／をＲ
ＯＭを形成するために使えば、ＧＮＤパッドの反対側
（メモリセルアレイを見て反対側）の周辺回路用のＶＳ
Ｓ用電位配線と共用できる。
【００４１】（II-2） 接地電位ＶＳＳは、電源電位Ｖ
ＣＣに対して基本的に安定であり、回路マージン的に有
利である。
ＣＣに対して基本的に安定であり、回路マージン的に有
利である。
【００４２】第２の実施例（第３の発明に相当） 図１７は、本発明の第２の実施例を示すＤＲＯＭの概略
の構成ブロック図であり、第１の実施例を示す図４中の
要素と共通の要素には共通の符号が付されている。本実
施例のＤＲＯＭでは、メモリセルアレイを構成するコラ
ム単位群３０を、ＤＲＯＭメモリセル部３０Ａ−１，３
０Ａ−２とＤＲＡＭメモリセル部３０Ｂ−１，３０Ｂ−
２とをワード線方向に交互に配置して４分割し、それら
を共通のＸデコーダ手段４０で選択するようになってい
る。なお、図１７では４分割構成であるが、これは３分
割以上の分割構成であればよい。
の構成ブロック図であり、第１の実施例を示す図４中の
要素と共通の要素には共通の符号が付されている。本実
施例のＤＲＯＭでは、メモリセルアレイを構成するコラ
ム単位群３０を、ＤＲＯＭメモリセル部３０Ａ−１，３
０Ａ−２とＤＲＡＭメモリセル部３０Ｂ−１，３０Ｂ−
２とをワード線方向に交互に配置して４分割し、それら
を共通のＸデコーダ手段４０で選択するようになってい
る。なお、図１７では４分割構成であるが、これは３分
割以上の分割構成であればよい。
【００４３】本実施例では、第１の実施例と同様に、メ
モリセルアレイがワード線方向に対して分割構造になっ
ているため、該第１の実施例とほぼ同様の動作を行い、
その第１の実施例の利点（２）とほぼ同様の利点を有す
る。ところが、第１の実施例では、ワード線方向に対し
てメモリセルアレイが２分割構造であるのに対し、本実
施例では、３分割以上の分割構造になっているため、次
のような独自の利点（４）を有している。 （４） シリアルアクセスを行う場合、ＸアドレスＡＸ
をインクリメントしてシリアルアクセスする場合が多
い。中央処理装置（以下、ＣＰＵという）等で発生させ
る一連のアドレスに対し、ＸアドレスＡＸを下位アドレ
スビットにし、ＹアドレスＡＹを上位アドレスにするこ
とが多いことと、各アクセスサイクル毎にＸアドレスＡ
Ｘによるアクセスが行われた方が毎回ワード線ＷＬが立
ち上がることとなり、毎回、必ず自動的にリフレッシュ
がかかることになるからである。このような場合におい
て、本実施例を使えば、例えばシリアルリードを行う場
合、 ＲＯＭデータ→入力したデータ→ＲＯＭデータ のように、一連のシリアルリードデータ中に、既に書き
込んだＲＯＭデータに挟まれた中間にＲＡＭデータとし
て、前回書き込んだデータを挿入できる。これを、例え
ばＣＰＵでコントロールするシステムではデータ処理に
使える。また、音声合成用に使えば、自分の声をＲＯＭ
から発生する声の合間に挿入できるという利点を有して
いる。本実施例のような複数分割構造を第１−１〜第１
−４の実施例に適用すれば、本実施例とほぼ同様の作
用、効果が得られる。
モリセルアレイがワード線方向に対して分割構造になっ
ているため、該第１の実施例とほぼ同様の動作を行い、
その第１の実施例の利点（２）とほぼ同様の利点を有す
る。ところが、第１の実施例では、ワード線方向に対し
てメモリセルアレイが２分割構造であるのに対し、本実
施例では、３分割以上の分割構造になっているため、次
のような独自の利点（４）を有している。 （４） シリアルアクセスを行う場合、ＸアドレスＡＸ
をインクリメントしてシリアルアクセスする場合が多
い。中央処理装置（以下、ＣＰＵという）等で発生させ
る一連のアドレスに対し、ＸアドレスＡＸを下位アドレ
スビットにし、ＹアドレスＡＹを上位アドレスにするこ
とが多いことと、各アクセスサイクル毎にＸアドレスＡ
Ｘによるアクセスが行われた方が毎回ワード線ＷＬが立
ち上がることとなり、毎回、必ず自動的にリフレッシュ
がかかることになるからである。このような場合におい
て、本実施例を使えば、例えばシリアルリードを行う場
合、 ＲＯＭデータ→入力したデータ→ＲＯＭデータ のように、一連のシリアルリードデータ中に、既に書き
込んだＲＯＭデータに挟まれた中間にＲＡＭデータとし
て、前回書き込んだデータを挿入できる。これを、例え
ばＣＰＵでコントロールするシステムではデータ処理に
使える。また、音声合成用に使えば、自分の声をＲＯＭ
から発生する声の合間に挿入できるという利点を有して
いる。本実施例のような複数分割構造を第１−１〜第１
−４の実施例に適用すれば、本実施例とほぼ同様の作
用、効果が得られる。
【００４４】第３の実施例（第４の発明に相当） 図１８は、本発明の第３の実施例を示すＤＲＯＭの概略
の構成ブロック図であり、第１の実施例を示す図４中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭでは、図４のＹデコーダ手段１０を２つのＹデ
コーダ手段１０−１，１０−２に分け、その２つのＹデ
コーダ手段１０−１，１０−２によってメモリセルアレ
イを２つのコラム単位群３０−１，３０−２に分割して
いる。そして、一方のコラム単位群３０−１を図１のＤ
ＲＯＭメモリセル部３０Ａで、他方のコラム単位群３０
−２をＤＲＡＭメモリセル部３０Ｂでそれぞれ構成して
いる。各コラム単位群３０−１，３０−２のワード線Ｗ
Ｌは共通のＸデコーダ手段４０により選択され、さらに
その一方のコラム単位群３０−１のビット線対が図１の
トランスファゲートを介してデータバス対Ｄ１，Ｄ１／
と接続され、他方のコラム単位群３０−２のビット線対
が図１のトランスファゲートを介してデータバス対Ｄ
２，Ｄ２／に接続され、そのデータバス対Ｄ１，Ｄ１／
とＤ２，Ｄ２／が共通のＩ／Ｏ手段５０に接続されてい
る。本実施例のＤＲＯＭでは、第１の実施例とほぼ同様
に、一方のＤＲＯＭメモリセル部３０Ａからなるコラム
単位群３０−１内のメモリセルが、Ｙデコーダ手段１０
−１と共通のＸデコーダ手段４０とによって選択され、
他方のＤＲＡＭメモリセル部３０Ｂからなるコラム単位
群３０−２内のメモリセルが、Ｙデコーダ手段１０−２
と共通のＸデコーダ手段４０とによって選択され、その
選択されたメモリセルに対するデータのアクセスが行わ
れる。
の構成ブロック図であり、第１の実施例を示す図４中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭでは、図４のＹデコーダ手段１０を２つのＹデ
コーダ手段１０−１，１０−２に分け、その２つのＹデ
コーダ手段１０−１，１０−２によってメモリセルアレ
イを２つのコラム単位群３０−１，３０−２に分割して
いる。そして、一方のコラム単位群３０−１を図１のＤ
ＲＯＭメモリセル部３０Ａで、他方のコラム単位群３０
−２をＤＲＡＭメモリセル部３０Ｂでそれぞれ構成して
いる。各コラム単位群３０−１，３０−２のワード線Ｗ
Ｌは共通のＸデコーダ手段４０により選択され、さらに
その一方のコラム単位群３０−１のビット線対が図１の
トランスファゲートを介してデータバス対Ｄ１，Ｄ１／
と接続され、他方のコラム単位群３０−２のビット線対
が図１のトランスファゲートを介してデータバス対Ｄ
２，Ｄ２／に接続され、そのデータバス対Ｄ１，Ｄ１／
とＤ２，Ｄ２／が共通のＩ／Ｏ手段５０に接続されてい
る。本実施例のＤＲＯＭでは、第１の実施例とほぼ同様
に、一方のＤＲＯＭメモリセル部３０Ａからなるコラム
単位群３０−１内のメモリセルが、Ｙデコーダ手段１０
−１と共通のＸデコーダ手段４０とによって選択され、
他方のＤＲＡＭメモリセル部３０Ｂからなるコラム単位
群３０−２内のメモリセルが、Ｙデコーダ手段１０−２
と共通のＸデコーダ手段４０とによって選択され、その
選択されたメモリセルに対するデータのアクセスが行わ
れる。
【００４５】本実施例では、２つのＹデコーダ手段１０
−１，１０−２によってメモリセルアレイが２つに分割
されており、その分割された２つのメモリセルアレイに
対する動作が第１の実施例とほぼ同様であるため、第１
の実施例とほぼ同様の利点を有する。しかも、２つのＹ
デコーダ手段１０−１，１０−２により、メモリセルア
レイをＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモリセ
ル部３０Ｂとに分割しているので、次のような独自の利
点（５）を有している。 （５）コラム単位群３０−１を構成するＤＲＯＭメモリ
セル部３０Ａは、図１に示すように、各メモリセル３１
1i，３１2i，３１5i，３１6i，…内の容量３１a 及びト
ランスファゲート３１b 間の接続点と電位配線３３i ，
３３i ／とを接続してＲＯＭデータを形成している。そ
のため、使用するプロセスによっては、メモリセルパタ
ーンが大きくなり、ビット線ピッチ（Ｙ方向の幅）が、
通常のメモリセルより大きくなってしまう場合がある。
そのような場合、ＤＲＯＭメモリセルとＤＲＡＭメモリ
セルのセルピッチが異なり、同一コラム中に両メモリセ
ルを形成しようとすると、ＤＲＡＭメモリセルを大きく
する必要が出てくる。このような場合、本実施例のよう
に、２つのＹデコーダ手段１０−１，１０−２でメモリ
セルアレイを２分割し、ＤＲＯＭメモリセル部３０Ａと
ＤＲＡＭメモリセル部３０Ｂとを分けると、チップ面積
を有効に使える。なお、本実施例では、２つのＹデコー
ダ手段１０−１，１０−２によってメモリセルアレイを
２分割し、一方をＤＲＯＭメモリセル部３０Ａ、他方を
ＤＲＡＭメモリセル部３０Ｂにしているが、他の構成に
変更してもよい。例えば、複数のＹデコーダ手段によっ
てメモリセルアレイを複数に分割し、その一部をＤＲＯ
Ｍメモリセル部３０Ａ、残りをＤＲＡＭメモリセル部３
０Ｂで構成しても、本実施例と同様の作用、効果が得ら
れる。また、本実施例を第１−１〜第１−４の実施例に
適用すれば、本実施例とほぼ同様の作用、効果が得られ
る。
−１，１０−２によってメモリセルアレイが２つに分割
されており、その分割された２つのメモリセルアレイに
対する動作が第１の実施例とほぼ同様であるため、第１
の実施例とほぼ同様の利点を有する。しかも、２つのＹ
デコーダ手段１０−１，１０−２により、メモリセルア
レイをＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモリセ
ル部３０Ｂとに分割しているので、次のような独自の利
点（５）を有している。 （５）コラム単位群３０−１を構成するＤＲＯＭメモリ
セル部３０Ａは、図１に示すように、各メモリセル３１
1i，３１2i，３１5i，３１6i，…内の容量３１a 及びト
ランスファゲート３１b 間の接続点と電位配線３３i ，
３３i ／とを接続してＲＯＭデータを形成している。そ
のため、使用するプロセスによっては、メモリセルパタ
ーンが大きくなり、ビット線ピッチ（Ｙ方向の幅）が、
通常のメモリセルより大きくなってしまう場合がある。
そのような場合、ＤＲＯＭメモリセルとＤＲＡＭメモリ
セルのセルピッチが異なり、同一コラム中に両メモリセ
ルを形成しようとすると、ＤＲＡＭメモリセルを大きく
する必要が出てくる。このような場合、本実施例のよう
に、２つのＹデコーダ手段１０−１，１０−２でメモリ
セルアレイを２分割し、ＤＲＯＭメモリセル部３０Ａと
ＤＲＡＭメモリセル部３０Ｂとを分けると、チップ面積
を有効に使える。なお、本実施例では、２つのＹデコー
ダ手段１０−１，１０−２によってメモリセルアレイを
２分割し、一方をＤＲＯＭメモリセル部３０Ａ、他方を
ＤＲＡＭメモリセル部３０Ｂにしているが、他の構成に
変更してもよい。例えば、複数のＹデコーダ手段によっ
てメモリセルアレイを複数に分割し、その一部をＤＲＯ
Ｍメモリセル部３０Ａ、残りをＤＲＡＭメモリセル部３
０Ｂで構成しても、本実施例と同様の作用、効果が得ら
れる。また、本実施例を第１−１〜第１−４の実施例に
適用すれば、本実施例とほぼ同様の作用、効果が得られ
る。
【００４６】第４の実施例（第５の発明に相当） 図１９は本発明の第４の実施例を示すＤＲＯＭの概略の
構成ブロック図、及び図２０はその構成例を示す回路図
であり、第１の実施例を示す図１及び図４中の要素と共
通の要素には共通の符号が付されている。
構成ブロック図、及び図２０はその構成例を示す回路図
であり、第１の実施例を示す図１及び図４中の要素と共
通の要素には共通の符号が付されている。
【００４７】このＤＲＯＭでは、ＹアドレスＡＹをデコ
ードするＹデコーダ手段１０によって選択されるコラム
単位群３０を、該Ｙデコーダ手段１０の上位部分と下位
部分に２分割し、その上位部分を第１の実施例のＤＲＯ
Ｍメモリセル部３０Ａで、下位部分をＤＲＡＭメモリセ
ル部３０Ｂでそれぞれ構成している。上位部分のＤＲＯ
Ｍメモリセル部３０Ａのビット線対ＢＬi ，ＢＬi ／
は、上位の単位Ｙデコーダ１０i ，…のＹデコーダ出力
信号ｙi ，…で選択され、下位部分のＤＲＡＭメモリセ
ル部３０Ｂのビット線対ＢＬi ，ＢＬi ／が、下位の単
位Ｙデコーダ１０1 〜１０i-1 のＹデコーダ出力信号ｙ
1 〜ｙi-1 で選択されるようになっている。その他の回
路構成は、第１の実施例と同一である。本実施例のＤＲ
ＯＭでは、第１の実施例と同様に、ＹアドレスＡＹがＹ
デコーダ手段１０でデコードされ、そのデコード結果で
あるＹデコーダ出力信号ｙ1 〜ｙi+1 ，…によって各単
位コラム回路３０1 〜３０i+1 ，…内のビット線対ＢＬ
i ，ＢＬi ／が選択され、その選択されたビット線対Ｂ
Ｌi ，ＢＬi ／とデータバス対Ｄ，Ｄ／との間で、読み
出しデータの出力、あるいは書き込みデータの入力が行
われる。ここで、第１の実施例と異なり、Ｙデコーダ手
段１０における上位アドレスに対応するＹデコーダ出力
信号ｙi ，…でＤＲＯＭメモリセル部３０Ａが選択さ
れ、下位アドレスに対応するＹデコーダ出力信号ｙ1 〜
ｙi-1 によってＤＲＡＭメモリセル部３０Ｂが選択され
る。
ードするＹデコーダ手段１０によって選択されるコラム
単位群３０を、該Ｙデコーダ手段１０の上位部分と下位
部分に２分割し、その上位部分を第１の実施例のＤＲＯ
Ｍメモリセル部３０Ａで、下位部分をＤＲＡＭメモリセ
ル部３０Ｂでそれぞれ構成している。上位部分のＤＲＯ
Ｍメモリセル部３０Ａのビット線対ＢＬi ，ＢＬi ／
は、上位の単位Ｙデコーダ１０i ，…のＹデコーダ出力
信号ｙi ，…で選択され、下位部分のＤＲＡＭメモリセ
ル部３０Ｂのビット線対ＢＬi ，ＢＬi ／が、下位の単
位Ｙデコーダ１０1 〜１０i-1 のＹデコーダ出力信号ｙ
1 〜ｙi-1 で選択されるようになっている。その他の回
路構成は、第１の実施例と同一である。本実施例のＤＲ
ＯＭでは、第１の実施例と同様に、ＹアドレスＡＹがＹ
デコーダ手段１０でデコードされ、そのデコード結果で
あるＹデコーダ出力信号ｙ1 〜ｙi+1 ，…によって各単
位コラム回路３０1 〜３０i+1 ，…内のビット線対ＢＬ
i ，ＢＬi ／が選択され、その選択されたビット線対Ｂ
Ｌi ，ＢＬi ／とデータバス対Ｄ，Ｄ／との間で、読み
出しデータの出力、あるいは書き込みデータの入力が行
われる。ここで、第１の実施例と異なり、Ｙデコーダ手
段１０における上位アドレスに対応するＹデコーダ出力
信号ｙi ，…でＤＲＯＭメモリセル部３０Ａが選択さ
れ、下位アドレスに対応するＹデコーダ出力信号ｙ1 〜
ｙi-1 によってＤＲＡＭメモリセル部３０Ｂが選択され
る。
【００４８】本実施例では、第１の実施例とほぼ同様の
利点を有する他に、Ｙデコーダ手段１０の上下で、メモ
リセルアレイを構成するコラム単位群３０が２分割され
ているので、次のような独自の利点（６）（ａ）〜
（６）（ｃ）を有している。 （６）（ａ） ＤＲＯＭメモリセル部３０ＡにおけるＤ
ＲＯＭメモリセル３１1i，３１2i，３１5i，３１6i，…
は、第１の実施例と同様に、容量３１a 及びトランスフ
ァゲート３１b の接続点と電位配線３３i ，３３i ／
（但し、ｉ；１〜ｎ）とを接続してＲＯＭデータを作っ
ている。そのため、第３の実施例とほぼ同様に、使用す
るプロセスによってはセルパターンが大きくなり、ワー
ド線ピッチ（Ｘ方向の幅）が、通常のメモリセル３
１3i，３１4i，…より大きくなってしまう場合がある。
このような場合、ＤＲＯＭメモリセル３１1i，３１2i，
３１5i，３１6i，…とＤＲＡＭメモリセル３１3i，３１
4i，…のセルピッチが異なり、同一単位コラム回路中に
両メモリセルを形成しようとすると、該ＤＲＯＭメモリ
セル３１1i，３１2i，３１5i，３１6i，…を大きくする
必要がででくる。そこで、本実施例のように、メモリセ
ルアレイを構成するコラム単位群３０を上下に２分割
し、ＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモリセル
部３０Ｂとを分けると、チップ面積を有効に使える。 （６）（ｂ） シリアルアクセスを行う場合、Ｘアドレ
スＡＸをインクリメントしてシリアルアクセスする場合
が多い。このような場合、ＸアドレスＡＸをＣＰＵ等で
発生させる一連のアドレスの下位アドレスビットにし、
ＹアドレスＡＹを上位アドレスにすることが多いことか
ら、本実施例のような構成にすれば、その効果が大き
い。さらに、本実施例のような構成にすれば、第２の実
例と同様に、各アクセスサイクル毎に、ＸアドレスＡＸ
によるアクセスが行われる。そのため、毎回ワード線Ｗ
Ｌが立ち上がることとなり、毎回、必ず自動的にリフレ
ッシュがかかるという利点がある。例えば、音声合成用
に使うときのシリアルアクセスは、前記の理由により、
ＸアドレスＡＸをインクリメントし、最大Ｘアドレスに
なったらＹアドレスＡＹをインクリメントする場合が多
い。従来、このような用途でＤＲＡＭとマスクＲＯＭを
使う場合、個々の半導体集積回路（ＩＣ）を使っている
が、本実施例のように、Ｙデコーダ手段１０に対応する
ＹアドレスＡＹの上位と下位でＤＲＯＭメモリセル部３
０ＡとＤＲＡＭメモリセル部３０Ｂとに分離すれば、１
チップで、ＲＯＭとＲＡＭの両方を実現できる。 （６）（ｃ） 本実施例の図１９と第３の実施例の図１
８とを対比すると、第３の実施例のように、メモリセル
アレイを構成するコラム単位群３０−１，３０２を完全
にＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモリセル部
３０Ｂとに分離すると、１つのコラム単位群３０−１ま
たは３０−２に含まれるメモリセルビット数が膨大とな
ってしまう。そのため、例えば、ＤＲＯＭメモリセル部
３０Ａのビット数が少なくてもよいが、ＤＲＡＭメモリ
セル部３０Ｂのビット数がより多く必要な用途におい
て、メモリを有効に活用できない。これに対し、本実施
例では、メモリセルアレイを構するコラム単位群３０中
の必要なメモリビット数分だけＤＲＯＭメモリセル部３
０Ａに振り分けられる。つまり、本実施例では、１チッ
プ中に形成したＤＲＯＭメモリセル部３０ＡとＤＲＡＭ
メモリセル部３０Ｂとの境目を自由にとることができる
という利点がある。 なお、本実施例では、Ｙデコーダ手段１０のうちの上位
アドレスに対応する単位Ｙデコーダ１０i ，…でＤＲＯ
Ｍメモリセル部３０Ａを選択し、下位アドレスに対応す
る単位Ｙデコーダ１０1 〜１０i-1 でＤＲＡＭメモリセ
ル部３０Ｂを選択するようにしているが、上位アドレス
でＤＲＡＭメモリセル部３０Ｂを、下位アドレスでＤＲ
ＯＭメモリセル部３０Ａを選択する構成にしても、上記
実施例と同様の利点が得られる。また本実施例を第１−
１〜第１−４の実施例に適用すれば、本実施例とほぼ同
様の作用、効果が得られる。
利点を有する他に、Ｙデコーダ手段１０の上下で、メモ
リセルアレイを構成するコラム単位群３０が２分割され
ているので、次のような独自の利点（６）（ａ）〜
（６）（ｃ）を有している。 （６）（ａ） ＤＲＯＭメモリセル部３０ＡにおけるＤ
ＲＯＭメモリセル３１1i，３１2i，３１5i，３１6i，…
は、第１の実施例と同様に、容量３１a 及びトランスフ
ァゲート３１b の接続点と電位配線３３i ，３３i ／
（但し、ｉ；１〜ｎ）とを接続してＲＯＭデータを作っ
ている。そのため、第３の実施例とほぼ同様に、使用す
るプロセスによってはセルパターンが大きくなり、ワー
ド線ピッチ（Ｘ方向の幅）が、通常のメモリセル３
１3i，３１4i，…より大きくなってしまう場合がある。
このような場合、ＤＲＯＭメモリセル３１1i，３１2i，
３１5i，３１6i，…とＤＲＡＭメモリセル３１3i，３１
4i，…のセルピッチが異なり、同一単位コラム回路中に
両メモリセルを形成しようとすると、該ＤＲＯＭメモリ
セル３１1i，３１2i，３１5i，３１6i，…を大きくする
必要がででくる。そこで、本実施例のように、メモリセ
ルアレイを構成するコラム単位群３０を上下に２分割
し、ＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモリセル
部３０Ｂとを分けると、チップ面積を有効に使える。 （６）（ｂ） シリアルアクセスを行う場合、Ｘアドレ
スＡＸをインクリメントしてシリアルアクセスする場合
が多い。このような場合、ＸアドレスＡＸをＣＰＵ等で
発生させる一連のアドレスの下位アドレスビットにし、
ＹアドレスＡＹを上位アドレスにすることが多いことか
ら、本実施例のような構成にすれば、その効果が大き
い。さらに、本実施例のような構成にすれば、第２の実
例と同様に、各アクセスサイクル毎に、ＸアドレスＡＸ
によるアクセスが行われる。そのため、毎回ワード線Ｗ
Ｌが立ち上がることとなり、毎回、必ず自動的にリフレ
ッシュがかかるという利点がある。例えば、音声合成用
に使うときのシリアルアクセスは、前記の理由により、
ＸアドレスＡＸをインクリメントし、最大Ｘアドレスに
なったらＹアドレスＡＹをインクリメントする場合が多
い。従来、このような用途でＤＲＡＭとマスクＲＯＭを
使う場合、個々の半導体集積回路（ＩＣ）を使っている
が、本実施例のように、Ｙデコーダ手段１０に対応する
ＹアドレスＡＹの上位と下位でＤＲＯＭメモリセル部３
０ＡとＤＲＡＭメモリセル部３０Ｂとに分離すれば、１
チップで、ＲＯＭとＲＡＭの両方を実現できる。 （６）（ｃ） 本実施例の図１９と第３の実施例の図１
８とを対比すると、第３の実施例のように、メモリセル
アレイを構成するコラム単位群３０−１，３０２を完全
にＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモリセル部
３０Ｂとに分離すると、１つのコラム単位群３０−１ま
たは３０−２に含まれるメモリセルビット数が膨大とな
ってしまう。そのため、例えば、ＤＲＯＭメモリセル部
３０Ａのビット数が少なくてもよいが、ＤＲＡＭメモリ
セル部３０Ｂのビット数がより多く必要な用途におい
て、メモリを有効に活用できない。これに対し、本実施
例では、メモリセルアレイを構するコラム単位群３０中
の必要なメモリビット数分だけＤＲＯＭメモリセル部３
０Ａに振り分けられる。つまり、本実施例では、１チッ
プ中に形成したＤＲＯＭメモリセル部３０ＡとＤＲＡＭ
メモリセル部３０Ｂとの境目を自由にとることができる
という利点がある。 なお、本実施例では、Ｙデコーダ手段１０のうちの上位
アドレスに対応する単位Ｙデコーダ１０i ，…でＤＲＯ
Ｍメモリセル部３０Ａを選択し、下位アドレスに対応す
る単位Ｙデコーダ１０1 〜１０i-1 でＤＲＡＭメモリセ
ル部３０Ｂを選択するようにしているが、上位アドレス
でＤＲＡＭメモリセル部３０Ｂを、下位アドレスでＤＲ
ＯＭメモリセル部３０Ａを選択する構成にしても、上記
実施例と同様の利点が得られる。また本実施例を第１−
１〜第１−４の実施例に適用すれば、本実施例とほぼ同
様の作用、効果が得られる。
【００４９】第５の実施例（第６の発明に相当） 図２１は、本発明の第５の実施例を示すＤＲＯＭの概略
の構成ブロック図であり、第４の実施例を示す図１９中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＯＭでは、第４の実施例と同様に、メモリセルア
レイを構成するコラム単位群３０が複数の単位コラム回
路３０1 〜３０i+3 ，…で構成されているが、そのコラ
ム単位群３０を、第４の実施例ではコラム方向にＤＲＯ
Ｍメモリセル部３０ＡとＤＲＡＭメモリセル部３０Ｂと
で２分割している。これに対し、本実施例では、コラム
方向にＤＲＯＭメモリセル部３０Ａを構成する単位コラ
ム回路３０1 ，３０2 ，３０i ，３０i+1 ，…と、ＤＲ
ＡＭメモリセル部３０Ｂを構成する単位コラム回路３０
i-1 ，３０i+2 ，３０i+3 ，…とを複数に分割し、それ
らを交互に配置している点が、第４の実施例と異なって
いる。その他の構成は第４の実施例と同様である。本実
施例では、第４の実施例と同様に、コラム単位群３０を
構成するＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモリ
セル部３０Ｂの各ビット線対ＢＬi ，ＢＬi ／が、Ｙデ
コーダ手段１０によって選択され、それらに対してデー
タのアクセスが行われる。本実施例では、第４の実施例
の利点（６）（ａ）〜（ｃ）と同様の利点を有してい
る。ところが、本実施例では、連続するＹアドレスＡＹ
に対して（即ち、コラム方向に）、ＤＲＯＭメモリセル
部３０ＡとＤＲＡＭメモリセル部３０Ｂとが交互に配置
されているので、該ＹアドレスＡＹにより、１チップ
で、ＲＯＭとＲＡＭを混合して実現できるという点で、
第４の実施例と異なっている。なお、本実施例を第１−
１〜第１−４の実施例に適用すれば、本実施例とほぼ同
様の作用、効果が得られる。
の構成ブロック図であり、第４の実施例を示す図１９中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＯＭでは、第４の実施例と同様に、メモリセルア
レイを構成するコラム単位群３０が複数の単位コラム回
路３０1 〜３０i+3 ，…で構成されているが、そのコラ
ム単位群３０を、第４の実施例ではコラム方向にＤＲＯ
Ｍメモリセル部３０ＡとＤＲＡＭメモリセル部３０Ｂと
で２分割している。これに対し、本実施例では、コラム
方向にＤＲＯＭメモリセル部３０Ａを構成する単位コラ
ム回路３０1 ，３０2 ，３０i ，３０i+1 ，…と、ＤＲ
ＡＭメモリセル部３０Ｂを構成する単位コラム回路３０
i-1 ，３０i+2 ，３０i+3 ，…とを複数に分割し、それ
らを交互に配置している点が、第４の実施例と異なって
いる。その他の構成は第４の実施例と同様である。本実
施例では、第４の実施例と同様に、コラム単位群３０を
構成するＤＲＯＭメモリセル部３０ＡとＤＲＡＭメモリ
セル部３０Ｂの各ビット線対ＢＬi ，ＢＬi ／が、Ｙデ
コーダ手段１０によって選択され、それらに対してデー
タのアクセスが行われる。本実施例では、第４の実施例
の利点（６）（ａ）〜（ｃ）と同様の利点を有してい
る。ところが、本実施例では、連続するＹアドレスＡＹ
に対して（即ち、コラム方向に）、ＤＲＯＭメモリセル
部３０ＡとＤＲＡＭメモリセル部３０Ｂとが交互に配置
されているので、該ＹアドレスＡＹにより、１チップ
で、ＲＯＭとＲＡＭを混合して実現できるという点で、
第４の実施例と異なっている。なお、本実施例を第１−
１〜第１−４の実施例に適用すれば、本実施例とほぼ同
様の作用、効果が得られる。
【００５０】第６の実施例（第７の発明に相当） 図２２は、本発明の第６の実施例を示すＤＲＯＭの概略
の構成ブロック図であり、第１の実施例の図４及び第４
の実施例の図１９中の要素と共通の要素には共通の符号
が付されている。このＤＲＯＭは、第１と第４の実施例
を組合せたメモリセルアレイ構成になっている。即ち、
メモリセルアレイを構成するコラム単位群３０におい
て、ＸアドレスＡＸの下位のワード線ＷＬで選択される
ワード線方向のメモリセル群をＤＲＯＭメモリセル部３
０Ａとし、さらにＹアドレスＡＹの下位のＹデコーダ出
力信号で選択される複数あるいは１つの単位コラム回路
３０1 をＤＲＯＭメモリセル部３０Ａとし、残りをＤＲ
ＡＭメモリセル部３０Ｂとしている。本実施例では、第
１及び第４の実施例とほぼ同様に、Ｙデコーダ手段１０
及びＸデコーダ手段４０により、ＤＲＯＭメモリセル部
３０Ａ及びＤＲＡＭメモリセル部３０Ｂ内のメモリセル
が選択され、その選択されたメモリセルに対してデータ
のアクセスが行われる。本実施例では、第１と第４の実
施例の混合型構成になっているので、第１の実施例の利
点（１）〜（３）、及び第４の実施例の利点（６）
（ａ）〜（６）（ｃ）と、同様の利点を有する他に、次
のような独自の利点（７）を有している。 （７） 本実施例では、下位のＸアドレスで選択される
ワード線ＷＬに接続されたメモリセル群をＤＲＯＭメモ
リセル部３０Ａで構成している。そのため、Ｘアドレス
ＡＸをインクリメントして最大Ｘアドレスになったら、
ＹアドレスＡＹをインクリメントするような用途におい
て、メモリセルアレイを構成するコラム単位群３０をｎ
分割してシリアルアクセスするｎブロックに分けて使用
するような場合、各ブロックのヘッダとして、情報をＲ
ＯＭ化することが可能となる。これに対し、ＲＯＭ化し
たブロックのヘッダとして使わず、ＤＲＡＭとして使い
たいときは、第１の実施例で説明したように、メモリセ
ル３１1i，…と電位配線３３i ，３３i ／との接続をと
らなければよい。なお、図２２において、ワード線方向
のＤＲＯＭメモリセル部３０Ａを、ＸアドレスＡＸの上
位側に設けたり、あるいはＹアドレスＡＹの下位側のＤ
ＲＯＭメモリセル部３０Ａを、該ＹアドレスＡＹの上位
側に設けても、本実施例と同様の作用、効果が得られ
る。また、本実施例を第１−１〜第１−４の実施例に適
用すれば、本実施例とほぼ同様の作用、効果が得られ
る。
の構成ブロック図であり、第１の実施例の図４及び第４
の実施例の図１９中の要素と共通の要素には共通の符号
が付されている。このＤＲＯＭは、第１と第４の実施例
を組合せたメモリセルアレイ構成になっている。即ち、
メモリセルアレイを構成するコラム単位群３０におい
て、ＸアドレスＡＸの下位のワード線ＷＬで選択される
ワード線方向のメモリセル群をＤＲＯＭメモリセル部３
０Ａとし、さらにＹアドレスＡＹの下位のＹデコーダ出
力信号で選択される複数あるいは１つの単位コラム回路
３０1 をＤＲＯＭメモリセル部３０Ａとし、残りをＤＲ
ＡＭメモリセル部３０Ｂとしている。本実施例では、第
１及び第４の実施例とほぼ同様に、Ｙデコーダ手段１０
及びＸデコーダ手段４０により、ＤＲＯＭメモリセル部
３０Ａ及びＤＲＡＭメモリセル部３０Ｂ内のメモリセル
が選択され、その選択されたメモリセルに対してデータ
のアクセスが行われる。本実施例では、第１と第４の実
施例の混合型構成になっているので、第１の実施例の利
点（１）〜（３）、及び第４の実施例の利点（６）
（ａ）〜（６）（ｃ）と、同様の利点を有する他に、次
のような独自の利点（７）を有している。 （７） 本実施例では、下位のＸアドレスで選択される
ワード線ＷＬに接続されたメモリセル群をＤＲＯＭメモ
リセル部３０Ａで構成している。そのため、Ｘアドレス
ＡＸをインクリメントして最大Ｘアドレスになったら、
ＹアドレスＡＹをインクリメントするような用途におい
て、メモリセルアレイを構成するコラム単位群３０をｎ
分割してシリアルアクセスするｎブロックに分けて使用
するような場合、各ブロックのヘッダとして、情報をＲ
ＯＭ化することが可能となる。これに対し、ＲＯＭ化し
たブロックのヘッダとして使わず、ＤＲＡＭとして使い
たいときは、第１の実施例で説明したように、メモリセ
ル３１1i，…と電位配線３３i ，３３i ／との接続をと
らなければよい。なお、図２２において、ワード線方向
のＤＲＯＭメモリセル部３０Ａを、ＸアドレスＡＸの上
位側に設けたり、あるいはＹアドレスＡＹの下位側のＤ
ＲＯＭメモリセル部３０Ａを、該ＹアドレスＡＹの上位
側に設けても、本実施例と同様の作用、効果が得られ
る。また、本実施例を第１−１〜第１−４の実施例に適
用すれば、本実施例とほぼ同様の作用、効果が得られ
る。
【００５１】第７の実施例（第８の発明に相当） 図２３は、本発明の第７の実施例を示すＤＲＯＭの概略
の構成ブロック図であり、第１の実施例を示す図４中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭは、メモリセルアレイを構成するコラム単位群
３０が第１の実施例とほぼ同様であるが、該コラム単位
群３０を構成する複数の単位コラム回路３０1 〜３０
i+3 ，…のうち、任意の単位コラム回路３０i ，３０
i+1 におけるＤＲＯＭメモリセル部３０Ａを、ＤＲＡＭ
メモリセル部３０Ｂにしている点のみが、第１の実施例
と異なる。即ち、任意の単位コラム回路３０i ，３０
i+1 のみが、全てＤＲＡＭメモリセル部３０Ｂで構成さ
れている。本実施例では、第１の実施例と同様に、コラ
ム単位群３０を構成するＤＲＯＭメモリセル部３０Ａ及
びＤＲＡＭメモリセル部３０Ｂ内のメモリセルが、Ｙデ
コーダ手段１０及びＸデコーダ手段４０で選択され、そ
の選択されたメモリセルに対するアクセスが行われる。
本実施例では、第１の実施例の利点とほぼ同様の利点を
有している。その他、独自の利点として、第１の実施例
のＤＲＯＭを用いる場合において、ＤＲＡＭメモリセル
部３０Ｂとして使用する領域がある程度あり、ＤＲＯＭ
メモリセル部３０Ａを構成するメモリセルの大きさが、
該ＤＲＡＭメモリセル部３０Ｂを構成するメモリセルよ
り大きいときに、任意のＤＲＡＭメモリセル部３０Ｂか
らなる単位コラム回路３０i ，３０i+1 のみ、高さを低
くできるため、メモリセルアレイ面積を最適化（小さ
く）できる。また、本実施例を第１−１〜第１−４の実
施例に適用すれば、本実施例とほぼ同様の作用、効果が
得られる。
の構成ブロック図であり、第１の実施例を示す図４中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭは、メモリセルアレイを構成するコラム単位群
３０が第１の実施例とほぼ同様であるが、該コラム単位
群３０を構成する複数の単位コラム回路３０1 〜３０
i+3 ，…のうち、任意の単位コラム回路３０i ，３０
i+1 におけるＤＲＯＭメモリセル部３０Ａを、ＤＲＡＭ
メモリセル部３０Ｂにしている点のみが、第１の実施例
と異なる。即ち、任意の単位コラム回路３０i ，３０
i+1 のみが、全てＤＲＡＭメモリセル部３０Ｂで構成さ
れている。本実施例では、第１の実施例と同様に、コラ
ム単位群３０を構成するＤＲＯＭメモリセル部３０Ａ及
びＤＲＡＭメモリセル部３０Ｂ内のメモリセルが、Ｙデ
コーダ手段１０及びＸデコーダ手段４０で選択され、そ
の選択されたメモリセルに対するアクセスが行われる。
本実施例では、第１の実施例の利点とほぼ同様の利点を
有している。その他、独自の利点として、第１の実施例
のＤＲＯＭを用いる場合において、ＤＲＡＭメモリセル
部３０Ｂとして使用する領域がある程度あり、ＤＲＯＭ
メモリセル部３０Ａを構成するメモリセルの大きさが、
該ＤＲＡＭメモリセル部３０Ｂを構成するメモリセルよ
り大きいときに、任意のＤＲＡＭメモリセル部３０Ｂか
らなる単位コラム回路３０i ，３０i+1 のみ、高さを低
くできるため、メモリセルアレイ面積を最適化（小さ
く）できる。また、本実施例を第１−１〜第１−４の実
施例に適用すれば、本実施例とほぼ同様の作用、効果が
得られる。
【００５２】第８の実施例（第９の発明に相当） 図２４は、本発明の第８の実施例を示すＤＲＯＭの概略
の構成ブロック図であり、第３の実施例を示す図１８中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＯＭでは、コラム単位群３０−１を構成するＤＲ
ＯＭメモリセル部３０Ａにおける複数の単位コラム回路
のうち、任意の単位コラム回路をＤＲＡＭメモリセル部
３０Ｂで構成した点が第３の実施例と異なっている。本
実施例のＤＲＯＭでは、第３の実施例と同様に、ＤＲＯ
Ｍメモリセル部３０Ａ及びＤＲＡＭメモリセル部３０Ｂ
内のメモリセルが、Ｙデコーダ手段１０−１，１０−２
及びＸデコーダ手段４０で選択され、その選択されたメ
モリセルに対するアクセスが行われる。本実施例では、
第３の実施例とほぼ同様の利点を有する他に、次のよう
な独自の利点を有している。即ち、第３の実施例を用い
る場合において、コラム単位群３０−１内のＤＲＯＭ領
域に、ＤＲＡＭとして使用する領域（ＤＲＡＭメモリセ
ル部３０Ｂ）がある程度あり、ＤＲＯＭメモリセルの大
きさがＤＲＡＭメモリセルより大きいときに、ＤＲＡＭ
のみの単位コラム回路のみ高さを低くできるため、メモ
リセルアレイ面積を最適化（小さく）できる。また、本
実施例を第１−１〜第１−４の実施例に適用すれば、本
実施例とほぼ同様の作用、効果が得られる。
の構成ブロック図であり、第３の実施例を示す図１８中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＯＭでは、コラム単位群３０−１を構成するＤＲ
ＯＭメモリセル部３０Ａにおける複数の単位コラム回路
のうち、任意の単位コラム回路をＤＲＡＭメモリセル部
３０Ｂで構成した点が第３の実施例と異なっている。本
実施例のＤＲＯＭでは、第３の実施例と同様に、ＤＲＯ
Ｍメモリセル部３０Ａ及びＤＲＡＭメモリセル部３０Ｂ
内のメモリセルが、Ｙデコーダ手段１０−１，１０−２
及びＸデコーダ手段４０で選択され、その選択されたメ
モリセルに対するアクセスが行われる。本実施例では、
第３の実施例とほぼ同様の利点を有する他に、次のよう
な独自の利点を有している。即ち、第３の実施例を用い
る場合において、コラム単位群３０−１内のＤＲＯＭ領
域に、ＤＲＡＭとして使用する領域（ＤＲＡＭメモリセ
ル部３０Ｂ）がある程度あり、ＤＲＯＭメモリセルの大
きさがＤＲＡＭメモリセルより大きいときに、ＤＲＡＭ
のみの単位コラム回路のみ高さを低くできるため、メモ
リセルアレイ面積を最適化（小さく）できる。また、本
実施例を第１−１〜第１−４の実施例に適用すれば、本
実施例とほぼ同様の作用、効果が得られる。
【００５３】第９の実施例（第１０の発明に相当） 図２５は本発明の第９の実施例を示すＤＲＯＭの概略の
構成ブロック図、及び図２６は図２５中のＸデコーダ手
段の回路図であり、第１の実施例を示す図４中の要素と
共通の要素には共通の符号が付されている。図２５に示
すように、本実施例のＤＲＯＭは、第１の実施例と同様
に、コラム単位群３０を構成する複数の単位コラム回路
３０1 〜３０i+2 ，…を、ＤＲＯＭメモリセル部とＤＲ
ＡＭメモリセル部３０Ｂとに分割している。しかし、第
１の実施例と異なり、そのＤＲＯＭメモリセル部を、ワ
ード線方向に３０Ａ−Ａと３０Ａ−Ｂとに２分割し、そ
の２分割したＤＲＯＭメモリセル部３０Ａ−Ａと３０Ａ
−Ｂを選択信号ＰａＸ，ＰｂＸによって選択的に動作さ
せる構成になっている。即ち、ＤＲＡＭメモリセル部３
０Ｂに接続されたワード線群ＷＬと、ＤＲＯＭメモリセ
ル部３０Ａ−Ａ，３０Ａ−Ｂにそれぞれ接続されたワー
ド線群ＷＬＡ，ＷＬＢとを、ＸアドレスＡＸに基づき選
択するＸデコーダ手段４０Ａのうち、ＤＲＯＭメモリセ
ル部３０Ａ−Ａと３０Ａ−Ｂを選択する回路部分を、選
択信号ＰａＸ，ＰｂＸによって選択的に活性化するよう
になっている。その他の構成は、第１の実施例と同一で
ある。図２６に示すＸデコーダ手段４０Ａは、ワード線
ドライブイネーブル信号ＷＤにより活性化されてＸアド
レスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm Ｘ／）を
デコードするＮＡＮＤゲート４１−１，４１−２，…，
４２−１，４２−２，…，４３−１，４３−２，…と、
それらの出力を反転するインバータ４４−１，４４−
２，…，４５−１，４５−２，…，４６−１，４６−
２，…とで、構成されている。ＮＡＮＤゲート４１−
１，４１−２，…は、選択信号ＰａＸの例えば“Ｈ”レ
ベルで活性化されてＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ
／〜Ａm Ｘ，Ａm Ｘ／）をデコードし、それらの出力が
インバータ４２−１，４２−２，…で反転され、ＤＲＯ
Ｍメモリセル部３０Ａ−Ａに接続されたワード線郡ＷＬ
Ａ（＝ＷＬa1，ＷＬa2，…）のうちの１本を活性化する
ようになっている。ＮＡＮＤゲート４２−１，４２−
２，…は、選択信号ＰｂＸの例えば“Ｈ”レベルで活性
化されてＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａ
m Ｘ，Ａm Ｘ／）をデコードし、それらの出力がインバ
ータ４２−１，４２−２，…で反転され、ＤＲＡＭメモ
リセル部３０Ａ−Ｂに接続されたワード線群ＷＬＢ（＝
ＷＬb1，ＷＬb2，…）のうちの１本が活性化されるよう
になっている。さらに、ＮＡＮＤゲート４３−１，４３
−２，…は、単にワード線ドライブイネーブル信号ＷＤ
により活性化されてＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ
／〜Ａm Ｘ，Ａm Ｘ／）をデコードし、それらの出力が
インバータ４６−１，４６−２，…で反転され、ＤＲＡ
Ｍメモリセル部３０Ｂに接続されたワード線群ＷＬ（＝
ＷＬm ，ＷＬm+1 ，…）のうちの１本を活性化するよう
になっている。
構成ブロック図、及び図２６は図２５中のＸデコーダ手
段の回路図であり、第１の実施例を示す図４中の要素と
共通の要素には共通の符号が付されている。図２５に示
すように、本実施例のＤＲＯＭは、第１の実施例と同様
に、コラム単位群３０を構成する複数の単位コラム回路
３０1 〜３０i+2 ，…を、ＤＲＯＭメモリセル部とＤＲ
ＡＭメモリセル部３０Ｂとに分割している。しかし、第
１の実施例と異なり、そのＤＲＯＭメモリセル部を、ワ
ード線方向に３０Ａ−Ａと３０Ａ−Ｂとに２分割し、そ
の２分割したＤＲＯＭメモリセル部３０Ａ−Ａと３０Ａ
−Ｂを選択信号ＰａＸ，ＰｂＸによって選択的に動作さ
せる構成になっている。即ち、ＤＲＡＭメモリセル部３
０Ｂに接続されたワード線群ＷＬと、ＤＲＯＭメモリセ
ル部３０Ａ−Ａ，３０Ａ−Ｂにそれぞれ接続されたワー
ド線群ＷＬＡ，ＷＬＢとを、ＸアドレスＡＸに基づき選
択するＸデコーダ手段４０Ａのうち、ＤＲＯＭメモリセ
ル部３０Ａ−Ａと３０Ａ−Ｂを選択する回路部分を、選
択信号ＰａＸ，ＰｂＸによって選択的に活性化するよう
になっている。その他の構成は、第１の実施例と同一で
ある。図２６に示すＸデコーダ手段４０Ａは、ワード線
ドライブイネーブル信号ＷＤにより活性化されてＸアド
レスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm Ｘ／）を
デコードするＮＡＮＤゲート４１−１，４１−２，…，
４２−１，４２−２，…，４３−１，４３−２，…と、
それらの出力を反転するインバータ４４−１，４４−
２，…，４５−１，４５−２，…，４６−１，４６−
２，…とで、構成されている。ＮＡＮＤゲート４１−
１，４１−２，…は、選択信号ＰａＸの例えば“Ｈ”レ
ベルで活性化されてＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ
／〜Ａm Ｘ，Ａm Ｘ／）をデコードし、それらの出力が
インバータ４２−１，４２−２，…で反転され、ＤＲＯ
Ｍメモリセル部３０Ａ−Ａに接続されたワード線郡ＷＬ
Ａ（＝ＷＬa1，ＷＬa2，…）のうちの１本を活性化する
ようになっている。ＮＡＮＤゲート４２−１，４２−
２，…は、選択信号ＰｂＸの例えば“Ｈ”レベルで活性
化されてＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａ
m Ｘ，Ａm Ｘ／）をデコードし、それらの出力がインバ
ータ４２−１，４２−２，…で反転され、ＤＲＡＭメモ
リセル部３０Ａ−Ｂに接続されたワード線群ＷＬＢ（＝
ＷＬb1，ＷＬb2，…）のうちの１本が活性化されるよう
になっている。さらに、ＮＡＮＤゲート４３−１，４３
−２，…は、単にワード線ドライブイネーブル信号ＷＤ
により活性化されてＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ
／〜Ａm Ｘ，Ａm Ｘ／）をデコードし、それらの出力が
インバータ４６−１，４６−２，…で反転され、ＤＲＡ
Ｍメモリセル部３０Ｂに接続されたワード線群ＷＬ（＝
ＷＬm ，ＷＬm+1 ，…）のうちの１本を活性化するよう
になっている。
【００５４】次に、動作を説明する。ＸアドレスＡＸ
（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm Ｘ／）がＸデコー
ダ手段４０Ａに入力されると、該Ｘデコーダ手段４０Ａ
では、そのＸアドレスＡ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm
Ｘ／の上位アドレスをＮＡＮＤゲート４３−１，４３−
２，…でデコードし、ＤＲＡＭメモリセル部３０Ｂに接
続されたワード線群ＷＬ（＝ＷＬm ，ＷＬm+1 ，…）の
うちの１本を例えば“Ｈ”レベルにする。そして、その
“Ｈ”レベルのワード線に接続されたＤＲＡＭメモリセ
ルの１つをＸデコーダ手段１０で選択することにより、
その選択されたＤＲＡＭメモリセルに対するアクセスが
第１の実施例と同様に行われる。
（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm Ｘ／）がＸデコー
ダ手段４０Ａに入力されると、該Ｘデコーダ手段４０Ａ
では、そのＸアドレスＡ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm
Ｘ／の上位アドレスをＮＡＮＤゲート４３−１，４３−
２，…でデコードし、ＤＲＡＭメモリセル部３０Ｂに接
続されたワード線群ＷＬ（＝ＷＬm ，ＷＬm+1 ，…）の
うちの１本を例えば“Ｈ”レベルにする。そして、その
“Ｈ”レベルのワード線に接続されたＤＲＡＭメモリセ
ルの１つをＸデコーダ手段１０で選択することにより、
その選択されたＤＲＡＭメモリセルに対するアクセスが
第１の実施例と同様に行われる。
【００５５】本実施例が第１の実施例と異なる点は、選
択信号ＰａＸ，ＰｂＸにより、使用したいＤＲＯＭメモ
リセル部３０Ａ−Ａまたは３０Ａ−Ｂのいずれか一方を
選択できる構成になっている。そのため、選択信号Ｐａ
Ｘが“Ｈ”レベルになると、Ｘデコーダ手段４０Ａ内の
ＮＡＮＤゲート４１−１，４１−２，…が活性化し、ワ
ード線群ＷＬＡ（＝ＷＬa1，ＷＬa2，…）のうちの１本
が選択可能となる。選択信号ＰｂＸが“Ｈ”レベルにな
ると、ＮＡＮＤゲート４２−１，４２−２，…が活性化
し、ワード線群ＷＬＢ（＝ＷＬb1，Ｗb2，…）のうちの
１本が選択可能となる。例えば、最も簡単な動作とし
て、ＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａ
m Ｘ／）をインクリメントしていく場合を説明する。選
択信号ＰａＸが“Ｈ”レベルのとき、ＮＡＮＤゲート４
１−１，４１−２，…，４３−１，４３−２，…によっ
てワード線がＷＬa1，ＷＬa2，…，ＷＬm ，ＷＬm+1 ，
…のように選択される。選択信号ＰｂＸが“Ｈ”レベル
のときは、ＮＡＮＤゲート４２−１，４２−２，…，４
３−１，４３−２，…によってワード線がＷＬb1，ＷＬ
b2，…ＷＬm ，ＷＬm+1 ，…のように選択される。本実
施例では、基本的な回路動作が第１の実施例とほぼ同様
であるため、該第１の実施例とほぼ同様の利点を有す
る。その他の利点として、同じＸアドレスＡＸを有し、
ＤＲＯＭメモリセル部３０Ａ−Ａまたは３０Ａ−Ｂのい
ずれか一方の異なるＲＯＭデータのいずれか一方を選択
して使用できるため、同一システムで、アドレス設定を
変更することなく、本実施例のＤＲＯＭを使用すること
ができる。
択信号ＰａＸ，ＰｂＸにより、使用したいＤＲＯＭメモ
リセル部３０Ａ−Ａまたは３０Ａ−Ｂのいずれか一方を
選択できる構成になっている。そのため、選択信号Ｐａ
Ｘが“Ｈ”レベルになると、Ｘデコーダ手段４０Ａ内の
ＮＡＮＤゲート４１−１，４１−２，…が活性化し、ワ
ード線群ＷＬＡ（＝ＷＬa1，ＷＬa2，…）のうちの１本
が選択可能となる。選択信号ＰｂＸが“Ｈ”レベルにな
ると、ＮＡＮＤゲート４２−１，４２−２，…が活性化
し、ワード線群ＷＬＢ（＝ＷＬb1，Ｗb2，…）のうちの
１本が選択可能となる。例えば、最も簡単な動作とし
て、ＸアドレスＡＸ（＝Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａ
m Ｘ／）をインクリメントしていく場合を説明する。選
択信号ＰａＸが“Ｈ”レベルのとき、ＮＡＮＤゲート４
１−１，４１−２，…，４３−１，４３−２，…によっ
てワード線がＷＬa1，ＷＬa2，…，ＷＬm ，ＷＬm+1 ，
…のように選択される。選択信号ＰｂＸが“Ｈ”レベル
のときは、ＮＡＮＤゲート４２−１，４２−２，…，４
３−１，４３−２，…によってワード線がＷＬb1，ＷＬ
b2，…ＷＬm ，ＷＬm+1 ，…のように選択される。本実
施例では、基本的な回路動作が第１の実施例とほぼ同様
であるため、該第１の実施例とほぼ同様の利点を有す
る。その他の利点として、同じＸアドレスＡＸを有し、
ＤＲＯＭメモリセル部３０Ａ−Ａまたは３０Ａ−Ｂのい
ずれか一方の異なるＲＯＭデータのいずれか一方を選択
して使用できるため、同一システムで、アドレス設定を
変更することなく、本実施例のＤＲＯＭを使用すること
ができる。
【００５６】選択信号ＰａＸ，ＰｂＸの使い方として
は、例えば次のような方法（ａ）〜（ｃ）がある。 （ａ） メモリ素子自体に、ＰａＸ端子及びＰｂＸ端子
を設け、外部制御信号として選択信号ＰａＸ，ＰｂＸ
を、メモリ動作時にオンザフライでチップセレクトのよ
うに使う。 （ｂ） メモリ素子自体に、ＰａＸ端子及びＰｂＸ端子
を設け、ユーザがボード上で、電気的に固定して使用す
るＤＲＯＭメモリセル部３０Ａ−Ａまたは３０Ａ−Ｂの
いずれか一方を決めてしまう。 （ｃ） ウェハプロービング時に、レーザフューズ等で
選択信号ＰａＸ，ＰｂＸのレベルを電気的に固定してし
まい、使用するＤＲＯＭメモリセル部３０Ａ−Ａまたは
３０Ａ−Ｂを決めてしまう。 なお、本実施例では、第１の実施例のＤＲＯＭメモリセ
ル部３０Ａをワード線方向に２分割した例を説明した
が、この分割数は何分割でもよい。また、本実施例を第
１−１〜第１−４の実施例に適用すれば、本実施例とほ
ぼ同様の作用、効果が得られる。
は、例えば次のような方法（ａ）〜（ｃ）がある。 （ａ） メモリ素子自体に、ＰａＸ端子及びＰｂＸ端子
を設け、外部制御信号として選択信号ＰａＸ，ＰｂＸ
を、メモリ動作時にオンザフライでチップセレクトのよ
うに使う。 （ｂ） メモリ素子自体に、ＰａＸ端子及びＰｂＸ端子
を設け、ユーザがボード上で、電気的に固定して使用す
るＤＲＯＭメモリセル部３０Ａ−Ａまたは３０Ａ−Ｂの
いずれか一方を決めてしまう。 （ｃ） ウェハプロービング時に、レーザフューズ等で
選択信号ＰａＸ，ＰｂＸのレベルを電気的に固定してし
まい、使用するＤＲＯＭメモリセル部３０Ａ−Ａまたは
３０Ａ−Ｂを決めてしまう。 なお、本実施例では、第１の実施例のＤＲＯＭメモリセ
ル部３０Ａをワード線方向に２分割した例を説明した
が、この分割数は何分割でもよい。また、本実施例を第
１−１〜第１−４の実施例に適用すれば、本実施例とほ
ぼ同様の作用、効果が得られる。
【００５７】第１０の実施例（第１１の発明に相当） 図２７は、本発明の第１０の実施例を示すＤＲＯＭ中の
Ｘデコーダ手段の回路図であり、第９の実施例の図２６
中の要素と共通の要素には共通の符号が付されている。
本実施例では、第９の実施例を示す図２５のメモリセル
アレイと同様の構成であり、Ｘデコーダ手段４０Ａもほ
ぼ同様の構成であるが、次のような点が異なっている。
第９の実施例ではＸアドレスＡＸの０から昇順（あるい
はＸアドレスＡＸの最大から降順）にワード線が並べら
れているのに対し、本実施例では、ＤＲＯＭメモリセル
部３０Ａ−Ａ，３０Ａ−Ｂ内のメモリセルの正論理と負
論理毎にＸアドレスＡＸの０から昇順（あるいはＸアド
レスＡＸの最大から降順）にワード線が整列するように
Ｘデコーダ手段４０Ａの構成回路が並んでいる点が第９
の実施例と異なっている。即ち、図２７に示すように、
ワード線群ＷＬＡ中のワード線は、ＷＬa １，ＷＬa ＋
１，ＷＬa ２，ＷＬa ＋２，…ＷＬa ｎ，ＷＬa ２ｎの
ように並び、ワード線群ＷＬＢ中のワード線は、ＷＬb
１，ＷＬb ＋１，ＷＬb ２，ＷＬb ＋２，…ＷＬb ｎ，
ＷＬb ２ｎのように並んでいる。ＤＲＡＭメモリセル部
３０Ｂに接続されたワード線群ＷＬの並びは、どのよう
な並びであってもよい。本実施例の基本的な回路動作
は、第９の実施例と同様である。そのため、第９の実施
例と同様の利点を有している。異なる点は、ＤＲＯＭメ
モリセル部３０Ａ−Ａ，３０Ａ−Ｂ内のＤＲＯＭメモリ
セルを選択するＸデコーダ手段４０Ａ内の回路部分が、
地理的に正論理のメモリセル群のワード線を端から連続
するＸアドレスＡＸの順番に選択するように並べてあ
り、同じく、負論理のメモリセル群のワード線を端から
連続するＸアドレスＡＸの順番に選択するように並べて
あるため、評価がし易いという利点がある。なお、本実
施例では、第９の実施例と同様に、ＤＲＯＭメモリセル
部３０Ａ−Ａ，３０Ａ−Ｂを３等分、あるいはそれ以上
に等分しても良い。また、本実施例を第１−１〜第１−
４の実施例に適用すれば、本実施例とほぼ同様の作用、
効果が得られる。
Ｘデコーダ手段の回路図であり、第９の実施例の図２６
中の要素と共通の要素には共通の符号が付されている。
本実施例では、第９の実施例を示す図２５のメモリセル
アレイと同様の構成であり、Ｘデコーダ手段４０Ａもほ
ぼ同様の構成であるが、次のような点が異なっている。
第９の実施例ではＸアドレスＡＸの０から昇順（あるい
はＸアドレスＡＸの最大から降順）にワード線が並べら
れているのに対し、本実施例では、ＤＲＯＭメモリセル
部３０Ａ−Ａ，３０Ａ−Ｂ内のメモリセルの正論理と負
論理毎にＸアドレスＡＸの０から昇順（あるいはＸアド
レスＡＸの最大から降順）にワード線が整列するように
Ｘデコーダ手段４０Ａの構成回路が並んでいる点が第９
の実施例と異なっている。即ち、図２７に示すように、
ワード線群ＷＬＡ中のワード線は、ＷＬa １，ＷＬa ＋
１，ＷＬa ２，ＷＬa ＋２，…ＷＬa ｎ，ＷＬa ２ｎの
ように並び、ワード線群ＷＬＢ中のワード線は、ＷＬb
１，ＷＬb ＋１，ＷＬb ２，ＷＬb ＋２，…ＷＬb ｎ，
ＷＬb ２ｎのように並んでいる。ＤＲＡＭメモリセル部
３０Ｂに接続されたワード線群ＷＬの並びは、どのよう
な並びであってもよい。本実施例の基本的な回路動作
は、第９の実施例と同様である。そのため、第９の実施
例と同様の利点を有している。異なる点は、ＤＲＯＭメ
モリセル部３０Ａ−Ａ，３０Ａ−Ｂ内のＤＲＯＭメモリ
セルを選択するＸデコーダ手段４０Ａ内の回路部分が、
地理的に正論理のメモリセル群のワード線を端から連続
するＸアドレスＡＸの順番に選択するように並べてあ
り、同じく、負論理のメモリセル群のワード線を端から
連続するＸアドレスＡＸの順番に選択するように並べて
あるため、評価がし易いという利点がある。なお、本実
施例では、第９の実施例と同様に、ＤＲＯＭメモリセル
部３０Ａ−Ａ，３０Ａ−Ｂを３等分、あるいはそれ以上
に等分しても良い。また、本実施例を第１−１〜第１−
４の実施例に適用すれば、本実施例とほぼ同様の作用、
効果が得られる。
【００５８】第１１の実施例（第１２の発明に相当） 図２８は本発明の第１１の実施例を示すＤＲＯＭの概略
の構成ブロック図であり、第３の実施例の図１８と第９
の実施例の図２５及び図２６中の要素と共通の要素には
共通の符号が付されている。本実施例は、第３の実施例
の図１８と同様に、１チップで形成されるＤＲＯＭにお
いて、メモリセルアレイを構成するコラム単位群３０を
２つのＹデコーダ手段１０−１，１０−２で２分割し、
一方のコラム単位群３０−１をＤＲＯＭメモリセル部３
０Ａで構成し、他方のコラム単位群３０−２をＤＲＡＭ
メモリセル部３０Ｂで構成しているが、次のような点で
異なっている。本実施例では、第９の実施例の図２５及
び図２６と同様に、第３の実施例を示す図１８のコラム
単位群３０−１をワード線方向に３０Ａ−Ａ，３０Ａ−
Ｂのように２分割し、その２分割したコラム単位群３０
Ａ−Ａ，３０Ａ−Ｂを選択信号ＰａＸ，ＰｂＸによって
選択する構成にしている。即ち、コラム単位群３０−
１，３０−２に接続されたワード線群を選択するＸデコ
ーダ手段４０Ａのうち、コラム単位群３０−１を選択す
る回路部分を２分割し、一方の回路部分を選択信号Ｐａ
Ｘによって活性化し、他方の回路部分を選択信号ＰｂＸ
によって活性化し、使用したいＤＲＯＭメモリセル部３
０Ａ−Ａまたは３０Ａ−Ｂのいずれか一方を選択できる
構成にしている。Ｘデコーダ手段４０Ａは、第９の実施
例の図２６に示す回路と同等のものである。
の構成ブロック図であり、第３の実施例の図１８と第９
の実施例の図２５及び図２６中の要素と共通の要素には
共通の符号が付されている。本実施例は、第３の実施例
の図１８と同様に、１チップで形成されるＤＲＯＭにお
いて、メモリセルアレイを構成するコラム単位群３０を
２つのＹデコーダ手段１０−１，１０−２で２分割し、
一方のコラム単位群３０−１をＤＲＯＭメモリセル部３
０Ａで構成し、他方のコラム単位群３０−２をＤＲＡＭ
メモリセル部３０Ｂで構成しているが、次のような点で
異なっている。本実施例では、第９の実施例の図２５及
び図２６と同様に、第３の実施例を示す図１８のコラム
単位群３０−１をワード線方向に３０Ａ−Ａ，３０Ａ−
Ｂのように２分割し、その２分割したコラム単位群３０
Ａ−Ａ，３０Ａ−Ｂを選択信号ＰａＸ，ＰｂＸによって
選択する構成にしている。即ち、コラム単位群３０−
１，３０−２に接続されたワード線群を選択するＸデコ
ーダ手段４０Ａのうち、コラム単位群３０−１を選択す
る回路部分を２分割し、一方の回路部分を選択信号Ｐａ
Ｘによって活性化し、他方の回路部分を選択信号ＰｂＸ
によって活性化し、使用したいＤＲＯＭメモリセル部３
０Ａ−Ａまたは３０Ａ−Ｂのいずれか一方を選択できる
構成にしている。Ｘデコーダ手段４０Ａは、第９の実施
例の図２６に示す回路と同等のものである。
【００５９】本実施例では、第３の実施例と同様に、コ
ラム単位群３０−１，３０−２に接続されたワード線群
がＸデコーダ手段４０Ａで選択され、その選択されたワ
ード線に接続されたメモリセルが、Ｙデコーダ手段１０
−１，１０−２で選択され、その選択されたメモリセル
に対するアクセスが行われる。ここで、第３の実施例と
異なる点は、第３の実施例のＤＲＯＭメモリセル部３０
Ａが３０Ａ−Ａ，３０Ａ−Ｂとに２分割され、その２分
割されたＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ−Ｂ
が選択信号ＰａＸ，ＰｂＸによって選択的に活性化し、
使用したいＤＲＯＭメモリセル部が選択できるようにな
っている。そのため、第９の実施例の図２６に示すよう
に、選択信号ＰａＸが“Ｈ”レベルになると、ワード線
群ＷＬＡのうちの１本のワード線が選択可能となり、選
択信号ＰｂＸが“Ｈ”レベルになると、ワード線群ＷＬ
Ｂのうちの１本のワード線が選択可能となる。例えば、
最も簡単な動作として、ＸアドレスＡＸをインクリメン
トしていく場合を説明する。選択信号ＰａＸが“Ｈ”レ
ベルのとき、ワード線はＷＬa1，ＷＬa2，…，ＷＬm ，
ＷＬm+1 ，…のように選択される。選択信号ＰｂＸが
“Ｈ”レベルのとき、ワード線はＷＬb1，ＷＬb2…，Ｗ
Ｌm ，ＷＬm+1 ，…のように選択される。本実施例は、
基本的なＲＯＭ動作が第３の実施例とほぼ同様であるた
め、第３の実施例とほぼ同様の利点を有している。さら
に、第９の実施例と同様に、同じＸアドレスＡＸを有
し、２つのＤＲＯＭメモリセル部３０Ａ−Ａまたは３０
Ａ−Ｂの異なるＲＯＭデータのいずれか一方を選択でき
るようにしたので、同一システムで、アドレス設定を変
更することなく、ＤＲＯＭを使用することができる。ま
た、選択信号ＰａＸ，ＰｂＸの使い方としては、例えば
第９の実施例の（ａ）〜（ｃ）と同様の設定方法があ
る。なお、本実施例では、第３の実施例のＤＲＯＭメモ
リセル部３０Ａをワード線方向に３０Ａ−Ａと３０Ａ−
Ｂのように２分割したが、これは何等分にしても良く、
それに応じてＸデコーダ手段４０Ａ内の回路部分を分割
すれば良い。また、本実施例を第１−１〜第１−４の実
施例に適用すれば、本実施例とほぼ同様の作用、効果が
得られる。
ラム単位群３０−１，３０−２に接続されたワード線群
がＸデコーダ手段４０Ａで選択され、その選択されたワ
ード線に接続されたメモリセルが、Ｙデコーダ手段１０
−１，１０−２で選択され、その選択されたメモリセル
に対するアクセスが行われる。ここで、第３の実施例と
異なる点は、第３の実施例のＤＲＯＭメモリセル部３０
Ａが３０Ａ−Ａ，３０Ａ−Ｂとに２分割され、その２分
割されたＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ−Ｂ
が選択信号ＰａＸ，ＰｂＸによって選択的に活性化し、
使用したいＤＲＯＭメモリセル部が選択できるようにな
っている。そのため、第９の実施例の図２６に示すよう
に、選択信号ＰａＸが“Ｈ”レベルになると、ワード線
群ＷＬＡのうちの１本のワード線が選択可能となり、選
択信号ＰｂＸが“Ｈ”レベルになると、ワード線群ＷＬ
Ｂのうちの１本のワード線が選択可能となる。例えば、
最も簡単な動作として、ＸアドレスＡＸをインクリメン
トしていく場合を説明する。選択信号ＰａＸが“Ｈ”レ
ベルのとき、ワード線はＷＬa1，ＷＬa2，…，ＷＬm ，
ＷＬm+1 ，…のように選択される。選択信号ＰｂＸが
“Ｈ”レベルのとき、ワード線はＷＬb1，ＷＬb2…，Ｗ
Ｌm ，ＷＬm+1 ，…のように選択される。本実施例は、
基本的なＲＯＭ動作が第３の実施例とほぼ同様であるた
め、第３の実施例とほぼ同様の利点を有している。さら
に、第９の実施例と同様に、同じＸアドレスＡＸを有
し、２つのＤＲＯＭメモリセル部３０Ａ−Ａまたは３０
Ａ−Ｂの異なるＲＯＭデータのいずれか一方を選択でき
るようにしたので、同一システムで、アドレス設定を変
更することなく、ＤＲＯＭを使用することができる。ま
た、選択信号ＰａＸ，ＰｂＸの使い方としては、例えば
第９の実施例の（ａ）〜（ｃ）と同様の設定方法があ
る。なお、本実施例では、第３の実施例のＤＲＯＭメモ
リセル部３０Ａをワード線方向に３０Ａ−Ａと３０Ａ−
Ｂのように２分割したが、これは何等分にしても良く、
それに応じてＸデコーダ手段４０Ａ内の回路部分を分割
すれば良い。また、本実施例を第１−１〜第１−４の実
施例に適用すれば、本実施例とほぼ同様の作用、効果が
得られる。
【００６０】第１２の実施例（第１３の発明に相当） 図２９は、本発明の第１２の実施例を示すＤＲＯＭの概
略の構成ブロック図であり、第４の実施例の図１９中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭは、第４の実施例を示す図１９のメモリ構成と
ほぼ同様に、メモリセルアレイを構成するコラム単位群
３０を、コラム方向にＤＲＯＭメモリセル部３０ＡとＤ
ＲＡＭメモリセル部３０Ｂとに２分割しているが、その
ＤＲＯＭメモリセル部３０Ａをさらにコラム方向に３０
Ａ−Ａと３０Ａ−Ｂとに２分割し、それをＹデコーダ手
段１０Ａで選択するようになっている点が異なる。Ｙデ
コーダ手段１０Ａは、ＹアドレスＡＹをデコードし、そ
のＹデコーダ出力信号群ＹＡまたはＹＢによってＤＲＯ
Ｍメモリセル部３０Ａ−Ａまたは３０Ａ−Ｂのビット線
対群を選択すると共に、Ｙデコーダ出力信号群ＹＹによ
ってＤＲＡＭメモリセル部３０Ｂのビット対群を選択す
る構成になっている。即ち、Ｙデコーダ手段１０Ａは、
Ｙデコーダ出力信号群ＹＡとＹＢを出力する回路部分
が、選択信号ＰａＹ，ＰｂＹによって選択的に活性化さ
れるようになっている。図３０は、図２９中のＹデコー
ダ手段１０Ａの構成例を示す回路図である。このＹデコ
ーダ手段１０Ａは、第９の実施例の図２６に示すＸデコ
ーダ手段４０Ａと同様の回路構成である。即ち、Ｙデコ
ーダ手段１０Ａは、Ｙデコーダ出力ドライブ信号ＹＤに
よって活性化されるもので、選択信号ＰａＹで活性化さ
れてＹアドレスＡＹ（＝Ａ0Ｙ，Ａ0Ｙ／〜ＡmＹ，ＡmＹ
／）をデコードする複数のＮＡＮＤゲート１１−１，１
１−２，…と、選択信号ＰｂＹで活性化されてＹアドレ
スＡＹ（＝Ａ0Ｙ，Ａ0Ｙ／〜ＡmＹ，ＡmＹ／）をデコー
ドする複数のＮＡＮＤゲート１２−１，１２−２，…
と、Ｙデコーダ出力ドライブ信号ＹＤのみによって活性
化されてＹアドレスＡＹ（＝Ａ0Ｙ，Ａ0Ｙ／〜ＡmＹ，
ＡmＹ／）をデコードする複数のＮＡＮＤゲート１３−
１，１３−２，…とを、備えている。各ＮＡＮＤゲート
１１−１，１１−２，…の出力側には、ＤＲＯＭメモリ
セル部３０Ａ−Ａのビット線対群を選択するためのＹデ
コーダ出力信号群ＹＡ（Ｙa1１，Ｙa2，…）を出力する
信号反転用のインバータ１４−１，１４−２，…が接続
されている。同様に、複数のＮＡＮＤゲート１２−１，
１２−２，…の出力側には、ＤＲＯＭメモリセル部３０
Ａ−Ｂのビット線対群を選択するためのＹデコーダ出力
信号群ＹＢ（＝Ｙb1，Ｙb2，…）を出力する信号反転用
のインバータ１５−１，１５−２，…が接続され、さら
に複数のＮＡＮＤゲート１３−１，１３−２，…の出力
側に、ＤＲＡＭメモリセル部３０Ｂのビット線対群を選
択するためのＹデコーダ出力信号群ＹＹ（＝Ｙn，
Ｙn+1，…）を出力する信号反転用のインバータ１６−
１，１６−２，…が接続されている。
略の構成ブロック図であり、第４の実施例の図１９中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭは、第４の実施例を示す図１９のメモリ構成と
ほぼ同様に、メモリセルアレイを構成するコラム単位群
３０を、コラム方向にＤＲＯＭメモリセル部３０ＡとＤ
ＲＡＭメモリセル部３０Ｂとに２分割しているが、その
ＤＲＯＭメモリセル部３０Ａをさらにコラム方向に３０
Ａ−Ａと３０Ａ−Ｂとに２分割し、それをＹデコーダ手
段１０Ａで選択するようになっている点が異なる。Ｙデ
コーダ手段１０Ａは、ＹアドレスＡＹをデコードし、そ
のＹデコーダ出力信号群ＹＡまたはＹＢによってＤＲＯ
Ｍメモリセル部３０Ａ−Ａまたは３０Ａ−Ｂのビット線
対群を選択すると共に、Ｙデコーダ出力信号群ＹＹによ
ってＤＲＡＭメモリセル部３０Ｂのビット対群を選択す
る構成になっている。即ち、Ｙデコーダ手段１０Ａは、
Ｙデコーダ出力信号群ＹＡとＹＢを出力する回路部分
が、選択信号ＰａＹ，ＰｂＹによって選択的に活性化さ
れるようになっている。図３０は、図２９中のＹデコー
ダ手段１０Ａの構成例を示す回路図である。このＹデコ
ーダ手段１０Ａは、第９の実施例の図２６に示すＸデコ
ーダ手段４０Ａと同様の回路構成である。即ち、Ｙデコ
ーダ手段１０Ａは、Ｙデコーダ出力ドライブ信号ＹＤに
よって活性化されるもので、選択信号ＰａＹで活性化さ
れてＹアドレスＡＹ（＝Ａ0Ｙ，Ａ0Ｙ／〜ＡmＹ，ＡmＹ
／）をデコードする複数のＮＡＮＤゲート１１−１，１
１−２，…と、選択信号ＰｂＹで活性化されてＹアドレ
スＡＹ（＝Ａ0Ｙ，Ａ0Ｙ／〜ＡmＹ，ＡmＹ／）をデコー
ドする複数のＮＡＮＤゲート１２−１，１２−２，…
と、Ｙデコーダ出力ドライブ信号ＹＤのみによって活性
化されてＹアドレスＡＹ（＝Ａ0Ｙ，Ａ0Ｙ／〜ＡmＹ，
ＡmＹ／）をデコードする複数のＮＡＮＤゲート１３−
１，１３−２，…とを、備えている。各ＮＡＮＤゲート
１１−１，１１−２，…の出力側には、ＤＲＯＭメモリ
セル部３０Ａ−Ａのビット線対群を選択するためのＹデ
コーダ出力信号群ＹＡ（Ｙa1１，Ｙa2，…）を出力する
信号反転用のインバータ１４−１，１４−２，…が接続
されている。同様に、複数のＮＡＮＤゲート１２−１，
１２−２，…の出力側には、ＤＲＯＭメモリセル部３０
Ａ−Ｂのビット線対群を選択するためのＹデコーダ出力
信号群ＹＢ（＝Ｙb1，Ｙb2，…）を出力する信号反転用
のインバータ１５−１，１５−２，…が接続され、さら
に複数のＮＡＮＤゲート１３−１，１３−２，…の出力
側に、ＤＲＡＭメモリセル部３０Ｂのビット線対群を選
択するためのＹデコーダ出力信号群ＹＹ（＝Ｙn，
Ｙn+1，…）を出力する信号反転用のインバータ１６−
１，１６−２，…が接続されている。
【００６１】次に、動作を説明する。本実施例のＤＲＯ
Ｍでは、第４の実施例と同様に、Ｘデコーダ手段４０に
よってＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ−Ｂ、
及びＤＲＡＭメモリセル部３０Ｂのワード線群が選択さ
れる。この選択されたワード線と交差するコラム単位群
３０のビット線対群は、Ｙデコーダ手段１０Ａで選択さ
れる。この際、例えば選択信号ＰａＹによってＹデコー
ダ手段１０Ａ内の回路部分が活性化されると、その回路
部分から出力されるＹデコーダ出力信号群ＹＡによって
ＤＲＯＭメモリセル部３０Ａ−Ａのビット線対群が選択
され、その選択されたビット線対に対してデータのアク
セスが行われる。ＤＲＡＭメモリセル部３０Ｂのビット
線対群は、第４の実施例と同様に、Ｙデコーダ手段１０
Ａから出力されるＹデコーダ出力信号群ＹＹによって選
択され、その選択されたビット線対に対してデータのア
クセスが行われる。本実施例では、基本的な回路動作が
第４の実施例とほぼ同様であるため、第４の実施例とほ
ぼ同様の利点を有する他に、次のような独自の利点を有
している。本実施例では、ＤＲＯＭメモリセル部３０Ａ
をコラム方向にＹデコーダ手段１０Ａで２分割し、その
２分割したＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ−
Ｂを選択信号ＰａＹ，ＰｂＹによって選択するようにな
っているので、該選択信号ＰａＹ，ＰｂＹによって使用
したいＤＲＯＭ領域を選択できる。つまり、同じＹアド
レスＡＹによって異なるＲＯＭデータのいずれかを選択
できるため、同一システムで、アドレス設定を変更する
ことなく、本実施例のＤＲＯＭを使用することができ
る。
Ｍでは、第４の実施例と同様に、Ｘデコーダ手段４０に
よってＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ−Ｂ、
及びＤＲＡＭメモリセル部３０Ｂのワード線群が選択さ
れる。この選択されたワード線と交差するコラム単位群
３０のビット線対群は、Ｙデコーダ手段１０Ａで選択さ
れる。この際、例えば選択信号ＰａＹによってＹデコー
ダ手段１０Ａ内の回路部分が活性化されると、その回路
部分から出力されるＹデコーダ出力信号群ＹＡによって
ＤＲＯＭメモリセル部３０Ａ−Ａのビット線対群が選択
され、その選択されたビット線対に対してデータのアク
セスが行われる。ＤＲＡＭメモリセル部３０Ｂのビット
線対群は、第４の実施例と同様に、Ｙデコーダ手段１０
Ａから出力されるＹデコーダ出力信号群ＹＹによって選
択され、その選択されたビット線対に対してデータのア
クセスが行われる。本実施例では、基本的な回路動作が
第４の実施例とほぼ同様であるため、第４の実施例とほ
ぼ同様の利点を有する他に、次のような独自の利点を有
している。本実施例では、ＤＲＯＭメモリセル部３０Ａ
をコラム方向にＹデコーダ手段１０Ａで２分割し、その
２分割したＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ−
Ｂを選択信号ＰａＹ，ＰｂＹによって選択するようにな
っているので、該選択信号ＰａＹ，ＰｂＹによって使用
したいＤＲＯＭ領域を選択できる。つまり、同じＹアド
レスＡＹによって異なるＲＯＭデータのいずれかを選択
できるため、同一システムで、アドレス設定を変更する
ことなく、本実施例のＤＲＯＭを使用することができ
る。
【００６２】選択信号ＰａＹ，ＰｂＹの使い方として
は、第９の実施例と同様に、例えば次のような方法
（ａ）〜（ｃ）がある。 （ａ） メモリ素子自体に、選択信号ＰａＹ，ＰｂＹ端
子を設け、外部制御信号としてＰａＹ，ＰｂＹをメモリ
動作時にオンザフライで、チップセレクトのように使
う。 （ｂ） メモリ素子自体に、選択信号ＰａＹ，ＰｂＹ端
子を設け、ユーザがボード上で、電気的に固定して使用
するＤＲＯＭ領域を決めてしまう。 （ｃ） ウェハプロービング時に、レーザフューズ等で
選択信号ＰａＹ，ＰｂＹのレベルを電気的に固定してし
まい、使用するＤＲＯＭ領域を決めてしまう。なお、本
実施例では、ＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ
−Ｂをコラム方向にＹデコーダ手段１０Ａで２分割して
いるが、これは何分割でもよい。また、本実施例を第１
−１〜第１−４の実施例に適用すれば、本実施例とほぼ
同様の作用、効果が得られる。
は、第９の実施例と同様に、例えば次のような方法
（ａ）〜（ｃ）がある。 （ａ） メモリ素子自体に、選択信号ＰａＹ，ＰｂＹ端
子を設け、外部制御信号としてＰａＹ，ＰｂＹをメモリ
動作時にオンザフライで、チップセレクトのように使
う。 （ｂ） メモリ素子自体に、選択信号ＰａＹ，ＰｂＹ端
子を設け、ユーザがボード上で、電気的に固定して使用
するＤＲＯＭ領域を決めてしまう。 （ｃ） ウェハプロービング時に、レーザフューズ等で
選択信号ＰａＹ，ＰｂＹのレベルを電気的に固定してし
まい、使用するＤＲＯＭ領域を決めてしまう。なお、本
実施例では、ＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ
−Ｂをコラム方向にＹデコーダ手段１０Ａで２分割して
いるが、これは何分割でもよい。また、本実施例を第１
−１〜第１−４の実施例に適用すれば、本実施例とほぼ
同様の作用、効果が得られる。
【００６３】第１３の実施例（第１４の発明に相当） 図３１は、本発明の第１３の実施例を示すＤＲＯＭの概
略の構成ブロック図であり、第６の実施例の図２２、第
９の実施例の図２５、及び第１２の実施例の図２９中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭは、第６の実施例の図２２のメモリ構成を用
い、それに第９の実施例の図２５と第１２の実施例の図
２９とを同一コラム単位群３０中に実現したものであ
る。即ち、本実施例のＤＲＯＭでは、第９の実施例と同
様に、ＤＲＯＭメモリセル部３０Ａをワード線方向に２
分割し、その２分割したＤＲＯＭメモリセル部３０Ａ−
Ａ，３０Ａ−Ｂを、選択信号ＰａＸ，ＰｂＸによって活
性化するＸデコーダ手段４０Ａ内の回路部分で選択す
る。さらに、第１２の実施例と同様に、ＤＲＯＭメモリ
セル部３０Ａをコラム方向に２分割し、その２分割され
たＤＲＯＭメモリセル部３０Ａ−１，３０Ａ−２を、選
択信号ＰａＹ，ＰｂＹによって活性化するＹデコーダ手
段１０Ａ内の回路部分で選択する構成になっている。Ｙ
デコーダ手段１０Ａ及びＸデコーダ手段４０Ａは、第１
２の実施例の図３０と第９の実施例の図２６の回路と同
様の構成である。本実施例の基本的な回路動作は、第９
及び第１２の実施例と同様である。本実施例の特徴は、
ＤＲＯＭメモリセル部３０Ａ及びＤＲＡＭメモリセル部
３０Ｂの混在するコラム単位群３０において、複数ブロ
ックに分けたＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ
−Ｂ，３０Ａ−１，３０Ａ−２のうち、Ｘ方向のブロッ
クを選択信号ＰａＸ，ＰｂＸによって選択でき、Ｙ方向
のブロックを選択信号ＰａＹ，ＰｂＹによって選択でき
るようにしたことである。従って、使用したいＲＯＭデ
ータブロックを、Ｘ方向及びＹ方向共に選択信号Ｐａ
Ｘ，ＰｂＸ，ＰａＹ，ＰｂＹで選択して使用できる利点
がある。
略の構成ブロック図であり、第６の実施例の図２２、第
９の実施例の図２５、及び第１２の実施例の図２９中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭは、第６の実施例の図２２のメモリ構成を用
い、それに第９の実施例の図２５と第１２の実施例の図
２９とを同一コラム単位群３０中に実現したものであ
る。即ち、本実施例のＤＲＯＭでは、第９の実施例と同
様に、ＤＲＯＭメモリセル部３０Ａをワード線方向に２
分割し、その２分割したＤＲＯＭメモリセル部３０Ａ−
Ａ，３０Ａ−Ｂを、選択信号ＰａＸ，ＰｂＸによって活
性化するＸデコーダ手段４０Ａ内の回路部分で選択す
る。さらに、第１２の実施例と同様に、ＤＲＯＭメモリ
セル部３０Ａをコラム方向に２分割し、その２分割され
たＤＲＯＭメモリセル部３０Ａ−１，３０Ａ−２を、選
択信号ＰａＹ，ＰｂＹによって活性化するＹデコーダ手
段１０Ａ内の回路部分で選択する構成になっている。Ｙ
デコーダ手段１０Ａ及びＸデコーダ手段４０Ａは、第１
２の実施例の図３０と第９の実施例の図２６の回路と同
様の構成である。本実施例の基本的な回路動作は、第９
及び第１２の実施例と同様である。本実施例の特徴は、
ＤＲＯＭメモリセル部３０Ａ及びＤＲＡＭメモリセル部
３０Ｂの混在するコラム単位群３０において、複数ブロ
ックに分けたＤＲＯＭメモリセル部３０Ａ−Ａ，３０Ａ
−Ｂ，３０Ａ−１，３０Ａ−２のうち、Ｘ方向のブロッ
クを選択信号ＰａＸ，ＰｂＸによって選択でき、Ｙ方向
のブロックを選択信号ＰａＹ，ＰｂＹによって選択でき
るようにしたことである。従って、使用したいＲＯＭデ
ータブロックを、Ｘ方向及びＹ方向共に選択信号Ｐａ
Ｘ，ＰｂＸ，ＰａＹ，ＰｂＹで選択して使用できる利点
がある。
【００６４】これらの選択信号ＰａＸ，ＰｂＸ，Ｐａ
Ｙ，ＰｂＹの使い方としては、例えば次のような方法
（ａ）〜（ｃ）がある。 （ａ） メモリ素子自体に端子を設け、外部制御信号と
してメモリ動作時にオンザフライで、チップセレクトの
ように使う。 （ｂ） メモリ素子自体に端子を設け、ユーザがボード
上で、電気的に固定して使用するＤＲＯＭ領域を決めて
しまう。 （ｃ） ウェハプロービング時に、レーザフューズ等で
信号レベルを電気的に固定してしまい、使用するＤＲＯ
Ｍ領域を決めてしまう。 このように本実施例では、第９及び第１２の実施例と異
なり、Ｘ方向とＹ方向のブロック選択ができるため、前
記（ａ），（ｂ），（ｃ）のコンビネーションをＸ方向
とＹ方向でとれる。そのため、１チップで、様々な素子
が開発でき、経済的である。なお、本実施例では、ＤＲ
ＯＭメモリセル部３０Ａ−Ａ，３０Ａ−Ｂをワード線方
向に２分割し、ＤＲＯＭメモリセル部３０Ａ−１，３０
Ａ−２をコラム方向に２分割しているが、これらの分割
数は何分割でもよい。また、本実施例を第１−１〜第１
−４の実施例に適用すれば、本実施例とほぼ同様の作
用、効果が得られる。
Ｙ，ＰｂＹの使い方としては、例えば次のような方法
（ａ）〜（ｃ）がある。 （ａ） メモリ素子自体に端子を設け、外部制御信号と
してメモリ動作時にオンザフライで、チップセレクトの
ように使う。 （ｂ） メモリ素子自体に端子を設け、ユーザがボード
上で、電気的に固定して使用するＤＲＯＭ領域を決めて
しまう。 （ｃ） ウェハプロービング時に、レーザフューズ等で
信号レベルを電気的に固定してしまい、使用するＤＲＯ
Ｍ領域を決めてしまう。 このように本実施例では、第９及び第１２の実施例と異
なり、Ｘ方向とＹ方向のブロック選択ができるため、前
記（ａ），（ｂ），（ｃ）のコンビネーションをＸ方向
とＹ方向でとれる。そのため、１チップで、様々な素子
が開発でき、経済的である。なお、本実施例では、ＤＲ
ＯＭメモリセル部３０Ａ−Ａ，３０Ａ−Ｂをワード線方
向に２分割し、ＤＲＯＭメモリセル部３０Ａ−１，３０
Ａ−２をコラム方向に２分割しているが、これらの分割
数は何分割でもよい。また、本実施例を第１−１〜第１
−４の実施例に適用すれば、本実施例とほぼ同様の作
用、効果が得られる。
【００６５】第１４の実施例（第１５の発明に相当） 図３２は、本発明の第１４の実施例を示すＤＲＯＭの概
略の構成ブロック図であり、第９の実施例の図２５中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭでは、第９の実施例の図２５と同様に、メモリ
セルアレイを構成するコラム単位群３０内のワード線方
向に、ＤＲＯＭメモリセル部３０Ａ−Ａが設けられてい
る。さらに、ワード線方向には、第９の実施例と異な
り、ＤＲＯＭメモリセル部３０Ａ−Ａと同じ大きさのＤ
ＲＡＭメモリセル部３０Ｂ−１も設けられている。これ
らのＤＲＯＭメモリセル部３０Ａ−Ａに接続されたワー
ド線群ＷＬＡと、ＤＲＡＭメモリセル部３０Ｂ−１に接
続されたワード線群ＷＬＢとは、選択信号ＰａＸ，Ｐｂ
Ｘで活性化されるＸデコーダ手段４０Ａ内の回路部分に
より、選択できるような構成になっている。即ち、本実
施例では、第９の実施例の図２５中のＤＲＯＭメモリセ
ル部３０Ａ−Ｂに代えて、ＤＲＡＭメモリセル部３０Ｂ
−１が設けられている点のみが第９の実施例と異なり、
他の構成は同一である。Ｘデコーダ手段４０Ａは、第９
の実施例の図２６と同一の構成である。
略の構成ブロック図であり、第９の実施例の図２５中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭでは、第９の実施例の図２５と同様に、メモリ
セルアレイを構成するコラム単位群３０内のワード線方
向に、ＤＲＯＭメモリセル部３０Ａ−Ａが設けられてい
る。さらに、ワード線方向には、第９の実施例と異な
り、ＤＲＯＭメモリセル部３０Ａ−Ａと同じ大きさのＤ
ＲＡＭメモリセル部３０Ｂ−１も設けられている。これ
らのＤＲＯＭメモリセル部３０Ａ−Ａに接続されたワー
ド線群ＷＬＡと、ＤＲＡＭメモリセル部３０Ｂ−１に接
続されたワード線群ＷＬＢとは、選択信号ＰａＸ，Ｐｂ
Ｘで活性化されるＸデコーダ手段４０Ａ内の回路部分に
より、選択できるような構成になっている。即ち、本実
施例では、第９の実施例の図２５中のＤＲＯＭメモリセ
ル部３０Ａ−Ｂに代えて、ＤＲＡＭメモリセル部３０Ｂ
−１が設けられている点のみが第９の実施例と異なり、
他の構成は同一である。Ｘデコーダ手段４０Ａは、第９
の実施例の図２６と同一の構成である。
【００６６】本実施例では、選択信号ＰａＸ，ＰｂＸに
よってＤＲＯＭメモリセル部３０Ａ−ＡまたはＤＲＡＭ
メモリセル部３０Ｂ−１のいずれか一方をＸデコーダ手
段４０Ａで選択できる点のみが第９の実施例と異なり、
他の回路動作は第９の実施例と同じである。そのため、
本実施例では、第９の実施例とほぼ同様の利点を有する
が、前記の構成の相違によって次のような利点も有して
いる。本実施例によれば、選択信号ＰａＸ，ＰｂＸによ
り、ＤＲＯＭメモリセル部３０Ａ−ＡとＤＲＡＭメモリ
セル部３０Ｂ−１を動作中にオンザフライで切り替えて
使用できる。これは、ボード上で、電気的に固定しても
よい。しかも、レーザフューズ等を用いてトリミングす
ることにより、ウエハ状態で、ＤＲＯＭとＤＲＡＭ混在
デバイスにするか、あるいはＤＲＡＭにするか判断でき
る。特に、プロセス的にＤＲＯＭメモリセル部３０Ａ−
ＡのＸ方向幅がＤＲＡＭメモリセル部３０Ｂ−１，３０
Ｂより大きい場合に有効である。また、選択信号Ｐａ
Ｘ，ＰｂＸの使い方としては、例えば第９の実施例の
（ａ）〜（ｃ）と同様の設定方法がある。なお、本実施
例では、ＤＲＡＭメモリセル部３０Ｂ−１を１ブロック
設けたが、これらを２ブロック以上設けてもよい。ま
た、本実施例を第１−１〜第１−４の実施例に適用すれ
ば、本実施例とほぼ同様の作用、効果が得られる。
よってＤＲＯＭメモリセル部３０Ａ−ＡまたはＤＲＡＭ
メモリセル部３０Ｂ−１のいずれか一方をＸデコーダ手
段４０Ａで選択できる点のみが第９の実施例と異なり、
他の回路動作は第９の実施例と同じである。そのため、
本実施例では、第９の実施例とほぼ同様の利点を有する
が、前記の構成の相違によって次のような利点も有して
いる。本実施例によれば、選択信号ＰａＸ，ＰｂＸによ
り、ＤＲＯＭメモリセル部３０Ａ−ＡとＤＲＡＭメモリ
セル部３０Ｂ−１を動作中にオンザフライで切り替えて
使用できる。これは、ボード上で、電気的に固定しても
よい。しかも、レーザフューズ等を用いてトリミングす
ることにより、ウエハ状態で、ＤＲＯＭとＤＲＡＭ混在
デバイスにするか、あるいはＤＲＡＭにするか判断でき
る。特に、プロセス的にＤＲＯＭメモリセル部３０Ａ−
ＡのＸ方向幅がＤＲＡＭメモリセル部３０Ｂ−１，３０
Ｂより大きい場合に有効である。また、選択信号Ｐａ
Ｘ，ＰｂＸの使い方としては、例えば第９の実施例の
（ａ）〜（ｃ）と同様の設定方法がある。なお、本実施
例では、ＤＲＡＭメモリセル部３０Ｂ−１を１ブロック
設けたが、これらを２ブロック以上設けてもよい。ま
た、本実施例を第１−１〜第１−４の実施例に適用すれ
ば、本実施例とほぼ同様の作用、効果が得られる。
【００６７】第１５の実施例（第１６の発明に相当） 図３３は、本発明の第１５の実施例を示すＤＲＯＭ中の
Ｘデコーダ手段の回路図である。このＸデコーダ手段４
０Ａは、第１４の実施例の図３２に示すＤＲＯＭに設け
られるもので、第９の実施例の図２６に示すＸデコーダ
手段と同一の回路構成であるが、ワード線を正負論理で
並び替えた点が異なっている。即ち、第９の実施例の図
２６では、ＸアドレスＡＸの０から昇順（またはアドレ
ス最大から降順）にワード線が配列されているが、本実
施例では、ＤＲＯＭメモリセル部３０Ａ−Ａにおけるメ
モリセルの論理（正論理と負論理）毎にＸアドレスＡＸ
の０から昇順（またはアドレス最大から降順）に、ワー
ド線が整列するようにＸデコーダ手段４０Ａが構成され
ている点が異なっている。例えば、ＤＲＯＭメモリセル
部３０Ａ−Ａのワード線群ＷＬＡ中のワード線は、ＷＬ
a1，ＷＬa+1 ，ＷＬa2，ＷＬa+2 ，…，ＷＬan，ＸＷＬ
2nのように、ＤＲＡＭメモリセル部３０Ｂ−１のワード
線群ＷＬＢ中のワード線は、ＷＬb1，ＷＬb+1 ＋１，Ｗ
Ｌb2 ，ＷＬb+2 ，…，ＷＬbn，ＸＷＬb2nのように配列
されている。ＤＲＡＭメモリセル部３０Ｂのワード線群
ＷＬ（＝ＷＬk，ＷＬn+k，…）の並びは、どのようであ
ってもよい。本実施例では、第１４の実施例とほぼ同様
の動作を行い、第１４の実施例とほぼ同様の利点が得ら
れる。第１４の実施例と異なる点は、Ｘデコーダ手段４
０ＡにおけるＤＲＯＭメモリセル部３０Ａ−Ａを選択す
る回路部分が、地理的に正論理のメモリセル群のワード
線を端から連続するＸアドレスの順番に選択するように
並べられており、同じく、負論理のメモリセル群のワー
ド線を端から連続するＸアドレスの順番に選択するよう
に並べられているため、評価がし易いという利点があ
る。また、本実施例を第１−１〜第１−４の実施例に適
用すれば、本実施例とほぼ同様の作用、効果が得られ
る。
Ｘデコーダ手段の回路図である。このＸデコーダ手段４
０Ａは、第１４の実施例の図３２に示すＤＲＯＭに設け
られるもので、第９の実施例の図２６に示すＸデコーダ
手段と同一の回路構成であるが、ワード線を正負論理で
並び替えた点が異なっている。即ち、第９の実施例の図
２６では、ＸアドレスＡＸの０から昇順（またはアドレ
ス最大から降順）にワード線が配列されているが、本実
施例では、ＤＲＯＭメモリセル部３０Ａ−Ａにおけるメ
モリセルの論理（正論理と負論理）毎にＸアドレスＡＸ
の０から昇順（またはアドレス最大から降順）に、ワー
ド線が整列するようにＸデコーダ手段４０Ａが構成され
ている点が異なっている。例えば、ＤＲＯＭメモリセル
部３０Ａ−Ａのワード線群ＷＬＡ中のワード線は、ＷＬ
a1，ＷＬa+1 ，ＷＬa2，ＷＬa+2 ，…，ＷＬan，ＸＷＬ
2nのように、ＤＲＡＭメモリセル部３０Ｂ−１のワード
線群ＷＬＢ中のワード線は、ＷＬb1，ＷＬb+1 ＋１，Ｗ
Ｌb2 ，ＷＬb+2 ，…，ＷＬbn，ＸＷＬb2nのように配列
されている。ＤＲＡＭメモリセル部３０Ｂのワード線群
ＷＬ（＝ＷＬk，ＷＬn+k，…）の並びは、どのようであ
ってもよい。本実施例では、第１４の実施例とほぼ同様
の動作を行い、第１４の実施例とほぼ同様の利点が得ら
れる。第１４の実施例と異なる点は、Ｘデコーダ手段４
０ＡにおけるＤＲＯＭメモリセル部３０Ａ−Ａを選択す
る回路部分が、地理的に正論理のメモリセル群のワード
線を端から連続するＸアドレスの順番に選択するように
並べられており、同じく、負論理のメモリセル群のワー
ド線を端から連続するＸアドレスの順番に選択するよう
に並べられているため、評価がし易いという利点があ
る。また、本実施例を第１−１〜第１−４の実施例に適
用すれば、本実施例とほぼ同様の作用、効果が得られ
る。
【００６８】第１６の実施例（第１７の発明に相当） 図３４は本発明の第１６の実施例を示すＤＲＯＭの概略
の構成ブロック図であり、第１１の実施例の図２８中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭでは、第１１の実施例の図２８中のＤＲＯＭメ
モリセル部３０Ａ−Ｂに代えて、ＤＲＡＭメモリセル部
３０Ｂ−１を設けた点のみが異なり、それ以外の構成は
第１１の実施例と同一である。このＤＲＯＭでは、基本
的な回路動作が第１１の実施例とほぼ同一であり、その
利点も第１１の実施例と同一である。しかし、第１１の
実施例では、左側のコラム単位群３０−１が２つのＤＲ
ＯＭメモリセル部３０Ａ−Ａ，３０Ａ−Ｂで構成されて
いるのに対し、本実施例では、該コラム単位群３０−１
がＤＲＯＭメモリセル部３０Ａ−ＡとＤＲＡＭメモリセ
ル部３０Ｂ−１で構成されている点が異なっている。そ
のため、本実施例では、次のような利点を有している。
本実施例によれば、選択信号ＰａＸ，ＰｂＸにより、Ｄ
ＲＯＭメモリセル部３０Ａ−ＡとＤＲＡＭメモリセル部
３０Ｂ−１を、動作中にオンザフライで切り替えて使用
できる。これは、ボード上で電気的に固定してもよい。
さらに、レーザフューズ等を用いてトリミングすること
により、ウエハ状態で、ＤＲＯＭとＤＲＡＭ混在デバイ
スにするか、あるいはＤＲＡＭにするかの判断ができ
る。また、本実施例を第１−１〜第１−４の実施例に適
用すれば、本実施例とほぼ同様の作用、効果が得られ
る。
の構成ブロック図であり、第１１の実施例の図２８中の
要素と共通の要素には共通の符号が付されている。この
ＤＲＯＭでは、第１１の実施例の図２８中のＤＲＯＭメ
モリセル部３０Ａ−Ｂに代えて、ＤＲＡＭメモリセル部
３０Ｂ−１を設けた点のみが異なり、それ以外の構成は
第１１の実施例と同一である。このＤＲＯＭでは、基本
的な回路動作が第１１の実施例とほぼ同一であり、その
利点も第１１の実施例と同一である。しかし、第１１の
実施例では、左側のコラム単位群３０−１が２つのＤＲ
ＯＭメモリセル部３０Ａ−Ａ，３０Ａ−Ｂで構成されて
いるのに対し、本実施例では、該コラム単位群３０−１
がＤＲＯＭメモリセル部３０Ａ−ＡとＤＲＡＭメモリセ
ル部３０Ｂ−１で構成されている点が異なっている。そ
のため、本実施例では、次のような利点を有している。
本実施例によれば、選択信号ＰａＸ，ＰｂＸにより、Ｄ
ＲＯＭメモリセル部３０Ａ−ＡとＤＲＡＭメモリセル部
３０Ｂ−１を、動作中にオンザフライで切り替えて使用
できる。これは、ボード上で電気的に固定してもよい。
さらに、レーザフューズ等を用いてトリミングすること
により、ウエハ状態で、ＤＲＯＭとＤＲＡＭ混在デバイ
スにするか、あるいはＤＲＡＭにするかの判断ができ
る。また、本実施例を第１−１〜第１−４の実施例に適
用すれば、本実施例とほぼ同様の作用、効果が得られ
る。
【００６９】第１７の実施例（第１８の発明に相当） 図３５は、本発明の第１７の実施例を示すＤＲＯＭの概
略の構成ブロック図であり、第１２の実施例の図２９中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＯＭでは、図２９のＤＲＯＭメモリセル部３０Ａ
−Ｂに代えて、ＤＲＡＭメモリセル部３０Ｂ−Ｂが設け
られている点のみが異なり、Ｙデコーダ手段１０Ａ及び
Ｘデコーダ手段４０等といった回路は第１２の実施例と
同一である。本実施例では、第１２の実施例とほぼ同様
の回路動作となるため、第１２の実施例とほぼ同様の利
点を有している。しかし、第１２の実施例のＤＲＯＭメ
モリセル部３０Ａ−Ｂに代えて、ＤＲＡＭメモリセル部
３０Ｂ−Ｂが設けられているので、その利点が次のよう
な点で異なっている。本実施例では、選択信号ＰａＹ，
ＰｂＹにより、ＤＲＯＭメモリセル部３０Ａ−ＡとＤＲ
ＡＭメモリセル部３０Ｂ−Ｂ，３０Ｂを、動作中にオン
ザフライで切り替えて使用できる。これは、ボード上で
電気的に固定してもよい。さらに、レーザフューズ等を
用いてトリミングすることにより、ウエハ状態で、ＤＲ
ＯＭとＤＲＡＭの混在デバイスにするか、あるいはＤＲ
ＡＭにするか判断できる。また、本実施例を第１−１〜
第１−４の実施例に適用すれば、本実施例とほぼ同様の
作用、効果が得られる。
略の構成ブロック図であり、第１２の実施例の図２９中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＯＭでは、図２９のＤＲＯＭメモリセル部３０Ａ
−Ｂに代えて、ＤＲＡＭメモリセル部３０Ｂ−Ｂが設け
られている点のみが異なり、Ｙデコーダ手段１０Ａ及び
Ｘデコーダ手段４０等といった回路は第１２の実施例と
同一である。本実施例では、第１２の実施例とほぼ同様
の回路動作となるため、第１２の実施例とほぼ同様の利
点を有している。しかし、第１２の実施例のＤＲＯＭメ
モリセル部３０Ａ−Ｂに代えて、ＤＲＡＭメモリセル部
３０Ｂ−Ｂが設けられているので、その利点が次のよう
な点で異なっている。本実施例では、選択信号ＰａＹ，
ＰｂＹにより、ＤＲＯＭメモリセル部３０Ａ−ＡとＤＲ
ＡＭメモリセル部３０Ｂ−Ｂ，３０Ｂを、動作中にオン
ザフライで切り替えて使用できる。これは、ボード上で
電気的に固定してもよい。さらに、レーザフューズ等を
用いてトリミングすることにより、ウエハ状態で、ＤＲ
ＯＭとＤＲＡＭの混在デバイスにするか、あるいはＤＲ
ＡＭにするか判断できる。また、本実施例を第１−１〜
第１−４の実施例に適用すれば、本実施例とほぼ同様の
作用、効果が得られる。
【００７０】第１８の実施例（第１９の発明に相当） 図３６は、本発明の第１８の実施例を示すＤＲＯＭの概
略の構成ブロック図であり、第１３の実施例の図３１中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＯＭでは、図３１のワード線群ＷＬＢに接続され
たＤＲＯＭメモリセル部３０Ａ−Ｂに代えて、それを、
Ｙデコーダ出力信号群ＹＡで選択されるＤＲＯＭメモリ
セル部３０Ａ−Ｂと、Ｙデコーダ出力信号群ＹＢ，ＹＹ
で選択されるＤＲＡＭメモリセル部３０Ｂ−１とで構成
する。さらに、図３１のワード線群ＷＬに接続されＹデ
コーダ出力信号群ＹＢで選択されるＤＲＯＭメモリセル
部３０Ａ−２に代えて、ＤＲＡＭメモリセル部３０Ｂ−
２を設けた点のみが異なっており、その他は図３１と同
一の構成である。本実施例では、基本的な回路動作が第
１３の実施例とほぼ同じであるため、第１３の実施例の
利点とほぼ同様の利点を有するが、前記の構成の相違に
よって次のような利点の相違がある。本実施例では、選
択信号ＰａＸ，ＰｂＸ，ＰａＹ，ＰｂＹにより、ＤＲＯ
Ｍメモリセル部３０Ａ−Ａ，３０Ａ−Ｂ，３０Ａ−１と
ＤＲＡＭメモリセル部３０Ｂ−１，３０Ｂ−２，３０Ｂ
を、動作中にオンザフライで、Ｘ方向及びＹ方向の両方
向を独立に切り替えて使用できる。これは、ボード上で
電気的に固定してもよい。さらに、レーザフューズ等を
用いてトリミングすることにより、ウエハ状態で、ＤＲ
ＯＭとＤＲＡＭの混在デバイスにするか、あるいはＤＲ
ＡＭにするかの判断ができる。また、本実施例を第１−
１〜第１−４の実施例に適用すれば、本実施例とほぼ同
様の作用、効果が得られる。
略の構成ブロック図であり、第１３の実施例の図３１中
の要素と共通の要素には共通の符号が付されている。こ
のＤＲＯＭでは、図３１のワード線群ＷＬＢに接続され
たＤＲＯＭメモリセル部３０Ａ−Ｂに代えて、それを、
Ｙデコーダ出力信号群ＹＡで選択されるＤＲＯＭメモリ
セル部３０Ａ−Ｂと、Ｙデコーダ出力信号群ＹＢ，ＹＹ
で選択されるＤＲＡＭメモリセル部３０Ｂ−１とで構成
する。さらに、図３１のワード線群ＷＬに接続されＹデ
コーダ出力信号群ＹＢで選択されるＤＲＯＭメモリセル
部３０Ａ−２に代えて、ＤＲＡＭメモリセル部３０Ｂ−
２を設けた点のみが異なっており、その他は図３１と同
一の構成である。本実施例では、基本的な回路動作が第
１３の実施例とほぼ同じであるため、第１３の実施例の
利点とほぼ同様の利点を有するが、前記の構成の相違に
よって次のような利点の相違がある。本実施例では、選
択信号ＰａＸ，ＰｂＸ，ＰａＹ，ＰｂＹにより、ＤＲＯ
Ｍメモリセル部３０Ａ−Ａ，３０Ａ−Ｂ，３０Ａ−１と
ＤＲＡＭメモリセル部３０Ｂ−１，３０Ｂ−２，３０Ｂ
を、動作中にオンザフライで、Ｘ方向及びＹ方向の両方
向を独立に切り替えて使用できる。これは、ボード上で
電気的に固定してもよい。さらに、レーザフューズ等を
用いてトリミングすることにより、ウエハ状態で、ＤＲ
ＯＭとＤＲＡＭの混在デバイスにするか、あるいはＤＲ
ＡＭにするかの判断ができる。また、本実施例を第１−
１〜第１−４の実施例に適用すれば、本実施例とほぼ同
様の作用、効果が得られる。
【００７１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、従来のＤＲＡＭメモリセルに新たに電位配線
を設け、メモリセルとコンタクトをとることによってＲ
ＯＭを形成でき、コンタクトをとっていないビットはＤ
ＲＡＭメモリセルのため、予めコンタクトをとってＲＯ
Ｍ書き込みしてあったデータを共通データとし、残りの
コンタクをとっていないＤＲＡＭメモリセルを書き換え
ることで、データを様々に変更して使える。即ち、ＤＲ
ＡＭとＤＲＯＭを１チップ上に共存させられ、ＤＲＯＭ
データになっていないメモリセル（コンタクトをとって
いないメモリセル）は、ＤＲＡＭとして使える。第２の
発明によれば、メモリセルアレイをワード線方向にＤＲ
ＯＭ領域とＤＲＡＭ領域の２分割構造にしているので、
次のような効果がある。一般的に、Ｘアドレスは、最下
位アドレスから昇順に順番に並べるようになっている。
本発明のＤＲＯＭメモリセルは、例えば、電源投入時に
ＲＯＭデータと反対の極性のデータを書き込む必要があ
るため、ＤＲＯＭ領域とＤＲＡＭ領域が、ワード線方向
に２分割していると、書き込みの際、Ｘアドレスの設定
がアドレスインクリメントだけ済み、便利である。この
書き込みは、ＤＲＯＭメモリセルだけにすればよい。従
って、Ｘアドレスをアドレス０から、該ＤＲＯＭに接続
する最大Ｘアドレスのワード線のＸアドレスまでインク
リメントさせ、それ以上のＸアドレスのビットの書き込
みはする必要がないので、コントロールし易い。フラッ
シュライトという機能が画像処理用のＤＲＡＭにある。
このフラッシュライトを使えば、例えば、最も短時間に
ＤＲＯＭメモリセルに対する、電源投入後のＲＯＭデー
タと反対の極性のデータの書き込み、書き込みサイクル
中に１本のワード線に接続するメモリセル全てに書き込
みが行える。このとき、連続するＸアドレスに対応する
ワード線にＤＲＯＭメモリセルが接続されていると、例
えば、電源立上げ直後にＸアドレス０からＸアドレスｎ
までをアドレスカウンタで発生させ、フラッシュライト
で初期設定することで、回路動作が簡単になり、コント
ロールし易い。これは特に、この第２の発明のように、
メモリセルアレイをＤＲＯＭとＤＲＡＭで２分割してい
る場合が最も有効に使える。ＤＲＡＭにおけるページモ
ードのように、高速にアクセスをするため、ワード線を
立ち上げたままの状態で、Ｙアドレスだけインクリメン
トし、シリアルにデータをアクセスする場合、ワード線
方向にＤＲＯＭ領域とＤＲＡＭ領域が分割されている
と、連続してＲＯＭデータあるいはＲＡＭデータを容易
にアクセスすることができる。
によれば、従来のＤＲＡＭメモリセルに新たに電位配線
を設け、メモリセルとコンタクトをとることによってＲ
ＯＭを形成でき、コンタクトをとっていないビットはＤ
ＲＡＭメモリセルのため、予めコンタクトをとってＲＯ
Ｍ書き込みしてあったデータを共通データとし、残りの
コンタクをとっていないＤＲＡＭメモリセルを書き換え
ることで、データを様々に変更して使える。即ち、ＤＲ
ＡＭとＤＲＯＭを１チップ上に共存させられ、ＤＲＯＭ
データになっていないメモリセル（コンタクトをとって
いないメモリセル）は、ＤＲＡＭとして使える。第２の
発明によれば、メモリセルアレイをワード線方向にＤＲ
ＯＭ領域とＤＲＡＭ領域の２分割構造にしているので、
次のような効果がある。一般的に、Ｘアドレスは、最下
位アドレスから昇順に順番に並べるようになっている。
本発明のＤＲＯＭメモリセルは、例えば、電源投入時に
ＲＯＭデータと反対の極性のデータを書き込む必要があ
るため、ＤＲＯＭ領域とＤＲＡＭ領域が、ワード線方向
に２分割していると、書き込みの際、Ｘアドレスの設定
がアドレスインクリメントだけ済み、便利である。この
書き込みは、ＤＲＯＭメモリセルだけにすればよい。従
って、Ｘアドレスをアドレス０から、該ＤＲＯＭに接続
する最大Ｘアドレスのワード線のＸアドレスまでインク
リメントさせ、それ以上のＸアドレスのビットの書き込
みはする必要がないので、コントロールし易い。フラッ
シュライトという機能が画像処理用のＤＲＡＭにある。
このフラッシュライトを使えば、例えば、最も短時間に
ＤＲＯＭメモリセルに対する、電源投入後のＲＯＭデー
タと反対の極性のデータの書き込み、書き込みサイクル
中に１本のワード線に接続するメモリセル全てに書き込
みが行える。このとき、連続するＸアドレスに対応する
ワード線にＤＲＯＭメモリセルが接続されていると、例
えば、電源立上げ直後にＸアドレス０からＸアドレスｎ
までをアドレスカウンタで発生させ、フラッシュライト
で初期設定することで、回路動作が簡単になり、コント
ロールし易い。これは特に、この第２の発明のように、
メモリセルアレイをＤＲＯＭとＤＲＡＭで２分割してい
る場合が最も有効に使える。ＤＲＡＭにおけるページモ
ードのように、高速にアクセスをするため、ワード線を
立ち上げたままの状態で、Ｙアドレスだけインクリメン
トし、シリアルにデータをアクセスする場合、ワード線
方向にＤＲＯＭ領域とＤＲＡＭ領域が分割されている
と、連続してＲＯＭデータあるいはＲＡＭデータを容易
にアクセスすることができる。
【００７２】第３の発明によれば、メモリセルアレイを
ワード線方向に、ＤＲＯＭ領域とＤＲＡＭ領域とで３分
割以上に分割しているので、第２の発明とほぼ同様の効
果が得られる上に、次のような効果がある。シリアルア
クセスを行う場合、Ｘアドレスをインクリメントしてシ
リアルアクセスする場合が多い。ＸアドレスをＣＰＵ等
で発生させる一連のアドレスを下位アドレスビットに
し、Ｙアドレスを上位アドレスにすることが多いこと
と、各アクセスサイクル毎にＸアドレスによるアクセス
が行われた方が、毎回ワード線が立ち上がることとな
り、毎回、必ず自動的にリフレッシュがかかることにな
るからである。このような場合において、本発明を用い
て例えばシリアルリードを行う場合、ＲＯＭデータ→入
力したデータ→ＲＯＭデータ、のように、一連のシリア
ルデータ中に、既に書き込んだＲＯＭデータに挟まれた
中間にＲＡＭデータとして、前回書き込んだデータを挿
入できる。これは、ＣＰＵ等でコントロールするシステ
ムでは、データ処理に使える。また、音声合成用に使え
ば、自分の声をＲＯＭから発生する声の合間にう挿入で
きるといった効果等が得られる。第４の発明によれば、
Ｙデコーダ手段で分割されたメモリセルアレイ毎に、Ｄ
ＲＯＭメモリセルとＤＲＡＭメモリセルに分割している
ので、第１の発明とほぼ同様の効果がえられる上に、次
のような効果がある。ＤＲＯＭメモリセルは、トランジ
スタの第２の電極と電位配線とを接続してＲＯＭデータ
を作るため、使用するプロセスによってはセルパターン
が大きくなり、ビット線ピッチ（Ｙ方向の幅）が、通常
のメモリセルより大きくなってしまう場合がある。この
ような場合、ＤＲＯＭメモリセルとＤＲＡＭメモリセル
のセルピッチが異なり、同一コラム中に両メモリセルを
形成しようとすると、ＤＲＡＭメモリセルを大きくする
必要が生じる。このような場合、Ｙデコーダ手段でメモ
リセルアレイを分割し、ＤＲＯＭとＤＲＡＭを分ける
と、チップ面積を有効に使える。第５の発明によれば、
ビット線方向にメモリセルアレイをＤＲＯＭ領域とＤＲ
ＡＭ領域に２分割しているので、第１の発明と同様の効
果が得られる上に、次のような効果がある。ＤＲＯＭメ
モリセルは、トランジスタの第２の電極と電位配線とを
接続してＲＯＭデータを作るため、使用するプロセスに
よってはセルパターンが大きくなり、ワード線ピッチ
（Ｘ方向の幅）が、通常のメモリセルより大きくなって
しまう場合がある。このような場合、ＤＲＯＭメモリセ
ルとＤＲＡＭメモリセルのセルピッチが異なり、同一コ
ラム中に両メモリセルを形成しようとすると、ＤＲＡＭ
メモリセルを大きくする必要が生じる。このような場
合、本発明のようにビット線方向にメモリセルアレイを
２分割し、ＤＲＯＭとＤＲＡＭを分けると、チップ面積
を有効に使える。シリアルアクセスを行う場合、Ｘアド
レスをインクリメントしてシリアルアクセスする場合が
多い。ＸアドレスをＣＰＵ等で発生させる一連のアドレ
スを下位アドレスビットにし、Ｙアドレスを上位アドレ
スにすることが多いことと、各アクセスサイクル毎にＸ
アドレスによるアクセスが行われた方が、毎回ワード線
が立ち上がることとなり、毎回、必ず自動的にリフレッ
シュがかかることになるからである。例えば、音声合成
用に使うときのシリアルアクセスは、前記の理由によ
り、Ｘアドレスをインクリメントして最大Ｘアドレスに
なったらＹアドレスをインクリメントする場合が多い、
この用途で、ＤＲＡＭとマスクＲＯＭを使う場合、従来
では個々のＩＣを使っているが、本発明のように、Ｙデ
コーダ手段の対応アドレスの上位と下位でＲＯＭとＲＡ
Ｍに分かれていれば、１チップで、ＲＯＭとＲＡＭ両方
を実現できる。前記第４の発明では、メモリセルアレイ
で完全にＲＡＭとＲＯＭを分けているので、１つのメモ
リセルアレイに含まれるメモリセルビット数が膨大とな
ってしまい、例えば、ＲＯＭのビット数が少なくてもよ
いが、ＲＡＭのビット数が必要な用途で、メモリを有効
に活用できない。これに対してこの第５の発明では、メ
モリセルアレイ中の必要なメモリビット数分だけＲＯＭ
に振り分けられる。従って、１チップ中にＲＯＭとＲＡ
Ｍを形成し、両者の境目を自由にとることができる。
ワード線方向に、ＤＲＯＭ領域とＤＲＡＭ領域とで３分
割以上に分割しているので、第２の発明とほぼ同様の効
果が得られる上に、次のような効果がある。シリアルア
クセスを行う場合、Ｘアドレスをインクリメントしてシ
リアルアクセスする場合が多い。ＸアドレスをＣＰＵ等
で発生させる一連のアドレスを下位アドレスビットに
し、Ｙアドレスを上位アドレスにすることが多いこと
と、各アクセスサイクル毎にＸアドレスによるアクセス
が行われた方が、毎回ワード線が立ち上がることとな
り、毎回、必ず自動的にリフレッシュがかかることにな
るからである。このような場合において、本発明を用い
て例えばシリアルリードを行う場合、ＲＯＭデータ→入
力したデータ→ＲＯＭデータ、のように、一連のシリア
ルデータ中に、既に書き込んだＲＯＭデータに挟まれた
中間にＲＡＭデータとして、前回書き込んだデータを挿
入できる。これは、ＣＰＵ等でコントロールするシステ
ムでは、データ処理に使える。また、音声合成用に使え
ば、自分の声をＲＯＭから発生する声の合間にう挿入で
きるといった効果等が得られる。第４の発明によれば、
Ｙデコーダ手段で分割されたメモリセルアレイ毎に、Ｄ
ＲＯＭメモリセルとＤＲＡＭメモリセルに分割している
ので、第１の発明とほぼ同様の効果がえられる上に、次
のような効果がある。ＤＲＯＭメモリセルは、トランジ
スタの第２の電極と電位配線とを接続してＲＯＭデータ
を作るため、使用するプロセスによってはセルパターン
が大きくなり、ビット線ピッチ（Ｙ方向の幅）が、通常
のメモリセルより大きくなってしまう場合がある。この
ような場合、ＤＲＯＭメモリセルとＤＲＡＭメモリセル
のセルピッチが異なり、同一コラム中に両メモリセルを
形成しようとすると、ＤＲＡＭメモリセルを大きくする
必要が生じる。このような場合、Ｙデコーダ手段でメモ
リセルアレイを分割し、ＤＲＯＭとＤＲＡＭを分ける
と、チップ面積を有効に使える。第５の発明によれば、
ビット線方向にメモリセルアレイをＤＲＯＭ領域とＤＲ
ＡＭ領域に２分割しているので、第１の発明と同様の効
果が得られる上に、次のような効果がある。ＤＲＯＭメ
モリセルは、トランジスタの第２の電極と電位配線とを
接続してＲＯＭデータを作るため、使用するプロセスに
よってはセルパターンが大きくなり、ワード線ピッチ
（Ｘ方向の幅）が、通常のメモリセルより大きくなって
しまう場合がある。このような場合、ＤＲＯＭメモリセ
ルとＤＲＡＭメモリセルのセルピッチが異なり、同一コ
ラム中に両メモリセルを形成しようとすると、ＤＲＡＭ
メモリセルを大きくする必要が生じる。このような場
合、本発明のようにビット線方向にメモリセルアレイを
２分割し、ＤＲＯＭとＤＲＡＭを分けると、チップ面積
を有効に使える。シリアルアクセスを行う場合、Ｘアド
レスをインクリメントしてシリアルアクセスする場合が
多い。ＸアドレスをＣＰＵ等で発生させる一連のアドレ
スを下位アドレスビットにし、Ｙアドレスを上位アドレ
スにすることが多いことと、各アクセスサイクル毎にＸ
アドレスによるアクセスが行われた方が、毎回ワード線
が立ち上がることとなり、毎回、必ず自動的にリフレッ
シュがかかることになるからである。例えば、音声合成
用に使うときのシリアルアクセスは、前記の理由によ
り、Ｘアドレスをインクリメントして最大Ｘアドレスに
なったらＹアドレスをインクリメントする場合が多い、
この用途で、ＤＲＡＭとマスクＲＯＭを使う場合、従来
では個々のＩＣを使っているが、本発明のように、Ｙデ
コーダ手段の対応アドレスの上位と下位でＲＯＭとＲＡ
Ｍに分かれていれば、１チップで、ＲＯＭとＲＡＭ両方
を実現できる。前記第４の発明では、メモリセルアレイ
で完全にＲＡＭとＲＯＭを分けているので、１つのメモ
リセルアレイに含まれるメモリセルビット数が膨大とな
ってしまい、例えば、ＲＯＭのビット数が少なくてもよ
いが、ＲＡＭのビット数が必要な用途で、メモリを有効
に活用できない。これに対してこの第５の発明では、メ
モリセルアレイ中の必要なメモリビット数分だけＲＯＭ
に振り分けられる。従って、１チップ中にＲＯＭとＲＡ
Ｍを形成し、両者の境目を自由にとることができる。
【００７３】第６の発明によれば、ビット線方向にメモ
リセルアレイをＤＲＯＭとＲＡＭが交互に配置されるよ
うに３分割以上に分割したので、第５の発明とほぼ同様
の効果が得られる。第７の発明によれば、例えばＸアド
レスの下位のワード線群で選択されるワード線方向のメ
モリセル群をＤＲＯＭとし、かつＹアドレスの下位のデ
コーダ出力群で選択されるメモリセル群をＤＲＯＭとし
ているので、第５の発明とほぼ同様の効果が得られる上
に、次のような効果がある。この第７の発明では、例え
ば、下位のＸアドレスで選択されるワード線群に接続さ
れたメモリセル群をＤＲＯＭにしている。そのため、Ｘ
アドレスをインクリメントして最大Ｘアドレスにになっ
たらＹアドレスをインクリメントするような用途で、メ
モリセルアレイをｎ分割してシリアルアクセスするｎブ
ロックに分けて使用するような場合、各ブロックのヘッ
ダとして、情報をＲＯＭ化することが可能となる。ＲＯ
Ｍ化したブロックのヘッダとして使わず、ＤＲＡＭとし
て使いたいときは、メモリセルと電位配線とのコンタク
トをとらなければよい。第８の発明によれば、第１の発
明のＤＲＯＭ領域中の一部を、ＤＲＡＭで構成している
ので、第１の発明とほぼ同様の効果が得られる上に、次
のような効果がある。この第８の発明は、第１の発明を
用いる場合で、ＤＲＡＭとして使用する領域がある程度
あり、ＤＲＯＭのメモリセルの大きさがＤＲＡＭより大
きいときに、該ＤＲＡＭのみのコラム単位のみ高さを低
くできるため、メモリセルアレイの面積を最適化（小さ
く）できる。第９の発明によれば、第４の発明のＤＲＯ
Ｍ領域の一部をＤＲＡＭで構成しているので、第４の発
明とほぼ同様の効果が得られる上に、次のような効果が
ある。この第９の発明では、第４の発明を用いる場合
で、ＤＲＯＭ領域にＤＲＡＭとして使用する領域がある
程度あり、ＤＲＯＭのメモリセルの大きさがＤＲＡＭよ
り大きいときに、該ＤＲＡＭのみのコラム単位のみ高さ
を低くできるため、メモリセルアレイの面積を最適化
（小さく）できる。第１０の発明によれば、第１の発明
のＤＲＯＭ領域をワード線方向に分割し、それを選択信
号によって選択するようにしたので、第１の発明とほぼ
同様の効果が得られる上に、使用したいＤＲＯＭ領域を
選択できるために、次のような効果がある。この第１０
の発明では、同じＸアドレスを有し、異なるＲＯＭデー
タのどちらかを選択して使用できるため、同一システム
で、アドレス設定を変更することなく、本発明のＤＲＯ
Ｍを使うことができる。
リセルアレイをＤＲＯＭとＲＡＭが交互に配置されるよ
うに３分割以上に分割したので、第５の発明とほぼ同様
の効果が得られる。第７の発明によれば、例えばＸアド
レスの下位のワード線群で選択されるワード線方向のメ
モリセル群をＤＲＯＭとし、かつＹアドレスの下位のデ
コーダ出力群で選択されるメモリセル群をＤＲＯＭとし
ているので、第５の発明とほぼ同様の効果が得られる上
に、次のような効果がある。この第７の発明では、例え
ば、下位のＸアドレスで選択されるワード線群に接続さ
れたメモリセル群をＤＲＯＭにしている。そのため、Ｘ
アドレスをインクリメントして最大Ｘアドレスにになっ
たらＹアドレスをインクリメントするような用途で、メ
モリセルアレイをｎ分割してシリアルアクセスするｎブ
ロックに分けて使用するような場合、各ブロックのヘッ
ダとして、情報をＲＯＭ化することが可能となる。ＲＯ
Ｍ化したブロックのヘッダとして使わず、ＤＲＡＭとし
て使いたいときは、メモリセルと電位配線とのコンタク
トをとらなければよい。第８の発明によれば、第１の発
明のＤＲＯＭ領域中の一部を、ＤＲＡＭで構成している
ので、第１の発明とほぼ同様の効果が得られる上に、次
のような効果がある。この第８の発明は、第１の発明を
用いる場合で、ＤＲＡＭとして使用する領域がある程度
あり、ＤＲＯＭのメモリセルの大きさがＤＲＡＭより大
きいときに、該ＤＲＡＭのみのコラム単位のみ高さを低
くできるため、メモリセルアレイの面積を最適化（小さ
く）できる。第９の発明によれば、第４の発明のＤＲＯ
Ｍ領域の一部をＤＲＡＭで構成しているので、第４の発
明とほぼ同様の効果が得られる上に、次のような効果が
ある。この第９の発明では、第４の発明を用いる場合
で、ＤＲＯＭ領域にＤＲＡＭとして使用する領域がある
程度あり、ＤＲＯＭのメモリセルの大きさがＤＲＡＭよ
り大きいときに、該ＤＲＡＭのみのコラム単位のみ高さ
を低くできるため、メモリセルアレイの面積を最適化
（小さく）できる。第１０の発明によれば、第１の発明
のＤＲＯＭ領域をワード線方向に分割し、それを選択信
号によって選択するようにしたので、第１の発明とほぼ
同様の効果が得られる上に、使用したいＤＲＯＭ領域を
選択できるために、次のような効果がある。この第１０
の発明では、同じＸアドレスを有し、異なるＲＯＭデー
タのどちらかを選択して使用できるため、同一システム
で、アドレス設定を変更することなく、本発明のＤＲＯ
Ｍを使うことができる。
【００７４】第１１の発明によれば、第１０の発明のワ
ード線を正負論理毎に並べ替えたので、第１０の発明と
ほぼ同様の効果が得られる上に、次のような効果があ
る。この第１１の発明では、例えば、ＤＲＯＭメモリセ
ルを選択するＸデコーダ手段が地理的に正論理のメモリ
セル群のワード線を端から連続するＸアドレスの順番に
選択するように並べられ、同じく、負論理のメモリセル
群のワード線を端から連続するＸアドレスの順番に選択
するように並べられているので、評価がし易い。第１２
の発明によれば、ＤＲＯＭ領域を２分割してそれを選択
信号で選択するようにしたので、第４及び第１０の発明
の効果を有している。そのため、この第１２の発明を用
いることにより、第４の発明の利点を持ち、同じＸアド
レスを有し、異なるＲＯＭデータのいずれか一方を選択
して使用できるため、同一システムで、アドレス設定を
変更することなく、本発明のＤＲＯＭを使うことができ
る。第１３の発明によれば、ＤＲＯＭ領域をビット線方
向にＹデコーダ手段で分割し、それを選択信号で選択す
るようにしたので、第５の発明とほぼ同様の効果が得ら
れる上に、使用したいＤＲＯＭ領域を選択できる。その
ため、この第１３の発明を用いることにより、第５の発
明の利点を持ち、同じＹアドレスを有し、異なるＲＯＭ
データのいずれか一方を選択して使用できるため、同一
システムで、アドレス設定を変更することなく、本発明
のＤＲＯＭを使うことができる。第１４の発明によれ
ば、ＤＲＯＭのみワード線方向及びビット線方向に選択
信号で選択可能な構成にしたので、第１０及び第１３の
発明とほぼ同様の効果が得られる上に、次のような効果
を有している。この第１４の発明では、ＤＲＡＭとＤＲ
ＯＭの混在するメモリセルアレイ中の、複数ブロックに
分けたワード線方向のＤＲＯＭブロックを選択信号によ
り選択でき、さらにビット線方向のＤＲＯＭブロックを
選択信号により選択できる。そのため、使用したいＲＯ
Ｍデータブロックをワード線方向とビット線方向に、選
択信号で選択して使用できる。特に、この第１４の発明
では、第１０及び第１３の発明と異なり、ワード線方向
とビット線方向のブロックの選択ができるため、１チッ
プで、様々な素子が開発でき、経済的である。第１５の
発明によれば、ＤＲＯＭ領域とＤＲＡＭ領域をワード線
方向に選択信号で選択できるので、第１０の発明とほぼ
同様の効果が得られる上に、選択信号によってＤＲＯＭ
メモリセルとＤＲＡＭメモリセルを動作中にオンザフラ
イで切り替えて使用できる。これは、ボード上で電気的
に固定してもよい。さらに、例えばレーザフューズ等を
用いてトリミングすることにより、ウエハ状態で、ＤＲ
ＯＭとＤＲＡＭ混在デバイスにするか、あるいはＤＲＡ
Ｍにするかを判断できる。特に、プロセス的にＤＲＯＭ
メモリセルのワード線方向の幅がＤＲＡＭメモリセルよ
り大きい場合に有効である。
ード線を正負論理毎に並べ替えたので、第１０の発明と
ほぼ同様の効果が得られる上に、次のような効果があ
る。この第１１の発明では、例えば、ＤＲＯＭメモリセ
ルを選択するＸデコーダ手段が地理的に正論理のメモリ
セル群のワード線を端から連続するＸアドレスの順番に
選択するように並べられ、同じく、負論理のメモリセル
群のワード線を端から連続するＸアドレスの順番に選択
するように並べられているので、評価がし易い。第１２
の発明によれば、ＤＲＯＭ領域を２分割してそれを選択
信号で選択するようにしたので、第４及び第１０の発明
の効果を有している。そのため、この第１２の発明を用
いることにより、第４の発明の利点を持ち、同じＸアド
レスを有し、異なるＲＯＭデータのいずれか一方を選択
して使用できるため、同一システムで、アドレス設定を
変更することなく、本発明のＤＲＯＭを使うことができ
る。第１３の発明によれば、ＤＲＯＭ領域をビット線方
向にＹデコーダ手段で分割し、それを選択信号で選択す
るようにしたので、第５の発明とほぼ同様の効果が得ら
れる上に、使用したいＤＲＯＭ領域を選択できる。その
ため、この第１３の発明を用いることにより、第５の発
明の利点を持ち、同じＹアドレスを有し、異なるＲＯＭ
データのいずれか一方を選択して使用できるため、同一
システムで、アドレス設定を変更することなく、本発明
のＤＲＯＭを使うことができる。第１４の発明によれ
ば、ＤＲＯＭのみワード線方向及びビット線方向に選択
信号で選択可能な構成にしたので、第１０及び第１３の
発明とほぼ同様の効果が得られる上に、次のような効果
を有している。この第１４の発明では、ＤＲＡＭとＤＲ
ＯＭの混在するメモリセルアレイ中の、複数ブロックに
分けたワード線方向のＤＲＯＭブロックを選択信号によ
り選択でき、さらにビット線方向のＤＲＯＭブロックを
選択信号により選択できる。そのため、使用したいＲＯ
Ｍデータブロックをワード線方向とビット線方向に、選
択信号で選択して使用できる。特に、この第１４の発明
では、第１０及び第１３の発明と異なり、ワード線方向
とビット線方向のブロックの選択ができるため、１チッ
プで、様々な素子が開発でき、経済的である。第１５の
発明によれば、ＤＲＯＭ領域とＤＲＡＭ領域をワード線
方向に選択信号で選択できるので、第１０の発明とほぼ
同様の効果が得られる上に、選択信号によってＤＲＯＭ
メモリセルとＤＲＡＭメモリセルを動作中にオンザフラ
イで切り替えて使用できる。これは、ボード上で電気的
に固定してもよい。さらに、例えばレーザフューズ等を
用いてトリミングすることにより、ウエハ状態で、ＤＲ
ＯＭとＤＲＡＭ混在デバイスにするか、あるいはＤＲＡ
Ｍにするかを判断できる。特に、プロセス的にＤＲＯＭ
メモリセルのワード線方向の幅がＤＲＡＭメモリセルよ
り大きい場合に有効である。
【００７５】第１６の発明によれば、第１５の発明のワ
ード線を正負論理毎に並び替えているので、第１５の発
明とほぼ同様の効果が得られる上に、次のような効果を
有する。この第１６の発明では、ＤＲＯＭメモリセルを
選択するＸデコーダ手段が、例えば、地理的に正論理の
メモリセル群のワード線を端から連続するＸアドレスの
順番に選択するように並べてあり、同じく、負論理のメ
モリセル群のワード線を端から連続するＸアドレスの順
番に選択するように並べてあるため、評価がし易い。第
１７の発明によれば、メモリセルアレイをＤＲＯＭ領域
とＤＲＡＭ領域に２分割しているので、第１２の発明と
ほぼ同様の効果が得られる上に、次のような効果があ
る。この第１７の発明では、選択信号により、ＤＲＯＭ
メモリセルとＤＲＡＭメモリセルを動作中にオンドフラ
イで切り替えて使用できる。これは、ボード上で電気的
に固定してもよい。さらに、例えばレーザフューズ等を
用いてトリミングすることにより、ウエハ状態で、ＤＲ
ＯＭとＤＲＡＭ混在デバイスにするか、あるいはＤＲＡ
Ｍにするかの判断ができる。第１８の発明によれば、Ｄ
ＲＡＭとＤＲＯＭをＹデコーダ方向に選択できるように
したので、第１３の発明とほぼ同様の効果が得られる上
に、次のような効果がある。この第１８の発明では、選
択信号により、ＤＲＯＭメモリセルとＤＲＡＭメモリセ
ルを動作中にオンザフライで切り替えて使用できる。こ
れは、ボード上で電気的に固定してもよい。さらに、例
えばレーザフューズ等を用いてトリミングすることによ
り、ウエハ状態で、ＤＲＯＭとＤＲＡＭの混在デバイス
にするか、あるいはＤＲＡＭにするかを判断できる。第
１９の発明によれば、ＤＲＯＭ領域とＤＲＡＭ領域をワ
ード線方向とビット線方向の両方に選択できるようにし
たので、第１４の発明とほぼ同様の効果が得られる上
に、次のような効果がある。この第１９の発明では、選
択信号により、ＤＲＯＭメモリセルとＤＲＡＭメモリセ
ルを、動作中にオンザフライで、ワード線方向及びビッ
ト線方向の両方向独立に切り替えて使用できる。これ
は、ボード上で電気的に固定してもよい。さらに、例え
ばレーザフューズ等を用いてトリミングすることによ
り、ウエハ状態で、ＤＲＯＭとＤＲＡＭの混在デバイス
にするか、あるいはＤＲＡＭにするかを判断できる。
ード線を正負論理毎に並び替えているので、第１５の発
明とほぼ同様の効果が得られる上に、次のような効果を
有する。この第１６の発明では、ＤＲＯＭメモリセルを
選択するＸデコーダ手段が、例えば、地理的に正論理の
メモリセル群のワード線を端から連続するＸアドレスの
順番に選択するように並べてあり、同じく、負論理のメ
モリセル群のワード線を端から連続するＸアドレスの順
番に選択するように並べてあるため、評価がし易い。第
１７の発明によれば、メモリセルアレイをＤＲＯＭ領域
とＤＲＡＭ領域に２分割しているので、第１２の発明と
ほぼ同様の効果が得られる上に、次のような効果があ
る。この第１７の発明では、選択信号により、ＤＲＯＭ
メモリセルとＤＲＡＭメモリセルを動作中にオンドフラ
イで切り替えて使用できる。これは、ボード上で電気的
に固定してもよい。さらに、例えばレーザフューズ等を
用いてトリミングすることにより、ウエハ状態で、ＤＲ
ＯＭとＤＲＡＭ混在デバイスにするか、あるいはＤＲＡ
Ｍにするかの判断ができる。第１８の発明によれば、Ｄ
ＲＡＭとＤＲＯＭをＹデコーダ方向に選択できるように
したので、第１３の発明とほぼ同様の効果が得られる上
に、次のような効果がある。この第１８の発明では、選
択信号により、ＤＲＯＭメモリセルとＤＲＡＭメモリセ
ルを動作中にオンザフライで切り替えて使用できる。こ
れは、ボード上で電気的に固定してもよい。さらに、例
えばレーザフューズ等を用いてトリミングすることによ
り、ウエハ状態で、ＤＲＯＭとＤＲＡＭの混在デバイス
にするか、あるいはＤＲＡＭにするかを判断できる。第
１９の発明によれば、ＤＲＯＭ領域とＤＲＡＭ領域をワ
ード線方向とビット線方向の両方に選択できるようにし
たので、第１４の発明とほぼ同様の効果が得られる上
に、次のような効果がある。この第１９の発明では、選
択信号により、ＤＲＯＭメモリセルとＤＲＡＭメモリセ
ルを、動作中にオンザフライで、ワード線方向及びビッ
ト線方向の両方向独立に切り替えて使用できる。これ
は、ボード上で電気的に固定してもよい。さらに、例え
ばレーザフューズ等を用いてトリミングすることによ
り、ウエハ状態で、ＤＲＯＭとＤＲＡＭの混在デバイス
にするか、あるいはＤＲＡＭにするかを判断できる。
【図１】本発明の第１の実施例を示すＤＲＯＭの要部の
回路図である。
回路図である。
【図２】従来のＤＲＡＭの要部の回路図である。
【図３】図２の読み出しの場合のタイミング図である。
【図４】図１の概略の構成ブロック図である。
【図５】図１のコラム単位を示す回路図である。
【図６】図１及び図５のタイミング図である。
【図７】本発明の１−１の実施例を示すＤＲＯＭのコラ
ム単位の回路図である。
ム単位の回路図である。
【図８】本発明の１−２の実施例を示すＤＲＯＭのコラ
ム単位の回路図である。
ム単位の回路図である。
【図９】本発明の１−３の実施例を示すＤＲＯＭのコラ
ム単位の回路図である。
ム単位の回路図である。
【図１０】図９の論理変換手段の回路図である。
【図１１】図９のワード線ＷＬ１が立ち上がった場合
（正論理）のタイミング図である。
（正論理）のタイミング図である。
【図１２】図９のワード線ＷＬ６が立ち上がった場合
（負論理）のタイミング図である。
（負論理）のタイミング図である。
【図１３】本発明の第１−４の実施例を示すＤＲＯＭの
コラム単位の回路図である。
コラム単位の回路図である。
【図１４】図１３の論理変換手段の回路図である。
【図１５】図１３のワード線ＷＬ１が立ち上がった場合
（正論理）のタイミング図である。
（正論理）のタイミング図である。
【図１６】図１３のワード線ＷＬ６が立ち上がった場合
（負論理）のタイミング図である。
（負論理）のタイミング図である。
【図１７】本発明の第２の実施例を示すＤＲＯＭの概略
の構成ブロック図である。
の構成ブロック図である。
【図１８】本発明の第３の実施例を示すＤＲＯＭの概略
の構成ブロック図である。
の構成ブロック図である。
【図１９】本発明の第４の実施例を示すＤＲＯＭの概略
の構成ブロック図である。
の構成ブロック図である。
【図２０】図１９の回路図である。
【図２１】本発明の第５の実施例を示すＤＲＯＭの概略
の構成ブロック図である。
の構成ブロック図である。
【図２２】本発明の第６の実施例を示すＤＲＯＭの概略
の構成ブロック図である。
の構成ブロック図である。
【図２３】本発明の第７の実施例を示すＤＲＯＭの概略
の構成ブロック図である。
の構成ブロック図である。
【図２４】本発明の第８の実施例を示すＤＲＯＭの概略
の構成ブロック図である。
の構成ブロック図である。
【図２５】本発明の第９の実施例を示すＤＲＯＭの概略
の構成ブロック図である。
の構成ブロック図である。
【図２６】図２５のＸデコーダ手段の回路図である。
【図２７】本発明の第１０の実施例を示すＤＲＯＭ中の
Ｘデコーダ手段の回路図である。
Ｘデコーダ手段の回路図である。
【図２８】本発明の第１１の実施例を示すＤＲＯＭの概
略の構成ブロック図である。
略の構成ブロック図である。
【図２９】本発明の第１２の実施例を示すＤＲＯＭの概
略の構成ブロック図である。
略の構成ブロック図である。
【図３０】図２９のＹデコーダ手段の回路図である。
【図３１】本発明の第１３の施例を示すＤＲＯＭの概略
の構成ブロック図である。
の構成ブロック図である。
【図３２】本発明の第１４の実施例を示すＤＲＯＭの概
略の構成ブロック図である。
略の構成ブロック図である。
【図３３】本発明の第１５の実施例を示すＤＲＯＭ中の
Ｘデコーダ手段の回路図である。
Ｘデコーダ手段の回路図である。
【図３４】本発明の第１６の実施例を示すＤＲＯＭの概
略の構成ブロック図である。
略の構成ブロック図である。
【図３５】本発明の第１７の実施例を示すＤＲＯＭの概
略の構成ブロック図である。
略の構成ブロック図である。
【図３６】本発明の第１８の実施例を示すＤＲＯＭの概
略の構成ブロック図である。
略の構成ブロック図である。
１０，１０−１，１０−２，１０Ａ Ｙデ
コーダ手段 １０1 〜１０i+2 単位
Ｙデコーダ ２０1 ，２０1 ／，２０i ，２０i ／，２０i+1 ，２０
i+1 ／ トランスファゲート ３０，３０−１，３０−２ コラ
ム単位群 ３０Ａ，３０Ａ−１，３０Ａ−２，３０Ａ−Ａ，３０Ａ
−Ｂ ＤＲＯＭメモリセル部 ３０Ｂ，３０Ｂ−１，３０Ｂ−２，３０Ｂ−Ｂ ＤＲ
ＡＭメモリセル部 ３０1 〜３０i+3 単位
コラム回路 ３１11〜３１61，３１1i〜３１6i，３１ji〜３１j+3,i
メモリセル ３１ａ 容量 ３１ｂ トラ
ンスファゲート ３２1 ，３２i ，３２i+1 セン
スアンプ ３３i ，３３i ／，３３i+1 ，３３i+1 ／ 電位
配線 ４０，４０Ａ Ｘデ
コーダ手段 ５０ Ｉ／
Ｏ手段 ５１ 入力
手段 ５２ 出力
手段 ６０，６０Ａ 論理
変換手段 ＡＸ，Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm Ｘ／ Ｘア
ドレス ＡＹ，Ａ0 Ｙ，Ａ0 Ｙ／〜Ａm Ｙ，Ａm Ｙ／ Ｙア
ドレス ＢＬi ，ＢＬi ／，ＢＬi+1 ，ＢＬi+1 ／ ビッ
ト線 Ｄ，Ｄ／，Ｄ′，Ｄ／′，Ｄ１，Ｄ１／，Ｄ２，Ｄ２／
データバス ＰａＸ，ＰｂＸ，ＰａＹ，ＰｂＹ 選択
信号 ＰＳＡ セン
スアンプドライブ信号 ＶＣＣ 電源
電位 ＶＳＳ 接地
電位 ＷＬＡ，ＷＬＢ，ＷＬ ワー
ド線群 ＷＬ1 〜ＷＬ6 ，ＷＬj 〜ＷＬj+3 ，ＷＬa1，ＷＬa2，
ＷＬb1，ＷＬb2，ＷＬm ，ＷＬm+1
ワード線 ＹＡ，ＹＢ，ＹＹ Ｙデ
コーダ出力信号群 Ｙi ，Ｙi+1 ，Ｙa1，Ｙa2，Ｙb1，Ｙb2，Ｙn ，Ｙn+1
Ｙデコーダ出力信号
コーダ手段 １０1 〜１０i+2 単位
Ｙデコーダ ２０1 ，２０1 ／，２０i ，２０i ／，２０i+1 ，２０
i+1 ／ トランスファゲート ３０，３０−１，３０−２ コラ
ム単位群 ３０Ａ，３０Ａ−１，３０Ａ−２，３０Ａ−Ａ，３０Ａ
−Ｂ ＤＲＯＭメモリセル部 ３０Ｂ，３０Ｂ−１，３０Ｂ−２，３０Ｂ−Ｂ ＤＲ
ＡＭメモリセル部 ３０1 〜３０i+3 単位
コラム回路 ３１11〜３１61，３１1i〜３１6i，３１ji〜３１j+3,i
メモリセル ３１ａ 容量 ３１ｂ トラ
ンスファゲート ３２1 ，３２i ，３２i+1 セン
スアンプ ３３i ，３３i ／，３３i+1 ，３３i+1 ／ 電位
配線 ４０，４０Ａ Ｘデ
コーダ手段 ５０ Ｉ／
Ｏ手段 ５１ 入力
手段 ５２ 出力
手段 ６０，６０Ａ 論理
変換手段 ＡＸ，Ａ0 Ｘ，Ａ0 Ｘ／〜Ａm Ｘ，Ａm Ｘ／ Ｘア
ドレス ＡＹ，Ａ0 Ｙ，Ａ0 Ｙ／〜Ａm Ｙ，Ａm Ｙ／ Ｙア
ドレス ＢＬi ，ＢＬi ／，ＢＬi+1 ，ＢＬi+1 ／ ビッ
ト線 Ｄ，Ｄ／，Ｄ′，Ｄ／′，Ｄ１，Ｄ１／，Ｄ２，Ｄ２／
データバス ＰａＸ，ＰｂＸ，ＰａＹ，ＰｂＹ 選択
信号 ＰＳＡ セン
スアンプドライブ信号 ＶＣＣ 電源
電位 ＶＳＳ 接地
電位 ＷＬＡ，ＷＬＢ，ＷＬ ワー
ド線群 ＷＬ1 〜ＷＬ6 ，ＷＬj 〜ＷＬj+3 ，ＷＬa1，ＷＬa2，
ＷＬb1，ＷＬb2，ＷＬm ，ＷＬm+1
ワード線 ＹＡ，ＹＢ，ＹＹ Ｙデ
コーダ出力信号群 Ｙi ，Ｙi+1 ，Ｙa1，Ｙa2，Ｙb1，Ｙb2，Ｙn ，Ｙn+1
Ｙデコーダ出力信号
Claims (19)
- 【請求項１】 Ｙアドレスに基づき選択される複数のビ
ット線からなるビット線群と、 Ｘアドレスに基づき選択的に活性化される複数のワード
線からなるワード線群と、 第１と第２の電極間の導通状態を制御する制御電極が前
記ワード線に接続され、該第１の電極が前記ビット線に
接続されたトランジスタを有する複数のメモリセルから
なるメモリセルアレイと、 所定の電位レベルに保持された電位配線とを備え、 前記複数のメモリセル中の所定のメモリセル内のトラン
ジスタの第２の電極を前記電位配線に接続して前記メモ
リセルアレイを複数の記憶領域に分割する構成にしたこ
とを特徴とする半導体メモリ装置。 - 【請求項２】 前記Ｘアドレスを上位アドレスと下位ア
ドレスに分けてその上位アドレスと下位アドレスによ
り、前記電位配線に接続したメモリセルを有するメモリ
セル群に接続されたワード線群と、それ以外のメモリセ
ルに接続されたワード線群とを、選択的に活性化する構
成にしたことを特徴とする請求項１記載の半導体メモリ
装置。 - 【請求項３】 前記電位配線に接続したメモリセルを有
するメモリセル群で構成される記憶領域と、それ以外の
メモリセル群で構成される記憶領域とを、ワード線方向
に交互に配置して前記メモリセルアレイを３分割以上に
分割したことを特徴とする請求項１記載の半導体メモリ
装置。 - 【請求項４】 前記電位配線に接続したメモリセルを有
するメモリセル群で構成される記憶領域と、それ以外の
メモリセル群で構成される記憶領域とで、前記メモリセ
ルアレイを複数に分割し、その分割された部分毎のビッ
ト線群を異なるＹアドレスデコード用のＹデコーダ手段
で選択する構成にしたことを特徴とする請求項１記載の
半導体メモリ装置。 - 【請求項５】 前記Ｙアドレスを上位アドレスと下位ア
ドレスに分けてその上位アドレスと下位アドレスに基づ
き、前記電位配線に接続したメモリセルを有するメモリ
セル群に接続されたビット線群と、それ以外のメモリセ
ル群に接続されたビット線群とを、選択する構成にした
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項６】 前記電位配線に接続したメモリセルを有
するメモリセル群で構成される記憶領域と、それ以外の
メモリセル群で構成される記憶領域とを、連続する前記
Ｙアドレスに対して交互に配置して前記メモリセルアレ
イを３分割以上に分割したことを特徴とする請求項１記
載の半導体メモリ装置。 - 【請求項７】 前記Ｙアドレスを上位アドレスと下位ア
ドレスに分けてその上位アドレスと下位アドレスに基づ
き、前記電位配線に接続したメモリセルを有する第１の
メモリセル群に接続されたビット線群と、それ以外の第
２のメモリセル群に接続されたビット線群とを選択する
構成にし、 前記第２のメモリセル群のうちの一部のメモリセル群に
対して前記電位配線を接続し、それらのメモリセル群に
接続されたワード線群を、連続する前記Ｘアドレスに基
づき選択的に活性化する構成にしたことを特徴とする請
求項１記載の半導体メモリ装置。 - 【請求項８】 前記Ｘアドレスを上位アドレスと下位ア
ドレスに分けてその上位アドレスと下位アドレスによ
り、前記電位配線に接続したメモリセルを有するメモリ
セル群に接続されたワード線群と、それ以外のメモリセ
ル群に接続されたワード線群とを、選択的に活性化する
構成にし、 かつ前記任意のビット線に接続されたメモリセル群内の
各トランジスタの第２の電極を電荷蓄積手段に接続した
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項９】 前記電位配線に接続したメモリセルを有
する第１のメモリセル群で構成される第１の記憶領域
と、それ以外の第２のメモリセル群で構成される第２の
記憶領域とで、前記メモリセルアレイを複数に分割し、
その分割された部分毎のビット線群を異なるＹアドレス
デコード用のＹデコーダ手段で選択する構成にし、 かつ前記第１の記憶領域内の任意のメモリセル群を前記
第２のメモリセル群で構成したことを特徴とする請求項
１記載の半導体メモリ装置。 - 【請求項１０】 前記Ｘアドレスを上位アドレスと下位
アドレスに分けてその上位アドレスと下位アドレスをデ
コードするＸデコーダ手段により、前記電位配線に接続
したメモリセルを有するメモリセル群に接続された第１
のワード線群と、それ以外のメモリセル群に接続された
第２のワード線群とを、選択する構成にし、 かつ前記Ｘデコーダ手段のうちの前記第１のワード線群
を選択する回路部分を複数に分割し、その分割された回
路部分を選択信号によって選択的に活性化する構成にし
たことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項１１】 前記Ｘアドレスを上位アドレスと下位
アドレスに分けてその上位アドレスと下位アドレスをデ
コードするＸデコーダ手段により、前記電位配線に接続
したメモリセルを有するメモリセル群に接続された第１
のワード線群と、それ以外のメモリセル群に接続された
第２のワード線群とを、選択する構成にし、 前記Ｘデコーダ手段のうちの前記第１のワード線群を選
択する回路部分を複数に等分し、その等分された回路部
分を選択信号によって選択的に活性化し、かつその回路
部分を、前記第１のワード線群のうちの正論理メモリセ
ルに接続されたワード線群と負論理メモリセルに接続さ
れたワード線群とをそれぞれ連続する前記Ｘアドレスに
基づき順に選択する構成にしたことを特徴とする請求項
１記載の半導体メモリ装置。 - 【請求項１２】 前記電位配線に接続したメモリセルを
有するメモリセル群で構成される第１の記憶領域と、そ
れ以外のメモリセル群で構成される第２の記憶領域と
で、前記メモリセルアレイを複数に分割し、その分割さ
れた部分毎のビット線群を異なるＹアドレスデコード用
のＹデコーダ手段で選択する構成にし、 かつ前記第１の記憶領域に接続されたワード線群を選択
するＸアドレスデコード用のＸデコーダ手段を複数に等
分し、その等分された回路部分を選択信号によって選択
的に活性化する構成にしたことを特徴とする請求項１記
載の半導体メモリ装置。 - 【請求項１３】 前記Ｙアドレスを上位アドレスと下位
アドレスに分けてその上位アドレスと下位アドレスをデ
コードするＹデコーダ手段により、前記電位配線に接続
したメモリセルを有するメモリセル群に接続された第１
のビット線群と、それ以外のメモリセル群に接続された
第２のビット線群とを、選択する構成にし、 かつ前記Ｙデコーダ手段のうちの前記第１のビット線群
を選択する回路部分を複数に分割し、その分割された回
路部分を選択信号によって選択的に活性化する構成にし
たことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項１４】 前記Ｘアドレス及びＹアドレスをそれ
ぞれを上位アドレスと下位アドレスに分けてその上位ア
ドレスと下位アドレスをそれぞれデコードするＸデコー
ダ手段及びＹデコーダ手段により、前記電位配線に接続
したメモリセルを有するメモリセル群に接続された第１
のワード線群及び第１のビット線群と、それ以外のメモ
リセル群に接続された第２のワード線群及び第２のビッ
ト線群とを、それぞれ選択する構成にし、 かつ前記Ｘデコーダ手段及びＹデコーダ手段のうちの前
記第１のワード線群及び第１のビット線群をそれぞれ選
択する回路部分を複数に分割し、その分割された回路部
分をそれぞれ選択信号によって選択的に活性化する構成
にしたことを特徴とする請求項１記載の半導体メモリ装
置。 - 【請求項１５】 前記Ｘアドレスを上位アドレスと下位
アドレスに分けてその上位アドレスと下位アドレスをデ
コードするＸデコーダ手段により、前記電位配線に接続
したメモリセルを有するメモリセル群に接続された第１
のワード線群と、それ以外のメモリセル群に接続された
第２のワード線群とを、選択する構成にし、 かつ前記Ｘデコーダ手段のうちの前記第１のワード線群
を選択する第１の回路部分と同一ビット数を持った前記
第２のワード線群を選択するための第２の回路部分を該
Ｘデコーダ手段内に１つ又は複数設け、それらの第１及
び第２の回路部分を選択信号によって選択的に活性化す
る構成にしたことを特徴とする請求項１記載の半導体メ
モリ装置。 - 【請求項１６】 前記Ｘアドレスを上位アドレスと下位
アドレスに分けてその上位アドレスと下位アドレスをデ
コードするＸデコーダ手段により、前記電位配線に接続
したメモリセルを有するメモリセル群に接続された第１
のワード線群と、それ以外のメモリセル群に接続された
第２のワード線群とを、選択する構成にし、 前記Ｘデコーダ手段のうちの前記第１のワード線群を選
択する第１の回路部分と同一ビット数を持った前記第２
のワード線群を選択するための第２の回路部分を該Ｘデ
コーダ手段内に１つ又は複数設け、それらの第１及び第
２の回路部分を選択信号によって選択的に活性化し、か
つその第１の回路部分を、前記第１のワード線群のうち
の正論理メモリセルに接続されたワード線群と負論理メ
モリセルに接続されたワード線群とをそれぞれ連続する
前記Ｘアドレスに基づき順に選択する構成にしたことを
特徴とする請求項１記載の半導体メモリ装置。 - 【請求項１７】 前記メモリセルアレイを第１と第２の
記憶領域に２分割し、該第１の記憶領域の１／２を、前
記電位配線に接続したメモリセルを有するメモリセル群
で構成し、該第１の記憶領域の残り１／２と該第２の記
憶領域とを、それ以外のメモリセル群で構成すると共
に、該第１と第２の記憶領域毎のビット線群を異なるＹ
アドレスデコード用のＹデコーダ手段で選択する構成に
し、 かつ前記２分割構造の第１の記憶領域に接続されたワー
ド線群を選択するＸアドレスデコード用のＸデコーダ手
段を２分割し、その２分割された回路部分を選択信号に
よって選択的に活性化する構成にしたことを特徴とする
請求項１記載の半導体メモリ装置。 - 【請求項１８】 前記Ｙアドレスを上位アドレスと下位
アドレスに分けてその上位アドレスと下位アドレスをデ
コードするＹデコーダ手段により、前記電位配線に接続
したメモリセルを有する第１のメモリセル群に接続され
た第１のビット線群及びそれ以外の第２のメモリセル群
に接続された第２のビット線群と、該第１のメモリセル
群以外の第３のメモリセル群に接続された第３のビット
線群とを、選択する構成にし、 かつ前記Ｙデコーダ手段のうちの前記第１と第２のビッ
ト線群を選択する回路部分を選択信号によって選択的に
活性化する構成にしたことを特徴とする請求項１記載の
半導体メモリ装置。 - 【請求項１９】 前記Ｘアドレスを上位アドレスと下位
アドレスに分けてその上位アドレスと下位アドレスをデ
コードするＸデコーダ手段により、前記電位配線に接続
したメモリセルを有する第１のメモリセル群に接続され
た第１のワード線群及びそれ以外の第２のメモリセル群
に接続された第２のワード線群と、該第１のメモリセル
群以外の第３のメモリセル群に接続された第３のワード
線群とを、選択する構成にすると共に、 前記Ｙアドレスを上位アドレスと下位アドレスに分けて
その上位アドレスと下位アドレスをデコードするＹデコ
ーダ手段により、前記電位配線に接続したメモリセルを
有する第４のメモリセル群に接続された第１のビット線
群及びそれ以外の第５のメモリセル群に接続された第２
のビット線群と、該第４のメモリセル群以外の第６のメ
モリセル群に接続された第３のビット線群とを、選択す
る構成にし、 かつ前記Ｘデコーダ手段のうちの前記第１と第２のワー
ド線群を選択する回路部分を第１の選択信号によって選
択的に活性化すると共に、前記Ｙデコーダ手段のうちの
前記第１と第２のビット線群を選択する回路部分を第２
の選択信号によって選択的に活性化する構成にしたこと
を特徴とする請求項１記載の半導体メモリ装置。
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| DE102005000809B4 (de) * | 2005-01-05 | 2012-09-13 | Qimonda Ag | Integrierter Halbleiterspeicher mit nichtflüchtiger Speicherung von Daten |
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| US5305263A (en) * | 1991-06-12 | 1994-04-19 | Micron Technology, Inc. | Simplified low power flash write operation |
| JPH05182458A (ja) * | 1991-12-26 | 1993-07-23 | Toshiba Corp | 半導体記憶装置 |
| JP2716912B2 (ja) * | 1992-07-23 | 1998-02-18 | 株式会社東芝 | 半導体記憶装置 |
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