JPS60171696A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60171696A JPS60171696A JP59028043A JP2804384A JPS60171696A JP S60171696 A JPS60171696 A JP S60171696A JP 59028043 A JP59028043 A JP 59028043A JP 2804384 A JP2804384 A JP 2804384A JP S60171696 A JPS60171696 A JP S60171696A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- decoder
- output
- lines
- transistor
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体記憶装置に関し、とくにそのデコーダ
回路に関するものである。
回路に関するものである。
半導体記憶装置は、パターンの微細化により大容量化が
進んでいる。この中でメモリセルとしては、高集積化が
可能な１トランジスタメモリセルが１代表的である。以
下は、ＮチャンネルＭＯ８１トランジスタメモリを例に
説明する。第１図はｌトランジスタメモリのブロック図
である。図において、ＸＤは行デコーダ、ＹＤは列デコ
ーダ。
進んでいる。この中でメモリセルとしては、高集積化が
可能な１トランジスタメモリセルが１代表的である。以
下は、ＮチャンネルＭＯ８１トランジスタメモリを例に
説明する。第１図はｌトランジスタメモリのブロック図
である。図において、ＸＤは行デコーダ、ＹＤは列デコ
ーダ。
Ｍはメモリセル１ビツト、Ｃはデコーダ出力のクランプ
回路、８Ａはディジットセンスアンプ、行デコーダ出力
信号である、Ｗｎ 、 Ｗ１１＋１ 、・・・・・・は
ディジット線、Ｉｌｏは書き込みおよび読み出しを制御
する信号線、Ａｘ ｏ 、Ａｘ ” Ｈ”・Ａｘ ｎ
＊およびＡＹＯ。
回路、８Ａはディジットセンスアンプ、行デコーダ出力
信号である、Ｗｎ 、 Ｗ１１＋１ 、・・・・・・は
ディジット線、Ｉｌｏは書き込みおよび読み出しを制御
する信号線、Ａｘ ｏ 、Ａｘ ” Ｈ”・Ａｘ ｎ
＊およびＡＹＯ。
Ａｙｓ、・・・、 ＡＹｎは外部からのアドレス信号と
同相の信号線、Ａｘ ’ ＨＡｘ ” ｓ ・・・ｔ
Ａｘｎ ｓおよびＡｙｏ、Ａｙ＋ 、・、。
同相の信号線、Ａｘ ’ ＨＡｘ ” ｓ ・・・ｔ
Ａｘｎ ｓおよびＡｙｏ、Ａｙ＋ 、・、。
Ａｙｎは外部アドレス信号と逆相の信号線である。
逆相信号線はアドレス増巾回路の出力で、通常、動作前
は低電位である。
は低電位である。
同図に示すデコーダは多入力で１出力の論理回路、通常
はＮＯＲゲートで構成される。従って。
はＮＯＲゲートで構成される。従って。
図では多入力のＮＯＲゲートがワード線の数だけ必要で
ある。しかし、メモリ容量が増加するにつれ、アドレス
ピット数とワード線数とは比例的に増加する。このため
、大容量のメモリに対して第１図に示す従来のデータを
そのまま適用すると各ＮＯＲ，ゲートの入力ビツト数が
多くなるので、大きな面積のＮＯＲゲートが必要となる
。このことはさらにＮＯＲゲートの駆動速度を遅くし、
高速化においても大きな欠点となる。また、とくに大容
量メモリでは、隣り合うワード線間のピッチが短かくな
るので、大きなＮＯＲゲートをワード線毎に配置するの
は非常に困難である。
ある。しかし、メモリ容量が増加するにつれ、アドレス
ピット数とワード線数とは比例的に増加する。このため
、大容量のメモリに対して第１図に示す従来のデータを
そのまま適用すると各ＮＯＲ，ゲートの入力ビツト数が
多くなるので、大きな面積のＮＯＲゲートが必要となる
。このことはさらにＮＯＲゲートの駆動速度を遅くし、
高速化においても大きな欠点となる。また、とくに大容
量メモリでは、隣り合うワード線間のピッチが短かくな
るので、大きなＮＯＲゲートをワード線毎に配置するの
は非常に困難である。
よって第２図（ａｌに示すようなデコーダ回路が使用さ
れている。このデコーダ回路は複数のワード線（図では
４本）に対して１個のＮＯＲゲートを割り当てたもので
ある。すなわち、ワード線選択用のアドレス、縁の上位
ビットをＮＯＲゲートに入力し、その出力を各ワード線
毎に設置されたＡＭＰ （ＡＮＤＮＯゲートの増幅回路
）の一方の入力端に共通に与えるようにＮＯＲゲートを
設ける。
れている。このデコーダ回路は複数のワード線（図では
４本）に対して１個のＮＯＲゲートを割り当てたもので
ある。すなわち、ワード線選択用のアドレス、縁の上位
ビットをＮＯＲゲートに入力し、その出力を各ワード線
毎に設置されたＡＭＰ （ＡＮＤＮＯゲートの増幅回路
）の一方の入力端に共通に与えるようにＮＯＲゲートを
設ける。
各ＡＭＰの他方の入力端にはアドレスＡｘの下位ピント
（もしくはそれがデコードされた信号）が夫々供給され
る。これはワード線選択用として用いられる。こうすれ
ば、Ｎ０１％ゲートの数もまたその占有面積も減少する
ことができ、高集積化、犬容ｌ・化に対処できる。同様
のデコーダはディジット線選択用（アドレスＡｙ）デコ
ーダＹＤについても適用できる。かかる構成のデコーダ
を以下では多出力デコーダという。
（もしくはそれがデコードされた信号）が夫々供給され
る。これはワード線選択用として用いられる。こうすれ
ば、Ｎ０１％ゲートの数もまたその占有面積も減少する
ことができ、高集積化、犬容ｌ・化に対処できる。同様
のデコーダはディジット線選択用（アドレスＡｙ）デコ
ーダＹＤについても適用できる。かかる構成のデコーダ
を以下では多出力デコーダという。
第２図Ｑ）ｌおよび（ｃｌは夫々１メモリセルＭの回路
図と、クランプ回ｊｌｉＩＩＣの回路図である。Ｗはワ
ード線、Ｄはディジット線、Ｐはプリチャージ信号■Ｄ
Ｄは電源電圧を夫々示す。
図と、クランプ回ｊｌｉＩＩＣの回路図である。Ｗはワ
ード線、Ｄはディジット線、Ｐはプリチャージ信号■Ｄ
Ｄは電源電圧を夫々示す。
更に第３図（ａ）は第２図（ａ）のブロック図中のＮＯ
Ｒゲートの回路図、第３図（ｔ）ｌはＡＭＰに相当する
回路図である。ＡＯ，Ａ、１．・・・Ａｎは前記アドレ
ス信号のＡｘ ｏ ｇ Ａｘ １＋ ”ん」またはＡｙ
ｏ 、 Ａｙ １ 、−＝ 、 Ａｙｎに相当し、Ａ
ｏ 、 Ａｌ、・・・Ａｎは、前記アドレス信号のＡｘ
ｏ 、 Ａ−ｘｌ、−ＡｘｎまたはＡｙｏ 、 Ａ−Ｙ
ｌ 、 Ａｙｎに相当する。
Ｒゲートの回路図、第３図（ｔ）ｌはＡＭＰに相当する
回路図である。ＡＯ，Ａ、１．・・・Ａｎは前記アドレ
ス信号のＡｘ ｏ ｇ Ａｘ １＋ ”ん」またはＡｙ
ｏ 、 Ａｙ １ 、−＝ 、 Ａｙｎに相当し、Ａ
ｏ 、 Ａｌ、・・・Ａｎは、前記アドレス信号のＡｘ
ｏ 、 Ａ−ｘｌ、−ＡｘｎまたはＡｙｏ 、 Ａ−Ｙ
ｌ 、 Ａｙｎに相当する。
以下に説明を簡単化して解り易くするために４本のワー
ド線に対して１個のＮＯＲゲートを設けた、いわゆるｌ
Ｎ０Ｒ４出力デコーダを例にとる。
ド線に対して１個のＮＯＲゲートを設けた、いわゆるｌ
Ｎ０Ｒ４出力デコーダを例にとる。
この場合、ＰＤｏ乃至ＰＤ、はアドレスの下位２ビツト
を、デコードして作られるワード線選択信号である。
を、デコードして作られるワード線選択信号である。
パターンの微細化により、配線の全容量に対して、隣接
する配線間容量、上下に交差する配線間容量の割合が大
きいので、ワード線、ディジット線間容量が増加し、ワ
ード線、ディジット線に他のワード線、ディジット線か
らの雑音が生じ、回路（主と［７てセンスアンプ）が誤
動作することが多い。この雑音を抑え之には、動作時に
非選択のデコーダ出力を低インピーダンスで固定（たと
えばグランド）電位にクランプする必要がある。ところ
が従来のクランプ回路（第２ ｏ （ｃ） ）では、メ
モリセルが小さくなり、ワード線及びディジット線を形
成する配線ピッチか小さくなるとこれをピッチ間に形成
することが難しくなる。またインピーダンスを下げるた
めに、第２図（Ｃ）のトランジスタＱを大きくすると、
選択時に７リツプフロツプ回路を反転するため出力線の
立ち上がりが遅れる。
する配線間容量、上下に交差する配線間容量の割合が大
きいので、ワード線、ディジット線間容量が増加し、ワ
ード線、ディジット線に他のワード線、ディジット線か
らの雑音が生じ、回路（主と［７てセンスアンプ）が誤
動作することが多い。この雑音を抑え之には、動作時に
非選択のデコーダ出力を低インピーダンスで固定（たと
えばグランド）電位にクランプする必要がある。ところ
が従来のクランプ回路（第２ ｏ （ｃ） ）では、メ
モリセルが小さくなり、ワード線及びディジット線を形
成する配線ピッチか小さくなるとこれをピッチ間に形成
することが難しくなる。またインピーダンスを下げるた
めに、第２図（Ｃ）のトランジスタＱを大きくすると、
選択時に７リツプフロツプ回路を反転するため出力線の
立ち上がりが遅れる。
つまり動作速度がその分遅くなる欠点がある。
（発明９目的）
本発明は、非選択時のデコーダ出力を低インピ ゛−ダ
ンスで固定したとえばグランド電位にクランプし１選択
時には、高速動作が可能なデコーダ回路を提供すること
である。
ンスで固定したとえばグランド電位にクランプし１選択
時には、高速動作が可能なデコーダ回路を提供すること
である。
（発明の構成）
本発明はワード線とディジット線とをマトリクス状に配
置し、各セトリクス交点にメモリセルを有する半導体記
憶装置において、複数のワード線（もしくはディジット
線）を共通に選択する第１の手段と、義弟１の手段によ
って選択されたワード線（もしくはディジット線）の中
から１つを選択する第２の手段と、各ワード線（もしく
は各ディジット線）に接続され、前記第１の手段によっ
てワード線（もしくはディジット線）が非選択状態のと
き当該ワード線（もしくはディジット線）を固定電位に
保持する手段とを有することを特徴とする。
置し、各セトリクス交点にメモリセルを有する半導体記
憶装置において、複数のワード線（もしくはディジット
線）を共通に選択する第１の手段と、義弟１の手段によ
って選択されたワード線（もしくはディジット線）の中
から１つを選択する第２の手段と、各ワード線（もしく
は各ディジット線）に接続され、前記第１の手段によっ
てワード線（もしくはディジット線）が非選択状態のと
き当該ワード線（もしくはディジット線）を固定電位に
保持する手段とを有することを特徴とする。
また、前記保持手段は隣接するワード線間（もしくはデ
ィジット線間）に形成されていることを特徴とする。
ィジット線間）に形成されていることを特徴とする。
さらに、前記保持手段は少なくとも１個のＭＯＳトラン
ジスタで実現でき、ワード線間（ディジット線間）を問
わず、非常に小さい面積でメモリチップ上に集積化され
ていることを特徴とする。
ジスタで実現でき、ワード線間（ディジット線間）を問
わず、非常に小さい面積でメモリチップ上に集積化され
ていることを特徴とする。
（実施例の説明）
第４図は、本発明の一実施例を示す多出力デコーダの回
路図である。
路図である。
ここではｌ’Ｊ ＯＢ回路と、ＮＡＮＤ回路が用いられ
る。ＮＡＮＤ回路はＮ０Ｉ（、回路と逆相アドレス信号
（例えばＮＯＩｖ）入カフ５％ Ａｏ ｅ ＡＩ ｗ
４ ｐＡｓ ｅ Ａ４トｆるとＮＡＮＤの入力は友、
Ａｌ ｙ Ａ２ ｇ Ａ、３ ＨＡ４となる）を入力と
するもので、第５図にその一例を示す。
る。ＮＡＮＤ回路はＮ０Ｉ（、回路と逆相アドレス信号
（例えばＮＯＩｖ）入カフ５％ Ａｏ ｅ ＡＩ ｗ
４ ｐＡｓ ｅ Ａ４トｆるとＮＡＮＤの入力は友、
Ａｌ ｙ Ａ２ ｇ Ａ、３ ＨＡ４となる）を入力と
するもので、第５図にその一例を示す。
ＮＡＮＤ回路の出力ＣＬＰは、プリチャージ信号Ｐによ
りプリチャージされるためデコーダ動作前は高電位を保
持している。またＴ、。〜Ｔａ１１ は各ワード線毎に
設けられたクランプトランジスタである。本実施例によ
るクランプ回路は、ＮＡＮＤ回路とクランプトランジス
タで構成され、ＮＡＮＤ回路は一デコーダ４出力あたり
１個でよいため大きな占有面積とはならない。また、デ
コーダ出力を低インピーダンスにする時は、クランプト
ランジスタＴＩＯ〜Ｔ１３を太きくすればよく、その場
合でも、従来ｐ第１図のＣや第２ν１（Ｃ）に示すクラ
ンプ回路はど大きくならない。ＮＡＮＤ回路はＮＯＲ回
路と同時に動作させることができ、余分の駆動信号は不
要である。かつ、ＮＯＲ，回路が選択されたとき、す々
わち論理Ｉ１１″が出力された時、クランプトランジス
タ１１□。〜Ｔ＋３はすべてオフとなるため、４個のＡ
ＭＰのうちＰ Ｄｏ−Ｐ Ｄ３のうち１つの信号によっ
て選択されたものだけが出力１１１＋１となり、電位が
立ち上がるが、他は低電位であるため増巾回路ＡＭＰを
通してデコーダ出力は、低電位にクランプされる。従っ
て、ＮＯＲが選択され、かつ増巾回路駆動信号が非選択
であるＡＭＰデコーダ出力もクランプトランジスタ Ｔ
Ｉ ｏ ”’−Ｔ ＋ Ｂがオフであるにもかかわらず
安定な電位となる。
りプリチャージされるためデコーダ動作前は高電位を保
持している。またＴ、。〜Ｔａ１１ は各ワード線毎に
設けられたクランプトランジスタである。本実施例によ
るクランプ回路は、ＮＡＮＤ回路とクランプトランジス
タで構成され、ＮＡＮＤ回路は一デコーダ４出力あたり
１個でよいため大きな占有面積とはならない。また、デ
コーダ出力を低インピーダンスにする時は、クランプト
ランジスタＴＩＯ〜Ｔ１３を太きくすればよく、その場
合でも、従来ｐ第１図のＣや第２ν１（Ｃ）に示すクラ
ンプ回路はど大きくならない。ＮＡＮＤ回路はＮＯＲ回
路と同時に動作させることができ、余分の駆動信号は不
要である。かつ、ＮＯＲ，回路が選択されたとき、す々
わち論理Ｉ１１″が出力された時、クランプトランジス
タ１１□。〜Ｔ＋３はすべてオフとなるため、４個のＡ
ＭＰのうちＰ Ｄｏ−Ｐ Ｄ３のうち１つの信号によっ
て選択されたものだけが出力１１１＋１となり、電位が
立ち上がるが、他は低電位であるため増巾回路ＡＭＰを
通してデコーダ出力は、低電位にクランプされる。従っ
て、ＮＯＲが選択され、かつ増巾回路駆動信号が非選択
であるＡＭＰデコーダ出力もクランプトランジスタ Ｔ
Ｉ ｏ ”’−Ｔ ＋ Ｂがオフであるにもかかわらず
安定な電位となる。
まだＮＯＲ回路が非選択の場合は、ＮＡＮＤ回路の出力
ＣＬＰは高電位（論理１１１１１）であるため、デコー
ダ出力は常に低電位（例ではグランド（アース）電位）
にクランプされる。
ＣＬＰは高電位（論理１１１１１）であるため、デコー
ダ出力は常に低電位（例ではグランド（アース）電位）
にクランプされる。
このように本実施例によれば、多出力デコーダの個々の
出力端子を、ソースが定電位に接続されたトランジスタ
のドレインに接続し、デコーダのＮＯＲ回路と逆相のア
ドレス信号を入力とし、動作前は前記トランジスタのオ
ン電位を出力し、ＮＯＲ回路と同時に動作するＮＡＮＤ
回路の出力を、前記トランジスタのゲートに入力するこ
とによって、非選択時のデコーダ出力を低抵抗でグラン
ド電位にクランプしておくことができ、かつ選択時には
高速動作が可能なデコーダ出力回路を実現することがで
きる。
出力端子を、ソースが定電位に接続されたトランジスタ
のドレインに接続し、デコーダのＮＯＲ回路と逆相のア
ドレス信号を入力とし、動作前は前記トランジスタのオ
ン電位を出力し、ＮＯＲ回路と同時に動作するＮＡＮＤ
回路の出力を、前記トランジスタのゲートに入力するこ
とによって、非選択時のデコーダ出力を低抵抗でグラン
ド電位にクランプしておくことができ、かつ選択時には
高速動作が可能なデコーダ出力回路を実現することがで
きる。
第６図、第７図（ａ）（ｂ）は本発明の他の実施例を示
す回路図である。第６図でＮＯＲ回路、Ａ、 Ｍ Ｐお
よびＴＩ、乃至ＴＩＳは第４図と同一のものでよい。
す回路図である。第６図でＮＯＲ回路、Ａ、 Ｍ Ｐお
よびＴＩ、乃至ＴＩＳは第４図と同一のものでよい。
ＩＮＶはパルスＳをうけて動作する反転回路であり、第
４図のＮ Ａ Ｎ Ｊ）回路の代わりに設けられたもの
である。ただし、その出力ＣＬ ＰはパルスＳが立ち上
がる前は高電位であるものとする。Ｓは上記の反転回路
′ｆ：動作させるパルスでＰＤｏ−ＰＤ。
４図のＮ Ａ Ｎ Ｊ）回路の代わりに設けられたもの
である。ただし、その出力ＣＬ ＰはパルスＳが立ち上
がる前は高電位であるものとする。Ｓは上記の反転回路
′ｆ：動作させるパルスでＰＤｏ−ＰＤ。
のうちで１つが一選択されて立ち上がるのとほぼ同時刻
に立ち上がるようなパルスである。第６図（ａ）。
に立ち上がるようなパルスである。第６図（ａ）。
［有］）は上記の反転回路ｉＮＶの２つの例である。第
６図（ａ）は７リツプ・フロップを用いた例であるが従
来のクランプ回路と比べ、フリップフロップは４出力（
４ワード線）あたり１つでよいため、面積は小さくてよ
い。また、デコーダ出力を低インピーダンスにする時は
、トランジスタＴｌ０−Ｔ１８を大きくすればよいが、
それでも各ワード線間に十分 きめることができる。ま
だ反転回路駆動信号Ｓを増巾器駆動信号ＰＤｏ−ＰＤ３
と同期さぜれは、ＮＯＲが選択された時Ｔ１０−ＴｌＢ
は一斉１（オフとなるため速度の低下は起こらない。こ
の状態で、ＰＤｏ−ＰＤ、のうち１つか選択されてその
ＡＭＰの出力が立ち上がるが、他のＡＭＰは低電位出力
となるため、デコーダ出力は低電位にクランプされる。
６図（ａ）は７リツプ・フロップを用いた例であるが従
来のクランプ回路と比べ、フリップフロップは４出力（
４ワード線）あたり１つでよいため、面積は小さくてよ
い。また、デコーダ出力を低インピーダンスにする時は
、トランジスタＴｌ０−Ｔ１８を大きくすればよいが、
それでも各ワード線間に十分 きめることができる。ま
だ反転回路駆動信号Ｓを増巾器駆動信号ＰＤｏ−ＰＤ３
と同期さぜれは、ＮＯＲが選択された時Ｔ１０−ＴｌＢ
は一斉１（オフとなるため速度の低下は起こらない。こ
の状態で、ＰＤｏ−ＰＤ、のうち１つか選択されてその
ＡＭＰの出力が立ち上がるが、他のＡＭＰは低電位出力
となるため、デコーダ出力は低電位にクランプされる。
よって、ＮＯＲが選択されて、かつ駆動パルスが非選択
のデコーダ出力もトランジスタＴ１ｏ〜’Ｉ’１ｍがオ
フにもかかわらず安定電位に保掲される。
のデコーダ出力もトランジスタＴ１ｏ〜’Ｉ’１ｍがオ
フにもかかわらず安定電位に保掲される。
このように本実施例は、多出力デコーダの個々出力端子
を、ソースが固定電位に接続されたトランジスタの各ド
レインに接続し、ＮＯＲ回路の出力を入力とし、動作前
は前記トランジスタのオン電位を出力し、増巾回路と同
様の位相で動作する反転回路の出力を前記トランジスタ
のゲートに入力することによって、非選択時のデコーダ
出力を低抵抗で固定電位にクランプし、選択時には高速
動作が可能なデコーダ出力回路を実現することができる
。
を、ソースが固定電位に接続されたトランジスタの各ド
レインに接続し、ＮＯＲ回路の出力を入力とし、動作前
は前記トランジスタのオン電位を出力し、増巾回路と同
様の位相で動作する反転回路の出力を前記トランジスタ
のゲートに入力することによって、非選択時のデコーダ
出力を低抵抗で固定電位にクランプし、選択時には高速
動作が可能なデコーダ出力回路を実現することができる
。
以上のように１本発明によれば、各ワード線のクランプ
回路を非常に小さく実現でき、しかも例の高速動作を何
等阻害することはないので、大容量メモリのデコーダと
して非常に有効である。なお１本実施例ではワード線デ
コーダ回路、を例示したが、勿論同様の回路をディジッ
ト線のデコーダ回路として使用できることは明らかであ
る。また各クランプ用のトランジスタはワード係当り１
個でよいから、隣接するワード線間に十分おさまるよう
に形成することができる。しかも、従来よりもワード線
間／ディジット線間の間隔を小さくすることかできるの
で、より大容量のメモリを提供することができる。
回路を非常に小さく実現でき、しかも例の高速動作を何
等阻害することはないので、大容量メモリのデコーダと
して非常に有効である。なお１本実施例ではワード線デ
コーダ回路、を例示したが、勿論同様の回路をディジッ
ト線のデコーダ回路として使用できることは明らかであ
る。また各クランプ用のトランジスタはワード係当り１
個でよいから、隣接するワード線間に十分おさまるよう
に形成することができる。しかも、従来よりもワード線
間／ディジット線間の間隔を小さくすることかできるの
で、より大容量のメモリを提供することができる。
また本発明は、Ｎチャネルｌトランジスタメモリに限ら
れるもので々＜、ＣＭＯ８１）ランジスタメモリ、或い
は他のメモリ（例えば、６トランジスタメモリ）にも適
用できる。さらに、ｌＮ０Ｒ４出力デコーダでなくても
よく、ｌＮ０Ｒｓ出力デコーダ、ｌＮ０Ｒ１６出力デコ
ーダ等であってもよい。
れるもので々＜、ＣＭＯ８１）ランジスタメモリ、或い
は他のメモリ（例えば、６トランジスタメモリ）にも適
用できる。さらに、ｌＮ０Ｒ４出力デコーダでなくても
よく、ｌＮ０Ｒｓ出力デコーダ、ｌＮ０Ｒ１６出力デコ
ーダ等であってもよい。
第１図は従来の１トランジスタメモリのブロック図、第
２図（ａ）は従来のデコーダ回路図、第２図（ｂ）はｌ
トランジスタメモリセルの回路図、第２図（ｃ）は従来
のクランプ回路図、第３図（ａ）はＮＯＲ回路図、第３
図（ｂ）はＡＭＰ回路図、第４図は本発明の一実施例の
デコーダ回路図、第５図はＮＡＮＤ回路図、第６図は本
発明の他の実施例を示すデコーダ回路図、第７図（ａ）
、 （ｂ）は夫々反転回路図である。 ＸＤ・・・・・・行デコーダ、ＹＤ・・・・・・列デコ
ーダ、Ｍ・・・・・・メモリセル、Ｃ・・・・・・クラ
ンプ回路、ＳＡ・・・・・・ディジットセンスアンプ、
Ｗ” ｔ・・・・・・行デコーダ出力であるワード線、
Ｙｎ・・・・・・列デコーダ出力、Ｄｎ・・・・・・
ディジット線、Ｉｌｏ・・・・・・読み出し、書き込み
バス、Ａｘｎｇ ４０・・・・・・行アドレス、ＡＹ□
、Ａ、、用列アドレス、ＮＯＲ・・・・・・ＮＯＲ回路
、’ＡＭＰ・・・・・・増巾回路、ＰＤｏ−ＦＤ、・・
・・・・増巾回路駆動信号、Ｐ・・・・・・プリチャー
ジ信号、ＮＡＮＤ・・・・・・ＮＡＮＤ回路、 Ｔ、、
、−Ｔ、、・・・・・・クランプトランジスタ、ＶＤＤ
・・・・・・電源電圧、ＩＮＶ・・・・・・反転回路５
・；１、・。 代理人 弁理士 内 原 ヨ 、。 ＼ 第 ＩＵｆＥ 茅２図（ａ） ＄ ２ ｍ（ｂ） 茅２ 閃Ｃ（：） 芽３図（ａ） 竿３ 図Ｃｂ） 芋 ４ 図 ＶＤＩ） 羊５図 ｐＤ夕 茅 Ｚ 図 葬 ７図（ａ、□） 芹 ７図（−ｂ）
２図（ａ）は従来のデコーダ回路図、第２図（ｂ）はｌ
トランジスタメモリセルの回路図、第２図（ｃ）は従来
のクランプ回路図、第３図（ａ）はＮＯＲ回路図、第３
図（ｂ）はＡＭＰ回路図、第４図は本発明の一実施例の
デコーダ回路図、第５図はＮＡＮＤ回路図、第６図は本
発明の他の実施例を示すデコーダ回路図、第７図（ａ）
、 （ｂ）は夫々反転回路図である。 ＸＤ・・・・・・行デコーダ、ＹＤ・・・・・・列デコ
ーダ、Ｍ・・・・・・メモリセル、Ｃ・・・・・・クラ
ンプ回路、ＳＡ・・・・・・ディジットセンスアンプ、
Ｗ” ｔ・・・・・・行デコーダ出力であるワード線、
Ｙｎ・・・・・・列デコーダ出力、Ｄｎ・・・・・・
ディジット線、Ｉｌｏ・・・・・・読み出し、書き込み
バス、Ａｘｎｇ ４０・・・・・・行アドレス、ＡＹ□
、Ａ、、用列アドレス、ＮＯＲ・・・・・・ＮＯＲ回路
、’ＡＭＰ・・・・・・増巾回路、ＰＤｏ−ＦＤ、・・
・・・・増巾回路駆動信号、Ｐ・・・・・・プリチャー
ジ信号、ＮＡＮＤ・・・・・・ＮＡＮＤ回路、 Ｔ、、
、−Ｔ、、・・・・・・クランプトランジスタ、ＶＤＤ
・・・・・・電源電圧、ＩＮＶ・・・・・・反転回路５
・；１、・。 代理人 弁理士 内 原 ヨ 、。 ＼ 第 ＩＵｆＥ 茅２図（ａ） ＄ ２ ｍ（ｂ） 茅２ 閃Ｃ（：） 芽３図（ａ） 竿３ 図Ｃｂ） 芋 ４ 図 ＶＤＩ） 羊５図 ｐＤ夕 茅 Ｚ 図 葬 ７図（ａ、□） 芹 ７図（−ｂ）
Claims (1)
- 複数のワード線（もしくはディジット線）を共通に選択
するデコーダ手段を有する半導体記憶装置において、前
記複数のワードＩ９（もしくはディジット線）が非選択
状態にある時、これを固定電位にクランプする回路を少
なくとも１個のトランジスタイ実現したことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028043A JPS60171696A (ja) | 1984-02-17 | 1984-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028043A JPS60171696A (ja) | 1984-02-17 | 1984-02-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60171696A true JPS60171696A (ja) | 1985-09-05 |
Family
ID=12237711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028043A Pending JPS60171696A (ja) | 1984-02-17 | 1984-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60171696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250722U (ja) * | 1988-09-28 | 1990-04-10 | ||
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
-
1984
- 1984-02-17 JP JP59028043A patent/JPS60171696A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5161121A (en) * | 1988-06-27 | 1992-11-03 | Oki Electric Industry Co., Ltd. | Random access memory including word line clamping circuits |
| JPH0250722U (ja) * | 1988-09-28 | 1990-04-10 |
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