KR0132642B1 - 단일 비트 라인을 통해서 판독 데이터 비트를 전파하기 위한 비동기 정적 랜덤 억세스 메모리 장치 - Google Patents

단일 비트 라인을 통해서 판독 데이터 비트를 전파하기 위한 비동기 정적 랜덤 억세스 메모리 장치

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KR0132642B1
KR0132642B1 KR1019940010605A KR19940010605A KR0132642B1 KR 0132642 B1 KR0132642 B1 KR 0132642B1 KR 1019940010605 A KR1019940010605 A KR 1019940010605A KR 19940010605 A KR19940010605 A KR 19940010605A KR 0132642 B1 KR0132642 B1 KR 0132642B1
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야스노리 오끼무라
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세끼모또 타다히로
닛본덴기가부시끼가이샤
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Abstract

비동기 정적 랜덤 억세스 메모리 장치는 한 쌍의 메모리 노드들(N11/N12)간의 전위차의 형성으로 메모리 셀의 플립플롭 회로내에 데이터 비트를 기입하기 위한 메모리 셀들(M11 내지 Mm1)의 열과 연관된 비트 라인 쌍(BL1a/BL1b) 및 높거나 낮은 전위 레벨의 형성으로 플립플롭으로부터 데이터 비트를 판독하기 위한 메모리 셀들의 열과 또한 연관된 신호 비트 라인(BL1c)을 갖고, 방전 회로(Qn15)는 단일 비트 라인상의 높거나 낮은 전압 레벨을 발생시키기 위한 메모리 노드중의 하나의 노드에 의해 게이트되고; 결과적으로, 비트 라인들의 총수는 감소하고, 플립플롭 회로는 작은 양의 전류로 구동될 수 있다.

Description

단일 비트 라인을 통해서 판독 데이터 비트를 전파하기 위한 비동기 정적 랜덤 억세스 메모리 장치
제1도는 종래 기술의 비동기 정적 랜덤 억세스 메모리 장치에서 구체화된 메모리 셀과 연관 비트 라인 쌍들의 구성을 도시한 회로도.
제2도는 본 발명에 따른 비동기 정적 랜덤 억세스 메모리 장치의 구성을 도시한 블럭도.
제3도는 본 발명에 따른 비동기 정적 랜덤 억세스 메모리 장치에서 구체화된 메모리 셀과 연관 비트 라인들의 구성을 도시한 회로도.
＊ 도면의 주요 부분에 대한 부호의 설명
20 : 반도체 칩 21 : 메모리 셀 구성
22 : 충전 회로 23 ; 감지 증폭기
24 : 열 선택기 25 : 열 어드레스 디코더 유니트
26 : 입력 회로 27 : 출력 회로
본 발명은 비동기 정적 랜덤 억세스 메모리 장치에 관한 것이다. 비동기 정적 랜덤 억세스 메모리 장치의 전형적인 예는 제1도의 도면에 도시되어 있고, 정적 메모리 셀(1)은 두쌍의 비트 라인들(BLa/BLb)와 (BLc/BLd)과 정적 메모리 셀(1)을 결합하기 위하여 두 개의 워드 라인들( WL1과 WL2)로 제어된다,
상세하게는, 정적 메모리 셀(1)은 두 쌍의 n-채널 증가형 스위칭 트랜지스터들(Qn1/Qn2와Qn3/Qn4)과 연관된 플립플롭 회로(1a)에 의해서 실현되고, 플립플롭 회로(la)는 저항(R1)과 양의 전력 전압 라인(Vcc)과 접지 전압 라인 간에 결합된 n-채널 증가형 스위칭 트랜지스터(Qn5)의 직렬 조합, 그리고 저항(R2)과 직렬 조합(R1/Qn5)에 병렬로 결합된 n-채널 증가형 스위칭 트랜지스터(Qn6)의 직렬 조합을 포함한다. 메모리 노드들(N1과 N2)은 저항(R1)과 n-채널 증가형 스위칭 트랜지스터(Qn5)간에 그리고 저항(R2)과 n-채널 증가형 스위칭 트랜지스터(Qn6) 간에 제공되고, 각각 n-채널 증가형 스위칭 트랜지스터들(Qn6와Qn5)의 게이트 전극에 결합된다. n-채널 증가형 스위칭 트랜지스터들(Qn6와Qn5)은 선택적으로 턴 온되거나 턴 오프되고, 메모리 노드들(N1과N2) 간에 전위차를 유지한다.
메모리 노드들(N1과N2)은 비트 라인들(BLa와 BLb)의 쌍과 n-채널 증가형 스위칭 트랜지스터들(Qn1와 Qn2)의 쌍을 통해서 접속될 수 있고, 나아가 다른 비트 라인들(BLc과 BLd)의 쌍과 n-채널 증가형 스위칭 트랜지스터들(Qn3과 Qn4)의 쌍을 통해서 접속될 수 있다. 워드 라인(WL1)은 n-채널 증가형 스위칭 트랜지스터들(Qn1과 Qn2)의 게이트 전극들에 접속되고, 다른 워드 라인(WL2)은 n-채널 증가형 스위칭 트랜지스터들(Qn3과 Qn4)의 게이트 전극들에 접속된다. 워드 라인들 (WL1과 WL2)중 하나 혹은 둘다가 활성화되면, 연관된 n-채널 증가형 스위칭 트랜지스터(Qn1과 Qn4)은 턴 온되고, 메모리 노드들(N1과 N2)과 연관된 비트 라인 쌍 혹은 쌍들(BLa/BLb 및/또는 BLc/BLd)을 결합한다.
p-채널 증가형 로드 트랜지스터들(Qp5, Qp6, Qp7과 Qp8)은 양의 전력 전압 라인(Vcc)과 비트 라인들(BLa/BLb, BLc/BLd)간에 결합되고, 이들 로드 트랜지스터들(Qp5 내지 Qp8)의 게이트 전극은 접지된다. 접지 전압은 p-채널 증가형 스위칭 트랜지스터들(Qp5 내지 Qp8)을 턴 온시키고, 전류는 양의 전력 전압 라인(Vcc)에서 비트 라인들(BLa 내지 BLd)로 항상 흐른다
제1도에 도시되지는 않았지만, 감기 증폭기는 판독 동작을 위해 사용된 비트 라인 쌍(BLa/BLb, 혹은 BLc/BLd)에 결합되고 비트 라인 쌍(BLa/BLb, 혹은 BLc/BLd)에서 전위차를 나타낸다.
워드 라인들(WL1과 WL2)이 접지 전압 레벨로 유지되는 동안, 모든 n-채널 증가형 스위칭 트랜지스터들(Qn1 내지 Qn4)은 턴 오프되고, 비트 라인들(BLa 내지 BLd)은 p-채널 증가형 로드 트랜지스터들(Qp5 내지 Qp8)에 의해 양의 고전압 레벨로 충전된다. 비트 라인 쌍들(BLa/BLb와 BLc/BLd) 둘다를 양의 고전압 레벨로 유지하는 이유는 비트 라인 쌍들(BLa/BLb 와 BLc/BLd)간에 차이로 인한 바람직하지 않은 반전으로부터 메모리 노드들(N1과 N2)간의 전위차를 막기 위해서이다.
비동기 정적 랜덤 억세스 메모리 장치는 메모리 셀(1)이 많은 양의 실제 면적을 점유한다는 문제에 직면한다. 따라서, 메모리 셀의 집접 밀도는 전혀 증가하지 않는다. 많은 양의 점유 면적은 다음의 사실로부터 유도된다.
첫째로, 각각의 n-채널 증가형 스위칭 트랜지스터(Qn5 혹은 Qn6)의 전류 구동 능력은 워드 라인들(WL1과 WL2) 모두가 양의 고전압 레벨에 있는 동안 메모리 노드들(N1과 N2)간에 전위차를 유지하도록 p-채널 증가형 로드 트랜지스터(Qn5/Qp6 혹은 Qn7/Qn8)과 로드 저항(R1 혹은 R2)의 전체 전류 구동 능력보다 커야 한다. 비트 라인들(BLa/BLb 와 BLc/BLd)간에 전위차의 형성으로 메모리 셀(1)에 저장된 데이터 비트에 빠르게 억세스하기 위해, n-채널 증가형 스위칭 트랜지스터들(Qn5 과 Qn6)은 판독과 기입이 비동기 방식에서 수행되지 않는 표준 정적 랜덤 억세스 메모리 장치의 각각의 메모리 셀에서 구체화된 n-채널 증가형 스위칭 트랜지스터들보다 전류 구동 능력에서 두배정도 커야 한다. 이것은 설계자가 n-채널 증가형 스위칭 트랜지스터들(Qn5 와 Qn6)의크기를 늘려야 하고, 대구모의 n-채널 증가형 스위칭 트랜지스터들(Qn5 과 Qn6)는 집적 밀도를 감소시킨다는 것을 의미한다.
둘째로, 비트 라인들(BLa/BLb 와 BLc/BLd)의 두 쌍은 동작시 비동기 판독/기입을 위해 필요하다. 메모리 셀은 행과 열로 배열되고, 비트 라인들(BLa/BLb 와 BLc/BLd)의 두 쌍은 하나의 열에서 메모리 셀들간에 분배된다. 이러한 이유에서, 메모리 셀의 집적 밀도가 증가한다면, 메모리 셀들의 열들도 따라서 증가하고, 비트 라인 쌍들에 할당된 면적은 두 배로 증가한다.
그러므로 본 발명의 중요한 목적은 종래 기술의 비동기 정적 랜덤 억세스 메모리 장치 기술보다 좀더 적은 양의 실제 면적을 점유하는 비동기 정적 랜덤 억세스 메모리 장치를 제공하는 것이다.
그 목적을 달성하기 위해, 본 발명은 단일 비트 라인을 통해서 판독 데이터 비트를 표시하는 고전압 혹은 저전압 레벨중의 하나를 전파하는 것을 제안한다.
본 발명에 따르면, a) 판독 동작시 선택적으로 활성화된 복수의 제1 워드 라인들; b) 기입 동작시 선택적으로 활성화된 복수의 제2 워드 라인들; c) 복수의 제1 비트 라인들; d) 복수의 비트 라인 쌍들을 형성하기 위해 복수의 제1 비트 라인들과 각각 쌍이된 복수의 제2비트 라인들; e) 복수의 비트 라인 세트들을 형성하기 위해 복수의 비트 라인 쌍들과 각각 연관된 복수의 제3 비트 라인들; f) 제1 전압 레벨 소스와 복수의 비트 라인 세트들에 전류를 공급하기 위해 복수의 비트 라인 세트들간에 결합된 충전회로; 및 g) 복수의 제1 워드 라인들, 복수의 제2 워드 라인들 그리고 판독 작업과 기입 작업을 위한 복수의 비트 라인 세트들과 선택적으로 연관된 복수의 메모리 셀들을 포함하고, 각각의 복수의 메모리 셀들이 g-1) 데이터 비트를 표시하는 전위차를 저장하기 위한 한 쌍의 메모리 노드들을 갖는 메모리 회로, g-2) 메모리 노드들의 쌍과 비트 라인 쌍간에 결합되고, 복수의 제2워드 라인들 중의 하나에 의해 게이트된 한 쌍의 제1 스위칭 트랜지스터, g-3) 복수의 제3 비트 라인들 중의 하나의 라인상의 전압 레벨을 변환시키기 위해 메모리 노드들의 쌍중의 하나에서 전압 레벨에 응답하는 변환 회로, g-4) 복수의 제3 비트 라인들 중의 상기 하나의 라인과 변환회로 간에 결합되고, 변환 회로가 복수의 제3 비트 라인들 중의 상기 하나의 라인상의 전압 레벨을 변화시키는 것을 가능하게 하기 위해 복수의 제1 워드 라인들 중의 하나에 의해 게이트되는 제2 스위칭 트랜지스터, 및 g-5) 변환 회로로 인한 기생 캐패시턴스를 소거하기 위해 메모리 노드들의 다른 쌍과 결합된 용량성 소자를 포함하는 복수의 메모리 셀들을 포함하는, 반도체 칩 상에 제조된 비동기 정적 랜덤 억세스 메모리 장치가 제공된다.
본 발명의 상기 및 다른 특징, 및 이점은 동일 소자에 도일 참조 부호가 병기된 첨부 도면을 참조하여 기술된 이하의 상세한 설명에 의해 본 분야의 숙련된 기술자들에게 분명하게 인지될 수 있다.
제2도의 도면을 참조하면, 본 발명을 실시하는 비동기 정적 랜덤 억세스 메모리 장치는 반도체 칩(20)상에 제조되고, 메모리 셀 어레이(21), 복수 세트들의 세비트 라인들(BL1a/BL1b/BL1c 내지BLna/BLnb/BLnc), 제1워드 라인들(WL11 내지 WLm), 제2워드 라인들(WL21 내지 WL2m), 충전회로(22), 제1워드 라인들(WL11 내지 WLm)중의 하나를 선택하기 위해 제1행 어드레스 비트들에 응답하는 제1행 어드레스 디코더/워드 라인 구동 유니트(22a), 제2워드 라인들(WL21 내지 WL2m)중의 하나를 선택하기 위해 제2행 어드레스 비트들에 응답하는 제2행 어드레스 디코더/워드 라인 구동 유니트(22b), 판독 데이터 비트를 증폭하기 위한 감지 증폭기(23), 판독 동작과 기입 동작에 각각 사용되는 제1과 제2 열 선택기(24), 판독 동작을 위헤 제1열 어드레스 비트들에 응답하는 제2 열 어드레스 디코더 유니트 (25a), 기입동작을 위해 제2 열 어드레스 비트들에 응답하는 제2 열 어드레스 디코더 유니트(25a), 데이터 입력 포트(Din)와 결합된 입력회로(26) 그리고 데이터 출력 포트(Dout)와 결합된 출력회로(27)을 포함한다.
메모리 셀 어레이(21)은 행과 열로 배열된 복수의 메모리셀들(M1l,...M1n,...Mm1,...그리고Mmn)에 의해 실현되고, 각각의 메모리 셀들(M11 내지 Mmn)은 전위차의 형성으로 데이터 비트를 저장한다. 행 어드레스들과 열 어드레스들은 각각 복수의 메모리 셀들(M11 내지 Mmn)에 할당된다.
제1워드 라인들(WL11 내지 W1m)은 제2워드 라인들(WL21 내지 W2m) 각각 쌍을 이루게 되고, 워드 라인 쌍들(WL11/W21내지WL1m/WL2m)은 메모리 셀들(M1l 내지 .M1n, 그리고 Mml 내지Mmn)의 행들과 각각 연관된다.
제1워드 라인들(WL11 내지 WLm)은 제1행 및 열 어드레스 비트들에 의해 표시되는 행 및 열 어드레스들에 할당된 메모리 셀로부터 억세스된 데이터 비트를 판독하기 위해 제1행 어드레스 디코더/워드 라인 구동 유니트(22a)에 의해 선택적으로 활성화되고, 제2행 어드레스 디코더/워드 라인 구동 유니트(22b)는 제2행 및 열 어드레스 비트들로 표시되는 행 및 열 어드레스들에 할당된 메모리 셀내에 기입 데이터 비트를 기입하기 위헤 제2워드 라인들(WL21 내지 WL2m)을 선택적으로 활성화 시킨다.
한편으로, 비트 라인들(BL1a/BL1b/BL1c 내지 BLna/BLnb/BLnc)의 복수 세트들은 메모리 셀(M1l 내지 .Mml...., 그리고 Mln 내지Mmn)의 열들과 각각 연관된다. 각 세트의 두비트 라인들(BL1a/BL1b 내지 BLna/BLnb)은 이용할 수 있는 비트 라인 쌍을 형성하기 위해 서로 쌍을 이루게 되고, 비트 라인 쌍은 선택된 메모리 셀로 기입 데이터 비트를 전파한다. 그러나, 다른 비트 라인들(BL1c 내지 BLnc)은 이와 쌍을 이룬 비트 라인들 없이 연장하고, 데이터 억세스 혹은 판독 동작에서 선택적으로 사용된다. 그러므로, 판독 데이터 비트는 고전압이나 저전압 레벨로서 선택된 비트 라인을 따라 전파된다.
따라서, 제1 워드 라인들(WL11 내지 WLm)과 비트 라인 쌍들(BL1a/BL1b 내지 BLna/BLnb)은 데이터 억세스를 위해 제공되고, 제2 워드 라인들(WL21 내지 WL2m)과 비트 라인들(BL1c 내지 BLnc)은 기입 동작에 전적으로 사용된다. 데이터 억세스와 기입 동작은 독립적으로 수행된다.
제2도의 도면을 참조하여, 메모리 셀(M11)은 한 쌍의 메모리 노드(N11 과 N12)를 갖고, 저장된 데이터 비트를 표시하는 전위차는 메모리 노드들(N11 과 N12)간에 유지된다. 다른 메모리 셀들은 메모리 셀(M11)과 구성에 있어서 유사하고, 이러한 이유로, 다른 메모리 셀들에 대해서는 기술하지 않겠다.
메모리 셀(M11)은 양의 전력 전압 라인(Vcc)과 접지 전압 라인 간에 결합된 로드 저항(R11)과 n-채널 증가형 스위칭 트랜지스터(Qn11)의 제1 직렬 조합, 제1 직렬 조합에 병렬로 결합된 로드 저항(R12)과 n-채널 증가형 스위칭 트랜지스터(Qn12)의 제2 직렬 조합, 메모리 노드들(N11/N12)과 비트 라인들(BL1a 와 BL1b)간에 결합된 한 쌍의 n-채널 증가형 스위칭 트랜지스터(Qn13 과Qn14), 그 소스 노드에서 접지 전압 라인과 결합된 n-채널 증가형 레벨-검출 트랜지스터(Qn15), n-채널 증가형 레벨-검출 트랜지스터(Qn15)와 비트 라인(BL1c)간에 결합된 n-채널 증가형 스위칭 트랜지스터(Qn16) 및 메모리 노드(N11)과 접지 전압 라인간에 결합된 캐패시터(CP1)를 포함한다.
N-채널 증가형 스위칭 트랜지스터(Qn11)의 게이트 전극은 메모리 노드(N12)에 접속되고, n-채널 증가형 스위칭 트랜지스터(Qn12)의 게이트 전극은 메모리 노드(N11)에 접속된다. n-채널 증가형 스위칭 트랜지스터들(Qn11 과Qn12)은 메모리 노드들(N11 과 N12)간에 전위차를 우지하기 위해 상보적으로 턴 온 및 턴 오프된다. 한편, 직렬 조합들은 메모리 노드들(N11 과 N12)간에 전위차의 형성으로 데이터 비트를 저장하기 위한 플립플롭 회로로서 기능한다. 따라서, 플립플롭 회로는 메모리 회로를 실현한다.
n-채널 증가형 스위칭 트랜지스터들(Qn13 과 Qn14)은 제2워드 라인(WL21)에 의해 동시에 게이트되고, 메모리 노드들(N11 과 N12)은 기입 동작시 비트 라인들(BL1a 와 BL1b)간에 전위차를 갖기 위해 각각 n-채널 증가형 스위칭 트랜지스터들(Qn13 과 Qn14)을 통해 비트 라인들(BL1a 과 BL1b)과 전기적으로 접속된다.
한편, n-채널 증가형 스위칭 트랜지스터(Qn16)는 메모리 셀(M11)상에서 판독 동작시 제1워드 라인(WL11)에 의해 게이트되고, n-채널 증가형 레벨-검출 트랜지스터(Qn15)는 메모리 노드(N12)에서 전압 레벨에 따라 턴 온 혹은 턴 오프된다. 이것은 n-채널 증가형 레벨-검출 트랜지스터(Qn15)가 비트라인(BL1c)으로부터 접지 전압 라인까지의 전류 경로를 제공하거나 차단하고, 전압 레벨의 형태의 데이터 비트로 메모리 노드들(N11 과 N12)간의 전위차의 형태의 데이타 비트를 변화시킨다는 것을 의미한다. 이러한 이유로, n-채널 증가형 레벨-검출 트랜지스터(Qn15)는 변환 회로로서 기능한다.
캐패시터(CP1)는 메모리 노드(N12)와 결합된 기생 캐패시턴스의 소거를 목적으로 하고, 캐패시터(CP1)의 캐패시턴스는 기생 캐패시턴스로 조정된다. 대부분의 기생 캐패시턴스는 n-채널 증가형 스위칭 트랜지스터(Qn15)의 게이트 전극과 소스/드레인간의 캐패시턴스에 의해 형성된다.
p-채널 증가형 로드 트랜지스터들(Qp17, Qp18과 Qp19)은 양의 전력 전압 라인(Vcc)과 비트 라인들(BL1a/BL1b/BL1c)간에 결합되고, 충전 회로(22)의 부분을 형성한다. p-채널 증가형 로드 트랜지스터들(Qp17 내지 Qp19)의 게이트 전극들은 접지되고, 전류는 양의 전력 전압 라인(Vcc)으로부터 비트라인들(BL1a/BL1b/BL1c)까지 공급된다. 결과적으로, 메모리 셀들의 열의 모든 메모리 노드들은 비트라인들(BL1a/BL1b/BL1c)로부터 전기적으로 절연되고, p-채널 증가형 로드 트랜지스터들(Qp17 내지 Qp19)은 양의 전력 전압 레벨로 비트 라인들(BL1a/BL1b/BL1c)을 충전한다. 제2도에 도시되지는 않았지만, 비트 라인 세트들(BL1a/BL1b/BL1c 내지 BLna/BLnb/BLnc)은 p-채널 증가형 로드 트랜지스터들(Qp17/Qp18/Qp19)에 의해 각각 실현된 복수의 p-채널 증가형 로드 트랜지스터 세트들과 각각 연관되고, 제1과 제2행 어드레스 디코더/워드 라인 구동 유니트(22a 와 22b)가 불활성 접지 전압 레벨로 제1과 제2워드 라인들(WL11 내지 WL1m 과 WL21 내지 W2m)을 유지하는 동안 모든 세트라인들(Blla/BLlb/BLlc 내지 BLna/Blnb/Blnc)은 양의 전력 전압 레벨로 충전된다.
이렇게 구성된 비동기 정적 랜덤 억세스 메모리 장치는 다음과 같이 동작한다. 이제 외부 장치가 메모리 셀(M11)로 데이터 비트를 재기입하는 것이 필요하다고 가정하면, 외부 장치는 각각, 제2행 어드레스 디코더/워드 라인 구동 유니트(22b)와 제2열 어드레스 디코더 유니트(25b)에 메모리 셀(M11)에 할당된 행 어드레스를 표시하는 제2행 어드레스 비트들과 메모리 셀(M11)에 할당된 열 어드레스를 표시하는 제2열 어드레스 비트들을 공급한다. 충전회로(22)는 양의 전력 전압 레벨로 비트 라인(BL1a/BL1b/BL1c)을 이미 충전하였고, 입력 회로(26)는 그 외부로부터 공급된 기입 데이터 비트를 표시하는 전위차를 발생시킨다. 열 어드레스 디코더 유니트(25b)는 연관된 열 선택기가 비트 라인 쌍(BL1a/BL1b)으로 전위차를 전달하도록 하고, 행 어드레스 디코더/워드 라인 구동 유니트(22b)는 n-채널 증가형 스위칭 트랜지스터들(Qn13 과 Qn14)을 턴 온하도록 워드 라인(WL21)을 활성화시킨다. 결과적으로, 기입 데이터 비트를 표시하는 전위차는 비트 라인들(BL1a/BL1b)로부터 메모리 셀(M11)의 메모리 노드들(N11 과 N12)까지 전달되고, N-채널 증가형 스위칭 트랜지스터들(Qn11/Qn12)중의 하나는 연관된 비트 라인 (BL1a 혹은 BL1b)상의 전하를 방전하기 위해 턴 오프한다. 기입 동작이 종료되면, 워드 라인(WL21)은 n-채널 증가형 스위칭 트랜지스터들(Qn13과 Qn14)은 비트 라인 쌍(BL1a/BL1b)으로부터 메모리 셀(M11)의 메모리 노드들(N11 과 N12)을 절연한다.
외부 장치가 메모리 셀(M11)에 저장된 데이터 비트에 억세스한다면, 행 어드레스 디코더/워드 라인 구동 유니트(22a)와 열 어드레스 디코더 유니트(25a)는 메모리셀(M11)에 할당된 행 어드레스를 표시하는 제1행 어드레스 비트들과 메모리셀(M11)에 할당된 열 어드레스를 표시하는 제 1열 어드레스 비트들을 각각 디코드한다. 그 후에, 행 어드레스 디코더/워드 라인 구동 유니트 (22a)는 워드 라인(WL11)을 활성화시키고, 열 어드레스 디코더 유니트(25a)는 연관된 열 발생기가 비트 라인(BL1c)을 감지 증폭기(23)에 결합하게 한다. 워드 라인(WL11)은 n-채널 증가형 스위칭 트랜지스터(Qn16)를 턴 온시키고, n-채널 증가형 레벨 -검출 트랜지스터(Qn15)의 드레인 노드는 n-채널 증가형 트랜지스터(Qn16)를 통해 비트 라인(BL1c)과 결합된다. 양의 전력 전압 레벨이 메모리 노드(N12)에 유지된다면, 비트 라인(BL1c)은 방전되고, 비트 라인(BL1c)상의 전위 감쇠는 열 선택기를 통해 감지 증폭기(23)로 전파된다. 한편, 메모리 노드(N12)가 접지 전압 레벨을 유지한다면, n-채널 증가형 레벨-검출 트랜지스터( Qn15)는 턴 오프되고, 비트 라인(BL1c)은 양의 전력 전압 레벨로 유지된다. 양자의 경우에, 감지 증폭기(23)는 비트 라인(BL1c)상의 전위 변화를 촉진시키고, 출력 회로(27)는 판독 데이터 비트를 표시하는 출력 데이터 신호를 발생시킨다. 출력 데이터 신호는 출력 데이터 포트(Dout)에 공급된다.
메모리 셀(M11)을 표시하는 제1행 및 열 어드레스 비트들과 또한 메모리 셀(M11)을 표시하는 제2행 및 열 어드레스 비트들이 비동기 정적 랜덤 억세스 메모리 장치에 동시에 공급된다면, 제1과 제2행 어드레스 디코더/워드 라인 구동 유니트들(22a 와 22b)은 제1과 제2워드 라인들( WL11과 WL21)을 활성화 시키고, 제1과 제2 열 어드레스 디코더 유니트들(25a 와 25b)은 열 선택기(24)가 비트 라인들(BL1a/BL1b/BL1c)의 세트를 감지 증폭기(23) 그리고 입력 회로(26)와 결합하게 한다. 기입 데이터 비트를 표시하는 전위차는 비트 라인 쌍(BL1a/BL1b)을 통해 메모리 노드들(N11 과 N12)로 전달되고, 메모리 노드(N12)의 새로운 레벨은 n-채널 증가형 레벨-검출 트랜지스터(Qn15)가 비트 라인(BL1c)상의 전위 레벨을 유지하거나 방출하게 한다. 감지 증혹기(23)는 비트 라인(BL1c)상의 전위 변화를 촉진시키고, 기입 데이터 비트는 메모리 셀(M11)을 통해 그 외부에서 판독된다.
상기 설명으로부터 알 수 있는 것처럼, 판독 데이타 비트는 전압 레벨의 형성으로 단일 비트 라인을 통해 전파되고, 세비트 라인들만이 메모리 셀들의 각 열과 연관된다. 이런 이유로, 비트 라인들의 총수는 본 발명에 따라 감소되고, 반도체 칩(20)도 크기가 줄어들게 된다. 더우기, 각각의 n-채널 증가형 스위칭 트랜지스터들(Qn11 과 Qn12)은 한 비트 라인만을 방전하는 것으로 예상되고, 종래 기술의 메모리 셀의 n-채널 증가형 스위칭 트랜지스터들(Qn5 과 Qn6)보다 크기가 작아진다. 이것은 반도체 칩(20)이 보다 크기가 더 줄어들게 된다는 것을 의미한다.
지금까지 본 발명의 특정한 실시예들에 대해 상세하게 기술하였으나, 본 분야에 숙련된 기술자들은 첨부된 특허 청구 범위에 의해 한정된 본 발명의 원리 및 범위를 벗어나지 않고서 본 발명을 여러가지로 수정 및 변형시킬 수도 있다. 예를 들어, 수정이 본 발명에 따라 비동기 정적 랜덤 억세스 메모리 장치에서 구체화될 수 있고, 외부 장치가 기입 동작이 바로 수행되는 메모리 셀 상에 판독 동작을 요구할 때 판독 동작을 지연시킬 수도 있다.

Claims (4)

  1. a) 판독 동작에서 선택적으로 활성화된 복수의 제1워드 라인들(WL11 내지 WL1m): b) 기입 동작에서 선택적으로 활성화된 복수의 제2워드 라인들(WL21 내지 WL2m): c) 상기 판독 동작과 상기 기입 동작에서 데이터 비트를 전파하기 위한 비트 라인 시스템: d) 상기 데이터 비트 상에 상기 판독 동작과 상기 기입 동작을 위한 상기 복수의 제1워드 라인들과 상기 복수의 제2워드라인들에 선택적으로 연관된 복수의 메모리 셀들(M11 내지 Mmn): 및 e) 상기 비트 라인 시스템으로 전류를 공급하기 위해 전압 레벨의 제1소스(Vcc)와 상기 비트 라인 시스템간에 결합된 충전 회로(22)를 포함하는, 반도체 칩(20)상에 제조된 비동기 정적 랜덤 억세스 메모리 장치에 있어서, 상기 비트 라인 시스템은 c-1) 복수의 제1비트 라인들(BL1a내지 BLna), c-2) 전위차의 형성으로 상기 기입 동작에서 상기 데이터 비트를 전파하는 복수의 비트 라인 쌍들을 형성하기 위한 상기 복수의 제1비트 라인들과 각각 쌍이된 복수의 제2 비트 라인들(BL1b내지 BLnb), 및 c-3) 복수의 제3비트 라인들 중의 하나가 전위 레벨의 형성으로 상기 판독 동작에서 상기 데이터 비트를 전파하는 것으로서, 복수의 비트 라인 세트들을 형성하기 위한 상기 복수의 비트 라인 쌍들과 각각 연관된 복수의 제3비트 라인들(BL1c내지 BLnc)을 포함하며, 각각의 상기 복수의 메모리 셀들은 d-1) 상기 데이터 비트를 표시하는 상기 전위차를 저장하기 위한 한 쌍의 메모리 노드들(N11/N12)을 갖는 메모리 회로(R11/R12/Qn11/Qn12), d-2) 상기 메모리 노드 쌍과 상기 비트 라인 쌍사이에 결합되고, 상기 복수의 제2워드 라인들 중의 하나에 의해 게이트되는 한 쌍의 제1스위칭 트랜지스터들(Qn13/Qn14), d-3) 상기 복수의 제3비트 라인들 중의 하나의 라인상의 전위 레벨을 변화시키기 위해 상기메모리 노드 쌍중의 한 노드에서의 전압 레벨에 응답하는 변환회로((Qn15), d-4) 상기 복수의 제3비트 라인들 중의 상기 하나와 상기 변환 회로간에 결합되고, 상기 복수의 제1워드 라인 중 한 라인에 의해 게이트되어, 상기 복수의 제3비트 라인들 중의 상기 하나상의 상기 전위 레벨을 변화기키기 위해 상기 변환회로를 인에이블 시키는 제 2스위칭 트랜지스터((Qn16), 및 d-5) 상기 변환 회로로 인해 기생 캐패시턴스를 소거하기 위해 상기 메모리 노드들의 다른 쌍과 결합된 용량성 소자(CP1)를 포함하는 것을 특징으로 하는 비동기 정적 랜덤 억세스 메모리 장치
  2. 제1항에 있어서, 상기 메모리 회로가 플립플롭 회로(R11/R12/Qn11/Qn12)에 의해 실현되는 것을 특징으로 하는 비동기 정적 랜덤 억세스 메모리 장치
  3. 제2항에 있어서, 상기 플립플롭 회로가 로드 소자(R11),상기 메모리 노드 쌍중의 하나의 노드(N11) 및 서로 전압 레벨이 다른 상기 제1전압 레벨 소스와 제2전압 레벨 소스 사이에 결합된 제3스위칭 트랜지스터(Qn11)의 제1직렬조합, 및 로드 소자(R12), 상기 메모리 노드 쌍중의 하나의 노드 (N12) 및 상기 제1전압 레벨 소스와 상기 제2전압 레벨 소스 사이에 결합된 제4스위칭 트랜지스터(Qn12)의 제2직렬 조합을 포함하고, 상기 제3과 제4 스위칭 트랜지스터들(Qn11/Qn12)이 상기 메모리 노드 쌍중의 상기 하나의 노드(N11)와 상기 메모리 노드 쌍중의 상기 다른 노드 (N12)에 의해 게이트되는 것을 특징으로 하는 비동기 정적 랜덤 억세스 메모리 장치.
  4. 제3항에 있어서, 상기 충전 회로(22)가 상기 제1전압 레벨 소스와 상기 복수의 비트 라인 세트들간에 결합된 복수의 로드 트랜지스터 세트들(Qp17/Qp18/Qp19)을 포함하는 것을 특징으로 하는 비동기 정적 램덤 억세스 메모리장치
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